WO1988005235A1 - Discrimination timing control circuit - Google Patents

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WO1988005235A1
WO1988005235A1 PCT/JP1988/000013 JP8800013W WO8805235A1 WO 1988005235 A1 WO1988005235 A1 WO 1988005235A1 JP 8800013 W JP8800013 W JP 8800013W WO 8805235 A1 WO8805235 A1 WO 8805235A1
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discrimination
identification
signal
slope
data
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PCT/JP1988/000013
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Inventor
Takanori Iwamatsu
Yoshihito Aono
Morihiko Minowa
Sadao Takenaka
Original Assignee
Fujitsu Limited
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions

Definitions

  • the present invention relates to an identification timing control circuit on a receiving side of a wireless data transmission system using multi-level amplitude modulation. .
  • the transmission data of the binary is three bits for the I channel and three bits for the Q channel on the transmitting side. Are distributed to The three bits of each channel are D / A converted at a predetermined clock timing, and both the I channel and the Q channel become octal signals.
  • the 8-level signals of the I channel and the Q channel are transmitted after being subjected to quadrature amplitude modulation.
  • Fig. 1 shows the configuration of the receiving side.
  • the demodulation unit 10 receives and demodulates a received signal Sin from a receiver (not shown), and outputs 8-channel signals of Sai channel and Q channel Sai and Saq.
  • the 8-channel signals Sai and Saq of the I channel and the Q channel are input to the data recovery units 20 and 30 of the I channel and the Q channel, respectively.
  • This signal is also input to the clock recovery circuit (BTR) 40.
  • the clock regeneration circuit 40 performs full-wave rectification of the 8-channel I-channel signal Sai of the I channel by the full-wave rectifier 41, and This produces a lock component.
  • the full-wave rectified signal is input to the phase comparator 43 together with the output of the voltage controlled oscillator (V C0) 42.
  • phase difference signal output from the phase comparator 43 is applied as a control voltage to the VC042 via the low-pass filter 44.
  • a clock CLK synchronized with the I-channel 8-level signal Sai is output from the VC042.
  • the I-channel data reproducing unit 20 inputs the 8-channel octal signal Sai of the I-channel to the A / D converter 22 as a discriminator via the equalizer 21.
  • the A / D converter 22 inputs the clock CLK from the clock recovery circuit 40 through the variable phase shifter 23, and inputs the clock CLK at the timing of the clock CLK.
  • the I-channel 8-level signal Sa i is identified and converted to a binary digital signal, and the upper 3 bits are output as identification data S d and the lower 1 bit is output as an identification error signal ⁇ .
  • the Q channel data reproducing unit 30 has the same configuration as the I channel data reproducing unit 2 ⁇ .
  • the transmission side uses a filter. Therefore, the 8-level signal demodulated on the receiving side has a rather smooth waveform rather than a rectangular waveform. Therefore, the key pattern of the demodulated 8-level signal is as shown in Fig. 2 and the range ⁇ ⁇ in which the eye is open is narrow.
  • the phase of the reproduced clock is manually adjusted with a variable phase shifter, and fixed so that identification is performed at the optimal identification timing Ts.
  • the clock phase may deviate from the optimal identification timing due to temperature changes and voltage fluctuations.Fusion that sometimes appears during synchronization pull-in at the beginning of data transmission and sometimes appears However, it is difficult to quickly match the clock phase with the optimal discrimination timing when intersymbol interference increases due to the above factors. .
  • the demodulated multi-level signal Sa i (S aq) is initially distorted when the inter-symbol interference increases, and the clock phase coincides with the optimal discrimination timing.
  • the problem is that the number of reliable signal points required for control is small, and it takes time to complete the coincidence control.
  • the adjustment by the equalizer 20 has a problem that the hardware configuration of the equalizer becomes complicated and large-scale.
  • Fig. 1 is a block diagram showing the configuration of the conventional receiving side.
  • Fig. 2 shows the eye pattern and identification
  • Fig. 3 is a basic block diagram of the present invention
  • FIG. 4 is a diagram showing an example of tilt identification according to the present invention
  • FIG. 5 is a diagram showing a relationship between a tilt, a deviation of identification timing, and an identification error signal
  • FIG. 6 is a block diagram of the first embodiment of the present invention
  • FIG. 7 is a diagram showing another example of the tilt identification in the present invention
  • Fig. 8 is a block diagram of the second embodiment of the present invention
  • Fig. 9 is a block diagram of the embodiment of Fig. 3 of the present invention
  • Fig. 10 is a basic diagram of the embodiment of Fig. 4 of the present invention. Block diagram, '
  • FIG. 11 is a detailed block diagram of a fourth embodiment of the present invention.
  • FIG. 3 shows the basic configuration of the present invention.
  • the discriminator 50 receives the multi-level signal Sa and outputs the discrimination data S d and the discrimination error signal s.
  • the identification data S d is n-bit binary data.
  • the discrimination error is a signal indicating whether the input multi-valued signal is in a range above or below the center of the range identified in each level. For example, in the case of an 8-level signal, as shown in FIG. 2, the bits indicating which of the 8 levels (L1 to L8) the input signal is closer to are B1 to B3, and the identification data Sd Output, the lower one bit B4 of the identification data is output as the identification error signal ⁇ .
  • ⁇ Slope identification means 60 calculates the slope of the multilevel signal at the center identification time from the identification data at at least three consecutive identification times. Identifies and outputs a slope display signal ( ⁇ ) indicating whether the slope is positive or negative. For example, as shown in Fig. 4, three consecutive identification points ⁇ — ⁇ . If the level indicated by the identification data at and increases monotonically as indicated by the a line, the identification time T. It can be seen that the slope at is positive. In addition, when the value decreases monotonously as indicated by the b line, the identification time T. It can be seen that the slope at is negative. However, in the case where the slope goes down and then rises as shown by the c-line, the slope cannot be determined and it is unknown.
  • the advance / delay determining means 70 determines whether the identification timing in the classifier 50 is ahead or behind the optimum identification timing Ts based on the inclination display signal ⁇ and the identification error signal ⁇ at the center identification time, and determines the phase. Outputs judgment signal P. For example, in the case of the positive slope shown by the solid line in FIG. 5, the identification timing by the clock CLK is optimal. The discrimination error signal ⁇ is 0 when the signal is ahead of the mining Ts, and 1 when the signal is late. On the other hand, in the case of the negative slope shown by the broken line, the relationship between the lead and lag of the identification timing and the 1, 0 of the identification error signal s is opposite to that of the positive slope. This makes it possible to determine the advance / delay of the identification timing from the sign of the inclination and the identification error signal ⁇ .
  • the clock generation means 80 generates a clock for identification to the discriminator 50, and changes the phase of the clock based on the phase determination signal ⁇ ⁇ from the lead / lag determination means 70- First embodiment
  • FIG. 6 shows the configuration of the first embodiment of the present invention.
  • the A / D converter 51 receives the octal signal Sa input by the one corresponding to the discriminator 50 in FIG. 3, and outputs the discrimination data Sd and the discrimination error signal ⁇ as shown in FIG.
  • the delay circuits 61 and 62 and R0M63 correspond to the slope identification means 60 in FIG. 3, and the identification data Sd is sequentially input to the cascade-connected delay circuits (T) 61 and 62.
  • the identification data output from the delay circuit 61 is the identification data Sd at the center identification time.
  • the identification data output from the delay circuit 62 becomes the identification data Sd— one clock before, and the identification data input to the delay circuit 61 becomes the identification data after one clock.
  • These three identification data Sd—, Sd. , Sd + are input as R0M63 hair dress.
  • the address of R0H63 is 9 bits.
  • the contents of the X and Y R0M63 it respectively 1 a bit inclined polarity signal r, a bit in a VALID signal r 2.
  • the slope polarity signal 7 " is “1” for positive slope and "0” for negative slope.
  • the validity indication signal is “0” if the tilt polarity signal 7 "is valid, and” 0 "if it is invalid. For example, in the case shown by the line a in Fig. 4, Sd- is "100 'Sd.” Is "101", Sd, is "110”, and the slope is positive.
  • D-type flip-flop corresponds to the lead / lag determining means 70 in Fig. 3.
  • One of the input terminals of the exclusive OR gate 71 has a gradient polarity from R0M63. Signal, and the other input terminal receives the identification error signal ⁇ via the delay circuit 72. The delay circuit 72 detects the identification error.
  • the difference signal ⁇ is the identification data Sd at the center identification time. Is provided to match the time when is input to R0M63.
  • the output of the exclusive OR circuit 71 is a timing signal for the identification error signal ⁇ power '0' with the gradient polarity signal r. Power “0” and an identification error signal s power with the gradient polarity signal power ' ⁇ .
  • the validity signal r 2 is Riseki circuit The signal is converted to an RZ (i? Eturn to Zero) signal at 70 and input to the clock terminal C of the D-type flip-flop, so that the output of the exclusive-OR circuit 71 has a valid signal. "D-type flip-flop when”. Newly held in 74. Valid In case of " ⁇ 4 signal r 2 force 0", the old value is held as it is. The value held in the D-type flip-flop 74 is output as the phase determination signal P.
  • the clock regeneration circuit 81, the integrator 82, and the phase shifter 83 correspond to the clock generation means 80 in FIG.
  • the clock reproduction circuit 81 is a circuit similar to the clock reproduction circuit (BTR) 40 shown in FIG. 1, and reproduces and outputs a clock from the octal signal Sa.
  • the integrator 82 integrates the phase determination signal P.
  • the phase shifter 83 shifts the reproduced clock in accordance with the integral value and outputs the shifted clock to the A / D converter 51 as the identification clock CLK.
  • the clock CLK is controlled so that the discrimination is always performed with the optimum discrimination timing.
  • Second embodiment In the case of performing slope identification as shown in Fig. 4, when the line condition is poor and the identification of the center identification time To is the next level, the identification error signal ⁇ has the opposite polarity and incorrect identification timing control is performed. Will do.
  • Fig. 7 shows an example of slope identification suitable for poor line conditions. If the 8-level signal changes as shown by the line I, that is, the level indicated by the identification data at the identification time is lower than the center level, and the level indicated by the identification data at the identification time To is the highest level. If the level indicated by the identification data at the identification time T + t is higher than the center level Lc, there is no possibility that the signal to be identified at a higher level at the identification time To is identified lower than the actual level. In the case of s force ⁇ , the information is highly reliable, and the inclination is also positive.
  • the identification error signal ⁇ power "when the level indicated by the identification data at the identification time To is the highest level and the identification error signal ⁇ power 0” when the level indicated by the identification data at the identification time To is the lowest level.
  • the certainty of the discrimination error signal ⁇ is high, and if the level indicated by the discrimination data at the discrimination time T and the level indicated by the discrimination data at the discrimination time T are on the opposite side of the center level Lc, the discrimination is performed. There is a high degree of certainty in determining whether the slope of the time point To is positive or negative, that is, the waveform of the type indicated by the line 1 or the line ⁇ in FIG.
  • the discrimination error signal ⁇ in the case of the type waveform having a power of “0” has a high degree of certainty, and the type waveform indicated by the line I or ⁇ has a high degree of certainty that the slope is positive. In addition, there is a high degree of certainty that the slope of the waveform of the type shown by line ⁇ or line IV is negative.
  • FIG. 8 shows the configuration of the second embodiment of the present invention.
  • the circuit shown in FIG. 6 can be used for the discriminator 50, the lead / lag determining means 70, and the clock generating means 80.
  • Delay means 61, 62, 65, R0M64, an exclusive-OR circuit 66 and an OR circuit 67 correspond to the slope discriminating means 60 in FIG. 3, and perform the slope discrimination shown in FIG.
  • the operation of the delay circuits 61 and 62 is the same as in FIG. In the content X of R0M64, the gradient polarity signal r, is written.
  • the content Z indicates whether the identification data at the identification time point To corresponds to the highest level or the lowest level.
  • the address corresponding to the type indicated by the line ⁇ and the line]! "1" is written in the address corresponding to the type shown in line IE and line IV, and "0" is written in the address corresponding to the type shown in line IV.
  • the discrimination error signal ⁇ at the discrimination time point To is input to the exclusive-OR circuit 66.
  • the inverting exclusive OR circuit 66 is "1" when the input of R0M6 is “ ⁇ and the discrimination error signal e power 1", and when the Z output of R0M64 is "0” and the discrimination error signal ⁇ power 0 ". And outputs “0” in other cases.
  • the output of the exclusive-OR circuit 66 and the ⁇ output of the ROM 64 are input to the AND circuit 67.
  • the output of the AND circuit 67 becomes When the identification error signal ⁇ is “1” for the types shown in the lines I and ⁇ ⁇ ⁇ , and when the identification error signal ⁇ is “0” for the types shown in the lines 1 and IV, “ ⁇ ” is given. In other cases, it is "0". Therefore, the output of the AND circuit 7 can be used as the validity signal 7 ′′ 2. Further, the X output of 0M64 can be used as the gradient polarity signal.
  • the VC042 has an oscillation frequency based on the phase difference signal from the phase-phase comparator 43 as shown in FIG. (Phase) is controlled.
  • the output of VC042 is further phase-controlled by phase shifter 83 in FIG. Therefore, the clock CLK is phase-controlled at two points, which is a waste of circuit.
  • Fig. 9 shows the configuration of the third embodiment of the present invention.
  • Discriminator 50 The circuit shown in FIG. 6 can be used as the slope discriminating means 60 and the lead / lag determining means 70.
  • the integrator 84 and VC085 correspond to the clock generation means 80 shown in FIG.
  • the integrator 84 integrates the determination signal P from the lead / lag determining means 70.
  • the VC085 oscillates at a frequency corresponding to this integral value and outputs the discriminating clock CLK to the discriminator 50.
  • the integrator 84 operates in combination with the integrator 82 in FIG. 6 and the low-pass filter 44 in FIG. Thereby, the full-wave rectifier 41 and the phase comparator 43 in FIG. 1 and the phase shifter 83 in FIG. 6 can be omitted.
  • FIG. 10 shows the basic configuration of the fourth embodiment of the present invention.
  • a line state determination means 90 is provided, and first inclination identification means 60 — and second inclination identification means 60 are used as the inclination identification means 60.
  • the identification means 60- 2 provided, these inclined identification means according to the channel state 60-, you are alternatively driven 60- 2.
  • the discriminator 50, the advance / delay determining means 70, and the clock generating means 80 can be the same as those shown in FIG.
  • FIG. 11 shows a detailed configuration of the fourth embodiment of the present invention.
  • Inclined identification means of FIG. 1 60-, the internal configuration and a second internal configuration of the inclination discriminating means 60 - 2 is the same as the internal configuration of the inclination discriminating means 60 shown in FIG. 8 and our Figure 6, respectively.
  • R0H63 and R0M64 each have an enable terminal (, EN), which is driven when “0" and "1" are input, respectively. The operation is stopped when “1" and "0" are input.
  • EN enable terminal
  • the delay circuits 61 and 62 are shared by the first slope identification means 60- and the second slope identification means.
  • the inverting exclusive OR circuit 91, the integrator 92 and the comparator 93 correspond to the surface line state determining means 90 in FIG.
  • the A / D converter 52 corresponds to the discriminator 50 in FIG. 3 and outputs not only the discrimination data Sd and the discrimination error signal ⁇ but also the sub discrimination error signal e ′.
  • the sub-identification error signal ⁇ ' is used to determine whether there is a multi-level signal in the range of J or a multi-level signal in the lower range when the range divided by the identification error signal ⁇ is further divided into two. For each range, it is “ ⁇ ” and “0.” Such a word is obtained as the fifth bit # 5 when identifying an 8-level signal.
  • the discrimination error signal ⁇ power is “ ⁇ ” and the sub-discrimination error signal ⁇ is “ ⁇ ⁇ ”
  • the input level to the A / D converter 52 is higher than the correct discrimination level by dividing the range higher than the correct discrimination level by two.
  • the error from the correct discrimination level is large.
  • the discrimination error signal ⁇ power is 0 ”and the sub-discrimination 1 difference signal ⁇ ′ is“ 0 ⁇
  • the error from the correct discrimination level is large.
  • the identification signal e and the sub-identification signal ⁇ are “ ⁇ ” and “0”, or “0” and “ ⁇ ”
  • the error from the correct identification level is small.
  • the inverting exclusive OR circuit 91 outputs the identification error signal s and When the sub-identification error signal e 'is “0" and “0” or “1” and “1”, respectively, that is, when the error from the correct identification level is large, """is output, and the identification error signal ⁇ and the sub-identification When the error signal s is “0" and “1” or “1” and “0”, respectively, that is, when the error from the correct identification level is small, "0" is output.
  • the integrator 92 integrates " ⁇ ." Of the output of the inverting exclusive OR circuit 91 with a predetermined time constant.
  • the comparator 93 compares this integrated value with the reference voltage Vr, and if the integrated value is larger, ⁇ is output, and "0" is output if the integrated value is smaller. That is, when the error from the correct discrimination level is frequently large, it is determined that the line condition has become worse, and "1" is output.
  • the inclination identification is performed based on the identification data at three consecutive identification points.
  • the present invention is not limited to this.
  • the inclination identification may be performed based on the identification data at three or more identification points.

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Description

明 細 書
発明の名称 .
識別タ ィ ミ ング制御回路 技術分野
本発明は多値振幅変調を用いた無線データ伝送シ ステムの受信側における識別タ ィ ミ ング制御回路に 関する。 .
背景技術
多値振幅変調例えば 64値直交振幅変調 （QAM)を用 いた無線データ伝送システムにおいて、 ノ イ ナ リ の 伝送データは送信側で I チ ャ ネル用 3 ビ ッ ト と Qチ ャ ネル用 3 ビ ッ トに分配される。 それぞれのチ ヤネ ルの 3 ビ ッ ト は所定のク ロ ッ ク のタ イ ミ ングで D/A 変換され、 I チ ャ ネル， Qチ ャ ネルとも 8 値の信号 になる。 I チ ャ ネルと Qチ ャ ネルの 8値信号は直交 振幅変調され送信される。 ―
第 1 図に受信側の構成を示す。
復調部 10は受信機 （図示せず） からの受信信号 Sin を入力して復調し I チ ャ ネルと Qチ ャ ネルの 8 値信号 Sai, Saqを出力する。 I チ ャ ネルと Qチ ヤ ネ ルの 8 値信号 Sai , Saqはそれぞれ I チ ャ ネルと Qチ ャ ネルのデ一タ再生部 20， 30に入力される とと もに、 I チ ャ ネルの信号はク ロ ッ ク再生回路 （BTR) 40 に も入力される。 ク ロ ッ ク再生回路 40では I チ ャ ネル の 8 値信号 Sa iを全波整流器 41で全波整流してク ロ ック成分を生じさせる。 全波整流された信号は電圧 制御発振器 （V C0) 42 の出力とともに位相比較器 43 に入力される。 位相比較器 43から出力される位相差 信号は低域濾波器 44を介'して VC042 に制御電圧とし て印加される。 これにより VC042 からば I チャネル の 8値信号 Sa iに同期したクロ ック CLK が出力され る-。
一方、 I チャ ネルのデータ再生部 20では、 I チヤ ネルの 8値信号 Sa iを等化器 21を介して識別器とし ての A/D変換器 22に入力する。 A/D 変換器 22は前記 ク ロ ック再生回路 40からのク ロ ッ ク CLK を可変移相 器 23を介し-て入力し、 そのクロ ック CL K のタイ ミ ン グで入力された I チヤネルの 8値信号 Sa i を識別し て 2値ディ ジタル信号に変換し、 上位 3 ビッ トを識 別データ S dとして、 それより下位 1 ビッ トを識別誤 差信号 ε として出力する。
また、 Qチャネルのデータ再生部 30は I チャネル のデータ再生部 2Όと同様の構成である。
無線通信では送信信号の帯域を制限する必要があ り、 そのため送信側で濾波器を介している。 よって 受信側で復調された 8値信号は矩形的な波形ではな ぐな-だらかな波形となっている。 従って復調された 8値信号のァィパターンは第 2図に-示すようになり アイ の開いている範囲 Αは狭い。
そして識別タイ ミ ングがこの範囲 Aの中心からず れるほど誤り率が悪 く なる。 そこで、 再生されたク ロ ッ クの位相を可変移相器で手動で調整し、 最適識 別タイ ミ ング T sで識別が行なわれるよ う にして固定 する。
しかしながら、 一旦固定した後でも、 温度変化や 電圧変動によ り ク ロ ッ ク位相が最適識別タ イ ミ ング からずれる可能性があり、 また、 データ伝送初期に おける同期引込み時とか、 時々現れるフュージング 等に起因した符号間干渉の増大時等においては迅速 にク ロ ッ ク位相と最適識別タィ ミ ングとを一致させ る こ とは困難である という問題がある。.
さ らに加えて同期引.込み時、 符号間干渉の増大時 にはそもそも復調した多値信号 Sa i ( S a q ) が乱れて おり、 ク ロ ッ ク位相と最適識別タ ィ ミ ングの一致制 御のために必要な、 信用でき る信号点の数.が少な く 、 一致制御の完了までに時間がかかる という問題があ る。
さ らに、 また、 等価器 20による調整では等価器の ハ ー ドゥ ァ構成が複雑かつ大規模になる という問 題がある。
この問題を解決するため特願昭 6 1 - 1 4 1 856 号に示 される如き識別器が提案された。 しかしながら、 こ の識別器は誤り率に対応する情報をモニタ し、 それ が少な く なるよ う ク 口 ッ ク の位相を制御する もので あるため、 識別されたデ ィ ジタ ル信号から直接に移 相方向を定めるものではな く試行錯誤により移相方 向を確定するものである。
よって、 その制御は複雑となり、 また回線状態に よる影響を受け易い。
発明の開示
本発明は上記従来技術の問題点に鑑み、 無線デ一 タ伝送システムの受信側における識別タイ ミ ングを 自動的に制御する回路を提供すること'を第 1 の目的 とする。 また本発明は同期引込み時、 符号間干渉の 増大時などの定常時以外の状況のもとであっても迅 速かつ正確にタイ ミ ング合せを行なう ことのできる 識別タイ ミ ング制御回路を提供する ことを第 2の目 的とする。 そして本発明は識別されたデータから直 接にタィ ミ ングずれ方向に関する情報を得る識別タ ィ ミ ング制御回路を提供する ことを第 3 の目的とす る。 加えて、 本発明は簡単な回路で構成できる識別 タイ ミ ング制御回路を提供することを第 4の目的と す 。 - 本発明では上記目的を達成するため、 前 · 中 · 後 の少なく とも 3 つの連銃する識別時点 Τ - T o ,
T + Iにおける識別データ S d— , Sd o , S d + から中央 の識別時点 T。における多値信号の傾斜を識別し、 そ の傾斜と識別時点 Τ。の誤差信号 εから識別タィ ミ ン グのすれを判定して識別タ イ ミ ングを制御する。 そ して通常時と回線劣悪時とでそれぞれに適した傾斜 の識別を行なう。 通常時は単調増加か単調減少かで 傾斜を識別し、 回線劣悪時は復調した多値信号が最 高識別レベルよ り高いか最低識別レベルよ り低いと きの前後の識別データの高低に基き傾斜を識別する , 図面の簡単な説明
第 1 図は従来の受信側の構成を示すブ口 ッ ク図、
. 第 2図はアイパター ンと識別を示す図、
第 3図は本発明の基本的プロ ッ ク図、
第 4図は本発明における傾斜識別の一例を示す図- 第 5図は傾斜と識別タィ ミ ングのず.れと識別誤差 信号の関係を示す図、
第 6図は本発明第 1 の実施例のブ口 ック図、 第 7図は本発明における傾斜識別の他の例を示す 図、
第 8図は本発明第 2 の実施例のプロ ッ ク図、 第 9図は本発明第 3図の実施例のブロ ッ ク図、 第 1 0図は本発明第 4図の実施例の基本的ブ π ッ ク 図、 '
第 1 1図は本発明第 4 の実施例の詳しいブロ ッ ク図 である。
発明の基本構成
第 3図に本発明の基本構成を示す。
識別器 50は多値信号 S aを入力し識別データ S dと識 別誤差信号 s とを出力する。 多値信号のレベル数を 2 " とすると識別データ S dは n ビッ 卜の 2値ディ ジ タル信号となり、 識別誤差とは入力多値信号が、 各 レベルに識別される範囲のう ち中央より上の範囲か 下の範囲かを示す信号である。 例えば 8値信号の場 合、 第 2図に示すように入力信号が 8 レベル （L l〜 L 8 ) のう ちどの値に近いかを示すビツ トが B 1〜B3で あり識別データ Sdとして出力され、 識別データより 下位 1 ビッ ト B 4が識別誤差信号 ε として出力される < 傾斜識別手段 60は連続する少なく とも 3つの識別 時点の識別データから中央の識別時点の多値信号の 傾斜を識別し、 正の傾斜か負の傾斜か不明かを示す 傾斜表示信号 （ Γ ) を出力する。 例えば第 4図に示 すように連続する 3 つの識別時点 Τ— Τ。 ， での識別データが示すレベルが a線のように単調増 加している場合、 識別時点 T。における傾斜は正であ ることが判る。 又、 b線のように単調減少している 場合、 識別時点 T。における傾斜は負であることが判 る。 しかし、 c線のように一旦下がった後で上がる ような場合は傾斜を確定することができず不明とな る。
進み遅れ判定手段 70は中央の識別時点における傾 斜表示信号 τ と識別誤差信号 εから識別器 50におけ る識別タイ ミ ングが最適識別タイ ミ ング Tsより進ん でいるか遅れているかを判定し位相判定信号 Pを出 力する。 例えば第 5図の実線で示す正傾斜の場合、 ク ロック C L K による識別タイ ミ ングが最適識別タィ ミ ング Tsよ り進んでいる と識別誤差信号 ε は 0 とな り、 遅れている と 1 となる。 一方、 破線で示す負傾 斜の場合、 識別タイ ミ ングの進み遅れと識別誤差信 号 s の 1 , 0 の関係は正傾斜の場合と逆になる。 これ によ り、 傾斜の正負と識別誤差信号 ε から識別タ イ ミ ングの進み遅れが判定できる。
ク ロ ッ ク発生手段 80は識別器 50への識別のための ク ロ ッ クを発生しており、 進み遅れ 定手段 70から の位相判定信号 Ρに基いてク 口 ッ ク の位相を変える - 第 1 の実施例
第 6 図に本発明の第 1 の実施例の構成を示す。
A/D 変換器 51は第 3 図の識別器 50に対応する もの で入力される 8値信号 Saを入力し第 2 図に示すごと き識別データ Sdと識別誤差信号 ε を出力する。
遅延回路 61および 62と R0M63 は第 3図の傾斜識別 手段 60に対応する もので、 識別データ Sdは縦続接続 された遅延回路（T) 61 および 62に順次入力される。
.遅延回路と して D形フ リ ップフ 口 ップを用いる こ とができる。 遅延回路 61から出力される識別データ を中央の識別時点の識別データ Sd。 とする と遅延回 路 62から出力される識別データは 1 ク ロ ッ ク前の識 別データ Sd— となり、 遅延回路 61へ入力される識別 データ は 1 ク ロ ッ ク後の識別データ となる。 こ れらの 3 つの識別データ Sd— , Sd。 ， Sd+ は R0M63 ヘア ド レス と して入力される。 8 値信号の場合、 識 別デーダは 3 ビ ッ 卜であるため、 R0H63 のァ ド レス ば 9 ビッ ト となる。 R0M63 の Xと Yの内容はそれぞ れ 1 ビッ ト の傾斜極性信号 r , と 1 ビッ ト の有効性 信号 r 2 である。 傾斜極性信号 と有効性信号 r z ば傾斜表示信号 rに対応するものである。 傾斜極性 信号 7" , は正傾斜のどきは'' 1" 、 負傾斜のときは" 0" となる。 有効性表示信号 は傾斜極性信号 7" が 有効であれば " 、 無効であれば" 0" となる。 例え ば第 4図の a線に示すような場合、 Sd- は" 100' Sd。は" 101", Sd, は" 110" となり、 傾斜は正であ る。 よって、 R0 63 のア ド レス" 100101110" の内容 は Χ = "Γ, Υ = " となる。 同様に、 b線.に関しア ドレ ス ."101011001" の内容は Χ="0", Υ = "Γとなり、 c 線に閬しア ド レス" 011001100" の内容は χ = "ο" 又は " 1 " , Υ = "0"となる。 Υ = "0" の場合は Xの内容は後の 回路に影響しないため" 0" でも" 1" でもよい。 他の ァ ド レスについても単調増加であれば Χ = Γ，Υ=" , 単調減少であれば Χ="0"， Υ="Γ, 単調増加でも単調 減少でもなければ Χ="0" 又は" Γ, Υ-"0"となる。
排他的論理和回路 Π, 遅延回路（Τ)72,論理積回路
73, D形フ リ ツプフ口 ッ-プ（FF〉74は第 3図の進み遅 れ判定手段 70に対応する。 排他的論理和酉路 71の一 方の入力端子には R0M63 からの傾斜極性信号 が 入力され、 他方の入力端子には遅延回路 72を介した 識別誤差信号 εが入力される。 遅延回路 72は識別誤 差信号 ε を中央の識別時点における識別データ Sd。 が R0M63 に入力される時点に合わせるため設けられ ている。 排他的論理和回路 71の出力は傾斜極性信号 r . 力 "0" で識別誤差信号 ε 力 ' 0" の場合及び傾斜 極性信号 力 'Γ で識別誤差信号 s 力 の場合 に識別タ ィ ミ ングが遅れている こ とを示す" 0" とな り、 それ以外の場合は識別タ イ ミ ングが進んでいる こ とを示す" 1" となる。 一方、 有効性信号 r 2 は 理積回路 70で RZ(i?eturn to Zero)信号にされ D形フ リ ップフ ロ ップのク ロ ッ ク端子 Cに入力される。 よ つて排他的論理和回路 71の出力は有効性信号が "し" のときに D形フ リ ップフ口 ッフ。74に新し く 保持され る.。 有効 Ϊ4信号 r 2 力 0" の場合は古い値がそのま ま保持される。 D形フ リ ッ プフロ ップ 74に保持され た値は位相判定信号 P と して出力される。
ク ロ ッ ク再生回路 81, 積分器 82および移相器 83は 第 3図のク ロ ッ ク発生手段 80に対応する。 ク ロ ッ ク 再生回路 81は第 1 図のク ロ ッ グ再生回路（BTR)40 と 同様の回路で、 8値信号 Saからク ロ ッ クを再生して 出力する。 積分器 82は位相判定信号 Pを積分する。 移相器 83は再生されたク ロ ッ クを積分値に応じてシ フ ト して識別用ク 口 ッ ク CLK と して A/D 変換器 51へ 出力する。 これによ り常に最適の識別タ イ ミ ングで 識別力く行なわれるよ う ク ロ ッ ク CLK が制御される。 第 2 の実施例 第 4図に示すような傾斜識別を行なう場合、 回線 状態が悪く中央識別時点 Toの識別が 1 つ隣りのレべ ルになると識別誤差信号 ε は逆の極性になり誤つた 識別タィ ミ ング制御をしてしまう。
第 7図に回線状態が悪い場合に適した傾斜識別の 例を示す。 線 I に示すように 8値信号が変化した場 合、 即ち、 識別時点 における識別データの示す レベルが中心レベルし ょり低く、 識別時点 Toにおけ る識別データの示すレベルが最高のレベルで、 識別 時点 T + tにおける識別データの示すレベルが中心レ ベル Lcより高い場合、 識別時点 Toにおいてより高い レベルに識別されるべき信号が実際より低く識別さ れた可能性はないため、 識別誤差信号 s力 Γ の場 合はその情報は確実性が高く、 又、 傾斜が正である こ とも確実性が高い。 このよう に、 識別時点 Toにお ける識別データの示すレベルが最高のレベルで識別 誤差信号 ε 力 Γ の場合と識別時点 Toにおける識別 データの示すレベルが最低のレベルで識别誤差信号 ε力 0 " の場合は識別誤差信号 ε の確実度は高く、 又、 識別時点 T の識別データが示すレベルと識別 時点 T の識別データが示すレべルが中心レベル Lc を挟んで反対側にある場合は識別時点 Toの傾斜が正 であるか負であるかの判断の確実性が高い。 即ち第 7図で線 1 あるいは線 Πで示すタイ プの波形で識別 誤差信号 εが" Γ の場合と線 I [あるいは線 IVで示す タ ィ プの波形で識別誤差信号 ε 力 " 0" の場合の識別 誤差信号 ε の確実度は高 く 、 線 I あるいは線 ΠΙで示 すタ イ プ 波形は傾斜が正である確実度は高 く 、 線 Πあるいは線 IVで示すタ イ プの波形は傾斜が負であ 5 る確実度は高い。
第 8図に本発明第 2 の実施例の構成を示す。
識別器 50, 進み遅れ判定手段 70およびク ロ ッ ク発 生手段 80は第 6図に示した回路を用いる こ とができ る。
10 遅延手段 61, 62, 65, R0M64,反転排他的論理和回 路 66および論理和回路 67は第 3図の傾斜識別手段 60 に対応し、 第 7図に示した傾斜識別を行なう。 遅延 回路 61と 62の動作は第 6図と同じである。 R0M64 の 内容 Xには、 傾斜極性信号 r , が書き込まれており、
15 第 7図線 I および線 ΙΠのタ イ プに対応するァ ド レス には " 1" が、 線 Πおよび線 IV nタ イ プに対応するァ ド レスには" 0" が書き込まれている。 又、 内容 Yに は線 I , 線 Π , 線 ] IIおよび線 IVに示すタ イ プに対応 するァ ド レスには" 1" が、 その他のァ ド レスには" 0 "
20 が書き込まれている。 内容 Z には識別時点 Toにおけ る識別データが最高レベルに対応するか最低レべル に対応するかを示しており、 線 〖 および線 ]! に示す タ イ プに対応するァ ド レスには" 1 " が、 線 IEおよび 線 IVに示すタ イ プに対応するァ ド レスには" 0 " が書
25 き込まれている。 R0M64 の Z出力と遅延回路 65を介 した識別時点 Toの識別誤差信号 ε は反転排他的論理 和回路 66へ入力される。 反転排他的論理和靣路 66は R0M6 の Ζ出力が "Γ で識別誤差信号 e力 1" の場 合と R0M64 の Z出力が" 0" で識別誤差信号 ε力 0" の場合に" 1" を出力し、 その他の場合に" 0" を岀カ する。 反転排他的論理和回路 66の出力と ROM64 の Υ 出力は論理積画路 67に入力される。 すると論理積回 路 67の出力は線 I および線 Εに示すタイプで識別誤 差信号 εが" 1 " の場合、 および線 1 [および線 IVに示 すタイプで識別誤差信号 ε が" 0" の場合に" Γ とな り、 その他の場合に" 0" となる。 よって論理積回路 7の出力は有効性信号 7" 2 として利用できる。 又、 0M64 の X出力ば傾斜極性信号 として利用でき る。
第 3 の実施例 - 第 6図に示す実施例のク ロ ック再生回路 81内にお いて第 1図に示すように VC042 は位-相比較器 43から の位相差信号に基いて発振周波数 （位相） を制御さ れる。 そして、 VC042 の出力は更に第 6図の位相器 83で位相制御される。 よって、 ク ロ ック CLK に関し 2箇所で位相制御していることになり回路的に無駄 力くある.。 - - 第 9図に本発明第 3 の実施例の構成を示す。 識別 器 50: 傾斜識別手段 60および進み遅れ判定手段 70は 第 6図に示す回路を用いることができる。 積分器 84と VC085 は第 6図に示すク ロ ッ ク発生手 段 80に対応する。 積分器 84は進み遅れ判定手段 70か らの判定信号 Pを積分する。 VC085 はこの積分値に 応じた周波数で発振して識別器 50へ識別用ク ロ ッ ク CLK を出力する。 積分器 84は第 6図の積分器 82と第 1 図の低域濾波器 44の働きを兼ねた動作をする。 こ れにより第 1 図の全波整流器 41、 位相比較器 43、 第 6図の移相器 83を省略する こ とができる。
第 4 の実施例
第 10図に本発明第 4 の実施例の基本構成を示す。 第 10図において本実施例では第 3 図に示した構成 に加えて回線状態判定手段 90を設ける と ともに、 傾 斜識別手段 60と して第 1 の傾斜識別手段 60— ,と第 2 の傾斜識別手段 60—2を設け、 回線状態に応じてこれ らの傾斜識別手段 60— , , 60- 2を択一的に駆動してい る。 識別器 50, 進み遅れ判定手段 70およびク ロ ッ ク 発生手段 80は第 6 図と同様のものを用いる こ とがで き る。
第 11図に本発明第 4 の実施例の詳しい構成を示す。 第 1 図の傾斜識別手段 60-,の内部構成および第 2 の傾斜識別手段 60— 2の内部構成はそれぞれ第 6 図お よび第 8 図に示す傾斜識別手段 60の内部構成と同様 である。 ただし、 R0H63 および R0M64 にはイ ネ一ブ ル端子 （ ， EN ) がそれぞれ付いており、 それぞれ "0" および" 1" が入力されたとき駆動され、 それぞ れ" 1" および" 0" が入力されたとき動作を停止する < また、 遅延回路 61および 62は第 1 の傾斜讖別手段 60- と第 2 の傾斜識別手段で共用される。
反転排他的論理和回路 91、 積分器 92および比較器 93は第 10図の面線状態判定手段 90に対応する。
A/D 変換器 52は第 3図の識別器 50に対応するもの で、 識別データ Sdと識別誤差信号 εを出力するのみ ならず、 副識別誤差信号 e ' を出力する。 副識別誤 差信号 ε ' は識別誤差信号 ε によって区分される範 囲を更に 2等分したときの J の範囲に多値信号があ るか下の範囲に多値信号があるかど'うかを示すもの で、 それぞれの範囲に対し "Γ と" 0" となる。 この ような ί言 "は 8値信号の識別に際しては第 5 ビッ ト Β5として得る得られる。
識別誤差信号 ε力 " Γ で副識別誤差信号 ε が" Γ のときは A/D 変換器 52への入力レベルが正しい識別 レベルよ り高い範囲を 2分したう ち高い範囲内にあ るため、 正しい識別レベルからの誤差が大きいこと になる。 同様に識別誤差信号 ε 力 0" で副識別 1呉差 信号 ε ' が" 0Μ の場合も、 正しい識別レベルからの 誤差が大きいことになる。 一方、 識別信号 e と副識 別信号 ε : がそれぞれ" Γ' と" 0" 、 あるいは" 0" と "Γ の場合は正しい識別レベルからの誤差が小さい と る。
反転排他的論理和回路 91は識別誤差信号 sおよび 副識別誤差信号 e ' がそれぞれ" 0" および "0" か" 1 および" 1" の場合に、 即ち正しい識別レベルからの 誤差が大きい場合に" Γ を出力し、 識別誤差信号 ε および副識別誤差信号 s がそれぞれ" 0" および" 1" か" 1" および" 0" の場合に、 即ち正しい識別レベル からの誤差が小さい場合に" 0" を出力する。
積分器 92は反転排他的論理和回路 91の出力の" Γ . を所定の時定数で積分する。 比較器 93はこの積分値 を基準電圧 Vrと比較し、 積分値の方が大き ければ" Γ を、 積分値の方が小さければ" 0" を出力する。 即ち 正しい識別レベルからの誤差が大きいこ とが頻繁に - 生じたときに回線状態が悪く なつたと判断して" 1" を出力する。
比較器 93から" 0" が出力されている ときは第 1 の 傾斜識別回路 60-!の R0M63 が駆動され第 i の実施例 で説明した傾斜識別を行ない、 傾斜極性信号 と 有効性信号 r z をそれぞれ論理和 HI路 68と 69を介し て出力する。 この場合、 傾斜極性信号が有効となる 波形が入力される確立が比較的高く なる。
比較器 93から" 1" が出力されている ときは第 2 の 傾斜識別回路 60-zの R0M64 が駆動され、 第 2 の実施 例で説明した傾斜識別を行ない、 傾斜極性信号 r , と有効性信号 r 2 をそれぞれ論理和回路 68と 69を介 して出力する。 この場合、 傾斜極性信号が有効とな る波形が入力される確立は低いが、 有効となったと きの傾斜識別は確実性が高く 回線状態が悪いときに 効果が大きい。 · 上述の各実施例においては傾斜識別を 3つの連続 した識別時点の識別データに基いて行なう力 これ に限らず、 3以上の識別時点の識別データに基いて 行なってもよい。

Claims

請 求 の 範 囲
1. 送信側は伝送データで搬送波を多値振幅変調し て送信し、 受信側は復調した多値信号を、 再生した ク ロ ッ ク のタ イ ミ ングで、 識別器にて識別して伝送 データを得る無線データ伝送システムにおいて、 前記識別器（50)は識別した伝送データ （Sd)の他に 前記復調した多値信号が正しい識別レベルよ り高い か低いかを示す識別誤差信号 （ s ) を出力し、 前記識別器（50)と機能的に接続され、 連続する少 な く とも 3 つの識別時点における識別結果（Sd)に基 き中央の識別時点における前記多値信号の傾斜を識 別し、 傾斜が正か負か不明かを示す傾斜表示信号 ( r ) を出力する傾斜識別手段（60)と、
前記識別器（50)および前記傾斜識別手段（60)と機 能的に接続され、 前記中央の識別時点における識別 誤差信号 （ e ) と前記識別された傾斜 （ r ) とから 前記識別時点における識別タイ ミ ングが進んでいる か遅れているかを判断し、 位相判定信号（P) を出力 する進み遅れ判定手段（70)と、
前記進み遅れ判定手段（70)および前記識別器（50) と機能的に接続され、 前記位相判定信号（P ) に基き 位相を制御されたク 口 ッ ク （C LK ) を発生し、 前記識 別器（50)へ与えるク 口 y ク発生手段（80)とを有する こ とを特徴とする識別タ ィ ミ ング制御回路。
2. 前記傾斜識別手段（60)は、 前記識別器（50)にお ける識別データ（Sd)が単調増加しているときに正の 傾斜であることを示し、 単調減少しているときに負 の傾斜であることを示す傾斜極性信号 （τ ,)と、 該 識別データが（Sd)単調増加あるいは単調減少のとき に前記傾斜極性信号が有効で、 あることを示し、 単 調増加でも単調減少でもないときに前記傾斜極性信 号が無効'であることを示す有効性信号 2)を傾斜 表示信号 （ Γ ) として出力することを特徴とする請 求項 1記載の識別タイ ミ ング制御回路。
3. 前記傾斜識別手段（60)は、 前記識別器（50)にお ける中央の識別時点（To)での識別データ（Sd。） が最 高値あるいは最低値で、 前の識別時点（T+ ) での識 別データ （Sd— ) と後の識別時点（T+ 1) での識別デ ータ （Sd+ ) が中心 レベルを挟んで反対倒の レベル を示す値であり、 かつ該差ビッ ト （ s ) が最高値よ り高いか最低値より低いことを示している場合に有 効を示し、 その他の場合に無効を示す有効性信号
(r z)と、 該有効性信号 （r 2)が有効であることを 示す'場合に前の識別時点（ T , ) での識別データ
(Sd- ) より後の識別時点（T + 1) での識別時点での 識別データ （Sd÷ ) の方が高ければ正の傾斜である ことを示し、 前の識別時点（Τ- ι) での識別データ (Sd- ) より後の識別時点（Ί·+ Ι) での識別データ ― (Sd + ) の方が低ければ負の傾斜であることを示す 傾斜極性信号 （ r を前記傾斜表示信号 （ Γ ) とし て出力する こ とを特徴とする請求項 1 記載の識別タ ィ ミ ング制御回路。 -
4. 前記傾斜識別手段（60)と機能的に接続され、 回 線状態を判定し判定結果を前記傾斜識別手段（60)へ 出力する回線状態判定手段（90)を更に有し、
前記傾斜識別手段（ 60 )は前記回線状況の判定結果 により択一的に躯勣される第 1 傾斜識別手段 （60-,) と第 2傾斜識別手段 （60- 2) とを有する こ とを特徴 とする請求項 1 乃至 3 の何れか記載の識別タ ィ ミ ン グ制御回路。
5. 前記進み遅れ判定手段（70)は、 前記識別器（50) からの識別誤差信号 （ s ) と前記傾斜識別手段（60) からの傾斜極性信号 との排他的論理和によ り 識別タ イ ミ ングの進み遅れを判定し、 前記傾斜識別 手段（60)からの有効性信号 （ r 2)が有効を示してい る場合に前記判定結果を新しい判定結果と して保持 し、 該有効性信号 （ r z)が無効を示している場合に 古い判定結果をそのまま保持する こ とを特徴とする 請求項 1 乃至 4 の何れか記載の識別タ ミ ング制御 回路。
6. 前記ク ロ ッ ク発生手段（80)は前記多値信号から ク ロ ッ クを再生する ク ロ ッ ク再生回路（81)と前記位 相判定信号（P) を積分する積分器（82)と該積分され た値に基き該再生されたク 口 ッ ク の位相を シフ ト し て前記識別器へ出力する移相器（83)とを有する こ と を特徴とする請求項 1乃至 5 の何れか記載の識別タ o 5
ィ ミ ング制御回路。
1 前記クロ ック発生手段（80)は、 前記位相判定信 号（P) を積分する積分器（84)と、 該積分された値に 対応する周波数で発振する発振器（85)とを有するこ とを特徴とする請求項 1乃至 5の何れか記載の識別 タイ ミ ング制御回路。
5
0
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