TWI788301B - 半導體記憶體裝置 - Google Patents

半導體記憶體裝置 Download PDF

Info

Publication number
TWI788301B
TWI788301B TW106130623A TW106130623A TWI788301B TW I788301 B TWI788301 B TW I788301B TW 106130623 A TW106130623 A TW 106130623A TW 106130623 A TW106130623 A TW 106130623A TW I788301 B TWI788301 B TW I788301B
Authority
TW
Taiwan
Prior art keywords
signal
write
enabled
rewrite
cancel
Prior art date
Application number
TW106130623A
Other languages
English (en)
Other versions
TW201822196A (zh
Inventor
金龍燮
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW201822196A publication Critical patent/TW201822196A/zh
Application granted granted Critical
Publication of TWI788301B publication Critical patent/TWI788301B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體記憶體裝置包括：寫入控制電路，其適用於在寫入操作中 回應於寫入電壓的電壓位準來產生寫入取消信號和重寫信號；以及驅動電路，其適用於在寫入操作中回應於寫入取消信號和重寫信號來將數據傳輸到數據儲存區域。

Description

半導體記憶體裝置
各種實施例整體而言關於一種半導體積體電路，更具體地，關於一種半導體記憶體裝置。
半導體記憶體裝置被配置為儲存數據並且輸出被儲存的數據。
隨著半導體記憶體裝置趨向於大容量和高速操作，半導體記憶體裝置正在被開發以透過一次操作來正常儲存大量的數據。
相關申請案的交叉引用：本申請案請求2016年9月22日提交的申請號為10-2016-0121539的韓國專利申請案的優先權，其透過引用整體合併於此。
在一個實施例中，半導體記憶體裝置可以包括：寫入控制電路，其適用於在寫入操作中回應於寫入電壓的電壓位準來產生寫入取消信號和重寫信號；以及驅動電路，其適用於在寫入操作中回應於寫入取消信號和重寫信號來將數據傳輸到數據儲存區域。
在一個實施例中，半導體記憶體裝置可以包括：寫入電壓檢測電路，其適用於檢測寫入電壓的電壓位準並且產生檢測信號；寫入控制電路，其適用於回應於檢測信號來產生寫入取消信號和重寫信號；以及驅動電路，其適用於當回應於寫入致能信號、寫入取消信號和重寫信號而被啟動時驅動數據，並且將所驅動的數據傳輸到數據儲存區域。
在一個實施例中，半導體記憶體裝置可以包括：多個驅動電路，其適用於被施加寫入電壓並且將數據傳輸到數據儲存區域；寫入電壓檢測電路，其適用於檢測寫入電壓的電壓位準並且產生檢測信號；以及寫入控制電路，其適用於回應於寫入致能信號、速率控制信號、速率致能信號以及檢測信號，同時啟動多個驅動電路，或者首先啟動多個驅動電路中的一部分驅動電路，並且在啟動所述多個驅動電路中的一部分驅動電路之後啟動剩餘的驅動電路。
100:寫入電壓檢測電路
200:寫入控制電路
210:寫入取消控制電路
220:重寫控制電路
221:第一延遲電路
222:第二延遲電路
223:第三延遲電路
224:輸出選擇電路
310:第一驅動電路
320:第二驅動電路
321:第一驅動器致能電路
322:第一驅動器
330:第三驅動電路
340:第四驅動電路
350:第五驅動電路
360:第六驅動電路
370:第七驅動電路
380:第八驅動電路
400:數據儲存區域
Data_in:數據
Data_out:數據
Det:檢測信號
Dr_en1:第一驅動器致能信號
IV1~IV5:第一反相器~第五反相器
ND1~ND3:第一反及閘~第三反及閘
NOR1~NOR2:第一反或閘~第二反或閘
Rate_ctrl:速率控制信號
Rate_en:速率致能信號
Re_wt1:第一重寫信號
Re_wt2:第二重寫信號
Re_wt3:第三重寫信號
V_WT:寫入電壓
WT_c1:第一寫入取消信號
WT_c2:第二寫入取消信號
WT_en:寫入致能信號
圖1是示出根據實施例的半導體記憶體裝置的代表示例的配置圖。
圖2是示出圖1所示的寫入取消控制電路的代表示例的配置圖。
圖3是示出圖1所示的重寫控制電路的代表示例的配置圖。
圖4是示出圖1所示的第二驅動電路的代表示例的配置圖。
圖5是用於說明解釋根據實施例的半導體記憶體裝置的操作的時序圖的代表示例。
在下文中，將參考附圖透過實施例的各種示例來描述半導體記憶體裝置。
如圖1所示，根據實施例的半導體記憶體裝置可以包括寫入電壓檢測電路100，寫入控制電路200，第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380，以及數據儲存區域400。
寫入電壓檢測電路100可以基於特定位準，透過檢測當數據被儲存在半導體記憶體裝置中時(即，在寫入操作中)所消耗的寫入電壓V_wt的電壓位準來產生檢測信號Det。例如，當寫入電壓V_wt的電壓位準變得比目標位準低時，寫入電壓檢測電路100可以致能檢測信號Det。寫入電壓V_wt可以為被施加到第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380的驅動電壓。
寫入控制電路200可以回應於速率控制信號Rate_ctrl、速率致能信號Rate_en、檢測信號Det以及寫入致能信號WT_en來產生第一寫入取消信號WT_c1、第二寫入取消信號WT_c2、第一重寫信號Re_wt1、第二重寫信號Re_wt2以及第三重寫信號Re_wt3。例如，當速率致能信號Rate_en被致能時，寫入控制電路200可以回應於速率控制信號Rate_ctrl來致能第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個，並且可以透過延遲寫入致能信號WT_en來產生第一重寫信號Re_wt1、第二重寫信號Re_wt2至第三重寫信號Re_wt3。寫入致能信號WT_en可以為在寫入操作中被致能的信號。速率致能信號Rate_en和速率控制信號Rate_ctrl可以為從控制器輸入的信號，或用於設 置半導體記憶體裝置的狀況的電路(即，模式暫存器組或熔絲電路)的輸出信號。此外，寫入控制電路200可以回應於檢測信號Det來產生第一重寫信號Re_wt1、第二重寫信號Re_wt2至第三重寫信號Re_wt3中的至少一個。此外，寫入控制電路200可以在寫入操作中回應於寫入電壓V_wt的電壓位準來產生第一重寫信號Re_wt1、第二重寫信號Re_wt2和第三重寫信號Re_wt3中的至少一個。
寫入控制電路200可以包括寫入取消控制電路210和重寫控制電路220。
寫入取消控制電路210可以回應於速率致能信號Rate_en、速率控制信號Rate_ctrl以及檢測信號Det來致能第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個。例如，當速率致能信號Rate_en被致能且檢測信號Det被致能時，寫入取消控制電路210可以回應於速率控制信號Rate_ctrl來致能第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個。具體地，當速率致能信號Rate_en和檢測信號Det被致能且速率控制信號Rate_ctrl被致能時，寫入取消控制電路210可以致能第一寫入取消信號WT_c1。當速率致能信號Rate_en和檢測信號Det被致能而速率控制信號Rate_ctrl被失能(disabled)時，寫入取消控制電路210可以致能第二寫入取消信號WT_c2。
重寫控制電路220可以回應於第一寫入取消信號WT_c1和第二寫入取消信號WT_c2以及寫入致能信號WT_en來產生第一重寫信號Re_wt1、第二重寫信號Re_wt2至第三重寫信號Re_wt3。例如，重寫控制電路220可以回應於被致能的第一寫入取消信號WT_c1和第二寫入取消信號WT_c2來透過選擇性地延遲寫入致能信號WT_en而產生並輸出第一重寫信號Re_wt1、第二 重寫信號Re_wt2至第三重寫信號Re_wt3。具體地，當第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的第一寫入取消信號WT_c1被致能時，重寫控制電路220可以透過延遲寫入致能信號WT_en而在從寫入操作的時刻起經過預定時間之後來依序地致能第一重寫信號Re_wt1、第二重寫信號Re_wt2至第三重寫信號Re_wt3。換言之，重寫控制電路220可以回應於第一寫入取消信號WT_c1和第二寫入取消信號WT_c2以及寫入致能信號WT_en來依序地致能第一重寫信號Re_wt1、第二重寫信號Re_wt2至第三重寫信號Re_wt3中的至少一個。同時，當第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的第二寫入取消信號WT_c2被致能時，重寫控制電路220可以透過延遲寫入致能信號WT_en來同時致能第一重寫信號Re_wt1和第三重寫信號Re_wt3。
第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380中的第一驅動電路310和第五驅動電路350裡的每個驅動電路可以回應於寫入致能信號WT_en而被啟動、進行驅動數據以及將所驅動的數據傳輸到數據儲存區域400。例如，當寫入致能信號WT_en被致能時，第一驅動電路310和第五驅動電路350中的每個驅動電路可以驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。
第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380中的第二驅動電路320和第六驅動電路360的每個驅動電路可以回應於寫入致能信號WT_en、第一寫入取消信號WT_c1和第二寫入取消信號WT_c2以及第一重寫信號Re_wt1而被啟動。此外，第二驅動電路320和 第六驅動電路360中的每個驅動電路可以在啟動後驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。例如，第二驅動電路320和第六驅動電路360中的每個驅動電路可以回應於寫入致能信號WT_en和第一重寫信號Re_wt1而被啟動，在啟動後驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。當第一重寫信號Re_wt1被失能且即使第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個被致能時，第二驅動電路320和第六驅動電路360中的每個驅動電路可以被止動(deactivated)，並且在止動後不執行驅動操作。具體地，在第一寫入取消信號WT_c1和第二寫入取消信號WT_c2兩者都被失能的狀態下，當寫入致能信號WT_en被致能時，第二驅動電路320和第六驅動電路360中的每個驅動電路可以被啟動。在第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個在寫入操作中被致能的狀態下，即使寫入致能信號WT_en被致能，第二驅動電路320和第六驅動電路360中的每個驅動電路也可以被止動。即使在第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個被致能的狀態下，當第一重寫信號Re_wt1被致能時，第二驅動電路320和第六驅動電路360中的每個驅動電路也可以被啟動。
第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380中的第三驅動電路330和第七驅動電路370的每個驅動電路可以回應於寫入致能信號WT_en、第一寫入取消信號WT_c1以及第二重寫信號Re_wt2來驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。例如，第三驅動電路330和第七驅動電路370中的每個驅動電路可以回應於寫入致能信號WT_en和第二重寫信號Re_wt2而被啟動，在啟動後驅動數據，並且將所 驅動的數據傳輸到數據儲存區域400。當第一寫入取消信號WT_c1被致能時，第三驅動電路330和第七驅動電路370中的每個驅動電路可以被止動，並且在止動後不執行驅動操作。具體地，在第一寫入取消信號WT_c1被失能的狀態下，當寫入致能信號WT_en被致能時，第三驅動電路330和第七驅動電路370中的每個驅動電路可以被啟動。在第一寫入取消信號WT_c1被致能的狀態下，即使寫入致能信號WT_en被致能，第三驅動電路330和第七驅動電路370中的每個驅動電路也可以被止動。即使在第一寫入取消信號WT_c1被致能的狀態下，當第二重寫信號Re_wt2被致能時，第三驅動電路330和第七驅動電路370中的每個驅動電路也可以被啟動。
第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380中的第四驅動電路340和第八驅動電路380裡的每個驅動電路可以回應於寫入致能信號WT_en、第一寫入取消信號WT_c1和第二寫入取消信號WT_c2以及第三重寫信號Re_wt3而被啟動。此外，第四驅動電路340和第八驅動電路380中的每個驅動電路可以在啟動後驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。例如，第四驅動電路340和第八驅動電路380中的每個驅動電路可以回應於寫入致能信號WT_en和第三重寫信號Re_wt3中的每個而被啟動，在啟動後驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。當第三重寫信號Re_wt3被失能且即使第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個被致能時，第四驅動電路340和第八驅動電路380中的每個驅動電路可以被止動，並且在止動完成後不執行驅動操作。具體地，在第一寫入取消信號WT_c1和第二寫入取消信號WT_c2兩 者都被失能的狀態下，當寫入致能信號WT_en被致能時，第四驅動電路340和第八驅動電路380中的每個驅動電路可以被啟動。在第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個被致能的狀態下，即使寫入致能信號WT_en被致能，第四驅動電路340和第八驅動電路380中的每個驅動電路也可以被止動。即使在第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個被致能的狀態下，當第三重寫信號Re_wt3被致能時，第四驅動電路340和第八驅動電路380中的每個驅動電路也可以被啟動。
如圖2所示，寫入取消控制電路210可以包括第一反相器IV1、第二反相器IV2至第三反相器IV3以及第一反及閘ND1和第二反及閘ND2。第一反相器IV1被輸入速率控制信號Rate_ctrl。第一反及閘ND1被輸入速率控制信號Rate_ctrl、檢測信號Det以及速率致能信號Rate_en。第二反相器IV2被輸入第一反及閘ND1的輸出信號，並且輸出第一寫入取消信號WT_c1。第二反及閘ND2被輸入第一反相器IV1的輸出信號、檢測信號Det以及速率致能信號Rate_en。第三反相器IV3被輸入第二反及閘ND2的輸出信號，並且輸出第二寫入取消信號WT_c2。
當檢測信號Det和速率致能信號Rate_en兩者都被致能時，如上所述配置的根據實施例的寫入取消控制電路210回應於速率控制信號Rate_ctrl來致能第一寫入取消信號WT_c1。在檢測信號Det和速率致能信號Rate_en被致能的狀態下，當速率控制信號Rate_ctrl被失能時，寫入取消控制電路210致能第二寫入取消信號WT_c2。即使當檢測信號Det和速率致能信號Rate_en中的一個被失能時，不管速率控制信號Rate_ctrl如何，寫入取消控制電路210也失能第一寫入取消信號WT_c1和第二寫入取消信號WT_c2兩者。
如圖3所示，重寫控制電路220可以包括第一延遲電路221、第二延遲電路222至第三延遲電路223以及輸出選擇電路224。
第一延遲電路221可以回應於第一寫入取消信號WT_c1和第二寫入取消信號WT_c2以及寫入致能信號WT_en來產生第一重寫信號Re_wt1。例如，即使當第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個被致能時，第一延遲電路221也可以透過延遲寫入致能信號WT_en來輸出第一重寫信號Re_wt1。
第二延遲電路222可以回應於第一寫入取消信號WT_c1和第一重寫信號Re_wt1來產生第二重寫信號Re_wt2。例如，當第一寫入取消信號WT_c1被致能時，第二延遲電路222可以透過延遲第一重寫信號Re_wt1來輸出第二重寫信號Re_wt2。
當第一寫入取消信號WT_c1被致能時，第三延遲電路223可以延遲第二重寫信號Re_wt2並且輸出結果信號。
輸出選擇電路224可以回應於第二寫入取消信號WT_c2來輸出第一重寫信號Re_wt1和第三延遲電路223的輸出信號中的一個以作為第三重寫信號Re_wt3。例如，當第二寫入取消信號WT_c2被失能時，輸出選擇電路224可以輸出第三延遲電路223的輸出信號作為第三重寫信號Re_wt3，而當第二寫入取消信號WT_c2被致能時，輸出選擇電路224可以輸出第一重寫信號Re_wt1作為第三重寫信號Re_wt3。
在如上所述配置的根據實施例的重寫控制電路220中，如圖5的A)所示，如果第一寫入取消信號WT_c1被致能而第二寫入取消信號WT_c2被失能，則第一延遲電路221、第二延遲電路222至第三延遲電路223可以依 序地延遲寫入致能信號WT_en並且依序地輸出第一重寫信號Re_wt1、第二重寫信號Re_wt2至第三重寫信號Re_wt3。在重寫控制電路220中，如圖5的B)所示，如果第一寫入取消信號WT_c1被失能而第二寫入取消信號WT_c2被致能，則第一延遲電路221、第二延遲電路222至第三延遲電路223中僅第一延遲電路221可以延遲寫入致能信號WT_en，並且第一延遲電路221的輸出信號可以被輸出作為第一重寫信號Re_wt1和第三重寫信號Re_wt3。
如圖4所示，第二驅動電路320可以包括第一驅動器致能電路321和第一驅動器322。
第一驅動器致能電路321可以回應於第一寫入取消信號WT_c1和第二寫入取消信號WT_c2、寫入致能信號WT_en以及第一重寫信號Re_wt1來產生第一驅動器致能信號Dr_en1。例如，如果第一寫入取消信號WT_c1和第二寫入取消信號WT_c2兩者都被失能，則當寫入致能信號WT_en被致能時，第一驅動器致能電路321致能第一驅動器致能信號Dr_en1。如果第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中僅有一個被致能，則即使寫入致能信號WT_en被致能，第一驅動器致能電路321也失能第一驅動器致能信號Dr_en1。即使在第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的一個被致能的情況下，當第一重寫信號Re_wt1被致能時，第一驅動器致能電路321也致能第一驅動器致能信號Dr_en1。
第一驅動器致能電路321可以包括第一反或閘NOR1和第二反或閘NOR2、第三反及閘ND3以及第四反相器IV4和第五反相器IV5。第一反或閘NOR1被輸入第一寫入取消信號WT_c1和第二寫入取消信號WT_c2。第三反及閘ND3被輸入寫入致能信號WT_en和第一反或閘NOR1的輸出信號。 第四反相器IV4被輸入第三反及閘ND3的輸出信號。第二反或閘NOR2被輸入第四反相器IV4的輸出信號和第一重寫信號Re_wt1。第五反相器IV5被輸入第二反或閘NOR2的輸出信號，並且輸出第一驅動器致能信號Dr_en1。
第一驅動器322回應於第一驅動器致能信號Dr_en1來驅動輸入的數據Data_in，並且輸出所驅動的數據Data_out。例如，當第一驅動器致能信號Dr_en1被致能時，第一驅動器322驅動輸入的數據Data_in，並且輸出所驅動的數據Data_out。
在寫入致能信號WT_en被致能時啟動的第一驅動電路310和第五驅動電路350，除了其輸入信號和輸出信號的指派不同之外，可以以相同的方式來配置。
第四驅動電路340、第六驅動電路360以及第八驅動電路380，除了其輸入信號和輸出信號的指派不同之外，可以以與第二驅動電路320相同的方式來配置。
第七驅動電路370除了其輸入信號和輸出信號的指派不同之外，可以以與第三驅動電路330相同的方式來配置。
下面將描述如上所述配置的根據實施例的半導體記憶體裝置的操作。
首先，將對在寫入操作中所有驅動電路被同時啟動(例如：寫入控制電路200)並且數據被傳輸到數據儲存區域(又稱作第一模式)的操作進行描述。
即使當速率致能信號Rate_en和檢測信號Det中的一個被失能時，寫入取消控制電路210也失能第一寫入取消信號WT_c1和第二寫入取消信號WT_c2兩者。
當第一寫入取消信號WT_c1和第二寫入取消信號WT_c2兩者都被失能時，重寫控制電路220失能全部的第一重寫信號Re_wt1、第二重寫信號Re_wt2至第三重寫信號Re_wt3。因此，當檢測信號Det被失能時，寫入控制電路200可以失能第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的至少一個以及第一重寫信號Re_wt1、第二重寫信號Re_wt2和第三重寫信號Re_wt3中的至少一個。
如果第一寫入取消信號WT_c1和第二寫入取消信號WT_c2以及第一重寫信號Re_wt1、第二重寫信號Re_wt2至第三重寫信號Re_wt3全部都被失能，則當寫入致能信號WT_en被致能時，第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380全部被啟動。被啟動的第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。
總而言之，在寫入操作中，所有驅動電路(第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370和第八驅動電路380)同時被啟動，並執行與即使速率致能信號Rate_en和檢測信號Det中的一個被致能的情況對應的驅動操作。即，即使在任何情況下，所有驅動電路(第一驅動電路 310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370和第八驅動電路380)都回應於寫入致能信號WT_en而被寫入控制電路200同時啟動，並執行與速率致能信號Rate_en被失能以允許所有驅動電路(第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370和第八驅動電路380)同時操作的情況對應或者與檢測信號Det被失能的情況(即，在寫入時使用的寫入電壓V_wt的電壓位準比目標位準高以執行正常寫入操作)對應的驅動操作。在一個示例中，當速率致能信號Rate_en被失能時，不管速率控制信號Rate_ctrl如何，寫入控制電路200可以控制驅動電路(第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370和第八驅動電路380)同時被啟動。
其次，將對以下(又稱作第二模式下)操作進行描述：回應於寫入致能信號WT_en、速率控制信號Rate_ctrl、速率致能信號Rate_en以及檢測信號Det，第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380中的一部分驅動電路首先被啟動並且操作，以及此後剩餘驅動電路被啟動並且操作。這對應於速率致能信號Rate_en被致能以及檢測信號Det用電壓位準比目標位準低的寫入電壓V_wt來致能的情況。在這方面，根據本實施例的半導體記憶體裝置公開了一項技術，即第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380以一對驅動電路為單位依序 地被啟動，或者第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380的一半驅動電路首先被啟動，而此後第一驅動電路310、第二驅動電路320、第三驅動電路330、第四驅動電路340、第五驅動電路350、第六驅動電路360、第七驅動電路370至第八驅動電路380的另一半驅動電路被啟動。然而，應當注意，首先被啟動的驅動電路的數量沒有被特別地限制。
根據實施例的半導體記憶體裝置可以被配置為使得如果在速率致能信號Rate_en和檢測信號Det兩者都被致能的狀態下，速率控制信號Rate_ctrl被致能，則第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的第一寫入取消信號WT_c1被致能，並且成對的驅動電路被依序地啟動。
具體地，如果在速率致能信號Rate_en和檢測信號Det兩者都被致能的狀態下，速率控制信號Rate_ctrl被致能，則寫入取消控制電路210致能第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的第一寫入取消信號WT_c1。
如圖5的A)所示，當第一寫入取消信號WT_c1被致能時，重寫控制電路220透過延遲寫入致能信號WT_en來依序地致能第一重寫信號Re_wt1、第二重寫信號Re_wt2至第三重寫信號Re_wt3。換言之，當檢測信號Det被致能時，在在第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的至少一個被致能之後，寫入控制電路200可以致能第一重寫信號Re_wt1、第二重寫信號Re_wt2和第三重寫信號Re_wt3中的至少一個。
當寫入致能信號WT_en被致能時，僅由寫入致能信號WT_en控制的第一驅動電路310和第五驅動電路350被啟動、進行驅動數據並且將所驅動的數據傳輸到數據儲存區域400。
即使寫入致能信號WT_en被致能，由第一寫入取消信號WT_c1控制的第二驅動電路320、第三驅動電路330至第四驅動電路340以及第六驅動電路360、第七驅動電路370至第八驅動電路380也由於被致能的第一寫入取消信號WT_c1而被止動。
第二驅動電路320和第六驅動電路360由於被致能的第一寫入取消信號WT_c1而被止動，且第二驅動電路320和第六驅動電路360回應於透過延遲寫入致能信號WT_en產生的第一重寫信號Re_wt1而再次被啟動。被啟動的第二驅動電路320和第六驅動電路360驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。
第三驅動電路330和第七驅動電路370由於被致能的第一寫入取消信號WT_c1而被止動，且第三驅動電路330和第七驅動電路370回應於透過延遲第一重寫信號Re_wt1產生的第二重寫信號Re_wt2而再次被啟動。被啟動的第三驅動電路330和第七驅動電路370驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。
第四驅動電路340和第八驅動電路380由於被致能的第一寫入取消信號WT_c1而被止動，且第四驅動電路340和第八驅動電路380回應於透過延遲第二重寫信號Re_wt2產生的第三重寫信號Re_wt3而再次被啟動。被啟動的第四驅動電路340和第八驅動電路380驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。
總而言之，如果在速率致能信號Rate_en被致能並且檢測信號Det被致能的情況下，速率控制信號Rate_ctrl被致能，則根據實施例的半導體記憶體裝置的寫入控制電路200可以依序地啟動成對的驅動電路，並且依序地將數據傳輸到數據儲存區域400。換言之，在寫入操作中，如果在速率致能信號Rate_en和速率控制信號Rate_ctrl被致能的狀態下，寫入電壓V_wt的電壓位準變得比目標位準低，則根據實施例的半導體記憶體裝置可以依序地啟動成對的驅動電路，並且依序地將數據傳輸到數據儲存區域400。此外，當寫入電壓V_wt的電壓位準變得比目標位準低時，寫入控制電路200可以致能第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的至少一個，並且在寫入電壓V_wt的電壓位準變得比目標位準低之後，寫入控制電路200可以產生第一重寫信號Re_wt1、第二重寫信號Re_wt2和第三重寫信號Re_wt3中的至少一個。
根據實施例的半導體記憶體裝置的寫入控制電路200可以被配置為使得，如果在速率致能信號Rate_en和檢測信號Det兩者都被致能的狀態下，速率控制信號Rate_ctrl被失能，則第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的第二寫入取消信號WT_c2被致能，並且驅動電路的一半首先被啟動，以及此後驅動電路的另外一半被啟動。
具體地，如果在速率致能信號Rate_en和檢測信號Det兩者都被致能的狀態下，速率控制信號Rate_ctrl被失能，則寫入取消控制電路210致能第一寫入取消信號WT_c1和第二寫入取消信號WT_c2中的第二寫入取消信號WT_c2。
如圖5的B)所示，當第二寫入取消信號WT_c2被致能時，重寫控制電路220透過延遲寫入致能信號WT_en來同時致能第一重寫信號Re_wt1和第三重寫信號Re_wt3。
第二驅動電路320、第四驅動電路340、第六驅動電路360以及第八驅動電路380被輸入已致能的第二寫入取消信號WT_c2，並且即使寫入致能信號WT_en已致能也會被止動。
當寫入致能信號WT_en被致能時，僅由寫入致能信號WT_en控制的第一驅動電路310和第五驅動電路350以及不受第二寫入取消信號WT_c2控制的第三驅動電路330和第七驅動電路370被啟動、進行驅動數據並且將所驅動的數據傳輸到數據儲存區域400。
即使寫入致能信號WT_en被致能，但被致能的第二寫入取消信號WT_c2而被止動的第二驅動電路320和第六驅動電路360，其由於回應於透過延遲寫入致能信號WT_en產生的第一重寫信號Re_wt1而也被啟動。被啟動的第二驅動電路320和第六驅動電路360驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。
即使寫入致能信號WT_en被致能，但被致能的第二寫入取消信號WT_c2而被止動的第四驅動電路340和第八驅動電路380，其由於回應於透過延遲寫入致能信號WT_en產生的第三重寫信號Re_wt3而也被啟動。被啟動的第四驅動電路340和第八驅動電路380驅動數據，並且將所驅動的數據傳輸到數據儲存區域400。因為第一重寫信號Re_wt1和第三重寫信號Re_wt3為同時被致能的信號，所以第二驅動電路320、第四驅動電路340、第六驅動電路360以及第八驅動電路380同時被啟動。
總而言之，如果在速率致能信號Rate_en被致能且檢測信號Det被致能的情況下，速率控制信號Rate_ctrl被失能，則根據本實施例的半導體記憶體裝置的寫入控制電路200可以同時啟動驅動電路的一半驅動電路(第一驅動電路310、第三驅動電路330、第五驅動電路350以及第七驅動電路370)，並且將數據傳輸到數據儲存區域400，以及此後啟動驅動電路的另一半驅動電路(第二驅動電路320、第四驅動電路340、第六驅動電路360以及第八驅動電路380)，並且將數據傳輸到數據儲存區域400。換言之，在寫入操作中，如果在速率致能信號Rate_en和速率控制信號Rate_ctrl被致能的狀態下，寫入電壓V_wt的電壓位準變得比目標位準低，則根據實施例的半導體記憶體裝置可以同時啟動驅動電路的一半驅動電路並將數據傳輸到數據儲存區域400，以及然後啟動驅動電路的另一半驅動電路並將數據傳輸到數據儲存區域400。
從上述說明可以看出，根據本實施例的半導體記憶體裝置可以以如下方式配置：如果在寫入操作中使用的電壓的電壓位準比目標位準低，則多個驅動電路中的一部分驅動電路首先被啟動，並且此後剩餘的驅動電路被啟動，從而數據可以被正常地傳輸到數據儲存區域。
雖然上面已經描述了各種實施例，但是本領域技術人員將理解，所描述的實施例僅是示例。因此，本文所述的半導體記憶體裝置不應該基於所描述的實施例進行限制。
310:第一驅動電路
320:第二驅動電路
330:第三驅動電路
340:第四驅動電路
350:第五驅動電路
360:第六驅動電路
370:第七驅動電路
380:第八驅動電路
400:數據儲存區域
Det:檢測信號
Rate_ctrl:速率控制信號
Rate_en:速率致能信號
Re_wt1:第一重寫信號
Re_wt2:第二重寫信號
Re_wt3:第三重寫信號
WT_en:寫入致能信號
V_WT:寫入電壓
WT_c1:第一寫入取消信號
WT_c2:第二寫入取消信號

Claims (18)

  1. 一種半導體記憶體裝置，包括：寫入控制電路，其被配置為在寫入操作中回應於寫入電壓的電壓位準來產生寫入取消信號和重寫信號；以及多個驅動電路，與所述寫入控制電路耦接，其被配置為在所述寫入操作中回應於所述寫入取消信號和所述重寫信號來將數據傳輸到數據儲存區域，其中，所述寫入控制電路被配置為當檢測的所述寫入電壓的電壓位準變得比所述寫入電壓的目標位準低時，啟動所述多個驅動電路中的第一數量的驅動電路，且在之後啟動所述多個驅動電路中的第二數量的驅動電路，所述第一數量與所述第二數量的至少一者係大於一。
  2. 如請求項1所述的半導體記憶體裝置，其中，所述多個驅動電路透過被施加作為驅動電壓的所述寫入電壓來操作。
  3. 如請求項1所述的半導體記憶體裝置，其中，所述寫入控制電路包括：寫入取消控制電路，其適用於當檢測的所述寫入電壓的電壓位準變得比所述寫入電壓的目標位準低時，致能所述寫入取消信號；以及重寫控制電路，其適用於當所述寫入取消信號被致能時，在從所述寫入操作的時刻起經過預定時間之後致能所述重寫信號。
  4. 如請求項1所述的半導體記憶體裝置，其中，當在所述寫入操作中所述寫入取消信號被致能時，所述多個驅動電路被止動，而當所述重寫信號被致能時，所述多個驅動電路被啟動。
  5. 一種半導體記憶體裝置，包括：寫入電壓檢測電路，其適用於檢測寫入電壓的電壓位準並且產生檢測信號；寫入控制電路，其適用於回應於所述檢測信號來產生寫入取消信號和重寫信號；以及多個驅動電路，其被配置為當回應於寫入致能信號、所述寫入取消信號和所述重寫信號而被啟動時驅動數據，並且將所驅動的數據傳輸到數據儲存區域，其中，所述寫入控制電路被配置為當檢測的所述寫入電壓低於所述寫入電壓的目標位準時，啟動所述多個驅動電路中第一數量的驅動電路，之後啟動所述多個驅動電路中的第二數量的驅動電路，所述第一數量以及所述第二數量中的至少一者係大於一，其中，所述寫入電壓檢測電路被配置為當檢測的所述寫入電壓的電壓位準低於所述寫入電壓的目標位準時，致能所述檢測信號。
  6. 如請求項5所述的半導體記憶體裝置，其中，當所述檢測信號為失能時，所述寫入控制電路失能所述寫入取消信號和所述重寫信號兩者，而當所述檢測信號為致能時，所述寫入控制電路在所述寫入取消信號被致能且所述寫入致能信號被致能之後致能所述重寫信號。
  7. 如請求項5所述的半導體記憶體裝置，其中，所述寫入控制電路包括： 寫入取消控制電路，其適用於當所述檢測信號被失能時，失能所述寫入取消信號，而當所述檢測信號被致能時，致能所述寫入取消信號；以及重寫控制電路，其適用於當所述寫入取消信號被致能時，延遲所述寫入致能信號來輸出所述重寫信號。
  8. 如請求項7所述的半導體記憶體裝置，其中，當所述寫入取消信號被失能時，所述多個驅動電路回應於所述寫入致能信號而被啟動；而當所述寫入取消信號被致能時，不管所述寫入致能信號如何，所述多個驅動電路都被止動；以及即使所述寫入取消信號被致能，當所述重寫信號被致能時，所述多個驅動電路也被啟動。
  9. 一種半導體記憶體裝置，包括：多個驅動電路，其適用於被施加寫入電壓並且將數據傳輸到數據儲存區域；寫入電壓檢測電路，其適用於檢測寫入電壓的電壓位準並且產生檢測信號；以及寫入控制電路，其適用於回應於寫入致能信號、用於控制一操作的速率控制信號、檢測信號以及用於致能所述操作的速率致能信號，而在第一模式以及第二模式中執行所述操作，所述第一模式為啟動全部的所述多個驅動電路，所述第二模式為首先啟動所述多個驅動電路中的一部分驅動電路，並且在啟動所述多個驅動電路的一部分驅動電路之後啟動剩餘的驅動電路；其中，所述寫入控制電路在所述第一模式以及所述第二模式中的一個中執行； 其中，速率控制信號以及速率致能信號由模式暫存器組生成；以及其中，寫入致能信號、速率控制信號、速率致能信號以及檢測信號透過所述寫入控制電路而被接收。
  10. 如請求項9所述的半導體記憶體裝置，其中，所述多個驅動電路中的每個驅動電路回應於寫入取消信號、由寫入致能信號延遲而產生的重寫信號以及寫入致能信號而被啟動。
  11. 如請求項10所述的半導體記憶體裝置，其中，當寫入取消信號被失能時，所述多個驅動電路中的每個驅動電路回應於寫入致能信號而被啟動；而當寫入取消信號被致能時，即使寫入致能信號被致能，所述多個驅動電路中的每個驅動電路也被止動；以及即使寫入取消信號被致能，當用於啟動已止動的所述多個驅動電路中的每個驅動電路的重寫信號被致能時，所述多個驅動電路中的每個驅動電路將再次被啟動。
  12. 如請求項9所述的半導體記憶體裝置，其中，當寫入電壓的電壓位準變得比目標位準低時，寫入電壓檢測電路致能檢測信號。
  13. 如請求項9所述的半導體記憶體裝置，其中，當速率致能信號和檢測信號中只有一個被失能時，寫入控制電路也回應於寫入致能信號來啟動所述多個驅動電路；以及當速率致能信號被致能而速率控制信號被失能時，寫入控制電路先啟動所述多個驅動電路的一半驅動電路再啟動所述多個驅動電路的另一半驅動電路，並且在啟動所述一半驅動電路之後啟動所述另一半驅動電路。
  14. 如請求項13所述的半導體記憶體裝置，其中，當速率致能信號被失能時，不管速率控制信號如何，寫入控制電路控制所述多個 驅動電路同時被啟動；而當速率致能信號被致能且速率控制信號被致能時，寫入控制電路控制所述多個驅動電路依序地被啟動；以及當速率致能信號被致能而速率控制信號被失能時，寫入控制電路控制所述多個驅動電路的一半驅動電路先於所述多個驅動電路的另一半驅動電路被啟動，並且在啟動所述一半驅動電路之後控制所述另一半驅動電路被啟動。
  15. 如請求項14所述的半導體記憶體裝置，其中，寫入控制電路回應於檢測信號、速率控制信號、速率致能信號以及寫入致能信號來產生用於啟動所述多個驅動電路的第一寫入取消信號與第二寫入取消信號以及依序地延遲寫入致能信號而產生的第一重寫信號、第二重寫信號與第三重寫信號。
  16. 如請求項15所述的半導體記憶體裝置，其中，寫入控制電路包括：寫入取消控制電路，其適用於即使當速率致能信號和檢測信號中的一個被失能時，也失能第一寫入取消信號和第二寫入取消信號兩者；而當速率致能信號和檢測信號兩者都被致能時，回應於速率控制信號來致能第一寫入取消信號和第二寫入取消信號中的一個；以及重寫控制電路，其適用於回應於第一寫入取消信號和第二寫入取消信號以及寫入致能信號，依序地致能第一重寫信號至第三重寫信號，或致能第一重寫信號至第三重寫信號中的一部分。
  17. 如請求項16所述的半導體記憶體裝置，其中，當寫入致能信號被致能時，所述多個驅動電路中的一部分驅動電路被啟動，以及 其中，當第一寫入取消信號和第二寫入取消信號被失能時，除了所述多個驅動電路中的一部分驅動電路之外的剩餘驅動電路回應於寫入致能信號而被啟動；即使當第一寫入取消信號和第二寫入取消信號中的一個被致能時，即使寫入致能信號被致能，所述剩餘驅動電路也被止動；以及即使第一寫入取消信號和第二寫入取消信號被致能，當用於再次啟動已止動的所述剩餘驅動電路的第一重寫信號至第三重寫信號中的一個被致能時，所述剩餘驅動電路將再次被啟動。
  18. 如請求項9所述的半導體記憶體裝置，其中，寫入電壓為施加到所述多個驅動電路的驅動電壓。
TW106130623A 2016-09-22 2017-09-07 半導體記憶體裝置 TWI788301B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2016-0121539 2016-09-22
??10-2016-0121539 2016-09-22
KR1020160121539A KR20180032391A (ko) 2016-09-22 2016-09-22 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
TW201822196A TW201822196A (zh) 2018-06-16
TWI788301B true TWI788301B (zh) 2023-01-01

Family

ID=61621297

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106130623A TWI788301B (zh) 2016-09-22 2017-09-07 半導體記憶體裝置

Country Status (4)

Country Link
US (2) US10453508B2 (zh)
KR (1) KR20180032391A (zh)
CN (1) CN107863121B (zh)
TW (1) TWI788301B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4701886A (en) * 1984-08-22 1987-10-20 Hitachi, Ltd. Semiconductor integrated circuit device
TW200416745A (en) * 2002-10-04 2004-09-01 Sharp Kk Semiconductor storage device, control method therefor and portable electronic equipment
US20060007729A1 (en) * 2004-07-09 2006-01-12 Beak-Hyung Cho Phase change memories and/or methods of programming phase change memories using sequential reset control
TW201416858A (zh) * 2012-10-30 2014-05-01 Toshiba Kk 記憶體裝置及主機裝置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100564567B1 (ko) * 2003-06-03 2006-03-29 삼성전자주식회사 상 변화 메모리의 기입 드라이버 회로
KR100505710B1 (ko) 2003-09-15 2005-08-02 삼성전자주식회사 임베디드 메모리 장치의 저전력 소비형 데이터 입출력회로 및 이에 대한 데이터 입출력 방법
DE102005004338B4 (de) * 2004-02-04 2009-04-09 Samsung Electronics Co., Ltd., Suwon Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren
JP4870409B2 (ja) * 2004-10-26 2012-02-08 三星電子株式会社 不揮発性メモリ装置及びそれのプログラム方法
KR100816748B1 (ko) * 2006-03-16 2008-03-27 삼성전자주식회사 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법
US7499316B2 (en) * 2006-03-31 2009-03-03 Samsung Electronics Co., Ltd. Phase change memory devices and program methods
KR100816752B1 (ko) * 2006-09-15 2008-03-25 삼성전자주식회사 프로그램 루프 동작을 수행하는 상 변화 메모리 장치 및그것의 프로그램 방법
KR101339288B1 (ko) * 2007-12-14 2013-12-09 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치
JP5197448B2 (ja) * 2009-03-13 2013-05-15 株式会社東芝 抵抗変化メモリ装置
JP5214566B2 (ja) * 2009-09-02 2013-06-19 株式会社東芝 抵抗変化メモリ装置
JP2012014769A (ja) * 2010-06-30 2012-01-19 Elpida Memory Inc 半導体装置およびそのテスト方法
KR101190680B1 (ko) * 2010-08-30 2012-10-16 에스케이하이닉스 주식회사 리프레시 제어회로 및 그를 이용한 반도체 메모리 장치
JP5416079B2 (ja) * 2010-12-16 2014-02-12 株式会社日立製作所 半導体記憶装置、およびメモリモジュール
KR101970314B1 (ko) * 2012-04-10 2019-04-18 삼성전자주식회사 불휘발성 메모리 장치, 이의 동작 방법, 및 이를 포함하는 전자 장치
KR102154296B1 (ko) * 2012-12-18 2020-09-14 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치의 구동 방법 및 비휘발성 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4701886A (en) * 1984-08-22 1987-10-20 Hitachi, Ltd. Semiconductor integrated circuit device
TW200416745A (en) * 2002-10-04 2004-09-01 Sharp Kk Semiconductor storage device, control method therefor and portable electronic equipment
US20060007729A1 (en) * 2004-07-09 2006-01-12 Beak-Hyung Cho Phase change memories and/or methods of programming phase change memories using sequential reset control
TW201416858A (zh) * 2012-10-30 2014-05-01 Toshiba Kk 記憶體裝置及主機裝置

Also Published As

Publication number Publication date
US10453508B2 (en) 2019-10-22
CN107863121A (zh) 2018-03-30
KR20180032391A (ko) 2018-03-30
TW201822196A (zh) 2018-06-16
US20180082723A1 (en) 2018-03-22
US20200005843A1 (en) 2020-01-02
CN107863121B (zh) 2021-08-31
US11120853B2 (en) 2021-09-14

Similar Documents

Publication Publication Date Title
EP2912558B1 (en) Apparatuses and methods for memory operations having variable latencies
US8154933B2 (en) Mode-register reading controller and semiconductor memory device
US10915473B2 (en) Data storage device
KR102299380B1 (ko) 반도체 장치 및 그의 구동방법
TWI650835B (zh) 半導體裝置及包含該半導體裝置的半導體系統
US9508400B1 (en) Storage device and operating method thereof
JP6869315B2 (ja) 電子ヒューズ回路及びその動作方法
TW201743220A (zh) 具有可中斷指令序列的記憶體及其操作方法
US8055857B2 (en) Write access and subsequent read access to a memory device
KR20150007507A (ko) 반도체 장치 및 그의 구동방법
KR100605607B1 (ko) 반도체 메모리 장치
US9404946B2 (en) Electronic apparatus detecting power supply voltage using different levels
TWI588840B (zh) 記憶體裝置及其操作方法
TWI521532B (zh) 半導體系統與其資料訓練方法
CN105304145B (zh) 半导体器件和包括该半导体器件的半导体系统
TWI788301B (zh) 半導體記憶體裝置
KR102083374B1 (ko) 반도체 장치 및 그의 제어 방법
US9472250B1 (en) Semiconductor device and operating method thereof
TW201310464A (zh) 半導體裝置及其資料傳輸方法
JP2021149999A (ja) 半導体記憶装置
US8610457B2 (en) Termination control circuit and semiconductor device including the same
KR20190118020A (ko) 반도체 장치
KR100892668B1 (ko) 뱅크 선택 제어 블록을 포함하는 반도체 집적 회로
KR102184706B1 (ko) 반도체 장치 및 그의 구동방법
KR20160069230A (ko) 반도체 장치 및 그의 구동방법