TWI521532B - 半導體系統與其資料訓練方法 - Google Patents

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TWI521532B TW100101763A TW100101763A TWI521532B TW I521532 B TWI521532 B TW I521532B TW 100101763 A TW100101763 A TW 100101763A TW 100101763 A TW100101763 A TW 100101763A TW I521532 B TWI521532 B TW I521532B
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Description

半導體系統與其資料訓練方法
本發明係關於一種半導體系統，尤指一種半導體系統與其資料訓練方法。
因為半導體記憶體以高速運作，資料訓練對於半導體系統很重要，其中包括半導體記憶體與用於控制該半導體記憶體的一記憶體控制器，藉以準確地交換資料。
以下將參照第1圖來說明一典型的半導體系統之資料訓練方法。
第1圖所示為一典型的資料訓練方法之流程圖。在第1圖中，執行一命令CMD與位址ADD通道訓練。
一記憶體控制器使用一位址通道在一半導體記憶體之多功能暫存器(MPR,“Multi-purpose register”)中寫入一特定資料樣式。
該記憶體控制器執行讀取訓練用來讀取記錄於該半導體記憶體之MPR中的資料，以判定該讀取資料是否符合一資料樣式，並搜尋該讀取資料的中心。
然後，該記憶體控制器執行寫入訓練來經由一資料通道寫入資料，並根據該寫入資料是否符合該讀取資料來調整寫入資料的位置與一寫入選通信號DQS。
在完成上述的訓練程序之後，於該半導體記憶體與該記憶體控制器之間有可能進行正常的資料讀取/寫入。
但是，在前述的相關技術中，該MPR必須要在該半導體記憶體中提供。
因此，該半導體記憶體之電路面積會因為MPR而增加，資料樣式因而受到限制。
因此，有需要一種改良的半導體系統及方法，其能夠即使在不使用一多功能暫存器(MPR)之下執行資料訓練，其可排除上述的問題。但是，必須要了解到，本發明某些態樣不一定需要排除該等問題。在以下的內容中，某些態樣與具體實施例將清楚呈現。必須了解到，這些態樣與具體實施例僅為示例性，以廣義而言，本發明可在不具有這些態樣與具體實施例的一或多項特徵之下來實施。
在本發明一種態樣中，一種半導體系統包括：一半導體記憶體，其配置成判定在一資料樣式中是否發生錯誤，並產生一錯誤信號；以及一記憶體控制器，其配置成提供該資料樣式至該半導體記憶體，並使用該錯誤信號對於該半導體記憶體執行資料訓練。
在本發明另一種態樣中，一種半導體系統包括：複數半導體記憶體，其配置成回應於一訓練模式信號而產生一錯誤信號；以及一記憶體控制器，其配置成產生該訓練模式信號來在一需要的時間點啟動該錯誤信號，並使用該錯誤信號對於該等半導體記憶體之一者執行資料訓練。
在本發明又另一種態樣中，一種半導體系統的資料訓練方法，其中包括一記憶體控制器與一半導體記憶體，用於在自該記憶體控制器提供的一資料樣式中判定是否已經發生錯誤，並提供一錯誤信號至該記憶體控制器，該資料訓練方法包括：一錯誤信號訓練步驟，其中該記憶體控制器偵測由該半導體記憶體輸出的錯誤信號之一啟動時間點；以及一寫入資料訓練步驟，其中該記憶體控制器藉由自該錯誤信號之偵測的啟動時間點偏移該資料樣式，來偵測該錯誤信號的一解除持續時間。
在本發明又另一種態樣中，一種半導體系統的資料訓練方法，其中包括一記憶體控制器與複數半導體記憶體，用於在自該記憶體控制器提供的一資料樣式中判定是否已經發生錯誤，並提供一錯誤信號至該記憶體控制器，該資料訓練方法包括這些步驟：由該記憶體控制器提供一訓練模式信號至該等複數半導體記憶體，使得該錯誤信號在一需要的時間點被啟動；回應於該訓練模式信號來由該等複數半導體記憶體之一者啟動該錯誤信號；且藉由將自該錯誤信號的一啟動時間點偏移該資料樣式，而由該記憶體控制器偵測該錯誤信號的一解除持續時間。
在本發明又另一種態樣中，一種半導體系統包括：複數半導體記憶體，其配置成回應於一訓練模式信號來執行用於強制啟動一錯誤信號的作業與用於藉由比較一內部錯誤檢查值與一外部錯誤檢查值而啟動該錯誤信號的作業的其中之一者；以及一記憶體控制器，其配置成提供該等複數半導體記憶體一資料樣式與對應於該資料樣式的該外部錯誤檢查值，且根據是否執行訓練來獨立地提供該等複數半導體記憶體該訓練模式信號，並使用該錯誤信號對於該等複數半導體記憶體之一者執行資料訓練。
根據本發明一具體實施例，寫入訓練有可能使用一錯誤信號插銷CRC Alert Pin，其提供在具有錯誤檢查功能的一半導體系統中，例如一循環冗餘檢查(CRC,“Cycle redundancy check”)功能，藉以警示一資料通訊錯誤，甚至不需要一多功能暫存器(MPR)。
以下將透過示例性具體實施例參照該等附屬圖式說明根據本發明的一種半導體系統與其資料訓練方法。
第2圖為根據本發明一具體實施例之半導體系統的方塊圖。請參照第2圖，根據該具體實施例的半導體系統100包括記憶體控制器200、複數半導體記憶體、第一通訊通道230與第二通訊通道240。
該等複數半導體記憶體包含第一半導體記憶體DRAM0與第二半導體記憶體DRAM1，而該等半導體記憶體的數目可能因為該記憶體容量、該電路設計方法等而有所不同。
記憶體控制器200配置成使用在錯誤信號CRC_ALERT的轉換點的變化，控制該第一半導體記憶體DRAM0與該第二半導體記憶體DRAM1之一寫入訓練作業與一讀取訓練作業。
記憶體控制器200經由第一通訊通道230與第二通訊通道240，以位址、命令、資料與錯誤檢查資訊提供至該等複數半導體記憶體DRAM0與DRAM1。
該等複數半導體記憶體DRAM0與DRAM1經由第一通訊通道230與第二通訊通道240提供資料至記憶體控制器200。
再者，該等複數半導體記憶體DRAM0與DRAM1經由一錯誤信號插銷提供記憶體控制器200該錯誤信號CRC_ALERT。
該第一半導體記憶體DRAM0與該第二半導體記憶體DRAM1配置成判定在由記憶體控制器200提供的一資料樣式中是否已經發生錯誤，並產生該錯誤信號CRC_ALERT。
該第一半導體記憶體DRAM0與該第二半導體記憶體DRAM1配置成在記憶體控制器200的控制之下記錄資料或輸出該記錄資料。
該第一半導體記憶體DRAM0包括錯誤偵測電路310與驅動器320。
錯誤偵測電路310配置成藉由比較一內部錯誤檢查值與一外部錯誤檢查值而產生一內部錯誤信號CRC_ALERT0。
該內部錯誤檢查值藉由在錯誤偵測電路310中對於由記憶體控制器200提供的該資料樣式執行錯誤檢查(也就是一CRC作業)所產生，且該外部錯誤檢查值連同該資料係由記憶體控制器200提供。
驅動器320配置成回應於內部錯誤信號CRC_ALERT0而驅動錯誤信號CRC_ALERT的輸出終端。
驅動器320包括複數反向器與一電晶體。
該第二半導體記憶體DRAM1包括錯誤偵測電路410與驅動器420。
錯誤偵測電路410配置成藉由比較一內部錯誤檢查值與一外部錯誤檢查值而產生一內部錯誤信號CRC_ALERT1。
該內部錯誤檢查值藉由在錯誤偵測電路410中對於由記憶體控制器200提供的該資料樣式執行錯誤檢查(也就是一CRC作業)所產生，且該外部錯誤檢查值連同該資料係由記憶體控制器200提供。
驅動器420配置成回應於內部錯誤信號CRC_ALERT1而驅動錯誤信號CRC_ALERT的輸出終端。
驅動器420包括複數反向器與一電晶體。
第一半導體記憶體DRAM0、第二半導體記憶體DRAM1與錯誤信號CRC_ALERT之輸出終端係共同彼此連接。
因此，於驅動器320與驅動器420之間，一相對應驅動器配置成當該等內部錯誤信號CRC_ALERT0與CRC_ALERT1之一被解除時(例如一低位準)而與該輸出終端電性絕緣。
第3圖所示為第2圖所示之錯誤偵測電路的內部組態圖。參照第3圖，錯誤偵測電路310包括一錯誤檢查邏輯，例如CRC邏輯314，與比較單元315。
CRC邏輯314配置成藉由對於資料執行一CRC作業產生內部錯誤檢查值CRC_CAL。
比較單元315配置成藉由比較由記憶體控制器200提供的外部錯誤檢查值CRC_RX與在錯誤偵測電路310中產生的內部錯誤檢查值CRC_CAL來產生內部錯誤信號CRC_ALERT0。
錯誤偵測電路410可具有與第3圖所示的錯誤偵測電路310相同的組態。
第4圖為根據本發明一具體實施例之半導體系統的資料訓練方法的流程圖。參照第4圖，根據本發明之具體實施例的一種資料訓練方法，依序對於命令CMD與位址ADD通道訓練、錯誤信號訓練、寫入資料訓練與讀取資料訓練來執行，其將在以下說明。
現在將說明對於第二半導體記憶體DRAM1執行的資料訓練之示例。
其執行該命令CMD與位址ADD通道訓練。
其執行一錯誤信號插銷CRC Alert Pin的訓練。
第5圖為用於解釋根據本發明一具體實施例的一種錯誤信號訓練方法之時序圖。該錯誤信號插銷的訓練為用於搜尋已經發生資料失效的時間之作業，如第5圖所示。
根據用於搜尋已經發生失效的時間之作業，第二半導體記憶體DRAM1回應於由記憶體控制器200輸出的該資料樣式，而搜尋經由該錯誤信號插銷輸出的該錯誤信號CRC_ALERT被啟動的時間。
該錯誤信號插銷的訓練可使用以下兩種方法執行。
根據第一種方法，記憶體控制器200藉由在第二半導體記憶體DRAM1中寫入多種資料樣式來啟動錯誤信號CRC_ALERT。
根據第二種方法，記憶體控制器200在調整資料樣式被寫入在該第二半導體記憶體DRAM1的時間時，啟動錯誤信號CRC_ALERT。
然後，該寫入資料訓練使用錯誤信號CRC_ALERT執行，如第6圖所示，其為解釋根據該具體實施例的一種寫入訓練方法之時序圖。
記憶體控制器200在未執行訓練的第一半導體記憶體DRAM0中寫入一資料樣式，其中所有資料位元為’0’或’1’，藉此實質地防止發生資料失效。也就是說，記憶體控制器200允許內部錯誤信號CRC_ALERT0被解除。
此時，為了實質地更為穩定地防止資料失效的發生，’0’或’1’可在CAS寫入延遲CWL之前與之後提供。
記憶體控制器200可經由該錯誤信號插銷的訓練而了解該資料失效的發生時間，也就是錯誤信號CRC_ALERT的啟動時間。
記憶體控制器200檢查在錯誤信號CRC_ALERT中的變化，也就是在內部錯誤信號CRC_ALERT1中的變化，同時於CAS寫入延遲CWL而左右偏移該資料樣式。
當內部錯誤信號CRC_ALERT1被啟動至一高位準時，錯誤信號CRC_ALERT1藉由第2圖所示的驅動器420被啟動至一低位準。
當該資料樣式自已經發生資料失效的時間偏移，即形成該內部錯誤信號CRC_ALERT1的一解除持續時間，也就是可能有一穩定資料寫入作業的通過區域。
因此，記憶體控制器200偵測該通過區域的一中間時間點，以調整該資料樣式與寫入選通信號DQS的位置，藉此完成該寫入資料訓練。
當該訓練正在執行時，由記憶體控制器200提供的該資料樣式藉由資料遮罩命令DM而被實質地防止被儲存在第一半導體記憶體DRAM0與第二半導體記憶體DRAM1之記憶體區塊中。
也就是說，當該訓練正在執行時，被提供至第一半導體記憶體DRAM0與第二半導體記憶體DRAM1之資料樣式，僅被提供至錯誤偵測電路310與錯誤偵測電路410，且不會儲存在該等記憶體區塊中。
然後，記憶體控制器200執行讀取資料訓練，用於讀取第二半導體記憶體DRAM1的記憶體區塊中的資料，以判定該讀取資料是否符合自記憶體控制器200提供的資料樣式，並搜尋該讀取資料的中心。
本發明另一種具體實施例實質上相同於第2圖所示的本發明之具體實施例，其中寫入訓練有可能使用錯誤信號插銷CRC Alert Pin，甚至不需要MPR。
不像是第2圖所示的本發明之具體實施例，根據本發明另一具體實施例，有可能進行資料訓練，甚至不需要執行錯誤信號插銷CRC Alert Pin的訓練。
第7圖為根據本發明另一具體實施例之半導體系統的方塊圖。參照第7圖，根據本發明另一具體實施例的半導體系統101包括記憶體控制器201、複數半導體記憶體、第一通訊通道231與第二通訊通道241。
該等複數半導體記憶體被分類成第一半導體記憶體DRAM0與第二半導體記憶體DRAM1，而該等半導體記憶體的數目可能依該記憶體容量、該電路設計方法等而有所不同。
記憶體控制器201配置成使用在錯誤信號CRC_ALERT的偏移時間點中的變化，控制第一半導體記憶體DRAM0與第二半導體記憶體DRAM1之一寫入訓練作業與一讀取訓練作業。
記憶體控制器201配置成產生訓練模式信號MODE_TRN0與MODE_TRN1，用於在一需要的時間點啟動錯誤信號CRC_ALERT。
記憶體控制器201經由第一通訊通道231與第二通訊通道241，以位址、命令、資料、錯誤檢查資訊與該等訓練模式信號MODE_TRN0與MODE_TRN1提供至該等複數半導體記憶體DRAM0與DRAM1。
該等複數半導體記憶體DRAM0與DRAM1經由第一通訊通道231與第二通訊通道241提供資料至記憶體控制器201。
再者，該等複數半導體記憶體DRAM0與DRAM1經由一錯誤信號插銷提供記憶體控制器201該錯誤信號CRC_ALERT。
第一半導體記憶體DRAM0與第二半導體記憶體DRAM1配置成在由記憶體控制器201提供的一資料樣式中判定是否已經發生錯誤，並產生錯誤信號CRC_ALERT。
第一半導體記憶體DRAM0與第二半導體記憶體DRAM1配置成在記憶體控制器201的控制之下記錄資料或輸出該記錄的資料。
第一半導體記憶體DRAM0包括錯誤偵測電路311與驅動器320。
錯誤偵測電路311配置成根據訓練模式信號MODE_TRN0，藉由比較在第一半導體記憶體DRAM0中產生的一錯誤檢查值與由記憶體控制器201提供的一錯誤檢查值，來執行用於強制啟動一內部錯誤信號CRC_ALERT0的作業與用於啟動該內部錯誤信號CRC_ALERT0作業的其中之一者。
驅動器320配置成回應於內部錯誤信號CRC_ALERT0而驅動錯誤信號CRC_ALERT的輸出終端。
驅動器320包括複數反向器與一電晶體。
第二半導體記憶體DRAM1包括錯誤偵測電路411與驅動器420。
錯誤偵測電路411配置成根據該訓練模式信號MODE_TRN1，並藉由比較在該第二半導體記憶體DRAM1中產生的一錯誤檢查值與由記憶體控制器201提供的一錯誤檢查值，來執行用於強制啟動一內部錯誤信號CRC_ALERT1的作業與用於啟動該內部錯誤信號CRC_ALERT1作業的其中之一者。
驅動器420配置成回應於該內部錯誤信號CRC_ALERT1而驅動錯誤信號CRC_ALERT的輸出終端。
驅動器420包括複數反向器與一電晶體。
第一半導體記憶體DRAM0、第二半導體記憶體DRAM1與錯誤信號CRC_ALERT的輸出終端係共同彼此連接。
因此，於驅動器320與驅動器420之間，一相對應驅動器配置成當該等內部錯誤信號CRC_ALERT0與CRC_ALERT1之一被解除時(例如一低位準)而與該輸出終端電性絕緣。
第8圖所示為第7圖所示之錯誤偵測電路的內部組態圖。參照第8圖，錯誤偵測電路311包括一錯誤檢查邏輯，也就是CRC邏輯314、比較單元315、反向器陣列312與多工器313。
CRC邏輯314配置成藉由對於資料執行一CRC作業來產生內部錯誤檢查值CRC_CAL。
反向器陣列312配置成倒反並輸出內部錯誤檢查值CRC_CAL。
多工器313配置成回應於該訓練模式信號MODE_TRN0而輸出由記憶體控制器201所提供的外部錯誤檢查值CRC_RX或倒反的內部錯誤檢查值CRC_CALB。
當該訓練模式信號MODE_TRN0在低位準時，也就是其邏輯值為’0’，多工器313輸出倒反的內部錯誤檢查值CRC_CALB。
當該訓練模式信號MODE_TRN0在高位準時，也就是其邏輯值為’1’，多工器313輸出由記憶體控制器201提供的外部錯誤檢查值CRC_RX。
比較單元315配置成藉由比較由記憶體控制器201提供的外部錯誤檢查值CRC_RX與多工器313的輸出來產生內部錯誤信號CRC_ALERT0。
錯誤偵測電路411可具有與第8圖所示的錯誤偵測電路311相同的組態。
以下將說明根據本發明另一具體實施例之具有上述組態的半導體系統之資料訓練作業。
根據本發明另一具體實施例的資料訓練作業可用與根據第6圖所示之本發明之具體實施例的資料訓練作業相同的方式來執行，但省略錯誤信號插銷CRC Alert Pin的訓練。
在本發明之具體實施例中，該錯誤信號插銷的訓練係如第5圖所示地執行。
但是，在本發明另一具體實施例中，因為錯誤信號CRC_ALERT經由如第8圖所示的組態在一需要的時間處被啟動，其有可能省略該錯誤信號插銷的訓練。
當其假設資料訓練對於第一半導體記憶體DRAM0執行時，記憶體控制器210以低位準輸出訓練模式信號MODE_TRN0來強制啟動內部錯誤信號CRC_ALERT1。
也就是說，參照第8圖，因為訓練模式信號MODE_TRN0在低位準，多工器313輸出該倒反的內部錯誤檢查值CRC_CALB。
比較單元315藉由比較內部錯誤檢查值CRC_CAL與倒反的內部錯誤檢查值CRC_CALB來輸出內部錯誤信號CRC_ALERT0。
因為內部錯誤檢查值CRC_CAL的相位係相反於倒反的內部錯誤檢查值CRC_CALB的相位，內部錯誤信號CRC_ALERT0被啟動至一高位準。
如上所述，記憶體控制器210有可能使用在一需要的時間點啟動該錯誤信號CRC_ALERT來執行該寫入資料訓練與該讀取資料訓練。
根據本發明之具體實施例，因為寫入訓練有可能使用一錯誤信號而不使用MPR，所以可減少一電路面積，並可在資料訓練中使用一需要的資料樣式。
以上已經說明一些具體實施例，熟習此項技術者將可了解到，所述的該等具體實施例僅做為範例。因此，此處所述的該半導體系統與其訓練方法並不受限於所述的該等具體實施例。而是此處所述的該半導體系統與其資料訓練方法必須僅受限於配合以上說明及附屬圖面所依據的該等申請專利範圍。
100．．．半導體系統
101．．．半導體系統
200．．．記憶體控制器
201．．．記憶體控制器
230．．．第一通訊通道
231．．．第一通訊通道
240．．．第二通訊通道
241．．．第二通訊通道
310．．．錯誤偵測電路
311．．．錯誤偵測電路
312．．．反向器陣列
313．．．多工器
314．．．CRC邏輯
315．．．比較單元
320．．．驅動器
410．．．錯誤偵測電路
411．．．錯誤偵測電路
420．．．驅動器
附屬圖式係加入到本說明書中，並構成為其一部分，其解釋符合於本發明之多個具體實施例，並連同該說明用於解釋本發明的原理。第1圖例示一典型資料訓練方法之流程圖；
第2圖為根據本發明一具體實施例之半導體系統的方塊圖；
第3圖為第2圖所示之錯誤偵測電路的內部組態圖；
第4圖例示根據本發明一具體實施例之半導體系統的資料訓練方法的流程圖；
第5圖為用於解釋根據本發明一具體實施例的一種錯誤信號訓練方法之時序圖；
第6圖為用於解釋根據本發明一具體實施例的一種寫入訓練方法之時序圖；
第7圖為根據本發明另一具體實施例之半導體系統的方塊圖；以及
第8圖為第7圖所示之錯誤偵測電路的內部組態圖。
100．．．半導體系統
200．．．記憶體控制器
230．．．第一通訊通道
240．．．第二通訊通道
310．．．錯誤偵測電路
320．．．驅動器
410．．．錯誤偵測電路
420．．．驅動器

Claims (23)

  1. 一種半導體系統，其包含：一半導體記憶體，其配置成藉由對一資料樣式執行錯誤檢查來產生一錯誤信號，以判定在該資料樣式中是否發生一錯誤，並經由一錯誤信號插銷傳送該錯誤信號；以及一記憶體控制器，其配置成提供該資料樣式至該半導體記憶體，並根據該錯誤信號之位準的轉換點來偏移該資料樣式以對該半導體記憶體執行資料訓練。
  2. 如申請專利範圍第1項所述之半導體系統，其中該半導體記憶體包括一錯誤偵測電路，其配置成藉由比較由對於該資料樣式執行錯誤檢查所產生的一內部錯誤檢查值與由該記憶體控制器提供的一外部錯誤檢查值，來產生該錯誤信號。
  3. 如申請專利範圍第1項所述之半導體系統，其中該半導體記憶體包含：一錯誤檢查邏輯，其配置成藉由對於該資料樣式執行一錯誤檢查作業來產生一內部錯誤檢查值；以及一比較單元，其配置成藉由比較該內部錯誤檢查值與一外部錯誤檢查值來產生該錯誤信號。
  4. 如申請專利範圍第1項所述之半導體系統，其中該記憶體控制器配置成使用該錯誤信號之偏移時間點中的變化，對於該半導體記憶體執行該資料訓練。
  5. 如申請專利範圍第1項所述之半導體系統，其中該記憶體控制器配置成藉由該錯誤信號的一啟動時間點偏移該資 料樣式，來偵測該錯誤信號的一解除持續時間以執行該資料訓練。
  6. 一種半導體系統，該系統包含：複數半導體記憶體，其配置成回應於一訓練模式信號來產生一錯誤信號；以及一記憶體控制器，其配置成產生該訓練模式信號用於在一需要的時間點處啟動該錯誤信號，並使用該錯誤信號對於該等半導體記憶體之一者執行資料訓練。
  7. 如申請專利範圍第6項所述之半導體系統，其中該半導體記憶體包含：一錯誤偵測電路，其配置成根據該訓練模式信號藉由比較一內部錯誤檢查值與由該記憶體控制器提供的一外部錯誤檢查值，來執行用於強制啟動一內部錯誤信號的作業與用於啟動該內部錯誤信號的作業的其中之一者；以及一驅動器，其配置成回應於該內部錯誤信號而藉由驅動一錯誤信號輸出終端而產生該錯誤信號。
  8. 如申請專利範圍第7項所述之半導體系統，其中該錯誤偵測電路包含：一錯誤檢查邏輯，其配置成藉由對於由該記憶體控制器提供的一資料樣式執行一錯誤檢查作業來產生該內部錯誤檢查值；一反向器陣列，其配置成倒反該內部錯誤檢查值並輸出一倒反的內部錯誤檢查值；一多工器，其配置成回應於該訓練模式信號而輸出該 外部錯誤檢查值或該倒反的內部錯誤檢查值；以及一比較單元，其配置成藉由比較該外部錯誤檢查值與該多工器的輸出來產生該內部錯誤信號。
  9. 如申請專利範圍第6項所述之半導體系統，其中該記憶體控制器配置成使用該錯誤信號之偏移時間點中的變化，對於該等複數半導體記憶體之一者執行該資料訓練。
  10. 如申請專利範圍第6項所述之半導體系統，其中該記憶體控制器配置成藉由自該錯誤信號的一啟動時間點偏移該資料樣式來偵測該錯誤信號的一解除持續時間以執行該資料訓練。
  11. 如申請專利範圍第6項所述之半導體系統，其中該記憶體控制器配置成提供一特定資料樣式至該等複數半導體記憶體中未執行訓練之一半導體記憶體，且實質地防止該錯誤信號由未執行訓練之該半導體記憶體所啟動。
  12. 一種半導體系統的資料訓練方法，其中包括一記憶體控制器與一半導體記憶體，用於在由該記憶體控制器提供的一資料樣式中判定是否已經發生錯誤，並經由一錯誤信號插銷提供一錯誤信號至該記憶體控制器，該資料訓練方法包括：一錯誤信號訓練步驟，其中該記憶體控制器偵測該錯誤信號之位準的轉換點；以及一寫入資料訓練步驟，其中該記憶體控制器偵測藉由自該錯誤信號的該偵測的啟動時間點偏移該資料樣式，來偵測該錯誤信號的一解除持續時間。
  13. 如申請專利範圍第12項所述之資料訓練方法，其中在該錯誤信號訓練步驟中，該記憶體控制器提供該半導體記憶體彼此不同的資料樣式來啟動該錯誤信號。
  14. 如申請專利範圍第12項所述之資料訓練方法，其中在該錯誤信號訓練步驟中，該記憶體控制器藉由調整該資料樣式被提供至該半導體記憶體的時間來啟動該錯誤信號。
  15. 如申請專利範圍第12項所述之資料訓練方法，其中該寫入資料訓練步驟進一步包含藉由偵測該錯誤信號之解除持續時間的一中間時間點，來調整該資料樣式與一寫入選通信號之位置的步驟。
  16. 一種半導體系統的資料訓練方法，其中包括一記憶體控制器與複數半導體記憶體，用於在由該記憶體控制器提供的一資料樣式中判定是否已經發生錯誤，並提供一錯誤信號至該記憶體控制器，該資料訓練方法包括：由該記憶體控制器提供一訓練模式信號至該等複數半導體記憶體，使得該錯誤信號在一需要的時間處被啟動；回應於該訓練模式信號而由該等複數半導體記憶體之一者啟動該錯誤信號；以及藉由自該錯誤信號的一啟動時間點偏移該資料樣式用於藉由該記憶體控制器來偵測該錯誤信號的一解除持續時間。
  17. 如申請專利範圍第16項所述之資料訓練方法，進一步包 含一步驟，其係提供一特定資料樣式至該等複數半導體記憶體中未執行訓練的一半導體記憶體，且實質地防止該錯誤信號由未執行訓練的該半導體記憶體所啟動。
  18. 如申請專利範圍第16項所述之資料訓練方法，進一步包含藉由偵測該錯誤信號之解除持續時間的一中間時間點，來調整該資料樣式與一寫入選通信號之位置的步驟。
  19. 一種半導體系統，其包含：複數半導體記憶體，其配置成回應於一訓練模式信號而藉由比較一內部錯誤檢查值與一外部錯誤檢查值，來執行用於強制啟動一錯誤信號的作業與用於啟動該錯誤信號的作業的其中之一者；以及一記憶體控制器，其配置成提供該等複數半導體記憶體一資料樣式與對應於該資料樣式的該外部錯誤檢查值，根據是否執行訓練而獨立地提供該等複數半導體記憶體該訓練模式信號，並使用該錯誤信號對於該等複數半導體記憶體之一者執行資料訓練。
  20. 如申請專利範圍第19項所述之半導體系統，其中每一半導體記憶體包含：一錯誤檢查邏輯，其配置成藉由對於該資料樣式執行一錯誤檢查作業來產生一內部錯誤檢查值；一反向器陣列，其配置成倒反該內部錯誤檢查值並輸出一倒反的內部錯誤檢查值；一多工器，其配置成回應於該訓練模式信號而輸出該外部錯誤檢查值或該倒反的內部錯誤檢查值； 一比較單元，其配置成藉由比較該外部錯誤檢查值與該多工器的輸出而產生該內部錯誤信號；以及一驅動器，其配置成回應於該內部錯誤信號而啟動該錯誤信號。
  21. 如申請專利範圍第19項所述之半導體系統，其中該記憶體控制器配置成使用該錯誤信號之偏移時間點中的變化，對於該等複數半導體記憶體之一者執行該資料訓練。
  22. 如申請專利範圍第19項所述之半導體系統，其中該記憶體控制器配置成藉由自該錯誤信號的一啟動時間點偏移該資料樣式來偵測該錯誤信號的一解除持續時間以執行該資料訓練。
  23. 如申請專利範圍第19項所述之半導體系統，其中該記憶體控制器配置成提供一特定資料樣式至該等複數半導體記憶體當中未執行訓練的一半導體記憶體，且實質地防止該錯誤信號由未執行訓練的該半導體記憶體所啟動。
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