TWI783362B - 電漿處理方法 - Google Patents

電漿處理方法 Download PDF

Info

Publication number
TWI783362B
TWI783362B TW110103667A TW110103667A TWI783362B TW I783362 B TWI783362 B TW I783362B TW 110103667 A TW110103667 A TW 110103667A TW 110103667 A TW110103667 A TW 110103667A TW I783362 B TWI783362 B TW I783362B
Authority
TW
Taiwan
Prior art keywords
etching
etched
gas
film
mask material
Prior art date
Application number
TW110103667A
Other languages
English (en)
Other versions
TW202131409A (zh
Inventor
薬師寺守
桑原謙一
谷山雅章
Original Assignee
日商日立全球先端科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商日立全球先端科技股份有限公司 filed Critical 日商日立全球先端科技股份有限公司
Publication of TW202131409A publication Critical patent/TW202131409A/zh
Application granted granted Critical
Publication of TWI783362B publication Critical patent/TWI783362B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32137—Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32146—Amplitude modulation, includes pulsing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H01J37/32266—Means for controlling power transmitted to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32192—Microwave generated discharge
    • H01J37/32311—Circuits specially adapted for controlling the microwave discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/334—Etching
    • H01J2237/3341—Reactive etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Drying Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Plasma Technology (AREA)

Abstract

提供一種可使被蝕刻材對於遮罩材的蝕刻選擇比提升，可減低遮罩圖案側壁的粗糙度之電漿處理方法。 相對於被蝕刻材，使堆積膜選擇性地堆積於遮罩材的電漿處理方法是以前述遮罩材的育成時間會比前述被蝕刻材的育成時間短的方式控制蝕刻參數。

Description

電漿處理方法
本發明是有關電漿處理方法。
在半導體裝置的製造工程或MEMS(Micro Electro Mechanical Systems)等的裝置的製造工程中，被要求半導體裝置等中所含的組件(component)的微細化或集成化的對應。例如，在積體電路或MEMS系統中，構造物的奈米級化更被推進。
通常，在半導體裝置的製造工程中，為了形成微細圖案，而使用微影(Lithography)技術。此技術是在形成於半導體基板上的被層疊化的薄膜上塗佈光阻劑(photo resist)材料，藉由曝光裝置來照射紫外線等，藉此將光罩的電路圖案轉印至光阻劑材料，更進行顯像處理，藉此形成光阻劑的微細圖案。然後，使用光阻劑圖案作為蝕刻遮罩，實施利用電漿的蝕刻處理，藉此選擇性地除去薄膜，可實現與光罩同樣的圖案作為立體物。
近年來，為了對應於LSI(Large Scale Integration)的微細化的加速，在藉由曝光裝置之圖案的轉印製程中，曝光裝置的解像度提升日益進展。一般為了使微細化有所進展，需要改善依曝光波長(λ)、透鏡數值孔徑(NA)、光阻性能或轉印製程而決定的製程常數(k1)。最近，藉由ArF雷射(波長193nm)的採用之曝光波長的短波長化、藉由液浸曝光技術之NA的改善被實施。
進一步，將電路圖案的遮罩分割成2片的遮罩，擴大曝光圖案的最小間距，改善k1的雙圖案化技術也被採用。有關雙圖案化技術，關於曝光或顯像提案各種的方法。例如有持續曝光進行1次的2重曝光法、在第1次的曝光後實施蝕刻處理，然後進行第2次的曝光的方法、在圖案形成後形成間隔物(spacer)，以該間隔物作為遮罩圖案的自己匹配法等。
但，使用如該等般進行複數次曝光的技術時，發生工程數的增加、處理能力的降低、製造成本的增大之課題。於是，藉由使用波長13.5nm的極紫外線的EUV (Extreme ultraviolet)微影技術或使用自組織化材料的DSA (Directed self assembly)微影技術之圖案化方法也開始被採用。
EUV微影技術是藉由使用波長13.5nm的極端紫外線，可用1次的曝光來達成20nm半間距(half-pitch)以下的解像度，因此被採用作為擔負ArF液浸微影的次世代的曝光技術。由於EUV微影技術是使用極端的短波長，因此藉由瑞利(Rayleigh)的式子，即使是低的NA也可取得高的解像度，為最大的優點。
理論上，NA=0.25，線寬22~32nm，NA= 0.35，線寬16nm，若為NA=0.4以上的情況，則可取得線寬10nm以下的解像度，因此EUV微影技術作為超微細圖案曝光技術期待高。被用在EUV微影技術的光阻(以下稱為「EUV光阻」)是一般採用例如在含Si材料的反射防止膜的SiARC(Silicon Anti Reflection Coating)或以羥基倍半矽氧作為基礎的SOG(Spin on Glass)上圖案化的構造。
另一方面，DSA微影技術是不須特別的曝光裝置，利用材料本身的相分離進行圖案形成者。作為自組織化材料，由親水性及疏水性聚合物所成的二嵌段聚合物會被標準地使用，作為代表性者，有聚苯乙烯(以下簡稱「PS」)及聚甲基丙烯酸甲酯(以下簡稱「PMMA」)的二嵌段聚合物。DSA微影技術的圖案化形成製程是僅塗佈二嵌段聚合物之前的引導圖案作成及中性膜(以下簡稱「NUL」)的形成、塗佈後的烘烤，極為簡單。
使用DSA微影技術的圖案形成是圖案形成後，以電漿來乾蝕刻PMMA而進行顯像，因此亦被稱為乾顯像製程，然後，以藉由PMMA蝕刻所形成的PS作為遮罩材，蝕刻被蝕刻材的NUL。
作為如此藉由EUV微影技術及DSA微影技術來形成圖案的遮罩的特徴，可舉遮罩高度非常低的薄膜。EUV微影技術的情況，有鑑於光阻的解像性或顯像時的圖案倒塌等，一般遮罩高度是成為30nm以下。另一方面，DSA微影技術的情況也一般遮罩高度是與間距寬(PS寬+PMMA寬)相同成為30nm以下。
如此遮罩高度非常低的薄膜的遮罩的情況，對於遮罩材，選擇性地蝕刻被蝕刻膜非常重要。又，隨著微細化，圖案邊緣的粗糙度減低成為重要，特別被要求線圖案上的LER(Line Edge Roughness：線端的凹凸)、以及LWR(Line Width Roughness：線寬的凹凸)減低。
其理由是因為閘極圖案的寬，亦即閘極長影響電晶體性能大。具體而言，相較於電晶體寬Wg，週期短的LWR是藉由引起局部性地閘極長變短的短通道效應，洩漏電流增加，臨界值電壓降低。另一方面，比電晶體寬Wg更週期長的LWR是引起涉及複數的電晶體的閘極長的搖擺，成為電晶體性能的偏差的原因。
如此，近年來，隨著半導體裝置的微細化、構造的複雜化及材料的多樣化，被要求進一步的遮罩材與被蝕刻材的蝕刻選擇比的提升與粗糙度減低。作為使蝕刻選擇比提升的技術是例如在專利文獻1中揭示：使用可使含與遮罩材同樣的成分的堆積膜生成的氣體來使遮罩材與被蝕刻材的選擇比提升的方法。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本特開2013-118359號公報
(發明所欲解決的課題)
若根據專利文獻1的技術，則作為遮罩材與被蝕刻材的組合，在遮罩材為SiO，被蝕刻材為SiN、或遮罩材為TaN或WN，被蝕刻材為Poly-Si、或遮罩材為Poly-Si，被蝕刻材為SiN的情況，藉由在遮罩材上生成含有與遮罩材同樣的成分的堆積膜，且一方的被蝕刻材選定使用蝕刻進展的氣體，可使被蝕刻材對於遮罩材的蝕刻選擇比提升。
如上述般被限定的遮罩材與被蝕刻材的組合的情況，藉由選擇使用的氣體，上述般的選擇性蝕刻成為可能。但，近年來，隨著材料的多樣化或構造的複雜化，生成含有與遮罩材同樣的成分的堆積膜，且一方的被蝕刻材是蝕刻進展的氣體的選定非常困難的情況會發生。
使蝕刻選擇比提升的情況，理想是在遮罩材上生成堆積膜，且在被蝕刻材蝕刻進展，但若在遮罩材上生成堆積膜，且在被蝕刻材上不生成堆積膜，盡管如此也足夠。這是因為若選擇性地只在遮罩材生成堆積膜，則結果遮罩的高度會增加，在其次工程的被蝕刻材的蝕刻時，即使被蝕刻材的選擇比為低，還是可充分確保遮罩高度的剩餘量。
EUV微影技術的情況，如前述般，在SiARC或SOG上使EUV光阻圖案化的構造為一般性，以EUV光阻作為遮罩材，蝕刻被蝕刻材的SiARC或SOG。然而，藉由專利文獻1的技術，有生成含有與遮罩材的光阻同樣的成分的堆積膜，且在被蝕刻材的SiARC或SOG上蝕刻進展或堆積膜不被生成的氣體的選定非常困難的課題。
另一方面，DSA微影技術的情況，PS、PMMA及NUL的膜構造是僅些微的組成不同。尤其NUL是例如約50%PMMA與約50%PS的二嵌段聚合物等般，成為中性膜的膜構造，更僅些微的組成不同。DSA微影技術的情況，如前述般，以PS作為遮罩材，蝕刻被蝕刻材的PMMA或NUL。然而，藉由專利文獻1的技術，有生成含有與遮罩材的PS同樣的成分的堆積膜，且在被蝕刻材的PMMA或NUL上蝕刻進展或堆積膜不被生成的氣體的選定非常困難的課題。
因此，以用EUV微影技術及DSA微影技術所形成的圖案作為遮罩材，蝕刻被蝕刻材時，不依靠氣體，使選擇比提升的技術。又，作為EUV微影技術及DSA微影技術的重要的課題，可舉LER及LWR粗糙度減低，但在專利文獻1中有關粗糙度減低未言及，其對策未被檢討。因此，隨著材料的多樣化或構造的複雜化， 被要求不依靠氣體，使選擇比提升，且使粗糙度減低的技術。
本發明是有鑑於如此的問題而研發者，以提供一種可使被蝕刻材對於遮罩材的蝕刻選擇比提升，可減低遮罩圖案側壁的粗糙度之電漿處理方法為目的。 (用以解決課題的手段)
為了解決上述課題，藉由代表性的本發明的電漿處理方法之一，亦即，相對於被蝕刻材，使堆積膜選擇性地堆積於遮罩材之電漿處理方法，以前述遮罩材的育成時間會比前述被蝕刻材的育成時間短的方式控制蝕刻參數來達成。 [發明的效果]
若根據本發明，則可使被蝕刻材對於遮罩材的蝕刻選擇比提升，可提供一種可減低遮罩圖案側壁的粗糙度之電漿處理方法。 上述的以外的課題、構成及效果是可由以下的實施形態的說明明確得知。
邊參照圖面邊在以下說明有關本發明的各實施形態。 在本實施形態中，作為不依靠氣體，使選擇比提升，且使粗糙度減低的技術，是著眼於即使遮罩材與被蝕刻材構造的些微的不同也產生的育成(incubation)時間的差，控制形成於各者的表面的堆積膜的膜厚。所謂育成時間是從成膜開始到所產生的成膜種擴大至臨界核的大小作為膜出現為止的時間。又，此時間是即使在遮罩材與被蝕刻材的膜構造些微的組成不同時也變化。亦即，藉由利用育成時間的差，可選擇性地使堆積膜堆積。
在本實施形態中，相對於被蝕刻材，使堆積膜選擇性地堆積於遮罩材的電漿處理方法中，以前述遮罩材的育成時間會比前述被蝕刻材的育成時間短的方式，控制電漿蝕刻參數(亦簡稱為蝕刻參數)。 又，相對於被蝕刻材，使堆積膜選擇性地堆積於遮罩材的電漿處理方法中，以前述遮罩材的育成時間會比前述被蝕刻材的育成時間短，且不使堆積膜堆積於被蝕刻材的方式，控制電漿蝕刻參數為理想。 又，相對於被蝕刻材，使堆積膜選擇性地堆積於遮罩材的電漿處理方法中，以前述遮罩材的育成時間會比前述被蝕刻材的育成時間短，且不使堆積膜堆積於被蝕刻材，蝕刻進展的方式，控制電漿蝕刻參數為理想。
將本發明之一實施形態的ECR(Electron Cyclotron Resonance)方式的微波電漿蝕刻裝置(以下亦稱為「電漿處理裝置」)的概略剖面圖顯示於圖1。在此微波電漿蝕刻裝置中，在上部被開放的真空容器101的上部配置：用以供給蝕刻氣體至真空容器101內的淋浴板102(例如石英製)，及介電質窗103(例如石英製)，藉由密封真空容器101來形成電漿處理室的處理室104。淋浴板102是連接用以流動蝕刻氣體的氣體供給裝置105。
又，真空容器101是經由排氣用開閉閥117及排氣速度可變閥118來連接真空排氣裝置106。處理室104內是藉由將排氣用開閉閥117設為開，驅動真空排氣裝置106來減壓，成為從大氣壓減壓的真空狀態。處理室104內的壓力是藉由排氣速度可變閥118來調整成所望的壓力。
蝕刻氣體是從氣體供給裝置105經由淋浴板102來供給至處理室104內，經由排氣速度可變閥118來藉由真空排氣裝置106排氣。
並且，與淋浴板102對向，在真空容器101的下部設有試料台的試料載置用電極111。為了將用以產生電漿的第一高頻電力供給至處理室104，在介電質窗103的上方是設有傳送電磁波的導波管107。往導波管107傳送的電磁波是使從微波電源的電磁波產生用電源109經由匹配器119而振盪。在電磁波產生用電源109是安裝有脈衝產生單元121，藉此能以可任意地設定微波的重複頻率來調變脈衝。電磁波的頻率不被特別加以限定，在本實施形態是使用2.45GHz的微波。
在處理室104的外部是設有產生磁場的磁場產生線圈110，從電磁波產生用電源109振盪的電磁波是利用與藉由磁場產生線圈110所產生的磁場的相互作用，在處理室104內產生高密度電漿，對被配置於試料台的試料載置用電極111上的試料的晶圓112實施蝕刻處理。
由於淋浴板102、試料載置用電極111、磁場產生線圈110、排氣用開閉閥117、排氣速度可變閥118及晶圓112是對於處理室104的中心軸上同軸地配置，因此蝕刻氣體的流動或藉由電漿所生成的自由基及離子、甚至藉由蝕刻所生成的反應生成物是對於晶圓112同軸地供給而排氣。此同軸配置是使蝕刻速率、蝕刻形狀的晶圓面內均一性接近軸對稱，具有使晶圓處理的均一性提升的效果。
試料載置用電極111是電極表面會以熱噴塗膜(未圖示)所被覆，經由高頻濾波器115來連接直流電源116。而且，試料載置用電極111是經由匹配電路113來連接高頻偏壓電源114。高頻偏壓電源114是被連接至脈衝產生單元121，可將被時間調變的第二高頻電力予以選擇性地供給至試料載置用電極111。高頻偏壓的頻率是不被特別加以限定，在本實施形態是使用400kHz的高頻偏壓。
控制上述的ECR微波電漿蝕刻裝置的控制部120是藉由輸入手段(未圖示)來控制包含電磁波產生用電源109、高頻偏壓電源114、脈衝產生單元121的脈衝的ON•OFF時機的重複頻率或負載比(Duty Ratio)、用以實施蝕刻的氣體流量、處理壓力、微波電力、高頻偏壓電力、線圈電流、脈衝的ON時間、OFF時間等的蝕刻參數。
所謂負載比是ON期間對於脈衝的1週期的比例。在本實施形態中，脈衝的重複頻率是可變更至5Hz~ 10kHz，負載比是可變更至1%~90%。又，時間調變的設定是可為ON時間或OFF時間。其次，在以下說明有關利用本實施形態的各實施例，本實施形態是使用上述的微波電漿蝕刻裝置。
[實施例1] 在圖2顯示以用EUV微影所形成的光阻作為遮罩材的情況的蝕刻行進過程。在本實施例中，使用在被成膜於OPL(Organic Planarization Layer：有機平坦化層)201上的SiARC202上使EUV光阻203圖案化的構造的樣品，但亦可使用在被成膜於SOC(Spin On Carbon)上的SOG上使EUV光阻圖案化的構造的樣品等。
將遮罩材設為EUV光阻203，且將被蝕刻材設為SiARC202的蝕刻，是在圖2所示的箭號的方向進展，分別顯示(a)蝕刻前、(b)蝕刻中、(c)蝕刻後的狀態。此時，例如當EUV光阻203與SiARC202的膜厚相同時，若蝕刻中的選擇比不是至少1以上，則圖案寬尺寸會縮小，因此最好更提高蝕刻中的選擇比，或使堆積膜選擇性地堆積於EUV光阻203上，增厚與遮罩材合併的膜厚。
在此，所謂SiARC202對於EUV光阻203的蝕刻選擇比是SiARC202的蝕刻速度除以EUV光阻203的蝕刻速度的值。又，當EUV光阻203的膜厚比SiARC202的膜厚更薄時，最好使用更高的選擇比，或使更厚的膜厚的堆積膜選擇性地堆積於EUV光阻203上，更增厚與遮罩材合併的膜厚。
另一方面，為了減低蝕刻前的EUV光阻203的側壁的粗糙度在SiARC202的蝕刻中轉印至SiARC202的側壁，最好藉由使堆積膜選擇性地堆積於EUV光阻203的側壁來減低粗糙度。因此，為了使比以往技術更提升SiARC202對於EUV光阻203的蝕刻選擇比，且減低粗糙度，需要使堆積膜選擇性地堆積於EUV光阻203的上面及側壁。
此時，若使堆積膜堆積於被蝕刻材的SiARC202的上面，則由於阻礙蝕刻，因此在SiARC202的上面是不使堆積膜堆積或必須使蝕刻進展。
蝕刻是使用表1所示般的Ar氣體、N2 氣體、CH4 氣體所成的混合氣體與氣體壓力、以及微波電源功率與重複頻率和負載比、進一步，高頻偏壓電源功率與重複頻率和負載比的條件來進行。
Figure 02_image001
並且，在本實施例的條件與比較例的條件中，分別蝕刻圖2所示的蝕刻前的樣品。然後，劈開樣品，藉由SEM(Scanning Electron Microscope)來觀察測長其剖面，比較檢討蝕刻速度、蝕刻選擇比及EUV光阻寬。又，藉由從樣品正上方進行SEM觀察、測長來比較檢討LWR粗糙度值。
在圖3顯示蝕刻速度及蝕刻選擇比。如圖3所示般，就比較例的條件而言，SiARC對於EUV光阻的蝕刻選擇比是2，顯示1以上的值，但EUV光阻的蝕刻速度與SiARC的蝕刻速度是正，因此EUV光阻及SiARC的蝕刻皆進展。
另一方面，就本實施例的條件而言，SiARC的蝕刻速度是比比較例的條件更低，但EUV光阻的蝕刻速度是成為負的值，表示在EUV光阻上形成有堆積膜。因此就本實施例的條件而言，SiARC對於EUV光阻的選擇比是成為無限大。
其次，在圖4顯示EUV光阻寬及LWR值。若比較蝕刻前與比較例的條件，則比較例的條件是EUV光阻寬會藉由蝕刻而若干變窄，LWR值也若干減低。亦即，藉由蝕刻，在EUV光阻的橫方向蝕刻進展，藉此可知LWR值會若干被減低。
另一方面，就本實施例的條件而言，EUV光阻寬為2nm程度變寬，LWR值為30%程度大幅度地減低。因此，就本實施例的條件而言，在EUV光阻側壁也形成堆積膜，藉此顯示LWR值會大幅度地減低。如此本實施例是比比較例的條件更使SiARC對於EUV光阻的蝕刻選擇比大幅度地提升，且LWR值也大幅度地減低。
其次，說明至於本實施例的條件的條件調整程序及機構。在本實施例中，使用如表1所示般的Ar氣體、N2 氣體及CH4 氣體所成的混合氣體。
本實施例是在稀釋氣體使用Ar氣體，但亦可使用一般作為稀釋氣體用的He、Ne、Kr、Xe、H2 等。又，作為使堆積膜形成的氣體是使用CH4 氣體與N2 氣體，但亦可依據成為對象的遮罩材及被蝕刻材以及後述的條件調整程序過程，使用含碳C的氣體的C2 H2 、C2 H4 、CHF3 、CH3 F、CH2 F2 等，亦可使用含氮N的氣體的BN、NF3 、NCl3 、NBr3 等。
將條件調整程序顯示於圖5。在條件調整程序的第一階段，調整微波電源功率。此時，如圖5注記般，微波電源功率是不重複，且氣體的組合及氣體壓力是只要遮罩材及被蝕刻材的兩材料皆堆積膜堆積者即可，因此高頻偏壓電源功率為了抑制藉由離子的濺射蝕刻，而設為0W。
在此，由於堆積膜的膜厚會依氣體流量、氣體壓力及微波電源功率而變動，因此例如至於實施例1的條件調整程序的第一階段是採用將堆積膜的膜厚成為0~2nm程度的條件。
在圖6顯示至於實施例1的條件調整程序的第一階段的微波電源功率依賴關係。在此是以EUV光阻上及SiARC上的堆積膜的堆積速度能成為0~2nm/min的方式，將微波電源功率設為800W。
其次，在條件調整程序的第二階段，調整高頻偏壓電源功率。此時，如圖5注記般，高頻偏壓電源功率是不重複，且微波電源功率是與第一階段相同，至於實施例1的條件調整程序的第二階段是採用堆積膜的堆積速度為負的側，亦即成為蝕刻進展的0~-2nm/min程度的條件。
在圖7顯示至於實施例1的條件調整程序的第二階段的高頻偏壓電源功率依賴關係。在此是以EUV光阻上及SiARC上的堆積膜的堆積速度能成為0~-2nm/min的方式，將高頻偏壓電源功率設為20W。
至於實施例1的條件調整程序的第二階段，作為重要的事項，是在於將堆積膜的堆積速度設為中心0nm/min，藉由調整微波電源功率，正側亦即堆積膜堆積的側，及藉由調整高頻偏壓電源功率，負側亦即被蝕刻的側，決定對稱的條件。藉此，EUV光阻上及SiARC上的堆積膜的堆積速度可藉由在其次所述的第三階段調整的微波重複頻率及微波電源負載比、以及高頻偏壓電源重複頻率及高頻偏壓電源負載比，來調整於±2nm/min的範圍內。
其次，至於實施例1的條件調整程序的第三階段(調整階段)是將電漿蝕刻參數的微波電源重複頻率及微波電源負載比、以及高頻偏壓電源重複頻率及高頻偏壓電源負載比調整成，EUV光阻上的堆積膜的堆積速度為正的側，亦即堆積膜堆積的側，另一方面，在SiARC上的堆積膜的堆積速度為0nm/min或負的側，亦即堆積膜不堆積且蝕刻不進展或蝕刻進展的側。亦即，蝕刻參數的控制是具有：藉由被脈衝調變的第一高頻電力來產生電漿之工程、及將被脈衝調變的第二高頻電力供給至試料台的第二高頻電力之工程。如此的情況，將第一高頻電力調變的脈衝的週期與將前述第二高頻電力調變的脈衝的週期為相等，將前述第一高頻電力調變的脈衝的負載比是比將前述第二高頻電力調變的脈衝的負載比大為理想。
在圖8顯示至於實施例1的條件調整程序的第三階段的EUV光阻上及SiARC上的堆積膜的堆積速度。藉由將微波重複頻率設為1kHz、將微波電源負載比設為50%、將高頻偏壓電源重複頻率設為1kHz、將高頻偏壓電源負載比設為20%，可將EUV光阻上的堆積膜的堆積速度設為1.5nm/min、將SiARC上的堆積膜的堆積速度設為-0.2 nm/min。
在圖9中，顯示可由圖8的結果來推測的EUV光阻及SiARC的堆積膜的堆積量的推移、以及此時的微波電源功率與高頻偏壓電源功率輸出的推移。微波電源功率及高頻偏壓電源功率的重複頻率是1kHz，因此以1msec成為1週期，成為各個的負載比的比率分的輸出ON時間。
當微波電源功率為OFF時，電漿是未被產生，因此堆積膜的堆積或蝕刻是不進展。又，當高頻偏壓電源功率輸出為ON時，堆積速度是形成蝕刻速度以下，因此堆積膜不堆積，且蝕刻不進展，或形成蝕刻進展的側。所以，EUV光阻上及SiARC上的堆積膜的堆積量推移是分別走向圖9所示的虛線。
在此，在圖10中，抽出圖9所示的堆積膜的堆積量推移的時間0~0.5msec，說明實施例1的育成時間。在EUV光阻上堆積的堆積膜的育成時間是至堆積開始的時間，亦即至圖表成為取正的傾斜的時間。另一方面，在SiARC上堆積的堆積膜的育成時間是追加至圖表橫軸所示的0.5msec的期間，更成為被重複的時間。亦即，可謂EUV光阻上的堆積膜的育成時間比在SiARC上堆積的堆積膜的育成時間短。
因此，藉由調整電漿蝕刻參數、亦即微波電源重複頻率及微波電源負載比、以及高頻偏壓電源重複頻率及高頻偏壓電源負載比，可將作為遮罩材的EUV光阻上的堆積膜的育成時間設為比在作為被蝕刻材的SiARC上堆積的堆積膜的育成時間短。另外，為了取得所望的育成時間，只要微波電源重複頻率及微波電源負載比、以及高頻偏壓電源重複頻率及高頻偏壓電源負載比之中，調整至少1個的值即可。在圖1所示的微波電漿蝕刻裝置中，控制部120可進行此調整。
在實施例1中，如表1所示般的微波電源及高頻偏壓電源條件為最適。但，最好依據成為對象的遮罩材及被蝕刻材，適當選擇微波電源功率及高頻偏壓電源功率、微波電源重複頻率及高頻偏壓電源重複頻率、微波電源負載比及高頻偏壓負載比，依照圖5的調整程序來調整求取最適的條件。
[實施例2] 在圖11顯示用DSA微影技術所形成的情況的蝕刻行進過程。在本實施例中，使用在被成膜於SiN111上的NUL112上使PMMA113及PS114圖案化的構造的樣品。
首先，以PS作為遮罩材，蝕刻被蝕刻材的PMMA，形成PS遮罩圖案。其次，以被形成的PS作為遮罩圖案，蝕刻NUL。蝕刻是在圖11所示的箭號的方向行進，分別顯示(a)蝕刻前，(b)PMMA蝕刻後，(c)NUL蝕刻後的狀態。
在本實施例中，說明有關適用於NUL蝕刻的情況。蝕刻是使用表2所示般的Ar氣體、N2 氣體、CH4 氣體所成的混合氣體與氣體壓力、以及微波電源功率與重複頻率和負載比、進一步，高頻偏壓電源功率與重複頻率和負載比的條件來進行。在本實施例的條件與比較例的條件中，分別蝕刻圖11所示的PMMA蝕刻後的樣品。
Figure 02_image003
然後，劈開樣品，藉由SEM(Scanning Electron Microscope)來觀察測長其剖面，比較檢討蝕刻速度、蝕刻選擇比及PS寬。又，藉由從樣品正上方進行SEM觀察、測長來比較檢討LWR粗糙度值。
在圖12顯示蝕刻速度及蝕刻選擇比。如圖12所示般，就比較例的條件而言，NUL對於PS的蝕刻選擇比是1.5，顯示1以上的值，但PS的蝕刻速度與NUL的蝕刻速度為正，因此PS及NUL的蝕刻是進展。
另一方面，就本實施例的條件而言，NUL的蝕刻速度是比比較例的條件更低，但PS的蝕刻速度是負的值，顯示在PS上形成堆積膜。因此，就本實施例的條件而言，NUL對於PS的選擇比是成為無限大。
其次，在圖13顯示PS寬及LWR值。若比較PMMA蝕刻後與比較例的條件，則比較例的條件是PS寬會藉由蝕刻而若干變細，LWR值也若干減低。亦即，藉由蝕刻，在EUV光阻的橫方向蝕刻進展，藉此可知LWR值會若干被減低。
另一方面，就本實施例的條件而言，PS寬為2nm程度變寬，LWR值為60%程度大幅度地減低。因此，就本實施例的條件而言，在PS側壁也形成堆積膜，藉此顯示LWR值會大幅度地減低。如此本實施例是比比較例的條件更使NUL對於PS的蝕刻選擇比大幅度地提升，且LWR值也大幅度地減低。另外，至於本實施例條件的條件調整程序是按照圖5實施。
本實施形態是說明有關在使用微波的ECR (Electron Cyclotron Resonance)方式的微波電漿蝕刻裝置的適用例，但不被限定於此。亦可適用於使用電容耦合型、感應耦合型的電漿生成手段的電漿蝕刻裝置。又，蝕刻參數的控制是使用氬氣體、氮氣體及甲烷氣體的混合氣體來進行為理想。
又，本實施形態是在蝕刻裝置的處理室內形成堆積膜之後，接著在同處理室內實施蝕刻處理，但有使用蒸鍍法、濺射法、氣相成長法、ALD(Atomic Layer Deposition)法等，作為在半導體裝置的製造工程一般被使用的堆積膜的形成手法之成膜裝置。使用該等成膜裝置，按照本實施形態實施堆積膜的形成時，需要用以從成膜裝置的處理室往蝕刻裝置的處理室，或從蝕刻裝置的處理室往成膜裝置的處理室搬送晶圓的時間，處理能力會降低。又，成膜裝置的處理室與蝕刻裝置的處理室未以真空搬送路徑來連接時，在搬送時晶圓會被暴露於大氣，因此成膜後或蝕刻後的圖案表面會與大氣中的成分(氮、氧等)反應引起膜質的劣化，或阻礙之後的處理。而且，在藉由本實施形態使用的EUV及DSA微影技術之微細遮罩圖案側壁形成堆積膜時，可思考適用使用ALD法的ALD裝置，但ALD法的原理上，在圖案側壁形成堆積膜的同時，在圖案底面也形成堆積膜，因此阻礙之後的蝕刻處理。所以，在本實施形態所示的蝕刻裝置的處理室內實施堆積膜的形成及蝕刻處理的方法可謂最適合。
如上述般，本實施形態的電漿蝕刻方法為了相對於被蝕刻材，使堆積膜選擇性地堆積於遮罩材，而以在遮罩材上堆積的堆積膜的育成時間會比在被蝕刻材上堆積的堆積膜的育成時間短之方式控制電漿蝕刻參數。因此，相較於比較例的技術，可使被蝕刻材對於遮罩材的蝕刻選擇比大幅度地提升，且遮罩圖案側壁的粗糙度也可大幅度地減低。
101:真空容器 102:淋浴板 103:介電質窗 104:處理室 105:氣體供給裝置 106:真空排氣裝置 107:導波管 109:電磁波產生用電源 110:磁場產生線圈 111:試料載置用電極 112:晶圓 113:匹配電路 114:高頻偏壓電源 115:高頻濾波器 116:直流電源 117:排氣用開閉閥 118:排氣速度可變閥 119:匹配器 120:控制部 121:脈衝產生單元
[圖1]是表示適用於本發明的微波電漿蝕刻裝置的構成的圖。 [圖2]是表示以用EUV微影所形成的光阻作為遮罩材的情況的蝕刻行進過程的圖。 [圖3]是表示EUV光阻蝕刻速度、SiARC蝕刻速度及選擇比的圖。 [圖4]是表示EUV光阻寬及LWR值的圖。 [圖5]是表示至於實施例的蝕刻參數調整程序的圖。 [圖6]是表示至於實施例1的條件調整程序的第一階段的微波電源功率依賴關係的圖。 [圖7]是表示至於實施例1的條件調整程序的第二階段的高頻偏壓電源功率依賴關係的圖。 [圖8]是表示至於實施例1的條件調整程序的第三階段的EUV光阻上及SiARC上的堆積膜的堆積速度的圖。 [圖9]是表示可由圖8的結果來推測的EUV光阻及SiARC的堆積膜的堆積量的推移、及此時的微波電源功率與高頻偏壓電源功率輸出的推移的圖。 [圖10]是表示抽出圖9所示的堆積膜的堆積量推移的時間0~0.5msec，實施例1的育成時間的說明的圖。 [圖11]是表示用DSA微影所形成的情況的蝕刻行進過程的圖。 [圖12]是表示PS蝕刻速度、NUL蝕刻速度及選擇比的圖。 [圖13]是表示PS寬及LWR值的圖。

Claims (8)

  1. 一種電漿處理方法，係相對於被蝕刻材，使堆積膜選擇性地堆積於遮罩材之電漿處理方法，其特徵為：以前述遮罩材的育成時間會比前述被蝕刻材的育成時間短的方式控制蝕刻參數，且使用使堆積膜堆積於前述被蝕刻材及前述遮罩材的氣體。
  2. 如請求項1記載的電漿處理方法，其中，前述蝕刻參數的控制，係具有：藉由被脈衝調變的第一高頻電力來產生電漿之工程；及將被脈衝調變的第二高頻電力供給至用以載置前述被蝕刻材成膜的試料的試料台之工程。
  3. 如請求項1記載的電漿處理方法，其中，將前述遮罩材設為EUV光阻，且將前述被蝕刻材設為SiARC。
  4. 如請求項1記載的電漿處理方法，其中，將前述遮罩材設為PS，將前述被蝕刻材設為PMMA。
  5. 如請求項1記載的電漿處理方法，其中，前述氣體，係使用氬氣體、氮氣體及甲烷氣體的混合氣體。
  6. 如請求項2記載的電漿處理方法，其中，前述氣體，係使用氬氣體、氮氣體及甲烷氣體的混合氣體。
  7. 如請求項2記載的電漿處理方法，其中，將前述第一高頻電力調變的脈衝的週期與將前述第二高頻電力調變的脈衝的週期相等，將前述第一高頻電力調變的脈衝的負載比，係比將前述第二高頻電力調變的脈衝的負載比大。
  8. 如請求項7記載的電漿處理方法，其中，將前述遮罩材設為EUV光阻，且將前述被蝕刻材設為SiARC。
TW110103667A 2020-02-10 2021-02-01 電漿處理方法 TWI783362B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/JP2020/005075 WO2021161368A1 (ja) 2020-02-10 2020-02-10 プラズマ処理方法
WOPCT/JP2020/005075 2020-02-10

Publications (2)

Publication Number Publication Date
TW202131409A TW202131409A (zh) 2021-08-16
TWI783362B true TWI783362B (zh) 2022-11-11

Family

ID=77293042

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110103667A TWI783362B (zh) 2020-02-10 2021-02-01 電漿處理方法

Country Status (6)

Country Link
US (1) US11887814B2 (zh)
JP (1) JP7075537B2 (zh)
KR (1) KR102581094B1 (zh)
CN (1) CN113544823B (zh)
TW (1) TWI783362B (zh)
WO (1) WO2021161368A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117242552A (zh) * 2022-04-13 2023-12-15 株式会社日立高新技术 等离子体处理方法和等离子体处理装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007135906A1 (ja) * 2006-05-24 2007-11-29 Ulvac, Inc. 層間絶縁膜のドライエッチング方法
JP2013118359A (ja) * 2011-10-31 2013-06-13 Hitachi High-Technologies Corp プラズマエッチング方法
JP2013207089A (ja) * 2012-03-28 2013-10-07 Tokyo Electron Ltd 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置
JP2017022136A (ja) * 2016-10-06 2017-01-26 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
JP2017092376A (ja) * 2015-11-16 2017-05-25 東京エレクトロン株式会社 エッチング方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4414069A (en) * 1982-06-30 1983-11-08 International Business Machines Corporation Negative ion beam selective etching process
JPH10135456A (ja) * 1996-10-30 1998-05-22 Toshiba Corp 半導体装置の製造方法
JP3681533B2 (ja) * 1997-02-25 2005-08-10 富士通株式会社 窒化シリコン層のエッチング方法及び半導体装置の製造方法
JP3447647B2 (ja) * 2000-02-25 2003-09-16 株式会社日立製作所 試料のエッチング方法
JP2012028431A (ja) * 2010-07-21 2012-02-09 Toshiba Corp 半導体装置の製造方法
JP5719648B2 (ja) 2011-03-14 2015-05-20 東京エレクトロン株式会社 エッチング方法、およびエッチング装置
CN103779203B (zh) 2012-10-17 2016-11-02 株式会社日立高新技术 等离子蚀刻方法
JP2014107520A (ja) * 2012-11-30 2014-06-09 Hitachi High-Technologies Corp プラズマエッチング方法
JP6035606B2 (ja) 2013-04-09 2016-11-30 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置
JP2015070232A (ja) 2013-09-30 2015-04-13 株式会社東芝 半導体装置の製造方法及び半導体製造装置
JP6158027B2 (ja) * 2013-10-08 2017-07-05 株式会社日立ハイテクノロジーズ プラズマ処理方法
CN107112233A (zh) * 2015-01-22 2017-08-29 日本瑞翁株式会社 等离子体蚀刻方法
CN106206307B (zh) * 2015-05-05 2019-03-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
FR3041120B1 (fr) 2015-09-11 2017-09-29 Commissariat Energie Atomique Procede de gravure selective d’un copolymere a blocs
CN109314059B (zh) * 2016-06-20 2023-06-23 东京毅力科创株式会社 被处理体的处理方法
JP6671262B2 (ja) * 2016-08-01 2020-03-25 東京エレクトロン株式会社 窒化膜の形成方法および形成装置
US11011383B2 (en) * 2018-01-22 2021-05-18 Tokyo Electron Limited Etching method
CN110326089B (zh) * 2018-01-31 2023-07-04 株式会社日立高新技术 等离子处理方法以及等离子处理装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007135906A1 (ja) * 2006-05-24 2007-11-29 Ulvac, Inc. 層間絶縁膜のドライエッチング方法
JP2013118359A (ja) * 2011-10-31 2013-06-13 Hitachi High-Technologies Corp プラズマエッチング方法
JP2013207089A (ja) * 2012-03-28 2013-10-07 Tokyo Electron Ltd 自己組織化可能なブロック・コポリマーを用いて周期パターン形成する方法及び装置
JP2017092376A (ja) * 2015-11-16 2017-05-25 東京エレクトロン株式会社 エッチング方法
JP2017022136A (ja) * 2016-10-06 2017-01-26 株式会社日立ハイテクノロジーズ プラズマ処理方法およびプラズマ処理装置

Also Published As

Publication number Publication date
CN113544823A (zh) 2021-10-22
JPWO2021161368A1 (zh) 2021-08-19
TW202131409A (zh) 2021-08-16
KR102581094B1 (ko) 2023-09-22
WO2021161368A1 (ja) 2021-08-19
US20220384148A1 (en) 2022-12-01
CN113544823B (zh) 2024-04-12
US11887814B2 (en) 2024-01-30
JP7075537B2 (ja) 2022-05-25
KR20210104637A (ko) 2021-08-25

Similar Documents

Publication Publication Date Title
TWI801673B (zh) 用來蝕刻含碳特徵之方法
CN107431011B (zh) 用于原子层蚀刻的方法
KR102436638B1 (ko) Arc 층 에칭 동안의 거칠기 개선 및 선택비 향상을 위한 방법
US7008877B2 (en) Etching of chromium layers on photomasks utilizing high density plasma and low frequency RF bias
US9607843B2 (en) Method for roughness improvement and selectivity enhancement during arc layer etch via adjustment of carbon-fluorine content
KR100822276B1 (ko) 보호 마스크를 이용하는 포토마스크 플라즈마 에칭 방법
KR101055962B1 (ko) 박막패턴 형성방법
WO2014185351A1 (ja) プラズマエッチング方法及びプラズマエッチング装置
US10763123B2 (en) Method for processing workpiece
JP2006215552A (ja) フォトマスク製作に適したクロム層をプラズマエッチングするための方法
TW200845185A (en) Plasma processing method
JP2006215552A5 (zh)
KR102363778B1 (ko) 에칭 방법
JP2024026599A (ja) プラズマ処理装置
JP2001110784A (ja) プラズマ処理装置および処理方法
TWI783362B (zh) 電漿處理方法
JP6329857B2 (ja) プラズマ処理方法
TWI830163B (zh) 半導體裝置製造方法及電漿處理方法
JP6158027B2 (ja) プラズマ処理方法
Sakamoto et al. 25 nm wide silicon trench fabrication by edge lithography
JP5063535B2 (ja) プラズマ処理方法
KR20230147594A (ko) 플라스마 처리 방법 및 플라스마 처리 디바이스
JP3854019B2 (ja) 半導体装置の製造方法
CN118280819A (zh) 一种刻蚀方法及刻蚀系统
JP2015099183A (ja) フォトマスクの製造方法およびパターン転写方法