JP2024026599A - プラズマ処理装置 - Google Patents

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plasma
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processing
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亨 久松
Toru Hisamatsu
昌伸 本田
Masanobu Honda
嘉英 木原
Yoshihide Kihara
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Tokyo Electron Ltd
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Tokyo Electron Ltd
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Abstract

【課題】パターンの制御性を改善する。【解決手段】プラズマ処理容器内で基板を処理する方法を提供する。本方法は、エッチング対象の下地層と下地層上にマスクを有する基板を提供する工程を含む。また、本方法は、マスク上に保護膜を形成する工程を含む。また、本方法は、異方性デポジションを実行して、保護膜の上部に堆積層を形成する工程を含む。【選択図】図１

Description

以下に開示する実施形態は、基板を処理する方法および装置に関する。
近年、継続的な集積度の増加に伴い様々なマスクパターニング技術が注目されている。ダブルパターニング、クアドラパターニングはその一例である。また、極端紫外線リソグラフィ（ＥＵＶＬ）やパターニングも広く研究されている。微細な間隔の１次元レイアウトパターンをＥＵＶリソグラフィで実現した場合、その後のエッチングで高精度なクリティカル・ディメンション（ＣＤ）制御が必要となる。たとえば、原子スケールでのＸ－Ｙ ＣＤ制御性や局所的変動の低減が求められる。局所的変動の指標としては、たとえば、ラインエッジラフネス（Line Edge Roughness：ＬＥＲ）、ラインウィズスラフネス（Line Width Roughness：ＬＷＲ）、局所的なクリティカル・ディメンション均一性（Local Critical Dimension Uniformity:ＬＣＤＵ）等が挙げられる。
たとえば、ＥＵＶＬを用いてパターニングされた形状のエッジを滑らかにするための方法および装置が提案されている（たとえば、特許文献１を参照）。また、高アスペクト比のホールのエッチング中に生じるマスクロスを低減するための技術が提案されている（たとえば、特許文献２を参照）。
米国特許出願公開第２０１８／０１９０５０３号明細書 米国特許出願公開第２０１８／０２３３３５７号明細書
本開示は、パターンの制御性を改善できる技術を提供する。
本開示の一態様による方法は、プラズマ処理容器内で基板を処理する方法である。本方法は、エッチング対象の下地層と下地層上にマスクを有する基板を提供する工程を含む。また、本方法は、マスク上に保護膜を形成する工程を含む。また、本方法は、異方性デポジションを実行して、保護膜の上部に堆積層を形成する工程を含む。
また、本開示の一態様による方法は、プラズマ処理容器内で基板を処理する方法である。本方法は、エッチング対象の下地層と下地層上にマスクを有する基板を提供する工程を含む。また、本方法は、ＣｘＨｙＦｚと、Ｎ２、Ｏ２、Ｈ２およびＦの少なくとも一つと、を所定の割合で含有する処理ガスからプラズマを生成し、プラズマに前記基板を暴露する工程を含む。ＣｘＨｙＦｚにおいて、（ｉ）ｘは１以上の自然数、ｙは１以上の自然数、かつ、ｚはゼロまたは１以上の自然数、または、（ｉｉ）ｘは１以上の自然数、ｙはゼロまたは１以上の自然数、かつ、ｚは１以上の自然数である。
また、本開示の一態様による方法は、プラズマ処理容器内で基板を処理する方法である。本方法は、エッチング対象の下地層と下地層上にマスクを有する基板を提供する工程を含む。また、本方法は、ＣｘＨｙＦｚと、Ｎ２、Ｏ２、Ｈ２およびＦの少なくとも一つと、を所定の割合で含有する処理ガスのプラズマに前記基板を暴露する工程を含む。また、本方法は、マスク上に保護膜を形成する工程を含む。また、本方法は、異方性デポジションを実行して、前記保護膜の上部に堆積層を形成する工程を含む。ＣｘＨｙＦｚにおいて、（ｉ）ｘは１以上の自然数、ｙは１以上の自然数、かつ、ｚはゼロまたは１以上の自然数、または、（ｉｉ）ｘは１以上の自然数、ｙはゼロまたは１以上の自然数、かつ、ｚは１以上の自然数である。
本開示によれば、パターンの制御性を改善できる。
図１は、一実施形態に係る基板処理方法の一例のフローチャートである。 図２は、一実施形態に係る基板処理方法の一例を説明するための概略図である。 図３は、一実施形態に係る異方性デポジションのメカニズムを説明するための図である。 図４は、一実施形態に係る異方性デポジションについて説明するための図である。 図５は、一実施形態に係る実験結果を示す図である。 図６は、処理対象パターンのアスペクト比と、当該パターンの側壁へのガスの付着係数との関係を示す図である。 図７は、処理対象パターンのアスペクト比と、当該パターンの底部におけるイオン密度との関係を示す図である。 図８Ａは、比較例のマスクの減りについて説明するための図である。 図８Ｂは、一実施形態の異方性デポジションによるマスク増強について説明するための図である。 図９は、一実施形態に係る異方性デポジションにより形成された膜のエッチング選択比を示す図である。 図１０Ａは、一実施形態に係る例示的処理と比較処理とにより得られたパターン例を示す図である。 図１０Ｂは、図１０Ａの実験結果を表したグラフである。 図１１は、一実施形態による例示的処理によるＬＣＤＵ改善効果を示す図である。 図１２は、Direct Current Superposition（ＤＣＳ）のメカニズムを説明するための図である。 図１３は、容量結合プラズマ（ＣＣＰ）型のプラズマシステムの概略構成を示す図である。 図１４は、誘導結合プラズマ（ＩＣＰ）型のプラズマシステムの概略構成を示す図である。
以下に、開示する実施形態について、図面に基づいて詳細に説明する。なお、本実施形態は限定的なものではない。また、各実施形態は、処理内容を矛盾させない範囲で適宜組み合わせることができる。
上述の通り、パターンラフネスは半導体製造におけるリソグラフィ技術の大きな課題となっている。リソグラフィ後エッチング前に形状のラフネスを減じるため、様々な試みがなされている。しかし、所望のＣＤを維持しつつＬＣＤＵを改善することは容易ではない。
（一実施形態に係る方法）
以下に説明する一実施形態に係る方法は、ＬＣＤＵおよびＸ－Ｙ ＣＤ制御性を改善する。図１は、一実施形態に係る基板処理方法の一例のフローチャートである。図２は、一実施形態に係る基板処理方法の一例を説明するための概略図である。
まず、基板１００を提供する（ステップＳ１０１、図２（ａ））。基板１００上には複数の層が形成されている。たとえば、下地層１０１（エッチング対象となる層）、反射防止膜１０２、マスク１０３等がこの順番に形成されている（図２（ａ）参照）。マスク１０３はＥＵＶＬで形成されてもよく、所定のパターンを有してもよい。その後、マスク１０３上に、保護膜２００が形成される（ステップＳ１０２、図２（ｂ））。保護膜２００の上から、異方性デポジションを実行する（ステップＳ１０３、図２（ｃ））。ステップＳ１０３における異方性デポジションの条件は、堆積物の層１０４がマスク１０３の頂部ＴＰに選択的に形成されるように設定する。たとえば、層１０４は、実質的にマスク１０３の頂部ＴＰのみに形成され、基板１００上のパターンの底部ＢＴＭおよび／または側壁ＳＤには形成されない。このため、ステップＳ１０３の異方性デポジションは、層１０４によりマスク１０３の厚みを実質的に増加させる。さらに、Ｘ－Ｙ ＣＤ制御を実行してもよい（ステップＳ１０４）。Ｘ－Ｙ ＣＤ制御には、後述する再デポジションを使用することができる。ステップＳ１０４の後、エッチングが実行され下地層１０１がエッチされる（ステップＳ１０５、図２（ｄ））。さらに追加の処理を実行してもよい（ステップＳ１０６）。こうして、一実施形態に係る処理は終了する。
ここで、基板１００はシリコン（Ｓｉ）基板であってもよい。
下地層１０１は１以上の層を含んでもよい。下地層１０１は、酸化物、金属（ハフニウム、コバルト、タングステン、チタン等）または金属酸化物、導電膜（チタンシリサイド、チタンナイトライド、コバルトシリサイド等）、誘電材料（酸化シリコン、窒化シリコン、スピンオングラス（ＳＯＧ）等）、ハードマスク材料（アモルファスカーボン、アモルファスシリコン等）等を含んでもよい。
反射防止膜１０２は、シリコン含有反射防止膜（ＳｉＡＲＣ）または窒素フリー反射防止膜（ＮＦＡＲＬ）であってもよい。下地膜１０１は、スピンオンカーボン（ＳＯＣ）層を含んでもよい。
マスク１０３はフォトレジスト等の有機材料でできたマスクであってもよい。マスク１０３は、ＥＵＶリソグラフィで形成された有機フォトレジストマスクであってもよい。またマスク１０３はハードマスクであってもよい。ハードマスクはカーボン含有膜であってもよい。マスク１０３は、タングステン（Ｗ）またはチタン（Ｔｉ）等の金属を含有してもよい。
保護膜２００は無機膜であってもよい。保護膜２００はシリコンを含んでもよい。保護膜２００はＳｉＯｘまたはＳｉＮｘを含んでもよい。保護膜２００は金属を含んでもよい。保護膜２００はＤＣＳ（Direct Current Superposition）、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）またはＡＬＤによって形成してもよい。ＤＣＳについては後述する。上記説明では保護膜２００は堆積物の層として説明した。これに代えて、保護膜２００はマスク１０３の表面であってもよい。この場合、マスク１０３の表面はアルゴンガス等の処理ガスを用いたＤＣＳにより改質（硬化）されて保護膜２００として機能する。保護膜２００は少なくとも１原子層の厚みを有する。たとえば、保護膜２００は１～２ナノメートルの厚みを有する。
層１０４はカーボンを含んでもよい。
成膜を実現するための手法は特に限定されない。たとえば、ＣＶＤ、ＰＶＤ、ＡＬＤ他の手法を成膜に用いることができる。同様に、エッチングはドライエッチング、原子層エッチング（ＡＬＥ）等で実現することができる。ステップＳ１０３の異方性デポジションにおいては、ＣｘＨｙと、少なくともＮ２、Ｏ２、Ｈ２およびＦのうち一つと、を含有する処理ガスを使用することができる。たとえば、メタン（ＣＨ４）と窒素（Ｎ２）とを含有する処理ガスを使用できる。処理ガスはフッ化物（Ｆ）を含有しないことが好ましい。処理ガスは、ＣｘＨｙＦｚを含有してもよいが、ここで、（ｉ）ｘは１以上の自然数、ｙは１以上の自然数、ｚはゼロまたは１以上の自然数であるか、または、（ｉｉ）ｘは１以上の自然数、ｙはゼロまたは１以上の自然数、ｚは１以上の自然数である。一実施形態において、各処理は同一のプラズマ処理容器内で実行されてもよく、同一システム内で実行されてもよい。また、各処理は異なる処理容器内で実行されてもよく、異なるシステム内で実行されてもよい。
図１においては、異方性デポジション（ステップＳ１０３）の後に、Ｘ－Ｙ ＣＤ制御を実行するものとして説明した。しかし、Ｘ－Ｙ ＣＤ制御のための処理は異方性デポジション（ステップＳ１０３）の前に実行してもよい。また、Ｘ－Ｙ ＣＤ制御のための処理は保護膜２００が形成される前（すなわちステップＳ１０２の前）に実行されてもよい。たとえば、後述する均衡プラズマ処理（balanced plasma process）は、保護膜２００が形成される前に実行されてもよい。
（異方性デポジション）
図１の処理中、異方性デポジションがステップＳ１０３において実行される。次に、異方性デポジションの詳細について説明する。
ここで、異方性デポジションとは、パターンの表面のうち一方向に延びる表面のみに実質的に堆積物が堆積して層を形成し、他方向に延びる表面には堆積しない成膜処理を指す。一実施形態において、堆積物の層は、実質的に基板上のパターンの頂部のみに形成され、パターンの底部または側壁には形成されない。異方性デポジションは、種々の処理条件を調整することで実現できる。本実施形態では、成膜効果とエッチング効果とのバランスを取ることで異方性デポジションを実現する。
図３は、一実施形態に係る異方性デポジションのメカニズムを示す。図３の例では、頂部ＴＰ、側壁ＳＤおよび底部ＢＴＭを有するパターンが基板上に形成されている。このパターンに対して成膜処理を実行した場合、たとえばローディング効果により、堆積物は底部ＢＴＭまたは側壁ＳＤに形成する層よりも厚い層を頂部ＴＰに形成する。他方、このパターンに対してエッチング処理を実行した場合、エッチングされる量は頂部ＴＰと底部ＢＴＭとで同量でありうる。つまり、カーボン（Ｃ）ガス等、パターン上への堆積物の形成に寄与するガスと、窒素ガス（Ｎ＊、Ｎ＋）等、パターンのエッチングに寄与するガスとの異なるガスが、プラズマ処理のために同時に基板に供給されると、エッチングの効果と成膜の効果とが底部ＢＴＭにおいては互いに相殺しあう一方で、頂部ＴＰにおいては成膜の効果がエッチングの効果より顕著になりうる。図３の例では、堆積物の層は頂部ＴＰのみに形成されうる。
図４は、一実施形態に係る異方性デポジションについて説明するための図である。
図４中、「初期状態」は、露光後のフォトレジストマスクの垂直断面を初期状態として示したものである。「ＣＨ４／Ｎ２：６０ｓ」は、ＣＨ４とＮ２とを含有する処理ガスを用いて６０秒間異方性デポジションを実行した後のフォトレジストマスクの状態を示している。「Ｎ２：６０ｓ」は、Ｎ２ガスで６０秒間処理を施した後のフォトレジストマスクの状態を示している。また、「ＣＨ４：２０ｓ」は、ＣＨ４ガスで２０秒間処理を施した後のフォトレジストマスクの状態を示している。
図４に示すように、ＣＨ４ガス（主として成膜効果を有する）とＮ２ガス（主としてエッチング効果を有する）とを、使用して６０秒間処理を行ったとき、ＣＤおよびマスク高のいずれも、初期状態において観察されたサイズから実質的に変化しなかった。他方、Ｎ２ガスを単独で用いて６０秒間処理を行ったときは、マスクが実質的に除去された。さらに、ＣＨ４ガスのみを用いて２０秒間処理を行ったときは、マスク高は３５．６ナノメートルから４０．２ナノメートルに増加したが、マスクの全体形状は歪み、ＣＤは３０．８ナノメートルから２８．２ナノメートルに減少した。このことから、一つの工程においてバランスをとった条件を使用して成膜およびエッチングの両方を実行することで、所望のＣＤとマスク高を実現可能と考えられる。ここでは、一つの工程の中で成膜効果とエッチング効果の均衡を実現する異方性デポジションを「均衡プラズマ処理（balanced plasma process）」と呼ぶ。
図５は、一実施形態に係る実験結果を示す図である。図５の例では、フォトレジストマスクが上に形成された基板を用いた。そして、図５に示すようにマスクにパターンを形成した（図５中、「初期状態」）。次に、処理容器内の上部電極に直流電流を印加することで生成したアルゴンガスのプラズマでマスクパターンを改質した。そして、ＣＨ４とＮ２を含有する処理ガスを用いて本実施形態の異方性デポジションを実行した。異方性デポジションの処理時間は、０秒（図５中、「例１」）、２４０秒（図５中、「例２」）、４８０秒（図５中、「例３」）とした。図５から明確に読み取れるように、異方性デポジションを実行しなかったとき（図５の「例１」）、本来矩形状のマスクパターン垂直断面は、頂部が歪んで台形状になった。他方、本実施形態の異方性デポジションを実行したとき、例２および例３に示すようにマスク高は実質的に増加した。加えて、異方性デポジションの結果、ＬＷＲが改善した。
（異方性デポジションに寄与する要因）
異方性デポジションに寄与する要因は種々存在する。異方性デポジションが実行されるプラズマ処理容器内の分圧、付着係数、基板温度、電荷密度すなわちイオン密度等である。
図６は、処理対象パターンのアスペクト比と、当該パターンの側壁へのガスの付着係数との関係を示す図である。図６から分かるように、付着係数が低いほど、穴の内部に輸送されるラジカルの量が増える。付着係数が高いほど、穴の内部に輸送されるラジカルが減少し、穴の側壁または底部上に堆積物の層が形成されにくくなる。このため、付着係数の差を利用してパターン側壁上への堆積量を制御することができる。このため、Ｃ４Ｆ６、ＳｉＣｌ４、ＣＨ４等の付着係数が高いガスと、Ｏ２やＮ２のように付着係数が低いガスと、を組み合わせて異方性デポジションに用いることが好ましいだろう。
図７は、処理対象パターンのアスペクト比と、当該パターンの底部におけるイオン密度との関係を示す図である。パターン底部のイオン密度が低いとき、底部上の堆積物の量は減少する。言い換えれば、ローディング効果が大きくなる。図７に示すように、生成されるプラズマのエネルギ（ｅＶ）が低いほど、底部のイオン密度は低くなる。ということは、ローディング効果を利用するためには、エネルギが低い方が好ましい。
堆積物の量は印加電圧に基づいて制御することもできる。また、堆積物の量は基板が載置される静電チャック（ＥＳＣ：Electrostatic Chuck）の温度に基づいて制御することもできる。堆積物の量は静電チャックの温度低下に応じて増加する。また、静電チャックは１以上の区画に分割して、各区画の温度を独立して制御できるようにしてもよい。そして、静電チャックの各区画の温度に基づいて堆積物の量を制御してもよい。これによって、静電チャック上に載置された基板上の堆積物の量の面内均一性を向上させることができるだろう。
上記のような要因を考慮した上で、一実施形態に係る異方性デポジションの処理条件を設定できる。
（マスク増強）
次に、本実施形態に係るマスク増強の効果について説明する。上記のように、マスク１０３がＥＵＶＬにより形成されたフォトレジストマスクである場合、マスク１０３の厚みは薄くなりがちである。たとえば、マスク１０３の厚みは約５０ナノメートル程度である。このため、マスク１０３上からエッチングを実行するとマスク１０３がすぐにエッチングによって消滅してしまう。
本実施形態では、マスクを増強する（マスクを厚くする）ために、異方性デポジションを実行する。その後、さらに処理を実行してもよい。
図８Ａは、比較例におけるマスクの膜減りを説明するための図である。図８Ｂは、一実施形態に係る異方性デポジションによるマスク増強を説明するための図である。
図８Ａのサンプル基板Ｓ上には、下地層ＭＬと、反射防止膜（ＡＲＣ）と、フォトレジストマスクＰＲとがこの順番に形成されている。さらに、保護膜ＰＦがフォトレジストマスクＰＲ上に形成されている。図８Ａの例では、ＤＣＳ等の手法を用いて（図１２参照）、保護膜ＰＦを形成した。そして、再デポジション処理を実行した。
ここで、再デポジション処理は、成膜工程とスパッタリング工程とを含む。後続するスパッタリングにおいてスパッタされる材料が既にパターン中に存在している場合、成膜工程は省略してもよい。まず、成膜工程において、化学蒸着等の成膜法によりパターン上に堆積物が形成される。次に、スパッタリング工程において、加速された処理ガスのイオンを基板上のパターンに衝突させる。処理ガスはたとえば、アルゴン等の希ガスである。イオン衝撃により、パターン中の堆積物の粒子がパターンから飛び出し、飛び出したところから近い位置でパターン表面に再堆積する。穴を含むパターンの場合、比較的大きな穴であれば粒子が穴から飛び出しうるが、比較的小さな穴であれば粒子は穴の側壁に再堆積しうる。再デポジションはたとえばＸ＞Ｙシュリンクを実現するために利用できる。ここでは、一例として再デポジションについて説明するが、Ｘ－Ｙ制御に他の手法を用いてもよい。
図８Ａの（２）に示すように、再デポジション処理を図８Ａの（１）のサンプル基板に対して実行したとき、フォトレジストマスクＰＲの上端と反射防止膜（ＳｉＡＲＣ）の一部がエッチングにより除去され、理想的には矩形のフォトレジストマスクＰＲの断面が台形状に変化した。
図８Ｂは、一実施形態に係る異方性デポジションによるマスク増強を説明するための図である。図８Ａと同様の基板を用いてまず、図８Ａの例のように、ＤＣＳを用いて保護膜ＰＦを形成した。次に、保護膜ＰＦの上から本実施形態の異方性デポジションを実行した。結果として得られたパターンを図８Ｂの（１）に示す。図８Ｂの（１）から分かる通り、異方性デポジションによりマスク高は大きく増加し、元からあったフォトレジストマスクＰＲが十分に保持されている。その後、図８Ａと同様の条件下で再デポジションを実行した。再デポジションを行ったにもかかわらず、フォトレジストマスクＰＲの矩形断面は実質的に変化せず、スパッタリングにより飛び出した粒子は主として反射防止膜（ＳｉＡＲＣ）の側壁に堆積した（図８Ｂの（２））。このため、フォトレジストマスクＰＲの形状が実質的に維持されると同時に、マスク高が大幅に増加した。このように、一実施形態によれば、所望のＸ－Ｙ ＣＤを実現するために数回にわたり再デポジションを実行した場合でも、マスクの膜減りやパターンの変形を回避することができるだろう。
（エッチング選択比の向上）
異方性デポジションによりマスク高を増加させた場合、マスクのエッチング選択比も改善される。
図９は、一実施形態に係る異方性デポジションにより形成された膜のエッチング選択比を示す図である。図９中、異方性デポジションにより形成されたマスクのエッチング選択比（図９中、「ＴＯＰＤＥＰＯ」）と、ＥＵＶリソグラフィにより形成されたフォトレジストマスク（図８ＡのＰＲ参照）のエッチング選択比（図９中、「ＥＵＶ」）と、ＤＣＳにより形成された膜（図８ＡのＰＦ参照）のエッチング選択比（図９中、「ＤＣＳ」）と、が比較されている。ＣＦ４を用いて１０秒間フォトレジストマスクＰＲをエッチングしたとき、フォトレジストマスクＰＲは約２０ナノメートル除去された。他方、本実施形態の異方性デポジションを用いて形成したマスクの除去された量は約１０ナノメートルであった。このように、本実施形態の異方性デポジションにより形成したマスクは、特に処理を施していないＥＵＶフォトレジストマスクＰＲと比較して高いエッチング選択比を有する。さらに、ＣＦ４に代えてアルゴンガスを用いて１２０秒間エッチングした場合も、上記とほぼ同様の結果が得られた。
このように、一実施形態に係る異方性デポジションを実行した場合、パターンのＣＤを維持できるとともに、マスク高およびマスク品質（すなわちエッチング選択比）を向上させることができる。
（Ｘ－Ｙ ＣＤ制御）
図１０Ａは、一実施形態に係る例示的処理と比較処理とにより得られたパターン例を示す図である。図１０Ｂは、図１０Ａの実験結果を表したグラフである。
図１０Ａの例（１）では、パターン（「初期状態」）にはＸ－Ｙ ＣＤ制御のため、ＤＣＳと再デポジションが施された。図１０Ａに示されているように、再デポジションの結果、楕円形のパターンは幅が狭くなっている。印加電圧が２００（パルス）ワット＋２００ワットのとき、マスクパターンは閉塞した。また、印加電圧が３３００ワット＋２００ワットのとき、穴のパターンが消失した（マスクブレイクと呼ぶ）。
他方、図１０Ａの例（２）では、パターンは一実施形態に係る異方性デポジションが施され、その後、Ｘ－Ｙ ＣＤ制御のため再デポジションが実行された。図１０Ａの（２）から分かるように、楕円形の穴は印加電圧の値に関係なく元の形状を維持している。さらに、ＣＤが維持され、Ｘ／Ｙ比も十分に制御されている。
図１０Ｂに示すように、比較例（１）では、マスク閉塞とマスクブレイクが発生した。この場合と同一の処理条件を用いて（つまり、処理容器内の電極に印加する電圧値を同一にして）本実施形態の異方性デポジションを実行した場合、比較例と比較してはるかに高いΔＸ／ΔＹ比が得られた。また、ＣＤはほぼ変化しなかった。このように、本実施形態の異方性デポジションがＸ－Ｙ ＣＤ制御性を改善する効果を有することが確認された。
ここで、Ｘ－Ｙ ＣＤ制御とは、直行する２方向すなわちＸ方向とＹ方向とにおけるパターンのクリティカル・ディメンションの制御を意味する。たとえば、各々楕円形の水平断面を有する複数の穴を含むパターンを形成したとする。楕円形状の一軸たとえばＸ方向に沿った軸は、他軸たとえばＹ方向に沿った軸よりも短い。
ここで、パターンの寸法をＸ方向におけるよりもＹ方向において減少させる制御を「Ｘ＜Ｙシュリンク」または「Ｘ＜Ｙ制御」と呼ぶ。また、パターンの寸法をＹ方向におけるよりもＸ方向において減少させる制御を「Ｘ＞Ｙシュリンク」または「Ｘ＞Ｙ制御」と呼ぶ。また、パターンの寸法をＸ方向およびＹ方向の双方においてほぼ同量だけ減少させる制御を「Ｘ＝Ｙシュリンク」または「Ｘ＝Ｙ制御」と呼ぶ。
（ＬＣＤＵ改善）
本発明者らは、ＥＵＶマスクに対して均衡プラズマ処理を実行したとき、ＬＣＤＵが改善されることを確認した。図１１は、一実施形態に係る例示的処理により得られたＬＣＤＵ改善効果を示す図である。
図１１の例（１）においては、シリコン基板上に、７０ナノメートルの厚さのスピンオンカーボン（ＳＯＣ）層を形成した。さらに、ＳＯＣ層上に１０ナノメートルの厚さのＳｉＡＲＣ膜を形成した。ＳｉＡＲＣ膜上には、３５ナノメートル厚のＥＵＶマスクを形成した。露光後にＬＣＤＵ（３σ）およびＣＤを検査したところ、ＣＤは２８．８７ナノメートル、ＬＣＤＵは３．５９であった。また、均衡プラズマ処理とエッチングを続けて実行した後に検査したところ、ＣＤは２７．０５ナノメートル、ＬＣＤＵは２．０１であった。このように、均衡プラズマ処理の場合、ＣＤを大きく減じることなくＬＣＤＵが改善されている。図１１の例（２）では、ＳＯＣ層の厚みとＳｉＡＲＣ膜の厚みをそれぞれ１３０ナノメートルと２０ナノメートルに変更した。露光後の初期状態では、ＣＤは２５．３３ナノメートル、ＬＣＤＵは４．３５であった。均衡プラズマ処理とエッチングを続けて実行した後に検査したところ、ＣＤは２５．４５ナノメートル、ＬＣＤＵは２．９７であった。このように、いずれのサンプルでもＣＤを大きく減じることなくＬＣＤＵが改善された。
（ＤＣＳ）
保護膜２００（図１のステップＳ１０２および図２（ｂ）を参照）は、ＤＣＳを用いて形成してもよい。図１２はＤＣＳのメカニズムを説明するための図である。ＤＣＳは、プラズマ処理容器内の上部電極に負の直流電圧を印加して、上部電極に含有されるシリコン等の材料を上部電極下に配置された基板の上に落下させることで基板を処理する手法である。ＤＣＳはたとえば、米国特許出願公開２０１８／０１５１３３３号明細書に記載の手法により実行できる。
ＤＣＳは、ウエハ上に膜を形成するために使用できる。また、ＤＣＳはＨ２／Ｎ２を含有する処理ガスを用いる等してマスク１０３を改質するために使用できる。本実施形態では、マスク１０３上に保護膜２００を形成するためにＤＣＳを用いる。保護膜２００の形成のため、さらにターゲットを基板上に配置してもよい。
（装置例）
実施形態に係る異方性デポジションを達成するため、異方性デポジションを実行するプラズマ処理装置は好ましくは、上部構造物すなわち上部電極に高周波電力を供給する機構を含む。プラズマ生成のための高周波電圧が下部構造物（すなわち下部電極）から供給されるとき、堆積物はパターンの底部に輸送されがちである。このため、本実施形態の異方性デポジションを実現するためには、誘導結合プラズマ（ＩＣＰ）装置、上部電極に高周波電力を印加する形式の容量結合プラズマ（ＣＣＰ）装置等を用いてもよい。
図１３は、容量結合プラズマ（ＣＣＰ）型のプラズマシステムを示す。図１３のシステムは、処理容器１と、上部電極３と、下部電極４と、を含む。高周波電源（ＲＦ源）６，７から供給されるＲＦ電力は、上部電極３および下部電極４に結合されている。パワーカップリングには、異なるＲＦ周波数が含まれてもよい。下部電極４は、静電チャック（ＥＳＣ）５を備え、基板Ｗを支持かつ保持する。ガス供給源８は、処理容器１に接続され、処理ガスを処理容器１内に供給する。ターボ分子ポンプ（ＴＭＰ）等の排気装置９は、処理容器１に接続され、処理容器１内を排気する。上部電極３および下部電極４の少なくとも一方に高周波電力が供給されるに伴い、プラズマ２が上部電極３と下部電極４との間に生成される。代替的に、複数のＲＦ電源６，７は、同一の電極に結合されていてもよい。また、可変直流（ＤＣ）電源１０が上部電極３に結合されていてもよい。
図１４は、誘導結合プラズマ（ＩＣＰ）型プラズマシステムを示す図である。このシステムは、処理容器１１と、誘電体窓２１と、下部電極１４とを備える。誘導体（コイル）２０は、誘電体窓２１上に配置される。高周波電源（ＲＦ源）１６，１７からのＲＦ電力は、それぞれコイル２０および下部電極１４に結合される。下部電極１４は、静電チャック（ＥＳＣ）１５を備え、基板Ｗを支持かつ保持する。ガス供給源１８は、処理容器１１に接続され、処理ガスを処理容器１１内に供給する。ターボ分子ポンプ（ＴＭＰ）等の排気装置１９は、処理容器１１に接続され、処理容器１１内を排気する。誘電体窓２１および下部電極１４の少なくとも一方に高周波電力が供給されるに伴い、プラズマ１２が誘電体窓２１と下部電極１４との間に生成される。
なお、均衡プラズマ処理は、保護膜２００の形成前に、Ｘ－Ｙ ＣＤ制御のために実行されてもよい。
今回開示された実施形態は全ての点で例示であって制限的なものではないと考えられるべきである。上記の実施形態は、添付の請求の範囲及びその趣旨を逸脱することなく、様々な形態で省略、置換、変更されてもよい。
［付記１］
処理容器と、
前記処理容器内に設けられる基板支持台と、
前記処理容器内にプラズマを生成するプラズマ生成部と、
前記処理容器に接続されるガス供給部と、
制御部と、
を備える、基板を処理する装置であって、
前記制御部は、
エッチング対象の下地層と前記下地層上にマスクを有する基板を提供する工程と、
前記マスク上に保護膜を形成する工程と、
異方性デポジションを実行して、前記保護膜の上部に堆積層を形成する工程と、
を含む各工程を前記装置の各部に実行させる、装置。
［付記２］
処理容器と、
前記処理容器内に設けられる基板支持台と、
前記処理容器内にプラズマを生成するプラズマ生成部と、
前記処理容器に接続されるガス供給部と、
制御部と、
を備える、基板を処理する装置であって、
前記制御部は、
エッチング対象の下地層と前記下地層上にマスクを有する基板を提供する工程と、
ＣｘＨｙＦｚと、Ｎ２、Ｏ２、Ｈ２およびＦの少なくとも一つと、を所定の割合で含有する処理ガスからプラズマを生成し、前記プラズマに前記基板を暴露する工程と、を含み、
前記ＣｘＨｙＦｚにおいて、
（ｉ）ｘは１以上の自然数、ｙは１以上の自然数、かつ、ｚはゼロまたは１以上の自然数、または、
（ｉｉ）ｘは１以上の自然数、ｙはゼロまたは１以上の自然数、かつ、ｚは１以上の自然数
である方法を、前記装置の各部に実行させる、装置。
１，１１ 処理容器
２，１２ プラズマ
３ 上部電極
４，１４ 下部電極
５，１５ 静電チャック
６，７，１６，１７ ＲＦ電源
８，１８ ガスソース
９，１９ 排気装置
１０ 可変直流電源
２０ 誘導体（コイル）
２１ 誘電体窓
１００ 基板
１０１ 下地層
１０２ 反射防止膜
１０３ マスク
２００ 保護膜
以下に開示する実施形態は、プラズマ処理装置に関する。

Claims (18)

  1. プラズマ処理容器内で基板を処理する方法であって、
    エッチング対象の下地層と前記下地層上にマスクを有する基板を提供する工程と、
    前記マスク上に保護膜を形成する工程と、
    異方性デポジションを実行して、前記保護膜の上部に堆積層を形成する工程と、
    を含む方法。
  2. 前記プラズマ処理容器上に上部電極を有し、
    前記保護膜を形成する工程は、
    前記上部電極に直流電流を印加して、前記基板の上方に配置されたターゲットをスパッタリングする、または、
    原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）および化学蒸着（ＣＶＤ）の少なくとも一つを実行する
    ことによりシリコンを含有する前記保護膜を形成する、請求項１に記載の方法。
  3. 前記保護膜を形成する工程は、前記マスクの上面および側面に少なくとも一原子層の前記保護膜を形成する、請求項１に記載の方法。
  4. 前記マスクは有機膜でできており、
    前記保護膜は、無機材料または金属でできている、請求項１に記載の方法。
  5. 前記マスクは、金属を含有する、請求項１に記載の方法。
  6. 前記マスクは、タングステン（Ｗ）またはチタン（Ｔｉ）を含有する、請求項５に記載の方法。
  7. 前記堆積層を形成する工程は、
    ＣｘＨｙと、Ｎ２，Ｏ２，Ｈ２およびＦのうち少なくとも一つを含有する処理ガスからプラズマを生成して前記基板を前記プラズマに暴露して異方性デポジションを実行する、請求項１に記載の方法。
  8. 前記堆積層を形成する工程の後に、デポジションを生じる第１ガスのプラズマと、スパッタリングおよびエッチングのうち少なくとも一つを生じる第２ガスのプラズマとに、前記基板を連続的に暴露することで、前記基板上のパターン寸法を調整する工程をさらに含む、請求項１に記載の方法。
  9. 前記第１ガスはシリコン（Ｓｉ）、ＣＸＨＹＦＺ、および、Ｎ２またはＯ２を含有し、
    前記第２ガスはＨｅ、Ｎｅ、Ａｒ、Ｋｒ、ＸｅおよびＮ２のうち少なくとも一つを含有する、請求項８に記載の方法。
  10. 前記第１ガスは、シリコン（Ｓｉ）、ＣｘＨｙＦｚ、および、Ｎ２またはＯ２を含有し、
    前記第２ガスは、ＣｘＦｙＨｚを含有する、請求項８に記載の方法。
  11. 前記堆積層を形成する工程の後に、前記堆積層が形成された前記マスクを介して前記下地層をエッチングする工程をさらに含む、請求項１に記載の方法。
  12. 前記堆積層を形成する工程および前記エッチングする工程は、同一のプラズマ処理容器内で、または、同一のシステム内で実行される、請求項１１に記載の方法。
  13. プラズマ処理容器内で基板を処理する方法であって、
    エッチング対象の下地層と前記下地層上にマスクを有する基板を提供する工程と、
    ＣｘＨｙＦｚと、Ｎ２、Ｏ２、Ｈ２およびＦの少なくとも一つと、を所定の割合で含有する処理ガスからプラズマを生成し、前記プラズマに前記基板を暴露する工程と、を含み、
    前記ＣｘＨｙＦｚにおいて、
    （ｉ）ｘは１以上の自然数、ｙは１以上の自然数、かつ、ｚはゼロまたは１以上の自然数、または、
    （ｉｉ）ｘは１以上の自然数、ｙはゼロまたは１以上の自然数、かつ、ｚは１以上の自然数
    である方法。
  14. 前記所定の割合は、前記基板を暴露する工程においてエッチングとデポジションとが実質的に相殺しあう割合である、請求項１３に記載の方法。
  15. プラズマ処理容器内で基板を処理する方法であって、
    エッチング対象の下地層と前記下地層上にマスクを有する基板を提供する工程と、
    ＣｘＨｙＦｚと、Ｎ２、Ｏ２、Ｈ２およびＦの少なくとも一つと、を所定の割合で含有する処理ガスのプラズマに前記基板を暴露する工程と、
    前記マスク上に保護膜を形成する工程と、
    異方性デポジションを実行して、前記保護膜の上部に堆積層を形成する工程と、を含み、
    前記ＣｘＨｙＦｚにおいて、
    （ｉ）ｘは１以上の自然数、ｙは１以上の自然数、かつ、ｚはゼロまたは１以上の自然数、または、
    （ｉｉ）ｘは１以上の自然数、ｙはゼロまたは１以上の自然数、かつ、ｚは１以上の自然数
    である方法。
  16. 前記堆積層を形成する工程の後に、前記基板上のパターン寸法を調整する工程をさらに含む、請求項１５に記載の方法。
  17. 処理容器と、
    前記処理容器内に設けられる基板支持台と、
    前記処理容器内にプラズマを生成するプラズマ生成部と、
    前記処理容器に接続されるガス供給部と、
    制御部と、
    を備える、基板を処理する装置であって、
    前記制御部は、
    エッチング対象の下地層と前記下地層上にマスクを有する基板を提供する工程と、
    前記マスク上に保護膜を形成する工程と、
    異方性デポジションを実行して、前記保護膜の上部に堆積層を形成する工程と、
    を含む各工程を前記装置の各部に実行させる、装置。
  18. 処理容器と、
    前記処理容器内に設けられる基板支持台と、
    前記処理容器内にプラズマを生成するプラズマ生成部と、
    前記処理容器に接続されるガス供給部と、
    制御部と、
    を備える、基板を処理する装置であって、
    前記制御部は、
    エッチング対象の下地層と前記下地層上にマスクを有する基板を提供する工程と、
    ＣｘＨｙＦｚと、Ｎ２、Ｏ２、Ｈ２およびＦの少なくとも一つと、を所定の割合で含有する処理ガスからプラズマを生成し、前記プラズマに前記基板を暴露する工程と、を含み、
    前記ＣｘＨｙＦｚにおいて、
    （ｉ）ｘは１以上の自然数、ｙは１以上の自然数、かつ、ｚはゼロまたは１以上の自然数、または、
    （ｉｉ）ｘは１以上の自然数、ｙはゼロまたは１以上の自然数、かつ、ｚは１以上の自然数
    である方法を、前記装置の各部に実行させる、装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
US10886136B2 (en) * 2019-01-31 2021-01-05 Tokyo Electron Limited Method for processing substrates
TW202308466A (zh) 2021-06-22 2023-02-16 日商東京威力科創股份有限公司 電漿處理方法、電漿處理裝置及電漿處理系統

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0635884A1 (de) * 1993-07-13 1995-01-25 Siemens Aktiengesellschaft Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie
JP3385729B2 (ja) * 1994-07-13 2003-03-10 ソニー株式会社 プラズマエッチング方法
US6093332A (en) * 1998-02-04 2000-07-25 Lam Research Corporation Methods for reducing mask erosion during plasma etching
US7977390B2 (en) * 2002-10-11 2011-07-12 Lam Research Corporation Method for plasma etching performance enhancement
US6916746B1 (en) * 2003-04-09 2005-07-12 Lam Research Corporation Method for plasma etching using periodic modulation of gas chemistry
US20070202700A1 (en) * 2006-02-27 2007-08-30 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
US7572386B2 (en) * 2006-08-07 2009-08-11 Tokyo Electron Limited Method of treating a mask layer prior to performing an etching process
JP2010286418A (ja) * 2009-06-15 2010-12-24 Sony Corp 表面プラズモン発生装置およびその製造方法
CN102079503B (zh) * 2009-11-26 2012-08-29 中芯国际集成电路制造(上海)有限公司 构成mems器件的硅衬底的刻蚀方法
US8609548B2 (en) * 2011-06-06 2013-12-17 Lam Research Corporation Method for providing high etch rate
US8598016B2 (en) * 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
JP6050944B2 (ja) 2012-04-05 2016-12-21 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマ処理装置
US8980111B2 (en) * 2012-05-15 2015-03-17 Tokyo Electron Limited Sidewall image transfer method for low aspect ratio patterns
JP6063264B2 (ja) 2012-09-13 2017-01-18 東京エレクトロン株式会社 被処理基体を処理する方法、及びプラズマ処理装置
JP6529357B2 (ja) 2015-06-23 2019-06-12 東京エレクトロン株式会社 エッチング方法
US9922839B2 (en) * 2015-06-23 2018-03-20 Lam Research Corporation Low roughness EUV lithography
JP2017098478A (ja) * 2015-11-27 2017-06-01 東京エレクトロン株式会社 エッチング方法
US20170178899A1 (en) 2015-12-18 2017-06-22 Lam Research Corporation Directional deposition on patterned structures
JP6541618B2 (ja) 2016-05-25 2019-07-10 東京エレクトロン株式会社 被処理体を処理する方法
JP2018049976A (ja) 2016-09-23 2018-03-29 東芝メモリ株式会社 半導体装置の製造方法
US10854430B2 (en) 2016-11-30 2020-12-01 Tokyo Electron Limited Plasma etching method
JP6861535B2 (ja) 2017-02-28 2021-04-21 東京エレクトロン株式会社 処理方法及びプラズマ処理装置
CN110431655A (zh) 2017-03-17 2019-11-08 东京毅力科创株式会社 用于蚀刻度量改进的表面改性控制
US10886136B2 (en) * 2019-01-31 2021-01-05 Tokyo Electron Limited Method for processing substrates

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