TWI699867B - 半導體裝置及其製造方法 - Google Patents

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日商東芝股份有限公司
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    • H01L31/02363—Special surface textures of the semiconductor body itself, e.g. textured active layers

Abstract

本發明之半導體裝置包含基體、器件層、及包含第1膜之膜。上述基體包含第1半導體元件，具有第1面、第2面，及位於上述第1面及上述第2面之間之側面。上述器件層包含與上述第1半導體元件電性連接之第2半導體元件，設置於上述基體之第1面上。上述包含第1膜之膜包含第1區域、第2區域及第3區域。上述基體於第1方向，位於上述第1區域與器件層之間。上述基體在與上述第1方向交叉之第2方向，位於上述第2區域與上述第3區域之間。上述第1膜填埋上述第2面及上述側面之凹凸。

Description

半導體裝置及其製造方法
而言，本發明之實施形態係關於一種半導體裝置及其製造方法。
半導體晶片之薄化正日益進展。薄化之半導體晶片中“翹曲”增大。期望抑制“翹曲”。
根據實施形態，半導體裝置包含基體、器件層及包含第1膜之膜。上述基體包含第1半導體元件，具有第1面、第2面，及位於上述第1面及上述第2面之間之側面。上述器件層包含與上述第1半導體元件電性連接之第2半導體元件，且設置於上述基體之第1面之上。上述包含第1膜之膜包含第1區域、第2區域及第3區域。上述基體於第1方向上，位於上述第1區域與器件層之間。上述基體在與上述第1方向交叉之第2方向上，位於上述第2區域與上述第3區域之間。上述第1膜填埋上述第2面及上述側面之凹凸。
以下，針對本發明之實施形態，一面參照圖式一面說明。 圖式係示意性或概念性者，各部分之厚度與寬度之關係、部分間之大小之比例等未必與現實者相同。表示相同部分之情形時，亦有根據圖式將彼此之尺寸或比例表現為不同之情形。 於本說明書與各圖中，對與針對已出現之圖上述者相同之要件，標註相同符號，且適當省略詳細說明。 (第1實施形態) 圖1係例示第1實施形態之半導體裝置之示意剖視圖。圖2係沿圖1中之Ⅱ-Ⅱ線之示意剖視圖。圖3係例示第1實施形態之半導體裝置之示意剖視圖。 於圖1～圖3中，顯示第1方向、第2方向及第3方向。於本說明書中，將第1方向設為Z軸方向。將與Z軸方向交叉，例如正交之1個方向設為第2方向。第2方向為X軸方向。將與Z軸方向及X軸方向之各者交叉，例如正交之1個方向設為第3方向。第3方向為Y軸方向。 如圖1～圖3所示，第1實施形態之半導體裝置包含基體1、器件層2、及包含第1膜31之膜3。第1實施形態之半導體裝置例如為自半導體晶元切下之第1半導體晶片100。 基體1包含第1面1a、第2面1b及側面1c。第2面1b於Z軸方向遠離第1面1a。側面1c位於第1面1a與第2面1b之間。基體1包含第1半導體元件Tr1。基體1包含半導體，例如矽(Si)，於第1面1a側設有n形井區域、p形井區域及元件分離區域。例如，於n形井區域及p形井區域，設有第1半導體元件。第1半導體元件Tr1例如包含電晶體。於圖1中，省略n形井區域、p形井區域及元件分離區域之圖示。 器件層2設置於第1面1a上。器件層2例如自基體1側起包含第2半導體元件Tr2、電性配線、絕緣物及樹脂層(例如聚醯亞胺)。例如，第2半導體元件Tr2包含例如電晶體或記憶胞。例如，第2半導體元件Tr2經由電性配線(未圖示)，與第1半導體元件Tr1電性連接。於圖1中，省略電性配線、絕緣物及樹脂層之圖示。於器件層2之上表面2a，設有電性配線及作為電極發揮功能之鋁(Al)等金屬層。於圖1中，省略金屬層之圖示。 包含第1膜31之膜3包含第1區域3ra、第2區域3rb及第3區域3rc。基體1於Z軸方向，位於第1區域3ra與器件層2之間，於X軸方向，位於第2區域3rb與第3區域3rc之間。第1膜31例如覆蓋基體1之第2面1b上與基體1之側面1c上。於第1實施形態中，膜3例如為自基體1之第2面1b上至基體1之側面1c上連續設置之1個膜。例如第1膜31為一體構造之膜。 於第1實施形態中，於基體1之側面1c與器件層2之側面2c之間，設有間隙G。膜3自器件層2遠離。膜3設置於基體1之側面1c上，但不設置於例如間隙G之第1面1a上與器件層2上。於間隙G，於基體1之第1面1a上，設有構造體21。構造體21例如包含絕緣物。亦有構造體21包含絕緣物與Al等金屬層之情形。亦有構造體21包含絕緣物、金屬層、及設置於金屬層上之樹脂層之情形。間隙G之X軸方向之寬度之一例為5 μm以上100 μm以下。雖未特別圖示，但間隙G之Y軸方向之寬度亦例如為5 μm以上100 μm以下。間隙G之X軸方向之寬度及Y軸方向之寬度根據設計而有各種變化。間隙G之X軸方向之寬度及Y軸方向之寬度並非限定於5 μm以上100 μm以下。 將基體1例如薄化。經薄化之基體1之第2面1b例如具有微小之表面粗糙度。微小之表面粗糙度係於第2面1b產生微小凹凸4。亦有微小凹凸4例如包含如圖2所示之劃痕(微小劃痕)4a之情形。劃痕4a例如為BSG(Back Side Gliding：背側滑動)步驟時形成之“研磨痕”。BSG步驟係於薄化基體1時進行。例如將於第2面1b具有劃痕4a之基體1薄化。微小凹凸4亦產生於側面1c。側面1c之微小凹凸4係例如於切割時與微裂4b等一起產生。 於第1半導體晶片100中，藉由包含第1膜31之膜3覆蓋基體1之第2面1b及基體1之側面1c。第1膜31抑制基體1之變形。第1膜31例如於基體1之第2面1b上，緩和將會使基體1變形之器件層2之力。第1膜31例如為應力負荷層。 根據第1實施形態，例如即使將基體1之厚度tb薄化，基體1本身之抗彎強度降低之情形時，亦可抑制基體1之變形。藉此，可抑制第1半導體晶片100之例如“翹曲”。基體1之厚度tb為Z軸方向之基體1之厚度。 於第1實施形態中，藉由膜3填埋第2面1b及側面1c之微小凹凸4。與背面100a直接為基體1之第2面b之情形比較，可縮小第1半導體晶片100之背面100a之表面粗糙度。與側面100c直接為基體1之側面1c之情形比較，亦可縮小第1半導體晶片100之側面100c之表面粗糙度。根據可縮小第1半導體晶片100之背面100a之表面粗糙度之第1實施形態，例如亦可省略BSG步驟後實施之減低微小凹凸4之處理(例如乾拋光等)。 第1半導體晶片100之背面100a或側面100c之表面粗糙度影響到基體1之強度。例如，背面100a或側面100c之表面粗糙度降低基體1之“抗彎強度”，助長基體1之例如“易破裂度”。另，於本說明書中，“基體1破裂”包含“基體1破裂”與 “基體1缺損”。若基體1之抗彎強度降低，則將基體1單片化時，基體1易變形。若基體1易破裂，則於拾取步驟或安裝步驟等之對基體1施加彎曲應力等負荷之步驟中，基體1易破損。 於第1實施形態中，膜3係設置於基體1之第2面1b上，因此可抑制例如因第2面1b之微小凹凸4所致之基體1之強度降低。第2面1b之微小凹凸4例如強烈影響到抗彎強度。根據第1實施形態，例如可抑制第1半導體晶片100之“翹曲”。 再者，於第1實施形態中，膜3亦設置於基體1之側面1c上。包含第1膜31之膜3例如於基體1之側面1c上亦可緩和將會使基體1變形之器件層2之力。除了該優點外例如可抑制因側面1c之微小凹凸4所致之基體1之強度降低。側面1c之微小凹凸4例如影響到基體1之“易破裂度”。根據第1實施形態，例如可抑制第1半導體晶片100之“破裂”。尤其第1半導體晶片100於拾取步驟或安裝步驟等中進而不易破損。 再者，於第1實施形態中，膜3作為自基體1之第2面1b上至基體1之側面1c上連續之1個膜設置。根據此種包含第1膜31之膜3，提高例如自基體1之“剝離耐性”。藉由提高包含第1膜31之膜3之“剝離耐性”，第1膜31於基體1上穩定。藉由第1膜31於基體1上穩定，而可進而良好地獲得可抑制第1半導體晶片100之例如“翹曲”及“破裂”之效果。 亦有於基體1之第2面1b與基體1之側面1c產生例如微裂4b之情形。該情形時，微小凹凸4進而包含微裂4b。微裂4b例如為切割步驟時形成之“切割痕”。或微裂4b為切割步驟或BSG步驟中產生之基體1之“微小缺口”。例如將基體1之第2面1b及側面1c具有微裂4b之基體1進行切割。微裂4b有使基體1之第2面1b之表面粗糙度及基體1之側面1c之表面粗糙度擴大之情形。 於第1實施形態中，藉由膜3填埋微裂4b。包含微裂4b之微小凹凸4變小。因此，於第1實施形態中，於基體1之第2面1b與基體1之側面1c，有包含微裂4b之微小凹凸4之情形時，亦可抑制第1半導體晶片100之“翹曲”及“破裂”。 亦有於基體1之側面1c產生例如裂縫4c之情形。到達基體1之側面1c之裂縫4c例如可能成為雜質例如金屬、水分及有機物等或離子向基體1中之侵入路徑。若雜質或離子侵入基體1中，則例如第1半導體晶片100之例如動作可能變得不穩定。再者，裂縫4c其本身成為降低基體1之強度之原因。 於第1實施形態中，藉由包含第1膜之膜3封住裂縫4c。根據第1實施形態，與側面1c上無膜3之情形比較，可抑制雜質向基體1中之侵入。因此，可使第1半導體晶片100之動作例如於長期間內穩定化。再者，即使於基體1之側面1c產生裂縫4c之情形時，亦可謀求抑制第1半導體100之強度降低，或提高第1半導體晶片100之強度。可進而良好地獲得可抑制第1半導體晶片100之例如“翹曲”及“破裂”之效果。 例如如圖3所示，愈增厚膜3之X軸方向之厚度tx與膜3之Z軸方向之厚度tz，填埋微小凹凸4之效果愈提高。例如，亦可使第1半導體晶片100之背面100a之表面與第1半導體晶片100之側面100c之表面可非常接近平坦。第1半導體晶片100之背面100a之表面粗糙度與第1半導體晶片100之側面100c之表面粗糙度分別變小。若可減小第1半導體晶片100之背面100a之表面粗糙度與第1半導體晶片100之側面100c之表面粗糙度，則可進而良好地獲得可抑制第1半導體晶片100之例如“翹曲”及“破裂”之效果。 圖4(a)～圖4(c)係例示第1實施形態之半導體裝置之示意剖視圖。圖4(a)～圖4(c)係顯示膜3之X軸方向之厚度tx與膜3之Z軸方向之厚度tz之關係。另，於圖4(a)～圖4(c)中，省略微小凹凸4之圖示。 如圖4(a)～圖4(c)所示，膜3之X軸方向之厚度tx與膜3之Z軸方向之厚度tz之關係並未特別限定。例如可為“tx＜tz(圖4(a))”，可為“tx＝tz(圖4(b))”，亦可為“tx＞tz(圖4(c))”。 如圖4(a)所示，“tx＜tz”之情形時，可更強地獲得可抑制“翹曲”之優點與可抑制“破裂”之優點中之例如前者之優點。 如圖4(b)所示，“tx＝tz”之情形時，例如可分別充分獲得可抑制“翹曲”之優點與可抑制“破裂”之優點之兩者。 如圖4(c)所示，“tx＞tz”之情形時，可更強地獲得可抑制“翹曲”之優點與可抑制“破裂”之優點中之例如後者之優點。又，例如可獲得易減薄第1半導體晶片100之Z軸方向之厚度之優點。 膜3之X軸方向之厚度tx及膜3之Z軸方向之厚度tz例如可使用SEM (Scanning Electron Microscope：掃描電子顯微鏡)或TEM(Transmission Electron Microscopy：穿透式電子顯微鏡)等測定裝置，自放大之剖面觀察像算出。剖面觀察像之倍率例如為5000倍。厚度tx及厚度tz之測定之“機率”係藉由提高倍率而提高。膜3之Z軸方向之厚度tz之測定部位及膜3之X軸方向之厚度tx之測定部位較佳為例如基體1之中心剖面。中心剖面例如對於厚度tz，係基體1之X軸方向或基體1之Y軸方向之中心部，例如大致中心部，對於厚度tx，係基體1之Z軸方向之基體1之中心部，例如大致中心部。例如，根據X軸方向之剖面SEM及TEM觀察之結果與Y軸方向之剖面SEM及TEM觀察之結果，掌握基體1之中心剖面之膜3之Z軸方向之厚度tz與膜3之X軸方向之厚度tx。所測定之半導體裝置為1個或3個左右。所測定之半導體裝置為複數個之情形時，掌握各個膜3之Z軸方向之厚度tz與膜3之X軸方向之厚度tx，例如取平均。又，選擇複數個所測定之半導體裝置之情形時，較佳為選擇第1半導體晶片100位於晶圓之中央者，與包含隣接於位於中央之第1半導體晶片100之第1半導體晶片100者。 對於第1膜31之材料，例如可選擇可緩和器件層2之力之材料。第1膜31亦可為金屬及非金屬之任一者。第1膜31亦可為導電性及絕緣性之任一者。 以下表示可作為第1膜31之材料使用之金屬之例。以下，亦對於彈性係數E(GPa)及線膨脹係數α(ppm)加以記載。彈性係數E及線膨脹係數α例如係大氣壓(100 kPa～102 kPa，例如標準氣壓101.325 kPa)、室溫(約25°C)下之測定值。 第1膜31包含例如選自由如下所成之群之至少1種金屬： (a)鋁(Al)E=70 α=23.0 (b)金(Au) E=80 α=14.2 (c)銅(Cu) E=125 α=16.5 (d)鎳(Ni) E=205 α=13.5 (e)鈦(Ti) E=116 α=8.4 (f)鉭(Ta) E=185 α=6.3 (g)鎢(W) E=370 α=4.5 (h)鈀(Pd) E=112 α=12.0 第1膜31之膜應力(例如殘留應力)包含熱應力或因結晶構造所致之本徵應力等。彈性係數E及線膨脹係數α兩者較大之材料膜應力較高。若膜應力較高則緩和將會使基體1變形之器件層2之力之效果較高。例如Ni之彈性係數E及線膨脹係數α之兩者較大。Ni為本徵應力較大之材料。Ni之膜應力較高。Ni係作為例如焊料之合金障壁層使用。Ni不易與其他材料產生擴散反應。對於可抑制離子向基體1(例如Si)及模製材(例如樹脂)侵入之優點，Ni仍可充分期待。Ni並未如例如W或Ti般昂貴。Ni係作為膜3之材料的較佳材料之一。例如於第1實施形態中，第1膜31包含Ni。 第1膜31亦可為包含金屬(a)～(h)之至少一者之合金或金屬化合物。金屬化合物例如為包含金屬(a)～(h)之至少一者之氧化物、及包含金屬(a)～(h)之至少一者之氮化物、包含金屬(a)～(h)之至少一者之氧氮化物等。 第1膜31之材料使用合金或金屬化合物之情形時，例如第1膜31包含選自由如下所成群之至少1者之合金或金屬化合物： (i)鋁合金(例如Al-Si-Cu) (j)鈦合金(例如TiN) (k)鉭合金(例如TaN) (l)鎳合金(例如Ni-Ti、Ni-Cr、Ni-Cu) (m)氧化鋁(Al2 O3 ) 例如，鎳合金可調整Ni之本徵應力之大小。鎳合金之膜應力亦可能較Ni之膜應力例如更提高。Ni合金係作為膜31之材料的較佳材料之一。 第1膜31亦可為除了金屬(i)～(m)外，亦包含金屬(a)～(h)之至少一者之合金。 第1膜31亦可為非金屬。作為第1膜31之材料，以下表示實用上可使用之非金屬。以下，作為非金屬係記載絕緣物之例。另，絕緣物包含金屬化合物，例如鋁氧化物(氧化鋁)。 第1膜31例如包含選自由如下所成之群之至少1種非金屬。 (n)矽(Si) (o)矽氮化物(SiN) (p)矽氧化物(SiO2 ) (q)樹脂 金屬(a)～(h)、合金或金屬化合物(i)～(m)及非金屬(n)～(q)僅為一例。亦可選擇除上述以外之金屬、合金或金屬化合物及非金屬(絕緣物等)。 第1實施形態中說明之第1膜31之材料亦可應用於後述之第1實施形態之變化例、第2實施形態及第2實施形態之變化例中。 圖5(a)～圖5(c)係例示第1實施形態之第1變化例之半導體裝置之示意剖視圖。另，於圖5(a)～圖5(c)中，省略微小凹凸4之圖示。 如圖5(a)所示，第1變化例之第2半導體晶片100B之第1膜31包含第1層31a及第2層31b。第2層31b設置於基體1與第1層31a之間。第1層31a包含金屬，例如Ni。第2層31b例如包含Ti、Cr及W之任一者。第2層31b例如為提高基體1與第1層31a之密接性之密接層。第1層31a為應力負荷層。若基體1與第1層31a之密接性提高，則第1層31a之“剝離耐性”提高。第1層31a於基體1上穩定。根據第1變化例，可進而良好地獲得可抑制第1半導體晶片100之例如“翹曲”及“破裂”之效果。 第1膜31包含2層之情形時，第1膜31包含例如選自由如下所成之群之至少1者之積層構造： (s)包含Ti、Cr及W之任一者之層/包含Ni之層 (s)包含Ti、Cr及W之任一者之層/包含Cu之層 積層構造(s)中，第2層31b包含Ti、Cr及W之任一者，第1層31a包含Ni。 積層構造(t)中，第2層31b包含Ti、Cr及W之任一者，第1層31a包含Cu。 第1膜31亦可包含3層以上之層。 圖5(a)所示之情形時，第1膜31包含第1層31a、第2層31b及第3層31c。第2層31b設置於基體1與第1層31a之間。第1層31a設置於第2層31b與第3層31c之間。 圖5(c)所示之情形時，第1膜31包含第1層31a、第2層31b、第3層31c及第4層31d。第2層31b設置於基體1與第1層31a之間。第1層31a設置於第2層31b與第4層31d之間。第4層31d設置於第1層31b與第3層31c之間。 第1膜31包含3層以上之層之情形時，第1膜31包含例如選自由如下所成之群之至少1者之積層構造： (u)包含Ti之層/包含Ni之層/包含Cu之層 (v)包含Ti之層/包含W之層/包含Ti之層 (w)包含Ti之層/包含Ni之層/包含Cu之層/包含Ti之層。 積層構造(u)中，第2層31b包含Ti，第1層31a包含Ni，第3層31c包含Cu。 積層構造(v)中，第2層31b包含Ti，第1層31a包含W，第3層31c包含Ti。 積層構造(w)中，第2層31b包含Ti，第1層31a包含Ni，第4層31d包含Cu，第3層31c包含Ti。 例如，積層構造(u)及積層構造(w)中，第1膜31包含例如包含Ni之層與包含Cu之層。包含Ni之層之膜應力與包含Cu之層之膜應力不同。第1膜31亦可包含膜應力不同之複數個層。第1膜31包含膜應力不同之複數層之情形時，例如可獲得關於第1膜31之膜應力之調整的自由度增加之優點。 積層構造(s)～(w)之第1膜31包含金屬層，但第1膜31亦可包含合金之層、金屬化合物(例如金屬氧化物、金屬氮化物、及金屬氧氮化物等)之層、非金屬(例如矽氧化物、矽氮化物及矽氧氮化物等)之層。雖未特別圖示，但第1膜31亦可包含5層以上之層。 此種第1膜31之積層構造亦應用於後述之第1實施形態之變化例、第2實施形態及第2實施形態之變化例中。 圖6係例示第1實施形態之半導體裝置之示意立體圖。另，圖6中，僅圖示基體1及包含第1膜31之膜3。 如圖6所示，於第1半導體晶片100中，於基體1之第2面1b上，第1膜31未被圖案化。第1膜31例如設置於基體1之第2面1b之全面上。亦可將第1膜31於基體1之第2面1b上進行圖案化。第1膜31亦可於基體1之第2面1b上空缺一部分或去除一部分。以下，將於基體1之第2面1b上經圖案化之第1膜31之代表例，作為第2變化例～第4變化例予以例示。 圖7係例示第1實施形態之第2變化例之半導體裝置之示意立體圖。另，圖7中，僅圖示基體1及包含第1膜31之膜3。 如圖7所示，於第2變化例之半導體裝置之第3半導體晶片100C中，第1膜31於基體1之第2面1b上具有孔圖案3H。孔圖案3H例如為自第1膜31之表面到達基體1之第2面1b之孤立之開孔。第2半導體晶片100B之第1膜31係例如於基體1之第2面1b上，於基體1之4個緣1Ea～1Ed上，作為1個環狀圖案設置。 第1膜31於基體1之第2面1b上，亦可具有例如孔圖案3H。第1膜31亦可具有複數個孔圖案3H。 圖8係例示第1實施形態之第3變化例之半導體裝置之示意立體圖。另，圖8中，僅圖示基體1及包含第1膜31之膜3。 如圖8所示，於第3變化例之半導體裝置之第4半導體晶片100D中，第1膜31於基體1之第2面1b上具有縫隙圖案3S。縫隙圖案3S例如為自第1膜31之表面到達基體1之第2面1b之線狀開孔。縫隙圖案3S例如沿Y軸方向自基體1之緣至緣設置。第4半導體晶片100D之第1膜31例如於基體1之第2面1b上，作為2個線狀圖案設置於基體1之緣1Eb上與基體1之緣1Ed上。基體1之緣1Eb與基體1之緣1Ed於四角形狀之基體1中對向。 第1膜31於基體1之第2面1b上，亦可具有例如縫隙圖案3S。縫隙圖案3S不必自基體1之緣至緣設置。例如，縫隙圖案3S亦可自基體1之第2面1b上起設置至基體1之1個緣。第1膜31亦可具有複數個縫隙圖案3S。第1膜31亦可具有縫隙圖案3S與孔圖案3H。 圖9係例示第1實施形態之第4變化例之半導體裝置之示意立體圖。另，圖9中，僅圖示基體1及包含第1膜31之膜3。 如圖9所示，於第4變化例之半導體裝置之第5半導體晶片100E中，第1膜31於基體1之第2面1b上具有十字圖案3C。十字圖案3C例如為自第1膜31之表面到達基體1之第2面1b之十字形開孔。十字圖案3C具有沿Y軸方向自基體1之緣至緣設置之部分，與沿X軸方向自基體1之緣至緣設置之部分。第5半導體晶片100E之第1膜31例如於基體1之第2面1b上，作為4個孤立圖案設置於基體1之4個角1Ca～1Cd上。 第1膜31於基體1之第2面1b上，亦可具有例如十字圖案3C。十字圖案3C並無必要自基體1之緣至緣設置。例如，十字圖案3C亦可作為孤立之十字形開孔，設置於基體1之第2面1b上。第1膜31不限於1個十字圖案3C，亦可具有複數個。第1膜31亦可具有十字圖案3C與孔圖案3H。第1膜31亦可具有十字圖案3C與縫隙圖案3S。第1膜31亦可具有十字圖案3C、孔圖案3H及縫隙圖案3S。 再者，第1膜31於基體1之第2面1b上，亦可具有具備與孔圖案3H、縫隙圖案3S及十字圖案3C不同形狀之“開孔”。 圖10係例示第1實施形態之第5變化例之半導體裝置之示意剖視圖。 如圖10所示，於第5變化例之半導體裝置之第6半導體晶片100F中，膜3包含第1膜31與第2膜32。第2膜32設置於基體1與第1膜31之間。 第6半導體晶片100F之第1膜31例如包含金屬。於第5變化例中，第1膜31例如包含Ni。第1膜31例如為應力負荷層。第2膜32例如包含與第1膜31不同之金屬或非金屬。於第5變化例中，第2膜32例如包含矽氧化物。 於第5變化例中，第2膜32之功能例如包含以下之至少一者： ・抑制離子自第1膜31向基體1之擴散(例如障壁層) ・提高第1膜31與基體之密接性(例如密接層) ・將第1膜31與基體1絕緣(例如絕緣層)。 根據第5變化例，例如可進而獲得如下之至少一個優點： ・可抑制離子自第1膜31向基體1之擴散 ・提高第1膜31與基體1之密接性 ・可將第1膜31與基體1電性絕緣。 若可抑制離子自第1膜31向基體1之擴散，則例如半導體裝置之可靠性提高。 若第1膜31與基體1之密接性提高，則例如可進而良好地獲得可抑制第6半導體晶片100F之例如“翹曲”及“破裂”之效果。 若將第1膜31與基體1電性絕緣，則例如半導體裝置之可靠性提高。 例如於第5變化例中，第2膜32例如包含矽氧化物。該情形時，第2膜32例如作為抑制離子自包含Ni之第1膜31向基體1擴散之障壁層發揮功能。 圖11係例示第1實施形態之第6變化例之半導體裝置之示意剖視圖。如圖11所示，於第6變化例之第7半導體裝置之第7半導體晶片100G中，膜3包含第1膜31與第2膜32。第2膜32設置於基體1與第1膜31之間。第1膜31包含第1層31a及第2層31b。第2層31b設置於第1膜31與第1層31a之間。 第7半導體晶片100G之第1層31a例如包含金屬。於第6變化例中，第1層31a例如包含Ni。第1層31a例如為應力負荷層。第2層31b例如包含與第1層31a不同之金屬或非金屬。於第6變化例中，第2層31b例如包含Ti。第2膜32例如包含與第1層31a及第1層31b不同之金屬或非金屬。於第6變化例中，第2膜32例如包含矽氧化物。 於第6變化例中，第2層31b之功能例如包含以下之至少一者： ・提高第1層31a與第2膜32之密接性(例如密接層) ・抑制離子自第1層31a向第2膜32之擴散(例如障壁層) ・將第1層31a與第2膜32絕緣(例如絕緣層)。 根據第6變化例，例如可進而獲得如下至少一個優點： ・提高第1層31a與第2膜32之密接性 ・可抑制離子自第1層31a向第2膜32之擴散 ・可將第1層31a與第2膜32電性絕緣。 例如，於第6變化例中，第2層31b例如包含Ti、Cr及W之任一者。該情形時，第2層31b例如作為提高包含Ni之第1層31a與第2膜32之密接性之密接層發揮功能。 如第6變化例，第5變化例可與第1變化例組合。於第6變化例中，例示第1膜31包含2層之情形，但第1膜31亦可包含3層以上層。 圖12係例示第1實施形態之第7變化例之半導體裝置之示意剖視圖。如圖12所示，於第7變化例之半導體裝置之第8半導體晶片100H中，膜3包含第1膜31與第3膜33。第1膜31設置於基體1與第3膜33之間。 第8半導體晶片100H之第1膜31例如包含金屬。於第7變化例中，第1膜31例如包含Ni。第1膜31例如為應力負荷層。第3膜31例如包含與第1膜31不同之金屬或非金屬。於第7變化例中，第3膜33例如包含矽氧化物。 圖13係顯示模製材之示意剖視圖。另，於圖13中，省略微小凹凸4之圖示。 半導體裝置例如具有模製材。模製材覆蓋半導體晶片。例如，圖13係顯示藉由模製材23覆蓋第8半導體晶片100H之狀態。模製材23例如包含樹脂。 於第7變化例中，第3膜33之功能例如包含以下之至少一者： ・抑制離子自第1膜31向模製材23之擴散(例如障壁層) ・將第1膜31與模製材23絕緣(例如絕緣層) ・提高第1膜31與模製材23之密接性(例如密接層)。 根據第7變化例，例如可進而獲得如下至少一個優點： ・可抑制離子自第1膜31向模製材23之擴散 ・可將第1膜31與模製材23電性絕緣 ・提高第1膜31與模製材23之密接性。 若可抑制離子自第1膜31向模型材料23之擴散，則例如半導體裝置之可靠性提高。 若可將第1膜31與模製材23電性絕緣，則例如半導體裝置之可靠性提高。 若提高第1膜31與模製材23之密接性，則例如半導體裝置之可靠性提高。 例如於第7變化例中，第3膜33例如包含矽氧化物。該情形時，第3膜33例如作為抑制離子自包含Ni之第1膜31向模製材23擴散之障壁層發揮功能。 另，雖未特別圖示，但第7變化例亦可與第1變化例組合。 圖14係例示第1實施形態之第8變化例之半導體裝置之示意剖視圖。如圖14所示，於第8變化例之半導體裝置之第9半導體晶片100I中，膜3包含第1膜31、第2膜32及第3膜33。第2膜32設置於基體1與第1膜31之間。第1膜31設置於第2膜32與第3膜33之間。 第9半導體晶片100I之第1膜31例如包含金屬。於第8變化例中，第1膜31例如包含Ni。第1膜31例如為應力負荷層。第2膜32例如包含與第1膜31不同之金屬或非金屬。於第8變化例中，第2膜32例如包含矽氧化物。第3膜33例如包含與第1膜31不同之金屬或非金屬。於第8變化例中，第3膜33例如包含矽氧化物。 如第8變化例，第5變化例可與第7變化例組合。根據第8變化例，例如可獲得由第5變化例所得之優點與由第7變化例所得之優點兩者。 另，雖未特別圖示，但第8變化例亦可與第1變化例組合。 於第5變化例～第8變化例中，第2膜32及第3膜33分別例如包含選自由上述非金屬(n)～(q)所成之群之至少一者。非金屬(n)～(q)僅為一例。亦可選擇除上述以外之非金屬。再者，對於第2膜32及第3膜33，亦可選擇絕緣性之金屬化合物，例如氧化鋁等。第2膜32之材料及第3膜33之材料亦可應用於後述之第1實施形態之變化例、第2實施形態、第2實施形態之變化例中。 圖15係顯示膜3之厚度之示意剖視圖。另，於圖15中，省略微小凹凸4之圖示。 第1膜31之功能及目的之一係例如緩和將會使基體1變形之器件層2之力。第2膜32之功能及目的之一係例如抑制離子自第1膜31向基體1之擴散。第3膜33之功能及目的之一係例如抑制離子自第1膜31向模製材23之擴散。 為達成該等功能及目的，如圖15所示，將第1膜31之Z軸方向之厚度tz31設為例如0.5～5.0 μm。藉此，例如可抑制基體1之“翹曲”及“破裂”。將第2膜32之Z軸方向之厚度t32設為例如0.1～0.5 μm左右。藉此，例如可抑制離子自第1膜31向基體1之擴散。將第3膜33之Z軸方向之厚度t33設為例如0.1～0.5 μm。藉此，例如可抑制離子自第1膜31向模製材23之擴散。 於膜3中，第1膜31之Z軸方向之厚度tz31與第2膜32之Z軸方向之厚度tz32的關係之一例如為 tz31＞tz32。 例如，第2膜32之Z軸方向之厚度tz32係第1膜31之Z軸方向之厚度tz31之約1／50～1(＝(0.1／5.0)～(0.5／0.5))。 於膜3中，第1膜31之Z軸方向之厚度tz31與第3膜33之Z軸方向之厚度tz32之一個關係例如為 tz31＞tz33。 例如，第3膜33之Z軸方向之厚度tz33係第1膜31之Z軸方向之厚度tz31之例如約1／50～1(＝(0.1／5.0)～(0.5／0.5))。 藉由將第2膜32之Z軸方向之厚度tz32及第3膜33之Z軸方向之厚度tz33設為可發揮功能之較薄水準，而可使半導體晶片，例如圖15所示之第9半導體晶片100I之Z軸方向之厚度稍微減薄。可減薄第9半導體晶片100I之Z軸方向之厚度，對於例如使第9半導體晶片100I沿Z軸方向重疊之半導體裝置為有效優點。 厚度tz31、厚度tz32及厚度tz33之測定部位如上述，較佳為例如基體1之中心剖面。測定方法如上述，較佳為例如自利用SEM或TEM之剖面觀察像而算出。 圖16係例示第1實施形態之第9變化例之半導體裝置之示意剖視圖。圖16係顯示膜3之上表面3a。另，於圖16中，省略微小凹凸4之圖示。 第1膜31例如包含金屬之情形時，於膜3之上表面3a，離子有自第1膜31向模製材23擴散之可能性。如圖16所示之第10半導體晶片100J，例如可藉由於膜3之上表面3a上設置絕緣膜22，而抑制此種離子之擴散。絕緣膜22例如設置於膜3之上表面3a上、構造體21之上表面21a上、構造體21之側面21c上、器件層2之上表面2a上、及器件層2之側面2c上。絕緣膜22例如包含絕緣性樹脂。絕緣性樹脂例如為聚醯亞胺等。 圖17係例示第1實施形態之第10變化例之半導體裝置之示意剖視圖。另，於圖17中，省略微小凹凸4之圖示。 如圖17所示，於第10變化例之半導體裝置之第11半導體晶片100K中，膜3包含第1膜31、第2膜32及第3膜33。第1膜31例如包含金屬，例如Ni。第2膜32及第3膜33例如包含矽氧化物。於基體1之側面1c，將膜3之X軸方向之厚度tx朝向基體1之第1面1a減薄。例如，第10變化例之膜3之剖面形狀為於基體1之側面1c，例如自基體1之第2面1b朝向基體1之第1面1a變薄之“錐形狀”。亦將第1膜31之X軸方向之厚度tx31、第2膜32之X軸方向之厚度tx32及第3膜33之X軸方向之厚度tx33分別朝向基體1之第1面1a減薄。例如，於基體1之側面1c，藉由第3膜33被覆第1膜31。膜3之X軸方向之厚度tz例如於基體1之第1面1a或第1面1a附近，例如變為“0”。 於第10變化例之第11半導體晶片100K中，於基體1之側面1c上，第3膜33覆蓋第1膜31。根據第10變化例，可抑制離子自第1膜31向模製材23之擴散。 圖18係例示第1實施形態之第11變化例之半導體裝置之示意剖視圖。另，於圖18中，省略微小凹凸4之圖示。 如圖18所示，於第11變化例之半導體裝置之第12半導體晶片100L中，膜3包含第1膜31、第2膜32及第3膜33。再者，第1膜31包含第1層31a、第2層31b及第3層31c。第2層31b設置於第1層31a與第2膜32之間。第1層31a設置於第2層31b與第3層31c之間。第3層31c設置於第1層31a與第3膜33之間。 第11變化例例如係將第1實施形態之第1變化例之第1膜31包含3層以上層之情形與第1實施形態之第8變化例組合者。 根據第11變化例，例如可進而獲得如下至少一個優點： ・可提高第1層31a與第2膜32之密接性 ・可抑制離子自第1層31a向第2膜32之擴散 ・可將第1層31a與第2膜32電性絕緣 ・可提高第1層31a與第3膜33之密接性 ・可抑制離子自第1層31a向第3膜33擴散 ・可將第1層31a與第3膜33電性絕緣。 於第11變化例中，第2膜32例如包含矽氧化物。第2層31b例如包含Ti、Cr及W之任一者。第1層31a例如包含Ni。第3層31c例如包含Ti、Cr及W之任一者。第3膜33例如包含矽氧化物。包含矽氧化物之第2膜32及第3膜33作為障壁層發揮功能。包含Ti之第2層31b及第3層31c作為密接層發揮功能。包含Ni之第1層31a作為應力負荷層發揮功能。 例如，根據具備包含“障壁層/密接層/應力負荷層/密接層/障壁層”之膜3之第12半導體晶片100L，可抑制離子自第1層31a向基體1及模製材23之擴散。再者，可提高第1層31a與第2膜32之密接性，及第1層31a與第3膜33之密接性兩者。第1層31a之“剝離耐性”進而提高。根據第1層31a之剝離耐性進而提高之第12半導體晶片100L，更抑制離子之擴散，半導體裝置之可靠性更提高。並且，第12半導體晶片100K更不易“翹曲”，且更不易“破裂”。 (第2實施形態) 圖19係例示第2實施形態之半導體裝置之示意剖視圖。圖19所示之剖面例如與圖1所示之剖面對應。 如圖19所示，第2實施形態與第1實施形態同樣地，包含基體1、器件層2及包含第1膜31之膜3。第2實施形態進而包含含有第4膜34之膜30。 於第2實施形態中，膜3包含第1區域3ra。基體1於Z軸方向，位於第1區域3ra與器件層2之間。膜3例如設置於基體1之第2面1b上。 膜30包含第4區域30rd、第5區域30re及第6區域30rf。基體1及膜3於Z軸方向，位於第4區域30rd與器件層2之間。基體1於X軸方向，位於第5區域30re與第6區域30rf之間。於第2實施形態中，膜30例如覆蓋膜3上與基體1之側面1c。於第2實施形態中，膜30例如為自膜3上起及至基體1之側面1c上連續設置之1個膜。1個膜例如為一體構造之膜。 於第2實施形態中，亦與第1實施形態同樣地，於基體1之側面1c與器件層2之側面2c之間，設有間隙G。膜30遠離器件層2。膜30設置於基體1之側面1c上，但不設置於例如間隙G之第1面1a上與器件層2上。 於第2實施形態之第13半導體晶片100M中，藉由膜30覆蓋膜3與基體1之側面1c。第13半導體晶片100M之膜3之第1膜31例如包含金屬。於第2實施形態中，第1膜31例如包含Ni。第1膜31例如為應力負荷層。於第2實施形態中，膜30之第4膜34例如包含矽氧化物。 於第2實施形態中，第4膜34之功能例如包含以下之至少一者： ・可抑制雜質或離子自基體1之側面1c向基體1中之侵入 ・抑制因基體1之側面1c之表面粗糙度4所致之基體1之強度降低 ・提高膜3自基體1之剝離耐性 ・抑制離子自膜3向模製材23之擴散。 根據第2實施形態，於基體1之第2面1b上具備包含第1膜31(應力負荷層)之膜3。根據第2實施形態，例如可抑制第13半導體晶片100M之“翹曲”。 再者，根據第2實施形態，具備包含第4膜34之膜30。根據第2實施形態，例如可進而獲得如下之至少1個優點： ・可抑制雜質或離子自基體1之側面1c向基體1中之侵入 ・進而提高基體1之強度 ・提高膜3自基體1之剝離耐性 ・可抑制離子自膜3向模製材23之擴散。 若可抑制雜質或離子自基體1之側面1c向基體1中之侵入，則例如半導體裝置之可靠性提高。 若基體1之強度進而提高，則例如可進而良好地抑制第13半導體晶片100M之“破裂”。尤其第13半導體晶片100M於拾取步驟或安裝步驟等中進而不易破損。 若膜3自基體1之剝離耐性提高，則例如膜3於基體1上穩定。藉由膜3於基體1上穩定，而可進而良好地獲得可抑制第13半導體晶片100M之例如“翹曲”及“破裂”之效果。 若可抑制離子自膜3向模製材之擴散，則例如半導體裝置之可靠性提高。 於第2實施形態中，對於膜3之第1膜31，可使用第1實施形態中說明之材料。第1膜31之材料亦可應用於後述之第2實施形態之變化例中。 於第2實施形態中，對於膜30之第4膜34之膜，例如可選擇與第1實施形態之第2膜32之材料同樣之材料。第4膜34之材料亦可應用於後述之第2實施形態之變化例中。 圖20係例示第2實施形態之第1變化例之半導體裝置之示意剖視圖。另，於圖20中，微小凹凸4係以省略凹凸而圖示。 如圖20所示，於第2實施形態之第1變化例之半導體裝置之第14半導體晶片100N中，膜3包含第1膜31與第2膜32。第2膜32設置於基體1與第1膜31間。 如第2實施形態之第1變化例，第2實施形態可與第1實施形態之第5變化例組合。另，雖未特別圖示，但第2實施形態亦可與第1實施形態之第6變化例組合，及與第1實施形態之第7變化例組合。 圖21係例示第2實施形態之第2變化例之半導體裝置之示意剖視圖。另，於圖21中，微小凹凸4係以省略凹凸而圖示。 如圖21所示，於第2實施形態之第2變化例之半導體裝置之第15半導體晶片100O中，膜3包含第1膜31、第2膜32及第3膜33。第2膜32設置於基體1與第1膜31間。第1膜31設置於第2膜32與第3膜33之間。 如第2實施形態之第1變化例，第2實施形態可與第1實施形態之第8變化例組合。 圖22係例示第2實施形態之第3變化例之半導體裝置之示意剖視圖。另，於圖22中，微小凹凸4係省略凹凸而圖示。 如圖22所示，於第2實施形態之第3變化例之半導體裝置之第16半導體晶片100P中，膜30包含第4膜34與第5膜35。第5膜35與第4膜34同樣地，例如係自包含第1膜之膜3上起遍及基體1之側面1c上連續設置之1個膜。1個膜例如為一體構造之膜。於第2實施形態之第3變化例中，第4膜34設置於第5膜35與包含第1膜31之膜3之間，及第5膜35與基體1之側面1c之間。 於第2實施形態之第3變化例中，第5膜35之功能例如包含 ・緩和將會使基體1變形之器件層2之力。第5膜35與第1膜31一起抑制例如基體1之變形。第5膜35例如為應力負荷層。 第1膜31設置於基體1之第2面1b上。第1膜31抑制基體1自基體1之第2面1b上之變形。第5膜35設置於基體1之第2面1b上與基體1之側面1c上。第5膜35抑制基體1自基體1之第2面b上與基體1之側面1c上兩者之變形。對於第5膜35之材料，例如可選擇與第1實施形態之第1膜31同樣之材料。第5膜35例如亦可設為與第1實施形態之第1膜31同樣之積層構造。 根據第2實施形態之第3變化例，例如可更良好地獲得可抑制第16半導體晶片100P之例如“翹曲”及“破裂”之效果。 再者，第2實施形態之第3變化例包含含有第1膜31之膜3與第5膜35，作為應力負荷層。根據第2實施形態之第3變化例，例如可進而獲得增加關於應力負荷層之膜應力調整之自由度之優點。 圖23係例示第2實施形態之第4變化例之半導體裝置之示意剖視圖。另，於圖23中，微小凹凸4係省略凹凸而圖示。 如圖23所示，於第2實施形態之第4變化例之半導體裝置之第17半導體晶片100Q中，膜30包含第4膜34、第5膜35及第6膜36。第6膜36與第4膜34及第5膜35同樣地，例如係自膜3上起及至基體1之側面1c上連續設置之1個膜。1個膜例如為一體構造之膜。於第2實施形態之第4變化例中，第5膜35設置於第6膜36與第4膜34之間。對於第6膜36，可選擇與第1實施形態之第3膜33之材料同樣之材料。 於第2實施形態之第4變化例中，第6膜36之功能例如包含如下之至少一者： ・抑制離子自第5膜35向模製材23之擴散(例如障壁層) ・將第5膜35與模製材23絕緣(例如絕緣層)。 ・提高第5膜35與模製材23之密接性(例如密接層) 根據第2實施形態之第4變化例，例如可進而獲得如下之至少1個優點： ・可抑制離子自第5膜35向模型材料23之擴散 ・可將第5膜35與模型材料23電性絕緣 ・提高第5膜35與模製材23之密接性 若可抑制離子自第5膜35向模製材23之擴散，則例如半導體裝置之可靠性提高。 若將第5膜35與模製材23電性絕緣，則例如半導體裝置之可靠性提高。 若第5膜35與模製材23之密接性提高，則例如半導體裝置之可靠性提高。 (第3實施形態]) 圖24(a)～圖24(g)係例示第3實施形態之半導體裝置之製造方法之步驟順序示意圖。圖25(a)～圖25(j)係例示第3實施形態之半導體裝置之製造方法之步驟順序示意剖視圖。 如圖24(a)、圖25(a)及圖25(b)所示，沿X軸方向與Y軸方向切割半導體晶圓W。半導體晶圓W包含基體1。半導體晶圓W具有具備複數個器件層2之面。圖25(a)～圖25(j)係顯示第1器件層2l、第2器件層2m及第3器件層2n之3個。將具備第1器件層2l～第3器件層2n之面設為主面Wa。半導體晶圓W包含於Z軸方向之主面Wa及於第1方向遠離主面Wa之背面Wb。於經切割之半導體晶圓W形成切割線5。切割線5為沿X軸方向與Y軸方向形成於半導體晶圓W之格子狀之槽。圖25(b)係顯示切割線5中沿Y軸方向之切割線5。於圖25(b)所示之部分，切割線5設置於第1器件層2l與第2器件層2m之間，以及第2器件層2m與第3器件層2n之間。寬度W5為切割線5之寬度。寬度W2為器件層2間之寬度。圖25(b)係顯示切割線5之X軸方向之寬度，作為寬度W5，顯示第1器件層2l與第2器件層2m之間之X軸方向之寬度，作為寬度W2。切割線5之寬度W5較器件層2之間之寬度W2更窄。於基體1之側面1c與器件層2之側面2c之間，形成間隙G。對於半導體晶圓W之切割，係例如使用切割刀片7。切割並非限定於利用切割刀片7之切割。對於切割亦可使用利用電漿之切割及利用藥液之切割等。 如圖24(b)及圖25(c)所示，於第1器件層21l～第3器件層2n上，設置第1支撐構件61。第1支撐構件61之一例例如為表面保護帶。 如圖24(c)、圖25(d)及圖25(e)所示，使半導體晶圓W例如反轉，將半導體晶圓W之背面Wb朝向研磨機之研削磨石8。接著，例如使用研削磨石8研削半導體晶圓W之背面Wb，使背面Wb後退。使背面Wb後退直至到達切割線5。半導體晶圓W於第1支撐構件61上，分離成複數片半導體晶片100。例如，於圖25(e)所示之部分，將半導體晶圓W於第1支撐構件61上，分離成包含第1器件層2l之半導體晶片100l、包含第2器件層2m之半導體晶片100m、及包含第3器件層2n之半導體晶片100n。切割線5成為於半導體晶片100l與半導體晶片100m間、以及於半導體晶片100m與半導體晶片100n間產生的空間。於Z軸方向，基體1之側面1c與第1器件層2l～第3器件層2n各者之側面2c遠離。基體1之側面1c與第1器件層2l～第3器件層2n各者之側面2c遠離例如間隙G之X軸方向之寬度及間隙G之Y軸方向之寬度。間隙G之X軸方向之寬度及Y軸方向之寬度例如為5 μm以上100 μm以下。第1器件層2l～第3器件層2n之Z軸方向之厚度例如為0.5～20 μm。第1器件層2l～第3器件層2m之Z軸方向之厚度根據設計而有各種變更。第1器件層2l～第3器件層2n例如自基體1側起包含半導體元件、電性配線、絕緣物、及聚醯亞胺。第1器件層2l～第3器件層2n之Z軸方向之厚度0.5～20 μm，為例如半導體元件與電性配線之厚度。 圖26(a)～圖26(c)係例示其他切割方法之示意剖視圖。 如圖26(a)所示，使半導體晶圓W之背面Wb後退，將半導體晶圓W薄化。 如圖26(b)所示，沿X軸方向與Y軸方向，於半導體晶圓W之內部形成格子狀之裂縫5a。格子狀之裂縫5a例如未到達至半導體晶圓W之主面Wa與半導體晶圓W之背面Wb。於半導體晶圓W之內部形成格子狀之裂縫5a時，例如對於半導體晶圓W使用透過性波長之雷射。例如以將焦點聚集於半導體晶圓W之內部之方式，將雷射聚光。 如圖26(c)所示，例如延展第1支撐構件61。與第3實施形態同樣地，將半導體晶圓W於第1支撐構件61上，分離成包含第1器件層2l之半導體晶片100l、包含第2器件層2m之半導體晶片100m、及包含第3器件層2n之半導體晶片100n。形成有格子狀裂縫5a之部分成為切割線5。 切割半導體晶圓W時，亦可使用此種切割方法。 如圖24(d)及圖25(f)所示，於第1支撐構件61上，於半導體晶片100l～100n各者之基體1之第2面2b上及基體1之側面1c上，形成膜3。 膜3例如包含第1實施形態之第1膜31、第2膜32及第3膜33。於圖25(f)～圖25(j)中，省略第1膜31～第3膜33之圖示。第1膜31～第3膜33例如係使用物理氣相沈積而形成。作為物理氣相沈積法之例，可列舉濺鍍法。物理氣相沈積例如根據濺鍍法，可分別以低溫形成第1膜31、第2膜32及第3膜33。例如，可於第1支撐構件61之耐熱溫度以下，分別形成第1膜31、第2膜32及第3膜33。因此，形成第1膜31、第2膜32及第3膜33時，可抑制第1支撐構件61例如因熱之變形等。第1支撐構件61之耐熱溫度例如為100～150°C以下。 若使用物理氣相沈積例如濺鍍法形成膜3，則膜3形成於基體1之第2面1b上、基體1之側面1c上、及露出於切割線5之底之第1支撐構件61上。於間隙G，基體1懸突於第1支撐構件61上。第1器件層2l～第3器件層2n之側面2c存在於由基體1之懸突部分與第1支撐構件61包圍之空間中。空間之X軸方向及Y軸方向之長度例如為5 μm～100 μm。用以成膜膜3之材料易進入空間中。膜3例如未形成於第1器件層2l～第3器件層2n之側面2c上。膜3分離成形成於基體1之側面1c上之部分，及形成於第1支撐構件61上之部分。 膜3除了物理氣相沈積外，亦可以例如化學氣相沈積(CVD法)形成。若於膜3使用例如樹脂，則可以塗佈法形成膜3。 如圖24(e)、圖25(g)及圖25(h)所示，例如使半導體晶圓W反轉。接著，於膜3上設置第2支撐構件62。第2支撐構件62例如為切割帶。切割帶例如亦可為具有晶片黏著薄膜DAF之一體型切割帶。切割帶亦可不為DAF而是具有黏著材之切割帶。 如圖24(f)及圖25(i)所示，自第1器件層21l～第3器件層2n上剝離第1支撐構件61。 如圖24(g)、圖25(j)所示，將第2支撐構件62沿切割線5，切割至沿Z軸方向之中途部分。於第3實施形態中，切割例如第2支撐構件62之DAF部分。半導體晶片100l～100n分別成為附有DAF之半導體晶片100l～100n。對於DAF及第2支撐構件62之切割，使用例如雷射9。對DAF及第2支撐構件62之切割亦可使用切割刀片。DAF亦可例如將第2支撐構件62於冷卻下延展切斷。 其後，例如延展第2支撐構件62。接著，例如使用未圖示之頂起銷，自第2支撐構件62上將半導體晶片100l～100n中之例如1個頂出。其後，自第2支撐構件62上，取出半導體晶片100l～100n中之例如1個。 如此，形成半導體晶片100l～100n。半導體晶片100l～100n於基體1之第2面1b上及基體1之側面1c上具備膜3。 (第4實施形態) 圖27(a)～圖27(f)係例示第4實施形態之半導體裝置之製造方法之步驟順序示意圖。圖28(a)～圖28(j)及圖29(a)～圖29(d)係例示第4實施形態之半導體裝置之製造方法之步驟順序示意剖視圖。 如圖27(a)、圖28(a)及圖28(b)所示，於第1器件層21l～第3器件層2n上，設置第1支撐構件61。第1支撐構架61之一例例如為表面保護帶。 如圖27(b)及圖28(c)所示，例如使半導體晶圓W反轉。接著，例如使用研削磨石8研削背面Wb，使之後退。 如圖27(c)及圖28(d)所示，於第1支撐構件61上，於後退之半導體晶圓W之背面Wb上，形成膜3。 膜3例如包含第2實施形態之第1膜31及第2膜32。於圖28(d)～圖28(j)中，省略第1膜31及第2膜32之圖示。第1膜31及第2膜32例如係使用物理氣相沈積而形成。作為物理氣相沈積法之例，可列舉濺鍍法。 如圖27(d)及圖28(e)所示，例如使半導體晶圓W反轉。接著，於膜3上設置第2支撐構件62。第2支撐構件62之一例例如為切割帶。 如圖27(e)及圖28(f)所示，將第1支撐構件61自半導體晶圓W之主面Wa剝離。 如圖27(f)及圖28(g)所示，於第2支撐構件62上，例如使用切割刀片7，沿X軸方向及Y軸方向切割半導體晶圓W。半導體晶圓W於第2支撐構件62上，分離成複數片半導體晶片100。於圖28(g)所示之部分，將半導體晶圓W於第2支撐構件62上，分離成包含第1器件層2l之半導體晶片100l、包含第2器件層2m之半導體晶片100m、及包含第3器件層2n之半導體晶片100n。於半導體晶片100l與半導體晶片100m之間，以及半導體晶片100m與半導體晶片100n之間，形成切割線5。切割線5之寬度W5較器件層2之間之寬度W2更窄。於基體1之側面1c與器件層2之側面2c之間，形成間隙G。圖28(g)係顯示切割線5之X軸方向之寬度，作為寬度W5，顯示第1器件層2l與第2器件層2m之間之X軸方向之寬度，作為寬度W2。基體1之側面1c自第1器件層2l～第3器件層2n各者之側面2c遠離間隙G之X軸方向之寬度及間隙G之Y軸方向之寬度。 如圖28(h)所示，於第1器件層21l～第3器件層2n上，設置第3支撐構件63。第3支撐構件63之一例例如為切割帶。 如圖28(i)所示，例如使半導體晶圓W反轉。接著，將第2支撐構件62自膜3上剝離。 如圖28(j)所示，於第3支撐構件63上，於半導體晶片100l～100n各者之膜3上與基體1之側面1c上，形成膜30。 膜30例如包含第2實施形態之第4膜34。於圖28(j)及圖29(a)～圖29(d)中，省略第4膜34之符號之圖示。第4膜34例如係使用物理氣相沈積而形成。作為物理氣相沈積法之例，可列舉濺鍍法。根據濺鍍法，可以低溫形成包含第4膜34之膜30。例如，可於第3支撐構件63之耐熱溫度以下，形成第4膜34。 若使用物理氣相沈積例如濺鍍法形成膜30，則膜30形成於膜3上、基體1之側面1c上、及露出於切割線5之底之第3支撐構件63上。於間隙G，基體1懸突於第3支撐構件63上。第1器件層2l～第3器件層2n之側面2c存在於由基體1之懸突部分與第3支撐構件63包圍之空間中。空間之X軸方向及Y軸方向之長度例如為5 μm～100 μm。用以成膜膜30之材料易進入空間中。膜30例如未形成於第1器件層2l～第3器件層2n之側面2c上。膜30分離成形成於基體1之側面1c上之部分，及形成於第3支撐構件63上之部分。 膜30除了物理氣相沈積外，亦可以例如化學氣相沈積(CVD法)形成。若於膜30使用例如樹脂，則可以塗佈法形成膜30。 如圖29(a)及圖29(b)所示，例如使半導體晶圓W反轉。接著，於膜30上設置第4支撐構件64。第4支撐構件64例如為具有黏著材料之帶。第4支撐構件64如圖示，亦可具有例如黏著劑與DAF。 如圖29(c)所示，將第3支撐構件63自第1器件層21l～第3器件層2n上剝離。 如圖29(d)所示，將第4支撐構件64沿切割線5，切割至沿Z軸方向之中途之部分。於第4實施形態中，例如切割第4支撐構件64之DAF部分。半導體晶片100l～100n分別成為附有DAF之半導體晶片100l～100n。對於DAF及第2支撐構件62之切割，係使用例如雷射或切割刀片。DAF例如亦可將第2支撐構件62於冷卻下延展切斷。 其後，例如延展第4支撐構件64。接著，例如使用未圖示之頂起銷，自第4支撐構件64上將半導體晶片100l～100n中之例如1個頂出。其後，自第4支撐構件64上，取出半導體晶片100l～100n中之例如1個。 如此，形成半導體晶片100l～100n。半導體晶片100l～100n於膜3上及基體1之側面1c上，具備膜30。 根據實施形態，可提供一種可抑制翹曲之半導體裝置及其製造方法。 以上，已一面參照具體例，一面對本發明之實施形態進行說明。然而，本發明並非限定於該等具體例。例如，關於半導體裝置所含之基體、器件層及膜等各要素之具體構成，只要本領域技術人員自眾所周知之範圍內進行適當選擇，藉此同樣地實施本發明，而可獲得相同之效果，則均包含於本發明之範圍內。 於技術上可行之範圍內組合各具體例之任意2者以上之要件者，亦只要包含本發明之主旨，即包含於本發明之範圍內。 此外，基於作為本發明之實施形態之上述半導體裝置及其製造方法，本領域技術人員可適當設計變更而實施之所有半導體裝置及其製造方法，只要包含本發明之主旨，則亦屬於本發明之範圍。 此外，應了解於本發明之思想範疇中，若為本領域技術人員而可想到各種變更例及修正例者，則關於該等變更例及修正例亦屬於本發明之範圍。 已說明本發明之實施形態，但實施形態係作為示例而提出者，並不意圖限定發明之範圍。新穎之實施形態係可以其他多種形態實施，於未脫離發明主旨之範圍內，可進行多種省略、置換、變更。該等實施形態或其變化係包含於發明之範圍或主旨，且包含於申請專利範圍所記載之發明及其均等之範圍內。 本發明包含以下之態樣。 [技術方案1] 一種半導體裝置，其具備： 基體，其包含第1半導體元件，具有第1面、第2面、及位於上述第1面與上述第2面之間之側面； 器件層，其包含與上述第1半導體元件電性連接之第2半導體元件，設置於上述基體之第1面上；及 包含第1膜之膜， 上述包含第1膜之膜包含第1區域、第2區域及第3區域， 於第1方向，上述基體位於第1區域與上述器件層之間，在與上述第1方向交叉之第2方向，上述基體位於上述第2區域與上述第3區域之間，且 上述第1膜填埋上述第2面及上述側面之凹凸。 [技術方案2] 一種半導體裝置，其具備： 基體，其包含第1半導體元件，具有第1面、第2面、及位於上述第1面與上述第2面之間之側面； 器件層，其包含與上述第1半導體元件電性連接之第2半導體元件，設置於上述基體之第1面上； 包含第1膜之膜，上述包含第1膜之膜包含第1區域，於第1方向，上述基體位於上述第1區域與上述器件層之間；及 包含第4膜之膜，上述包含第4膜之膜包含第4區域、第5區域及第6區域，於上述第1方向，上述基體及上述包含第1膜之膜位於上述第4區域與上述器件層之間，在與上述第1方向交叉之第2方向，上述基體位於上述第5區域與上述第6區域之間，且 上述第1膜填埋上述第2面之凹凸。 上述第4膜填埋上述側面之凹凸。 [技術方案3] 如技術方案2之半導體裝置，其中上述包含第4膜之膜進而包含第5膜， 上述第4膜設置於上述基體與上述第5膜之間。 [技術方案4] 如技術方案3之半導體裝置，其中上述包含第4膜之膜進而包含第6膜， 上述第5膜設置於上述第4膜與上述第6膜之間。 [技術方案5] 如技術方案1～4中任一項之半導體裝置，其中上述包含第1膜之膜進而包含第2膜， 上述第2膜設置於上述基體與上述第1膜之間。 [技術方案6] 如技術方案1～5中任一項之半導體裝置，其中上述包含第1膜之膜進而包含第3膜， 上述第1膜設置於上述基體與上述第3膜之間。 [技術方案7] 如技術方案1～6中任一項之半導體裝置，其中上述第1膜包含選自由鋁、金、銅、鎳、鈦、鉭、鎢及鈀所成之群之至少一種金屬。 [技術方案8] 如技術方案1～6中任一項之半導體裝置，其中上述第1膜包含選自由矽、矽氮化物、矽氧化物及樹脂所成之群之至少一種非金屬。 [技術方案9] 如技術方案1～6中任一項之半導體裝置，其中上述第1膜包含積層構造。 [技術方案10] 如技術方案9之半導體裝置，其中上述積層構造包含選自由包含Ti之層/包含Ni之層、包含Ti之層/包含Cu之層、包含Ti之層/包含Ni之層/包含Cu之層、包含Ti之層/包含W之層/包含Ti之層、及包含Ti之層/包含Ni之層/包含Cu之層/包含Ti之層所成之群之至少一種積層構造。 [技術方案11] 一種半導體裝置之製造方法，其沿與上述第1方向交叉之第2方向、及與上述第1方向及上述第2方向交叉之第3方向，切割包含具備器件層之第1面及於第1方向遠離上述第1面之第2面之半導體晶圓， 使上述第2面後退，將上述半導體晶圓分離成複數片半導體晶片， 於上述分離成複數片半導體晶片之上述半導體晶圓之上述第2面上，及位於上述第1面與上述第2面之間之側面上，形成包含第1膜之膜。 [技術方案12] 一種半導體裝置之製造方法，其使包含具備器件層之第1面，及於第1方向遠離上述第1面之第2面之半導體晶圓之上述第2面後退， 於上述半導體晶圓上，形成包含第1膜之膜， 沿與上述第1方向交叉之第2方向、及與上述第1方向及上述第2方向交叉之第3方向，切割上述半導體晶圓，將上述半導體晶圓分離成複數片半導體晶片， 於位於上述分離成複數片半導體晶片之上述半導體晶圓之上述第2面上的上述第1膜上，及位於上述第1面與上述第2面之間之側面上，形成包含第4膜之膜。 相關申請之交叉參考 本申請案係基於2017年3月29日提交之日本專利申請第2017-064974號而主張優先權，其全部內容藉由引用而併入於本文中。
1‧‧‧基體1a‧‧‧第1面1b‧‧‧第2面1c‧‧‧側面1Ca～1Cd‧‧‧角1Ea～1Ed‧‧‧緣2‧‧‧器件層2a‧‧‧上表面2c‧‧‧側面2l‧‧‧第1器件層2m‧‧‧第2器件層2n‧‧‧第3器件層3‧‧‧膜3a‧‧‧上表面3H‧‧‧孔圖案3ra‧‧‧第1區域3rb‧‧‧第2區域3rc‧‧‧第3區域4‧‧‧微小凹凸4a‧‧‧劃痕4b‧‧‧微裂4c‧‧‧裂縫5‧‧‧切割線7‧‧‧切割刀片8‧‧‧研削磨石9‧‧‧雷射21‧‧‧構造體23‧‧‧模製材30rd‧‧‧第4區域30re‧‧‧第5區域30rf‧‧‧第6區域31‧‧‧第1膜31a‧‧‧第1層31b‧‧‧第2層31c‧‧‧第3層32‧‧‧第2膜33‧‧‧第3膜34‧‧‧第4膜35‧‧‧第5膜36‧‧‧第6膜61‧‧‧第1支撐構件62‧‧‧第2支撐構件100‧‧‧第1半導體晶片100a‧‧‧背面100B‧‧‧第2半導體晶片100c‧‧‧側面100D‧‧‧第4半導體晶片100E‧‧‧第5半導體晶片100G‧‧‧第7半導體晶片100H‧‧‧第8半導體晶片100I‧‧‧第9半導體晶片100L‧‧‧第12半導體晶片100l‧‧‧半導體晶片100M‧‧‧第13半導體晶片100m‧‧‧半導體晶片100N‧‧‧第14半導體晶片100n‧‧‧半導體晶片100O‧‧‧第15半導體晶片100P‧‧‧第16半導體晶片100Q‧‧‧第17半導體晶片DAF‧‧‧晶片黏著薄膜G‧‧‧間隙Tr1‧‧‧第1半導體元件Tr2‧‧‧第2半導體元件tb‧‧‧厚度tx‧‧‧厚度tx31‧‧‧厚度tx32‧‧‧厚度tx33‧‧‧厚度tz‧‧‧厚度tz31‧‧‧厚度tz32‧‧‧厚度tz33‧‧‧厚度Wa‧‧‧主面Wb‧‧‧背面
圖1係例示第1實施形態之半導體裝置之示意剖視圖。 圖2係沿圖1中之Ⅱ-Ⅱ線之示意剖視圖。 圖3係例示第1實施形態之半導體裝置之示意剖視圖。 圖4(a)～圖4(c)係例示第1實施形態之半導體裝置之示意剖視圖。 圖5(a)～圖5(c)係例示第1實施形態之第1變化例之半導體裝置之示意剖視圖。 圖6係例示第1實施形態之半導體裝置之示意立體圖。 圖7係例示第1實施形態之第2變化例之半導體裝置之示意立體圖。 圖8係例示第1實施形態之第3變化例之半導體裝置之示意立體圖。 圖9係例示第1實施形態之第4變化例之半導體裝置之示意立體圖。 圖10係例示第1實施形態之第5變化例之半導體裝置之示意剖視圖。 圖11係例示第1實施形態之第6變化例之半導體裝置之示意剖視圖。 圖12係例示第1實施形態之第7變化例之半導體裝置之示意剖視圖。 圖13係顯示模製材之示意剖視圖。 圖14係例示第1實施形態之第8變化例之半導體裝置之示意剖視圖。 圖15係顯示膜之厚度之示意剖視圖。 圖16係例示第1實施形態之第9變化例之半導體裝置之示意剖視圖。 圖17係例示第1實施形態之第10變化例之半導體裝置之示意剖視圖。 圖18係例示第1實施形態之第11變化例之半導體裝置之示意剖視圖。 圖19係例示第2實施形態之半導體裝置之示意剖視圖。 圖20係例示第2實施形態之第1變化例之半導體裝置之示意剖視圖。 圖21係例示第2實施形態之第2變化例之半導體裝置之示意剖視圖。 圖22係例示第2實施形態之第3變化例之半導體裝置之示意剖視圖。 圖23係例示第2實施形態之第4變化例之半導體裝置之示意剖視圖。 圖24(a)～圖24(g)係例示第3實施形態之半導體裝置之製造方法之步驟順序示意圖。 圖25(a)～圖25(j)係例示第3實施形態之半導體裝置之製造方法之步驟順序示意剖視圖。 圖26(a)～圖26(c)係例示其他切割方法之示意剖視圖。 圖27(a)～圖27(f)係例示第4實施形態之半導體裝置之製造方法之步驟順序示意圖。 圖28(a)～圖28(j)係例示第4實施形態之半導體裝置之製造方法之步驟順序示意剖視圖。 圖29(a)～圖29(d)係例示第4實施形態之半導體裝置之製造方法之步驟順序示意剖視圖。
1‧‧‧基體
1a‧‧‧第1面
1b‧‧‧第2面
1c‧‧‧側面
2‧‧‧器件層
2a‧‧‧上表面
2c‧‧‧側面
3‧‧‧膜
3a‧‧‧上表面
3ra‧‧‧第1區域
3rb‧‧‧第2區域
3rc‧‧‧第3區域
4b‧‧‧微裂
4c‧‧‧裂縫
21‧‧‧構造體
31‧‧‧第1膜
100‧‧‧第1半導體晶片
100a‧‧‧背面
G‧‧‧間隙
Tr1‧‧‧第1半導體元件
Tr2‧‧‧第2半導體元件
tb‧‧‧厚度

Claims (11)

  1. 一種半導體裝置，其具備：基體，其包含第1半導體元件，具有第1面、第2面、及位於上述第1面與上述第2面之間之側面；器件層，其包含與上述第1半導體元件電性連接之第2半導體元件，設置於上述基體之第1面之上；及包含第1膜之膜，上述包含第1膜之膜包含第1區域、第2區域及第3區域，於第1方向上，上述基體位於第1區域與上述器件層之間，在與上述第1方向交叉之第2方向上，上述基體位於上述第2區域與上述第3區域之間，且上述第1膜填埋上述第2面及上述側面之凹凸，其中上述包含第1膜之膜進而包含第2膜，上述第2膜設置於上述基體與上述第1膜之間。
  2. 一種半導體裝置，其具備：基體，其包含第1半導體元件，具有第1面、第2面、及位於上述第1面與上述第2面之間之側面；器件層，其包含與上述第1半導體元件電性連接之第2半導體元件，設置於上述基體之第1面之上；包含第1膜之膜，上述包含第1膜之膜包含第1區域，於第1方向上，上述基體位於上述第1區域與上述器件層之間；及 包含第4膜之膜，上述包含第4膜之膜包含第4區域、第5區域及第6區域，於上述第1方向上，上述基體及上述包含第1膜之膜位於上述第4區域與上述器件層之間，在與上述第1方向交叉之第2方向上，上述基體位於上述第5區域與上述第6區域之間，且上述第1膜填埋上述第2面之凹凸，上述第4膜填埋上述側面之凹凸。
  3. 如請求項2之半導體裝置，其中上述包含第4膜之膜進而包含第5膜，上述第4膜設置於上述基體與上述第5膜之間。
  4. 如請求項3之半導體裝置，其中上述包含第4膜之膜進而包含第6膜，上述第5膜設置於上述第4膜與上述第6膜之間。
  5. 如請求項1之半導體裝置，其中上述包含第1膜之膜進而包含第3膜，上述第1膜設置於上述基體與上述第3膜之間。
  6. 如請求項1至5中任一項之半導體裝置，其中上述第1膜包含選自由鋁、金、銅、鎳、鈦、鉭、鎢及鈀所組成之群之至少一種金屬。
  7. 如請求項1至5中任一項之半導體裝置，其中上述第1膜包含選自由矽、矽氮化物、矽氧化物及樹脂所組成之群之至少一種非金屬。
  8. 如請求項1至5中任一項之半導體裝置，其中上述第1膜包含積層構 造。
  9. 如請求項8之半導體裝置，其中上述積層構造包含選自由包含Ti之層/包含Ni之層、包含Ti之層/包含Cu之層、包含Ti之層/包含Ni之層/包含Cu之層、包含Ti之層/包含W之層/包含Ti之層、及包含Ti之層/包含Ni之層/包含Cu之層/包含Ti之層所組成之群之至少一種積層構造。
  10. 一種半導體裝置之製造方法，其沿與第1方向交叉之第2方向、及與上述第1方向及上述第2方向交叉之第3方向，切割包含具備器件層之第1面、及於第1方向上與上述第1面離開之第2面之半導體晶圓，使上述第2面後退，將上述半導體晶圓分離成複數片半導體晶片，於上述分離成複數片半導體晶片之上述半導體晶圓之上述第2面之上，及位於上述第1面與上述第2面之間之側面之上，形成包含第1膜之膜，其中上述包含第1膜之膜進而包含第2膜，上述第2膜設置於上述基體與上述第1膜之間。
  11. 一種半導體裝置之製造方法，其使包含具備器件層之第1面及於第1方向上與上述第1面離開之第2面之半導體晶圓之上述第2面後退，於上述半導體晶圓之上，形成包含第1膜之膜，沿與上述第1方向交叉之第2方向及與上述第1方向及上述第2方向交叉之第3方向，切割上述半導體晶圓，將上述半導體晶圓分離成複數片半導體晶片， 於位於上述分離成複數片半導體晶片之上述半導體晶圓之上述第2面之上的上述第1膜之上，及位於上述第1面與上述第2面之間之側面之上，形成包含第4膜之膜。
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