TWI678791B - 半導體裝置 - Google Patents

Abstract

本發明係一種半導體裝置，其中，在於第1外部連接端子與加以連接於VSS之第2外部連接端子之間，具備作為ESD保護元件之未導通電晶體與輸出元件之半導體裝置中，對於自第2外部連接端子至未導通電晶體之源極的第1內部配線，係密封環配線則使用連接配線而加以並聯地連接，而此部分之寄生阻抗係成為較連結未導通電晶體之源極與輸出元件之源極的第2內部配線之寄生阻抗為小。

Description

半導體裝置

本發明係有關為了自經由靜電放電(Electro-Static Discharge以下、作為ESD)而產生，經由靜電脈衝之破壞，保護半導體積體電路(以下，作為IC)，而具有加以形成於外部連接端子與內部電路範圍，或者外部連接端子與輸出元件之間的ESD保護元件之半導體裝置。

自以往，了解到在由IC所代表之半導體裝置中，具備ESD保護元件，而其ESD保護元件係將N型MOS電晶體之閘極電位固定為接地(以下、作為VSS)，在穩定狀態而作為關閉狀態，所謂未導通電晶體。

作為ESD對策，為了防止內部電路元件，或者由驅動器所代表之輸出元件的ESD破壞，盡可能導入許多的靜電脈衝於未導通電晶體，而釋放至VSS者則成為重要。因此，經由ESD的靜電脈衝而產生，欲自ESD保護，可流動於內部電路元件及輸出元件，為了流動電流於VSS，而未導通電晶體之寄生阻抗則從IC之VSS而視， 作為呈加以降低者則成為重要。

但，例如，IC尺寸則變大之情況，有著由自VSS至未導通電晶體為止之距離則變遠者，未導通電晶體之源極的寄生阻抗的影響則表面化，而未導通電晶體則無法發揮充分的能力，而將本來欲導入之靜電脈衝，傳播於內部電路元件，或者傳播靜電脈衝於輸出元件，而成為因ESD引起之IC破壞情況。

作為此不良狀況之改善對策的例，如下述之專利文獻，亦加以提案有：於自外部連接端子至ESD保護元件為止之寄生阻抗，和自ESD保護元件至內部電路元件為止之寄生阻抗，由具備寄生阻抗之大小關係者，盡可能導入許多之靜電脈衝於ESD保護元件者為特徵之裝置構成。

自以往，特別是由電壓檢測器，或者電壓調整器所代表之功率管理IC係著眼於高驅動能力及高附加價值而加以開發。對於高驅動能之方法係例如，由將輸出元件配置於VSS附近者，而可降低輸出元件之寄生阻抗。對於高附加價值之方法係例如，由以以往之CMOS處理而構成內部電路者，可附加獨創之機能。

但在前述之高驅動能力化中，較未導通電晶體，加以降低輸出元件的寄生阻抗之結果，擔憂由未導通電晶體而無法充分地導入靜電脈衝而傳播至輸出元件，而至IC破壞者。

另外，對於後述之高附加價值，係IC尺寸變大之故，由外部連接端子則自IC之VSS變遠者，未導通電晶 體的源極之寄生阻抗則表面化的結果，擔憂無法由未導通電晶體而充分地導入靜電脈衝，而傳播至內部電路元件，而至IC破壞者。

[先前技術文獻] [專利文獻]

[專利文獻1]日本特開2009-49331號公報

因此，在本發明中，其課題為提供：具有使源極之寄生阻抗降低之未導通電晶體的半導體裝置者。

本發明係為了解決上述課題，而採取以下的手段。即，在具備未導通電晶體，由IC所代表之半導體裝置中，作為為了降低未導通電晶體之源極的寄生阻抗，而加以連接於未導通電晶體之源極的電位為VSS之內部配線，係與加以配置於IC外周之密封環配線加以並聯連接者為特徵之半導體裝置。

如根據本發明，在具備未導通電晶體之半導體裝置中，由降低未導通電晶體之源極的寄生阻抗者，抑制迅速地使未導通電晶體動作，而對於輸出元件，或者內部電路 元件，加以傳播經由ESD而產生之靜電脈衝，而可改善對於半導體裝置之ESD之耐性者。

1‧‧‧第1外部連接端子1

2‧‧‧第2外部連接端子2

3‧‧‧未導通電晶體之源極寄生阻抗

4‧‧‧輸出元件之源極寄生阻抗

5‧‧‧未導通電晶體

6‧‧‧輸出元件

7‧‧‧密封環配線

8‧‧‧內部配線

9‧‧‧連接配線

10‧‧‧貫穿孔

20‧‧‧半導體裝置

圖1係顯示有關本發明之實施例的半導體裝置之外部連接端子與ESD保護元件，及輸出元件的模式性電路圖。

圖2係說明本發明之特徵的模式性布局圖。

圖3係可實施本發明之半導體裝置的例。

對於為了實施本發明之形態，使用圖面加以說明。

圖1係顯示有關本發明之實施例的半導體裝置之外部連接端子與ESD保護元件，及輸出元件的模式性電路圖。第1外部連接端子1係例如，為了輸出之端子。第2外部連接端子2係低側的電源電壓，加以連接於通常接地電位VSS。加以連接於第1外部連接端子1與第2外部連接端子2間的元件係一個係ESD保護元件之未導通電晶體5。更且，與未導通電晶體5並聯地加以連接輸出元件6。即，輸出元件6之輸出則加以連接於第1外部連接端子1。

未導通電晶體5之源極的寄生阻抗係寄生性地含於自未導通電晶體5之源極至第2外部連接端子2之第1內部配線的阻抗，以圖中的符號3而表示(以下，作為未導通 電晶體之源極寄生阻抗3)，輸出元件6之源極的寄生阻抗係寄生性地含於自輸出元件6之源極至未導通電晶體5之源極之第2內部配線的阻抗，以圖中的符號4而表示。在以下中，作為輸出元件之源極寄生阻抗4。

本發明係較輸出元件之源極寄生阻抗4，降低未導通電晶體之源極寄生阻抗3者為特徵，而使用圖2而加以說明為了更加說明此之實施例。

圖2係顯示IC布局之一部分，顯示配線的形狀。加以描繪設置於IC外周之密封環配線7與內部配線8。將內部配線8，從第2外部連接端子2設置至未導通電晶體5，更且，以密封環配線7與連接配線9而電性連接內部配線8，再由將內部配線8與密封環配線7作為並聯者，成為可降低未導通電晶體之源極寄生阻抗3者。

此情況之密封環配線7係與加以連接於較第1外部連接端子為低電位之第2外部連接端子加以連接，而電位係例如，接地電位VSS。

另外，密封環配線7之配線的方式係一般而言，係加以設置於上述IC外周。如上述，與第2外部連接端子加以連接，而例如，作為接地電位VSS。可未在途中間斷而環繞配置IC外周所有者。例外，亦可有著1處間斷而未連續之部分，但略微繞而配置者。此係因密封環配線7全體係成為同電位者為佳之故。

圖3係可實施本發明之半導體裝置的例。如圖3所示，一般而言，密封環配線7，第2外部連接端子2，及 未導通電晶體5係因多為沿著晶片形狀之IC的半導體裝置20之外周而加以配置之故，將連結第2外部連接端子2與未導通電晶體5之內部配線8，與密封環配線7呈成為並聯地連接者係並不困難。

另一方面，自輸出元件6之源極至未導通電晶體5之源極之配線係僅作為一層之配線，更且由細化寬度者，而可相對性地增大寄生阻抗。更且，輸出元件6係沿著自第2外部連接端子2延伸之內部配線8，由呈較未導通電晶體5遍遠地加以配置者，相對性地增大寄生阻抗者則變為容易。

更且，對於使用多層配線之情況，在圖2之內部配線8係作為最下層配線與最上層配線之層積構造亦可。此情況，更且於最下層配線與最上層配線之間，含有複數之中間層之配線亦可，如藉由貫穿孔10(亦稱為貫孔)而電性連接即可。在層積構造中，最上層配線的寬度係亦可與最下層配線同寬度，或不同。由如此作為，成為可較輸出元件之源極寄生阻抗4，降低未導通電晶體之源極寄生阻抗3者。

更且，前述複數之配線所成之層積構造係具有為了電性連接複數之配線的貫穿孔10，而貫穿孔10係可由連續加以配置，或斷續散開地配置。

另外，內部配線8係以連接配線9而與密封環配線7加以電性連接，而連接配線9係亦可由最下層配線或最上層配線，或者其他中間層之配線而連接。更且，連接配線 9係在密封環配線7與內部配線8之連接中，亦可如圖2，斷續性地並聯加以複數配置者，或連續配置一個為面狀者。

然而，作為較未導通電晶體5而位於IC內部之元件而舉例說明過輸出元件6，但輸出元件6即使為一般的內部電路，了解到同樣地亦可實施本發明者。

Claims (9)

1. 一種半導體裝置，其特徵為由第1外部連接端子，和加以連接於較前述第1外部連接端子為低之電位之第2外部連接端子，和並聯地加以配置於前述第1外部連接端子與前述第2外部連接端子之間的ESD保護元件之未導通電晶體及輸出元件，和與前述第2外部連接端子加以連接之密封環配線所成，連結前述第2外部連接端子與前述未導通電晶體之源極之第1內部配線與前述密封環配線，係由經由連接配線加以並聯連接，前述未導通電晶體之源極與前述第2外部端子間之寄生阻抗係較連結前述未導通電晶體之源極與前述輸出元件之源極之第2內部配線之寄生阻抗的輸出元件之源極寄生阻抗為小者。
2. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1內部配線係為包含最下層配線與最上層配線之層積構造者。
3. 如申請專利範圍第2項記載之半導體裝置，其中，前述第1內部配線係為包含中間的配線層於最下層配線與最上層配線之間的層積構造者。
4. 如申請專利範圍第2項或第3項記載之半導體裝置，其中，含於前述層積構造之配線係藉由貫通孔而加以電性連接者。
5. 如申請專利範圍第2項記載之半導體裝置，其中，前述連接配線係由前述最下層配線，或者前述最上層配線所成者。
6. 如申請專利範圍第3項記載之半導體裝置，其中，前述連接配線係由前述最下層配線，前述最上層配線，或者前述中間的配線層所成者。
7. 如申請專利範圍第6項記載之半導體裝置，其中，連接前述密封環配線與前述內部配線之前述連接配線係間斷並聯地加以複數配置，或連接配置一個為面狀者。
8. 如申請專利範圍第1項記載之半導體裝置，其中，前述密封環配線係加以設置於IC外周，連續性地環繞者。
9. 如申請專利範圍第1項記載之半導體裝置，其中，前述密封環配線係加以設置於IC外周，除間斷而未連續之1處而環繞者。