JP2014033064A

JP2014033064A - 半導体装置

Info

Publication number: JP2014033064A
Application number: JP2012172545A
Authority: JP
Inventors: Yoshinori Okada; 義紀岡田; Keiryo Araki; 啓量荒木; Yutaka Suzuki; 裕鈴木; Toshihiro Ueda; 敏博上田; Yuji Okazaki; 雄司岡崎; Mizuo Oikawa; 瑞生及川; Kazuhiko Kozono; 一彦小園; Hiroto Ohashi; 裕人大橋; Norikazu Matsuoka; 則和松岡
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-08-03
Filing date: 2012-08-03
Publication date: 2014-02-20

Abstract

【課題】チップ面積が小さな半導体装置を提供する。
【解決手段】この半導体チップ１では、半導体基板２の外周に沿うように環状のシールリングＳＲ１を形成し、シールリングＳＲ１の内側に沿うように環状のシールリングＳＲ２を形成する。また、シールリングＳＲ１，ＳＲ２をそれぞれ内部回路３用の電源線ＶＬ１およびグランド線ＧＬ１として使用する。したがって、シールリングＳＲと別に電源線ＶＬ１およびグランド線ＧＬ１を設けていた従来に比べ、チップ面積を縮小化できる。
【選択図】図２

Description

本発明は半導体装置に関し、たとえば半導体基板の表面に形成された半導体装置に好適に利用できるものである。

特許文献１には、半導体基板の外周に沿って環状に形成された電源線と、電源線の内側に沿って環状に配列された複数のパッドと、複数のパッドの内側に設けられた内部回路とを備えた半導体チップが開示されている。

また、特許文献２，３には、半導体基板の外周に沿って環状に配列された複数のパッドと、複数のパッドの内側に沿って環状に形成された電源線と、電源線の内側に設けられた内部回路とを備えた半導体チップが開示されている。

また、特許文献４には、半導体基板の外周に沿って環状に形成された電源線と、電源線の上に環状に配列された複数のパッドと、複数のパッドの内側に設けられた内部回路とを備えた半導体チップが開示されている。

特開２００６−２２２３５１号公報特開昭６０−７０７４２号公報特開２００６−１２８４２２号公報特開２００８−１７２１２１号公報

しかし、従来の半導体チップでは、環状の電源線のレイアウト面積が大きいので、チップ面積が大きくなるという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、本願の半導体装置では、電源線がシールリングを兼ねている。このシールリングは、半導体基板の周囲のダイシング領域を切削して半導体ウェハから半導体基板を切り離すときに、ダイシング領域に生じた欠けが半導体基板の内部に及ぶのを防止するものである。

一実施の形態によれば、電源線がシールリングを兼ねるので、チップ面積を小さくすることができる。

本願の実施の形態１による半導体チップの構成を示すブロック図である。図１に示した半導体チップのうちの電源供給に関連する部分の構成を示す図である。本願の実施の形態２による半導体チップのうちの電源供給に関連する部分の構成を示す図である。本願の実施の形態３による半導体チップののうちの電源供給に関連する部分の構成を示す図である。本願の比較例を示す図である。

[実施の形態１]
本願の実施の形態１による半導体チップ１は、図１に示すように、四角形の半導体基板２を備える。半導体基板２の中央部の四角形の領域には、内部回路３が設けられている。四角形の内部回路３の四辺に沿って、それぞれ４つの信号入出力回路（Ｉ／Ｏ）４が設けられている。

内部回路３は、外部電源電圧ＶＤＤ１および外部グランド電圧ＶＳＳ１によって駆動され、外部から信号入出力回路４を介して与えられた信号に従って所定の動作を行なう。信号入出力回路４は、外部電源電圧ＶＤＤ２および外部グランド電圧ＶＳＳ２によって駆動され、外部信号を内部回路３に伝達するとともに、内部回路３の出力信号を外部に伝達する。

図２は、半導体チップ１のうちの外部電源電圧ＶＤＤ１，ＶＤＤ２および外部グランド電圧ＶＳＳ１，ＶＳＳ２の供給に関連する部分を示す図である。図２において、四角形の半導体基板２の外周に沿って四角形で環状のシールリングＳＲ１が形成され、シールリングＳＲ１の内側に沿って四角形で環状のシールリングＳＲ２が形成されている。

半導体チップ１の製造工程においては、半導体ウェハに複数の半導体チップ１が形成され、隣接する２つの半導体チップ１間には帯状のダイシング領域が設けられる。次に、円形回転刃（ダイシングブレード）によってダイシング領域が切削され、半導体チップ１同士が切り離される。シールリングＳＲ１，ＳＲ２は、ダイシング領域を切削するときに、ダイシング領域で発生する半導体ウェハの欠けが半導体チップ１の内部に伝搬するのを防止するために設けられている。

本実施の形態１では、シールリングＳＲ１を内部回路３用の電源線ＶＬ１として使用するとともに、シールリングＳＲ２を内部回路３用のグランド線ＧＬ１として使用する。換言すると、シールリングＳＲ１が電源線ＶＬ１を兼ね、シールリングＳＲ２がグランド線ＧＬ１を兼ねている。したがって、シールリングＳＲとは別に電源線ＶＬ１およびグランド線ＧＬ１を設ける後述の比較例に比べ、レイアウト面積を小さくすることができ、チップ面積を小さくすることができる。

図２では、四角形のグランド線ＧＬ１の各辺の内側の中央部に沿って、帯状の信号入出力回路４が設けられる。４つの信号入出力回路４に囲まれた四角形の領域に内部回路３が設けられる。内部回路３用のグランド線ＧＬ１の内側に、信号入出力回路４用の四角形で環状の電源線ＶＬ２が配置されている。グランド線ＧＬ１と電源線ＶＬ２の間には所定の間隔が設けられている。また、電源線ＶＬ２の内側には、信号入出力回路４用の四角形で環状のグランド線ＧＬ２が配置されている。

また、四角形のグランド線ＧＬ２の内側には、内部回路３用のメッシュ状の電源線ＶＬ３と、内部回路３用のメッシュ状のグランド線ＧＬ３とが設けられている。メッシュ状の電源線ＶＬ３は、図２中の横方向に延びる複数（図２では７本）の副電源線５と、図２中の縦方向に延びる複数（図２では７本）の副電源線６とを含む。副電源線５と６は、交差部において互いに接続されている。

同様に、メッシュ状のグランド線ＧＬ３は、図２中の横方向に延びる複数（図２では７本）の副グランド線７と、図２中の縦方向に延びる複数（図２では７本）の副グランド線８とを含む。副グランド線７と８は、交差部において互いに接続されている。

複数の副電源線５と複数の副グランド線７は、等間隔で交互に配置されている。複数の副電源線６と複数の副グランド線８は、等間隔で交互に配置されている。副電源線５，６と副グランド線７，８とは、互いに絶縁されている。

また、各信号入出力回路４の上においてグランド線ＧＬ１および電源線ＶＬ２に沿って、複数（図１では１４個）のパッドが配列されている。隣接する２つのパッドの中心の間隔は、隣接する副電源線５および副グランド線７の間隔、すなわち隣接する副電源線６および副グランド線８の間隔と同じである。

４つのパッド群のうちの上下の２つのパッド群では左から右に向かって各パッドに番号を付け、左右の２つのパッド群では上から下に向かって番号を付ける。各パッド群において、１、７、および１３番目のパッドが内部回路３用の電源パッドＶＰ１として使用され、２、８、および１４番目のパッドが内部回路３用のグランドパッドＧＰ１として使用される。

また、上側および右側のパッド群において、３および１１番目のパッドが信号入出力回路４用のグランドパッドＧＰ２として使用され、４および１２番目のパッドが信号入出力回路４用の電源パッドＶＰ２として使用される。また、下側および左側のパッド群において、３および１１番目のパッドが信号入出力回路４用の電源パッドＶＰ２として使用され、４および１２番目のパッドが信号入出力回路４用のグランドパッドＧＰ２として使用される。また、各パッド群において、５、６、９、および１０番目のパッドが信号入出力回路４用の信号パッドＳＰとして使用される。

各電源パッドＶＰ１は、外部から内部回路３用の電源電圧ＶＤＤ１を受ける。また、各電源パッドＶＰ１は、電源線ＶＬ１に接続されるとともに、対応の副電源線５または６の一方端または他方端に接続されている。外部電源電圧ＶＤＤ１は、複数の電源パッドＶＰ１およびメッシュ状の電源線ＶＬ３を介して内部回路３に供給される。環状の電源線ＶＬ１は、半導体チップ１内における外部電源電圧ＶＤＤ１の変動を抑制したり、ノイズを軽減するために設けられている。

また、各グランドパッドＧＰ１は、外部から内部回路３用のグランド電圧ＶＳＳ１を受ける。また、各グランドパッドＧＰ１は、グランド線ＧＬ１に接続されるとともに、対応の副グランド線７または８の一方端または他方端に接続されている。外部グランド電圧ＶＳＳ１は、複数のグランドパッドＧＰ１およびメッシュ状のグランド線ＧＬ３を介して内部回路３に供給される。環状のグランド線ＧＬ１は、半導体チップ１内における外部グランド電圧ＶＳＳ１の変動を抑制したり、ノイズを軽減するために設けられている。

また、各電源パッドＶＰ２は、外部から信号入出力回路４用の電源電圧ＶＤＤ２を受けるとともに、近傍の電源線ＶＬ２に接続される。外部電源電圧ＶＤＤ２は、複数の電源パッドＶＰ２および電源線ＶＬ２を介して各信号入出力回路４に供給される。また、各グランドパッドＧＰ２は、外部から信号入出力回路４用のグランド電圧ＶＳＳ２を受けるとともに、近傍のグランド線ＧＬ２に接続される。外部グランド電圧ＶＳＳ２は、複数のグランドパッドＧＰ２およびグランド線ＧＬ２を介して信号入出力回路４に供給される。

また、各信号パッドＳＰは、下方の信号入出力回路４に接続される。外部信号は、信号パッドＳＰおよび信号入出力回路４を介して内部回路３に与えられる。また、内部回路３の出力信号は、信号入出力回路４および信号パッドＳＰを介して外部に出力される。

本実施の形態１では、シールリングＳＲ１を内部回路３用の電源線ＶＬ１として使用するとともに、シールリングＳＲ２を内部回路３用のグランド線ＧＬ１として使用するので、チップ面積の低減化を図ることができる。

[実施の形態２]
図３は、本願の実施の形態２による半導体チップ１０のうちの電源供給に関連する部分を示す図であって、図２と対比される図である。図３を参照して、この半導体チップ１０が半導体チップ１と異なる主な点は、信号入出力回路４用の各電源パッドＶＰ２が電源線ＶＬ２上に配置され、各グランドパッドＧＰ２がグランド線ＧＬ２上に配置されている点である。

これに伴い、信号入出力回路４内においては、電源パッドＶＰ２用のセルとグランドパッドＧＰ２用のセルが除去される。また、電源パッドＶＰ２およびグランドパッドＧＰ２で使用されるＥＳＤ（Electro-Static Discharge：静電気放電)保護回路１１が、半導体基板２の四隅の各々に配置される。各ＥＳＤ保護回路１１は、静電気放電によって電源パッドＶＰ２（またはグランドパッドＧＰ２）に流入したサージ電流をグランド線ＧＬ２（または電源線ＶＬ２）に流して信号入出力回路４を保護する。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。

この実施の形態２では、実施の形態１と同じ効果が得られる他、電源パッドＶＰ２用のセルとグランドパッドＧＰ２用のセルの分だけ信号入出力回路４の面積を小さくすることができる。また、電源パッドＶＰ２およびグランドパッドＧＰ２を半導体チップ１０の内側に移動するので、半導体チップ１０の外周のパッドの数を減らすことができる。したがって、チップ面積を小さくすることができる。

[実施の形態３]
図４は、本願の実施の形態３による半導体チップ２０のうちの電源供給に関連する部分を示す図であって、図２と対比される図である。図４を参照して、この半導体チップ２０が半導体チップ１と異なる主な点は、内部回路３用の各電源パッドＶＰ１が電源線ＶＬ３上に配置され、各グランドパッドＧＰ１がグランド線ＧＬ３上に配置されている点である。図４では、各電源パッドＶＰ１は副電源線５，６の交差部の上に配置され、各グランドパッドＧＰ１は副グランド線７，８の交差部の上に配置されている。

また、メッシュ状の電源線ＶＬ３において、図４中の下端に１本の副電源線５が追加されるとともに右端に１本の副電源線６が追加されている。追加された副電源線５，６の各々の両端は環状の電源線ＶＬ１に接続されている。追加された下端の副電源線５と１、３、６、および８番目の副電源線６との交差部の各々の上に電源パッドＶＰ１が配置されている。また、追加された右端の副電源線６と１、３、６、および８番目の副電源線５との交差部の各々の上に電源パッドＶＰ１が配置されている。

また、メッシュ状のグランド線ＧＬ３において、図４中の上端に１本の副グランド線７が追加されるとともに左端に１本の副グランド線８が追加されている。追加された上端の副グランド線７と１、３、６、および８番目の副グランド線８との交差部の各々の上にグランドパッドＧＰ１が配置されている。また、追加された左端の副グランド線８と１、３、６、および８番目の副グランド線７との交差部の各々の上にグランドパッドＧＰ１が配置されている。

これに伴い、信号入出力回路４内においては、電源パッドＶＰ１用のセルとグランドパッドＧＰ１用のセルが除去される。また、電源パッドＶＰ１およびグランドパッドＧＰ１で使用されるＥＳＤ保護回路２１が、半導体基板２の四隅の各々に配置される。各ＥＳＤ保護回路２１は、静電気放電によって電源パッドＶＰ１またはグランドパッドＧＰ１)に流入したサージ電流をグランド線ＧＬ１，ＧＬ３（または電源線ＶＬ１，ＶＬ３）に流して内部回路３を保護する。

内部回路３は、複数のハードマクロモジュール２２を含む。各ハードマクロモジュール２２の近傍に、１または２以上の電源パッドＶＰ１と１または２以上のグランドパッドＧＰ１が配置される。各電源パッドＶＰ１は、副電源線５，６の交差部の上に配置される。各グランドパッドＧＰ１は、副グランド線７，８の交差部の上に配置される。複数のパッドＶＰ１，ＧＰ１のうちの選択されたパッドの下には、簡単な構成のＥＳＤ保護素子２３が配置される。各ＥＳＤ保護素子２３は、静電気放電によって電源パッドＶＰ１（またはグランドパッドＧＰ１)に流入したサージ電流をグランド線ＧＬ１，ＧＬ３（または電源線ＶＬ１，ＶＬ３)に流して内部回路３を保護する。他の構成および動作は、実施の形態１と同じであるので、その説明は繰り返さない。

この実施の形態３では、実施の形態１と同じ効果が得られる他、電源パッドＶＰ１用のセルとグランドパッドＧＰ１用のセルの分だけ信号入出力回路４の面積を小さくすることができる。また、電源パッドＶＰ１およびグランドパッドＧＰ１を半導体チップ２０の内側に移動するので、半導体チップ２０の外周のパッドの数を減らすことができる。したがって、チップ面積を小さくすることができる。

[比較例]
図５は、本願の比較例となる半導体チップ３０のうちの電源供給に関連する部分を示す図であって、図２と対比される図である。図５において、この半導体チップ３０では、四角形の半導体基板２の外周に沿って四角形の環状のシールリングＳＲが形成されている。シールリングＳＲは、半導体チップ３０の製造工程において、半導体チップ３０の周囲のダイシング領域を切削するときに、ダイシング領域で発生する半導体ウェハの欠けが半導体チップ３０の内部に伝搬するのを防止するために設けられている。

四角形のシールリングＳＲの各辺の内側の中央部に沿って、帯状の信号入出力回路４が設けられる。４つの信号入出力回路４に囲まれた四角形の領域に内部回路３が設けられる。

四角形のシールリングＳＲの内側に、信号入出力回路４用の四角形で環状の電源線ＶＬ２が配置されている。シールリングＳＲと電源線ＶＬ２の間には所定の間隔が設けられている。また、電源線ＶＬ２の内側には、信号入出力回路４用の四角形で環状のグランド線ＧＬ２が配置されている。また、グランド線ＧＬ２の内側に、内部回路３用の四角形で環状の電源線ＶＬ１が配置されている。また、電源線ＶＬ１の内側には、内部回路３用の四角形で環状のグランド線ＧＬ１が配置されている。

また、四角形のグランド線ＧＬ１の内側には、内部回路３用のメッシュ状の電源線ＶＬ３と、内部回路３用のメッシュ状のグランド線ＧＬ３とが設けられている。メッシュ状の電源線ＶＬ３は、図５中の横方向に延びる複数（図５では８本）の副電源線５と、図５中の縦方向に延びる複数（図５では８本）の副電源線６とを含む。副電源線５と６は、交差部において互いに接続されている。

同様に、メッシュ状のグランド線ＧＬ３は、図５中の横方向に延びる複数（図５では７本）の副グランド線７と、図５中の縦方向に延びる複数（図５では７本）の副グランド線８とを含む。副グランド線７と８は、交差部において互いに接続されている。

また、各信号入出力回路４の上においてシールリングＳＲおよび電源線ＶＬ２に沿って、複数（図５では１５個）のパッドが配列されている。隣接する２つのパッドの中心の間隔は、隣接する副電源線５および副グランド線７の間隔、すなわち隣接する副電源線６および副グランド線８の間隔と同じである。

４つのパッド群の各々において、時計針の回転方向に向かって各パッドに番号を付ける。１、７、９、および１５番目のパッドが内部回路３用の電源パッドＶＰ１として使用され、２、８、および１４番目のパッドが内部回路３用のグランドパッドＧＰ１として使用される。また、３および１２番目のパッドが信号入出力回路４用のグランドパッドＧＰ２として使用され、４および１３番目のパッドが信号入出力回路４用の電源パッドＶＰ２として使用される。また、５、６、１０、および１１番目のパッドが信号入出力回路４用の信号パッドＳＰとして使用される。

本比較例では、シールリングＳＲと内部回路３用の電源線ＶＬ１およびグランド線ＧＬ１とを別々に設けるので、実施の形態１〜３よりもチップ面積が大きくなる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１，１０，２０，３０半導体チップ、２半導体基板、３内部回路、４信号入出力回路、５，６副電源線、７，８副グランド線、ＳＲシールリング、ＶＬ電源線、ＧＬグランド線、ＶＰ電源パッド、ＧＰグランドパッド、１１，２１ＥＳＤ保護回路、２２ハードマクロモジュール、２３ＥＳＤ素子。

Claims

半導体基板の表面に形成された半導体装置であって、
前記半導体基板の外周に沿うように設けられた環状の第１の電源線と、
前記第１の電源線の内側に設けられて前記第１の電源線に接続され、各々が外部から第１の電源電圧を受ける複数の第１の電源パッドと、
外部から前記複数の第１の電源パッドを介して与えられる前記第１の電源電圧によって駆動される内部回路とを備え、
前記第１の電源線は、前記半導体基板の周囲のダイシング領域を切削して半導体ウェハから前記半導体基板を切り離すときに、前記ダイシング領域に生じた欠けが前記半導体基板の内部に及ぶのを防止するシールリングを兼ねている、半導体装置。
前記複数の第１の電源パッドは、前記第１の電源線の内側に沿うように環状に配列されており、
前記半導体装置は、
さらに、前記複数の第１の電源パッドとともに前記第１の電源線の内側に沿うように環状に配列され、各々が外部から第２の電源電圧を受ける複数の第２の電源パッドと、
前記複数の第１の電源パッドおよび前記複数の第２の電源パッドの内側に沿うように設けられ、前記複数の第２の電源パッドの各々に接続された環状の第２の電源線と、
外部から前記複数の第２の電源パッドおよび前記第２の電源線を介して与えられる前記第２の電源電圧によって駆動され、外部と前記内部回路との間で信号の授受を行なう信号入出力回路とを備える、請求項１に記載の半導体装置。
前記複数の第１の電源パッドは、前記第１の電源線の内側に沿うように環状に配列されており、
前記半導体装置は、
さらに、前記複数の第１の電源パッドの内側に沿うように設けられた環状の第２の電源線と、
前記第２の電源線の上に分散配置され、各々が、前記第２の電源線に接続されるとともに外部から第２の電源電圧を受ける複数の第２の電源パッドと、
外部から前記複数の第２の電源パッドおよび前記第２の電源線を介して与えられる前記第２の電源電圧によって駆動され、外部と前記内部回路との間で信号の授受を行なう信号入出力回路とを備える、請求項１に記載の半導体装置。
さらに、前記半導体基板の表面の四隅のうちの少なくとも１つの隅に設けられて前記第２の電源線に接続され、前記複数の第２の電源パッドのうちの少なくとも１つの第２の電源パッドに流入したサージ電流から前記信号入出力回路を保護する保護回路を備える、請求項３に記載の半導体装置。
前記複数の第１の電源パッドは、前記第１の電源線の内側に沿うように環状に配列されており、
前記半導体装置は、さらに、前記複数の第１の電源パッドの内側に設けられ、前記複数の第１の電源パッドに接続されたメッシュ状の第２の電源線を備え、
前記内部回路は、外部から前記複数の第１の電源パッドおよび前記第２の電源線を介して与えられる前記第１の電源電圧によって駆動される、請求項１に記載の半導体装置。
さらに、前記第１の電源線の内側に設けられ、前記第１の電源線に接続されたメッシュ状の第２の電源線を備え、
前記複数の第１の電源パッドは前記第２の電源線の上に分散配置され、各第１の電源パッドは前記第２の電源線に接続されており、
前記内部回路は、外部から前記複数の第１の電源パッドおよび前記第２の電源線を介して与えられる前記第１の電源電圧によって駆動される、請求項１に記載の半導体装置。
さらに、前記複数の第１の電源パッドのうちのいずれかの第１の電源パッドに接続され、その第１の電源パッドに流入したサージ電流から前記内部回路を保護する保護回路を備える、請求項６に記載の半導体装置。