TWI512933B - 靜電放電防護元件 - Google Patents

Description

靜電放電防護元件

本發明是有關於一種靜電放電防護技術，且特別是有關於一種具有較佳靜電放電耐受度之靜電放電防護元件。

隨著積體電路中之元件尺寸不斷下降，電路元件對於靜電放電(Electrostatic Discharge,ESD)造成的傷害亦更加敏感。因此，在各種積體電路的設計中，考量與ESD相關的可靠度問題是不可或缺的一環。在一般的工業標準中，積體電路產品之輸出入接腳必需能夠通過2000伏特以上之人體模式ESD測試以及200伏特以上之機械模式ESD測試。因此，在積體電路產品中，ESD防護元件必需設置在所有輸出入接墊(I/O pad)附近，以保護輸出入電路及內部之核心電路不受ESD電流之侵害。

於先前技術中，高電壓相容輸出入電路(high-voltage tolerant I/O circuit)通常藉由串疊n型金氧半電晶體(nMOS)來實現；然而，串疊nMOS結構相較於單nMOS通常具有較低的ESD耐受度及較慢的寄生橫向npn元件導通速度(turn-on speed)，該些缺點源自於寄生在該串疊結構中的橫向npn雙載子電晶體(BJT)會擁有較寬的基極寬度。因此，必須提供額外的ESD防護設計來保護串疊nMOS；惟，大多數先前設計需額外區域來佈局額外的ESD防護或偵測電路，導致難以應用於量產。

本發明的目的是提供一種靜電放電防護元件，以克服先前技術存在的技術缺陷。

具體地，本發明實施例提出的一種靜電放電防護元件，適於應用於高電壓相容輸出入電路。於本實施例中，靜電放電防護元件包含串疊電晶體以及閘極接地電晶體；其中，串疊電晶體與閘極接地電晶體並聯連接於高電壓相容輸出入電路的輸出入接墊與接地電壓之間。

在本發明實施例中，上述之串疊電晶體例如為輕摻雜汲極(LDD,lightly-doped drain)之串疊電晶體，而閘極接地電晶體例如為非輕摻雜汲極(non-LDD)之閘極接地電晶體。

在本發明實施例中，上述之串疊電晶體的佈局結構例如包含多個第一指狀電晶體結構且每一第一指狀電晶體結構包含二第一閘極指，上述之閘極接地電晶體的佈局結構例如包含多個第二指狀電晶體結構且每一第二指狀電晶體結構包含單個第二閘極指，再者第一指狀電晶體結構與第二指狀電晶體結構於第一方向上間隔排列。進一步地，第二指狀電晶體結構例如於第一方向上分設於第一指狀電晶體結構的兩側，或者第一指狀電晶體結構於第一方向上分設於第二指狀電晶體結構的兩側。另外，每一第一指狀電晶體結構與每一第二指狀電晶體結構所佔據的佈局區域大小例如相等，第一指狀電晶體結構與第二指狀電晶體結構的數量例如相等。

在本發明實施例中，上述之串疊電晶體的佈局結構例如包含多個第一指狀電晶體結構且每一第一指狀電晶體結構包含二第一閘極指，上述之閘極接地電晶體的佈局結構例如包含多個第二指狀電晶體結構且每一第二指狀電晶體結構包含單個第二閘極指，再者第一指狀電晶體結構於第一方向上連續排列，第二指狀電晶體結構於第一方向上連續排列，且第一指狀電晶體結構與第二指狀電晶體結構於不同於第一方向的第二方向上間隔排列。進一步地，第一指狀電晶體結構例如於第二方向上分設於第二指狀電晶體結構的兩側，或者第二指狀電晶體結構於第二方向上分設於第一指狀電晶體結構的兩側，又或者第二指狀電晶體結構呈環狀(例如矩形環狀)排佈而將第一指狀電晶體結構包圍。另外，於第二方向上，至少一第二指狀電晶體結構之第二閘極指與至少一第一指狀電晶體結構之二第一閘極指之一者例如共線；第一指狀電晶體結構的數量與第二指狀電晶體結構的數量呈整數倍關係(例如多倍關係)或者呈非整數倍關係。

本發明實施例提出的再一種靜電放電防護元件，其佈局結構包含多個指狀串疊電晶體結構以及多個指狀閘極接地電晶體結構；其中，指狀串疊電晶體結構與閘極接地電晶體結構皆電連接於輸出入接墊與接地電壓之間，且指狀串疊電晶體結構與指狀閘極接地電晶體結構於特定方向上間隔排列。

在本發明實施例中，上述之指狀串疊電晶體結構例如於不同於特定方向的第二方向上連續排列成至少一列，且上述之指狀閘極接地電晶體結構於第二方向上連續排列成至少一列；於特定方向上，至少一指狀串疊電晶體結構之閘極指與至少一指狀閘極接地電晶體結構之閘極指例如共線；再者，指狀串疊電晶體結構與指狀閘極接地電晶體結構的數量例如呈整數倍關係或呈非整數倍關係。另外，指狀閘極接地電晶體結構例如呈環狀(例如矩形環狀)排佈而將指狀串疊電晶體結構包圍。

本發明實施例提出的另一種靜電放電防護元件，適於應用於輸出入電路。於本實施例中，靜電放電防護元件包含多指狀串疊電晶體以及多指狀閘極接地電晶體；其中，多指狀串疊電晶體與多指狀閘極接地電晶體並聯連接於輸出入電路的輸出入接墊與接地電壓之間。再者，多指狀串疊電晶體例如係輕摻雜汲極之多指狀串疊電晶體，多指狀閘極接地電晶體例如係非輕摻雜汲極之多指狀閘極接地電晶體。

根據上述，本發明實施例藉由設置閘極接地電晶體(例如非輕摻雜汲極之閘極接地電晶體)與串疊電晶體並聯於靜電放電防護元件內，利用閘極接地電晶體之較佳的ESD耐受度來保護串疊電晶體；並且，由於閘極接地電晶體與串疊電晶體可具有相近似的佈局結構，因此可達成不增加元件佈局面積卻能大大地增加靜電放電耐受度之功效。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

請參閱圖1，其繪示出相關於本發明實施例之應用於高電壓相容輸出入電路的靜電放電防護元件之電路結構示意圖。如圖1所示，於本實施例中，靜電放電防護元件13作為高電壓相容輸出入電路10的一部分，其包括串疊nMOS電晶體132以及閘極接地nMOS電晶體134。

其中，串疊nMOS電晶體132與閘極接地nMOS電晶體134並聯連接於高電壓相容輸出入電路10的輸出入接墊15(例如5V I/O)與接地電壓VSS之間，輸出入接墊15則藉由連接電路17電連接至內部電路及前置驅動電路11與電源電壓VDD(例如3.3V)；在此，連接電路17例如是電晶體。再者，串疊nMOS電晶體132可用於限制輸出入接墊15上的電壓在預設的電壓範圍內，其包括上nMOS電晶體M_T 及下nMOS電晶體M_B 。對於上nMOS電晶體M_T ，汲極電連接至輸出入接墊15，以及閘極電連接至電源電壓VDD。對於下nMOS電晶體M_B ，汲極電連接至上nMOS電晶體M_T 的源極，閘極電連接至高電壓相容輸出入電路10的內部電路及前置驅動電路11，以及源極電連接至接地電壓VSS。本實施例中，串疊nMOS電晶體132例如為輕摻雜汲極之串疊電晶體。在此說明的是，本發明的重點在於靜電放電防護元件13的設計，高電壓相容輸出入電路10的其他各部分電路設計則可參考各種先前技術，故在此不再詳述。

承上述，閘極接地nMOS電晶體134的汲極電連接至輸出入接墊15，閘極與源極皆電連接至接地電壓VSS。

簡言之，於本實施例中，其係藉由增設閘極接地nMOS電晶體與串疊nMOS電晶體並聯，以利用閘極接地nMOS電晶體的相對較高之靜電放電耐受度來提高整個靜電放電防護元件13的靜電放電耐受度。較佳地，為使閘極接地nMOS電晶體具更佳靜電放電耐受度，閘極接地nMOS電晶體被配置成非輕摻雜汲極(non-LDD)之閘極接地nMOS電晶體。

下面將結合圖2至圖5從佈局結構的角度詳細說明圖1所示靜電放電防護元件13如何達成不增加元件佈局面積卻能大大地增加靜電放電耐受度之功效。

【第一實施型態】

圖2繪示出圖1所示靜電放電防護元件13之佈局結構的第一實施型態。具體地，結合圖1及圖2可知：圖1中的串疊nMOS電晶體132係多指狀串疊nMOS電晶體，其佈局結構包含多個指狀串疊nMOS電晶體結構132a；類似地，圖1中的閘極接地nMOS電晶體134係多指狀閘極接地nMOS電晶體，其佈局結構包含多個指狀閘極接地nMOS電晶體結構134a。

更具體地，串疊nMOS電晶體132例如包含四個指狀串疊nMOS電晶體結構132a，每一指狀串疊nMOS電晶體結構132a包含上、下閘極指TG、BG以及分設於上、下閘極指TG、BG兩側的源極與汲極(圖中未標示)作為連線之用，源極與汲極分別形成有至少一個S/D接墊；該四個指狀串疊nMOS電晶體結構132a於圖2中的水平方向上連續排列。

承上述，閘極接地nMOS電晶體134例如包含四個指狀閘極接地nMOS電晶體結構134a，每一指狀閘極接地nMOS電晶體結構134a包含閘極指NLDDG以及分設於閘極指NLDDG兩側的源極與汲極(圖中未標示)作為連線之用，源極與汲極分別形成有至少一個S/D接墊；該四個指狀閘極接地nMOS電晶體結構134a於圖2中的水平方向上排列於連續排列之四個指狀串疊nMOS電晶體結構132a的兩側，以致於在圖2中的水平方向上與四個指狀串疊nMOS電晶體結構132a呈間隔排列。再者，於四個指狀閘極接地nMOS電晶體結構134a的形成過程中，LDD遮罩被採用以將四個指狀閘極接地nMOS電晶體結構134a配置成非輕摻雜汲極之指狀閘極接地nMOS電晶體結構。

另外，從圖2中可以發現：每一指狀閘極接地nMOS電晶體結構134a與每一指狀串疊nMOS電晶體結構132a所佔據的佈局區域大小相等，從外觀上看僅少一個閘極指。

【第二實施型態】

圖3繪示出圖1所示靜電放電防護元件13之佈局結構的第二實施型態。具體地，結合圖1及圖3可知：圖1中的串疊nMOS電晶體132係多指狀串疊nMOS電晶體，其佈局結構包含多個指狀串疊nMOS電晶體結構132b；類似地，圖1中的閘極接地nMOS電晶體134係多指狀閘極接地nMOS電晶體，其佈局結構包含多個指狀閘極接地nMOS電晶體結構134b。

更具體地，串疊nMOS電晶體132例如包含四個指狀串疊nMOS電晶體結構132b，每一指狀串疊nMOS電晶體結構132b包含上、下閘極指TG、BG以及分設於上、下閘極指TG、BG兩側的源極與汲極(圖中未標示)作為連線之用，源極與汲極分別形成有至少一個S/D接墊。

承上述，閘極接地nMOS電晶體134例如包含四個指狀閘極接地nMOS電晶體結構134b，每一指狀閘極接地nMOS電晶體結構134b包含閘極指NLDDG以及分設於閘極指NLDDG兩側的源極與汲極(圖中未標示)作為連線之用，源極與汲極分別形成有至少一個S/D接墊；該四個指狀閘極接地nMOS電晶體結構134b於圖3中的水平方向上連續排列。再者，於四個指狀閘極接地nMOS電晶體結構134b的形成過程中，LDD遮罩被採用以將四個指狀閘極接地nMOS電晶體結構134b配置成非輕摻雜汲極之指狀閘極接地nMOS電晶體結構。此外，四個指狀串疊nMOS電晶體結構132b於圖3中的水平方向上排列於連續排列之四個指狀閘極接地nMOS電晶體結構134b的兩側，以致於在圖3中的水平方向上與四個指狀閘極接地nMOS電晶體結構134b呈間隔排列。

另外，從圖3中可以發現：每一指狀閘極接地nMOS電晶體結構134b與每一指狀串疊nMOS電晶體結構132b所佔據的佈局區域大小相等，從外觀上看僅少一個閘極指。

【第三實施型態】

圖4繪示出圖1所示靜電放電防護元件13之佈局結構的第三實施型態。具體地，結合圖1及圖4可知：圖1中的串疊nMOS電晶體132係多指狀串疊nMOS電晶體，其佈局結構包含多個指狀串疊nMOS電晶體結構132c；類似地，圖1中的閘極接地nMOS電晶體134係多指狀閘極接地nMOS電晶體，其佈局結構包含多個指狀閘極接地nMOS電晶體結構134c。

更具體地，串疊nMOS電晶體132例如包含十六個指狀串疊nMOS電晶體結構132c，每一指狀串疊nMOS電晶體結構132c包含上、下閘極指TG、BG以及分設於上、下閘極指TG、BG兩側的源極與汲極(圖中未標示)作為連線之用，源極與汲極分別形成有至少一個S/D接墊；該十六個指狀串疊nMOS電晶體結構132c於圖4中的垂直方向上排列成兩列，每列包含於圖4中的水平方向上連續排列的八個指狀串疊nMOS電晶體結構132c。

承上述，閘極接地nMOS電晶體134例如包含八個指狀閘極接地nMOS電晶體結構134c，每一指狀閘極接地nMOS電晶體結構134c包含閘極指NLDDG以及分設於閘極指NLDDG兩側的源極與汲極(圖中未標示)作為連線之用，源極與汲極分別形成有至少一個S/D接墊；該八個指狀閘極接地nMOS電晶體結構134c於圖4中的水平方向上連續排列成一列，且每一指狀閘極接地nMOS電晶體結構134c於圖4中的垂直方向上位於二指狀串疊nMOS電晶體結構132c之間，以致於指狀閘極接地nMOS電晶體結構134c與指狀串疊nMOS電晶體結構132c在圖4中的垂直方向上呈間隔排列。再者，於八個指狀閘極接地nMOS電晶體結構134c的形成過程中，LDD遮罩被採用以將該八個指狀閘極接地nMOS電晶體結構134c配置成非輕摻雜汲極之指狀閘極接地nMOS電晶體結構。

此外，於圖4中的垂直方向，位於同一行的二指狀串疊nMOS電晶體結構132c的下閘極指BG與指狀閘極接地nMOS電晶體結構134c的閘極指NLDDG共線；但本發明並不以此為限，也可是上閘極指TG與閘極指NLDDG共線。

【第四實施型態】

圖5繪示出圖1所示靜電放電防護元件13之佈局結構的第四實施型態。具體地，結合圖1及圖5可知：圖1中的串疊nMOS電晶體132係多指狀串疊nMOS電晶體，其佈局結構包含多個指狀串疊nMOS電晶體結構132d；類似地，圖1中的閘極接地nMOS電晶體134係多指狀閘極接地nMOS電晶體，其佈局結構包含多個指狀閘極接地nMOS電晶體結構134d。

更具體地，串疊nMOS電晶體132例如包含八個指狀串疊nMOS電晶體結構132d，每一指狀串疊nMOS電晶體結構132d包含上、下閘極指TG、BG以及分設於上、下閘極指TG、BG兩側的源極與汲極(圖中未標示)作為連線之用，源極與汲極分別形成有至少一個S/D接墊；該八個指狀串疊nMOS電晶體結構132d於圖5中的水平方向上連續排列成一列。

承上述，閘極接地nMOS電晶體134例如包含十六個指狀閘極接地nMOS電晶體結構134d，每一指狀閘極接地nMOS電晶體結構134d包含閘極指NLDDG以及分設於閘極指NLDDG兩側的源極與汲極(圖中未標示)作為連線之用，源極與汲極分別形成有至少一個S/D接墊；該十六個指狀閘極接地nMOS電晶體結構134d於圖5中的垂直方向上排列成兩列，每列包含於圖5中的水平方向上連續排列的八個指狀閘極接地nMOS電晶體結構134d；每一指狀串疊nMOS電晶體結構132d的兩側於圖5中的垂直方向上設置有二指狀閘極接地nMOS電晶體結構134d，以致於指狀閘極接地nMOS電晶體結構134d與指狀串疊nMOS電晶體結構132d在圖5中的垂直方向上呈間隔排列。再者，於該十六個指狀閘極接地nMOS電晶體結構134d的形成過程中，LDD遮罩被採用以將該十六個指狀閘極接地nMOS電晶體結構134d配置成非輕摻雜汲極之指狀閘極接地nMOS電晶體結構。

此外，於圖5中的垂直方向上，位於同一行的指狀串疊nMOS電晶體結構132d的下閘極指BG與二指狀閘極接地nMOS電晶體結構134d的閘極指NLDDG共線；但本發明並不以此為限，也可是上閘極指TG與閘極指NLDDG共線。

【第五實施型態】

圖6繪示出圖1所示靜電放電防護元件13之佈局結構的第五實施型態。具體地，結合圖1及圖6可知：圖1中的串疊nMOS電晶體132係多指狀串疊nMOS電晶體，其佈局結構包含多個指狀串疊nMOS電晶體結構132e；類似地，圖1中的閘極接地nMOS電晶體134係多指狀閘極接地nMOS電晶體，其佈局結構包含多個指狀閘極接地nMOS電晶體結構134e-1及134e-2。

更具體地，串疊nMOS電晶體132例如包含六個指狀串疊nMOS電晶體結構132e，每一指狀串疊nMOS電晶體結構132e包含上、下閘極指TG、BG以及分設於上、下閘極指TG、BG兩側的源極與汲極(圖中未標示)作為連線之用，源極與汲極分別形成有至少一個S/D接墊；該六個指狀串疊nMOS電晶體結構132e於圖6中的水平方向上連續排列成一列。

承上述，閘極接地nMOS電晶體134例如包含十二個指狀閘極接地nMOS電晶體結構134e-1及二個指狀閘極接地nMOS電晶體結構134e-2，每一指狀閘極接地nMOS電晶體結構134e-1、134e-2包含閘極指NLDDG以及分設於閘極指NLDDG兩側的源極與汲極(圖中未標示)作為連線之用，源極與汲極分別形成有至少一個S/D接墊；該十二個指狀閘極接地nMOS電晶體結構134e-1於圖6中的垂直方向上排列成兩列，每列包含於圖6中的水平方向上連續排列的六個指狀閘極接地nMOS電晶體結構134e-1；每一指狀串疊nMOS電晶體結構132e的兩側於圖6中的垂直方向上設置有二指狀閘極接地nMOS電晶體結構134e-1，以致於指狀閘極接地nMOS電晶體結構134e-1與指狀串疊nMOS電晶體結構132e在圖6中的垂直方向上呈間隔排列。再者，該二指狀閘極接地nMOS電晶體結構134e-2與呈兩列排佈的該十二個指狀閘極接地nMOS電晶體結構134e-1係在圖6中的水平方向上相連續而形成一環形排佈以將該六個指狀串疊nMOS電晶體結構132e包圍住。故，於該十四個指狀閘極接地nMOS電晶體結構134e-1、134e-2的形成過程中，可採用矩形環狀LDD遮罩將該十四個指狀閘極接地nMOS電晶體結構134e-1、134e-2配置成非輕摻雜汲極之指狀閘極接地nMOS電晶體結構。

此外，於圖6中的垂直方向上，位於同一行的指狀串疊nMOS電晶體結構132e的下閘極指BG與二指狀閘極接地nMOS電晶體結構134e-1的閘極指NLDDG共線；但本發明並不以此為限，也可是上閘極指TG與閘極指NLDDG共線。

另外，本領域技術人員可以理解的，雖然上述實施例中指狀串疊nMOS電晶體結構的數量配置為與指狀閘極接地nMOS電晶體結構的數量呈整數倍關係(例如1倍關係、或多倍例如2倍關係)或呈非正數倍關係，但數量的具體取值則可根據實際需要彈性設定，而不限於上述之舉例。此外，上述之串疊nMOS電晶體132及/或閘極接地nMOS電晶體134的電晶體類型可根據實際應用的需要作適當變更。再者，本發明實施例的靜電放電防護元件13並不限應用於高電壓相容輸出入電路，亦可應用於其他類型之輸出入電路，以提升輸出入電路之靜電放電耐受度。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．高電壓相容輸出入電路

11．．．內部電路及前置驅動電路

13．．．靜電放電防護元件

15．．．輸出入接墊

17．．．連接電路

132．．．串疊nMOS電晶體

134．．．閘極接地nMOS電晶體

M_T ．．．上nMOS電晶體

M_B ．．．下nMOS電晶體

VDD．．．電源電壓

VSS．．．接地電壓

132a、132b、132c、132d、132e．．．指狀串疊nMOS電晶體結構

TG．．．上閘極指

BG．．．下閘極指

134a、134b、134c、134d、134e-1、134e-2．．．指狀閘極接地nMOS電晶體結構

NLDDG．．．指狀閘極接地nMOS電晶體結構之閘極指

圖1繪示出相關於本發明實施例之應用於高電壓相容輸出入電路的靜電放電防護元件之電路結構示意圖。

圖2繪示出圖1所示靜電放電防護元件之佈局結構的第一實施型態。

圖3繪示出圖1所示靜電放電防護元件之佈局結構的第二實施型態。

圖4繪示出圖1所示靜電放電防護元件之佈局結構的第三實施型態。

圖5繪示出圖1所示靜電放電防護元件之佈局結構的第四實施型態。

圖6繪示出圖1所示靜電放電防護元件之佈局結構的第五實施型態。

10．．．高電壓相容輸出入電路

11．．．內部電路及前置驅動電路

13．．．靜電放電防護元件

15．．．輸出入接墊

17．．．連接電路

132．．．串疊nMOS電晶體

134．．．閘極接地nMOS電晶體

M_T ．．．上nMOS電晶體

M_B ．．．下nMOS電晶體

VDD．．．電源電壓

VSS．．．接地電壓

Claims (21)

1. 一種靜電放電防護元件，應用於高電壓相容輸出入電路，該靜電放電防護元件包含：一串疊電晶體；以及一閘極接地電晶體；其中，該串疊電晶體與該閘極接地電晶體並聯連接於高電壓相容輸出入電路的一輸出入接墊與一接地電壓之間。
2. 如申請專利範圍第1項所述之靜電放電防護元件，其中該閘極接地電晶體係一非輕摻雜汲極之閘極接地電晶體，該串疊電晶體係一輕摻雜汲極之串疊電晶體。
3. 如申請專利範圍第2項所述之靜電放電防護元件，其中：該串疊電晶體的佈局結構包含多個第一指狀電晶體結構，且每一該些第一指狀電晶體結構包含二第一閘極指；該閘極接地電晶體的佈局結構包含多個第二指狀電晶體結構，每一該些第二指狀電晶體結構包含一第二閘極指；該些第一指狀電晶體結構與該些第二指狀電晶體結構於一第一方向上間隔排列。
4. 如申請專利範圍第3項所述之靜電放電防護元件，其中該些第二指狀電晶體結構於該第一方向上分設於該些第一指狀電晶體結構的兩側。
5. 如申請專利範圍第3項所述之靜電放電防護元件，其 中該些第一指狀電晶體結構於該第一方向上分設於該些第二指狀電晶體結構的兩側。
6. 如申請專利範圍第3項所述之靜電放電防護元件，其中每一該些第一指狀電晶體結構與每一該些第二指狀電晶體結構所佔據的佈局區域大小相等。
7. 如申請專利範圍第3項所述之靜電放電防護元件，其中該些第一指狀電晶體結構與該些第二指狀電晶體結構的數量相等。
8. 如申請專利範圍第2項所述之靜電放電防護元件，其中：該串疊電晶體的佈局結構包含多個第一指狀電晶體結構，且每一該些第一指狀電晶體結構包含二第一閘極指；該閘極接地電晶體的佈局結構包含多個第二指狀電晶體結構，每一該些第二指狀電晶體結構包含一第二閘極指；該些第一指狀電晶體結構於一第一方向上連續排列，該些第二指狀電晶體結構於該第一方向上連續排列，且該些第一指狀電晶體結構與該些第二指狀電晶體結構於一不同於該第一方向的第二方向上間隔排列。
9. 如申請專利範圍第8項所述之靜電放電防護元件，其中該些第一指狀電晶體結構於該第二方向上分設於該些第二指狀電晶體結構的兩側。
10. 如申請專利範圍第8項所述之靜電放電防護元件，其中該些第二指狀電晶體結構於該第二方向上分設於該些第一指狀電晶體結構的兩側。
11. 如申請專利範圍第8項所述之靜電放電防護元件，其中該些第二指狀電晶體結構呈環狀排佈而將該些第一指狀電晶體結構包圍。
12. 如申請專利範圍第8項所述之靜電放電防護元件，其中於該第二方向上，至少一該第二指狀電晶體結構之該第二閘極指與至少一該第一指狀電晶體結構之該些第一閘極指之一者共線。
13. 如申請專利範圍第8項所述之靜電放電防護元件，其中該些第一指狀電晶體結構的數量與該些第二指狀電晶體結構的數量呈整數倍關係。
14. 如申請專利範圍第8項所述之靜電放電防護元件，其中該些第二指狀電晶體結構的數量與該些第一指狀電晶體結構的數量呈非整數倍關係。
15. 一種靜電放電防護元件，該靜電放電防護元件的佈局結構包含：多個指狀串疊電晶體結構；以及多個指狀閘極接地電晶體結構；其中，該些指狀串疊電晶體結構與該些指狀閘極接地電晶 體結構皆並聯連接於一輸出入接墊與一接地電壓之間，且該些指狀串疊電晶體結構與該些指狀閘極接地電晶體結構於一特定方向上間隔排列。
16. 如申請專利範圍第15項所述之靜電放電防護元件，其中該些指狀串疊電晶體結構於一不同於該特定方向的第二方向上連續排列，且該些指狀閘極接地電晶體結構於該第二方向上連續排列。
17. 如申請專利範圍第16項所述之靜電放電防護元件，其中於該特定方向上，至少一該指狀閘極接地電晶體結構之一閘極指與至少一該指狀串疊電晶體結構之一閘極指共線。
18. 如申請專利範圍第15項所述之靜電放電防護元件，其中該些指狀閘極接地電晶體結構呈環狀排佈而將該些指狀串疊電晶體結構包圍。
19. 如申請專利範圍第15項所述之靜電放電防護元件，其中該些指狀串疊電晶體結構的數量與該些指狀閘極接地電晶體結構的數量呈整數倍關係。
20. 一種靜電放電防護元件，應用於一輸出入電路，該靜電放電防護元件包含：一多指狀串疊電晶體；以及一多指狀閘極接地電晶體；其中，該多指狀串疊電晶體與該多指狀閘極接地電晶體並 聯連接於該輸出入電路的一輸出入接墊與一接地電壓之間。
21. 如申請專利範圍第20項所述之靜電放電防護元件，其中該多指狀串疊電晶體係一輕摻雜汲極之多指狀串疊電晶體，該多指狀閘極接地電晶體係一非輕摻雜汲極之多指狀閘極接地電晶體。