TWI670816B - 扇出型半導體封裝 - Google Patents

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Abstract

一種扇出型半導體封裝包括：半導體晶片、包封體、絕緣層以及重佈線層，半導體晶片具有其上配置連接墊的主動面，且非主動面相對於主動面；包封體包覆半導體晶片的至少部分；絕緣層配置於半導體晶片的主動面上；而重佈線層配置於絕緣層上並電性連接至連接墊。絕緣層包括低Df介電材料。

Description

扇出型半導體封裝
本發明是關於一種半導體封裝，且特別是關於一種扇出型半導體封裝，其中連接端子可向配置有半導體晶片的區域之外延伸。
為了增加電子裝置系統的效能，在加速大規模積體電路內訊號傳輸時，大型積體電路（LSI）在高速訊號傳輸的實行非常重要。近年的高端封裝趨勢已刺激晶圓級封裝（wafer level packages，WLP）等之發展，其中在佈線層之內嵌入晶片以加速並穩定訊號傳輸。
晶圓級封裝等意指具有例如高速、小型尺寸、減小的厚度以及高密度的特徵之半導體封裝。然而，使用晶圓級封裝的目前結構或基板穿孔（through-substrate vias，TSV）以及使用於其中的絕緣材料可能難以降低訊號的損失，而隨著訊號傳輸速度增加則訊號損失也增加。
本揭露的一個樣態可提供一種扇出型半導體封裝，藉由減少訊號傳輸中的雜訊而可將其應用於高端產品。
本揭露的一個樣態可提供一種扇出型半導體封裝，藉由引入低耗損因數（Df）介電材料作為其中有重佈線層形成的絕緣層之材料。
根據本揭露的一個樣態，扇出型半導體封裝可包括：半導體晶片、包封體、絕緣層以及重佈線層，半導體晶片具有其上配置連接墊的主動面，且非主動面相對於主動面；包封體包覆半導體晶片的至少部分；絕緣層配置於半導體晶片的主動面；而重佈線層配置於絕緣層上並電性連接至連接墊。鈍化層可包括低Df介電材料。
以下，將參考附圖對本揭露的各實施例進行如下闡述。
然而，本揭露可以諸多不同形式作為例示且不應被視為僅限於本文所述的具體實施例。確切而言，提供該些實施例是為了使此揭露內容透徹及完整，並將向熟習此項技術者充分傳達本發明的範圍。
在本說明書通篇中，應理解，當稱一元件（例如，層、區或晶圓（基板））位於另一元件「上」、「連接至」或「耦合至」另一元件時，所述元件可直接位於所述另一元件「上」、直接「連接至」或直接「耦合至」所述另一元件或其間可存在其他中間元件。相比之下，當稱一元件「直接位於」另一元件「上」、「直接連接至」或「直接耦合至」另一元件時，則其間可不存在中間其他元件或層。在通篇中相同的編號指代相同的元件。本文中所使用的用語「及/或」包含相關列出項其中一或多個項的任意及所有組合。
將顯而易見，儘管本文中可能使用「第一」、「第二」、「第三」等用語來闡述各種部件、構件、區域、層及/或區段，然而該些部件、構件、區域、層及/或區段不應受限於該些用語。該些用語僅用於區分各個部件、構件、區域、層或區段。因此，在不背離例示性實施例的教示內容的條件下，以下所論述的第一部件、構件、區域、層或區段可被稱為第二部件、構件、區域、層或區段。
在本文中，為便於說明，可使用例如「在…之上（above）」、「上方的（upper）」、「在…之下（below）」及「下方的（lower）」等空間相對性用語來闡述圖式中所示一個元件相對於另一（其他）元件的關係。應理解，該些空間相對性用語旨在除了圖式中所示定向以外亦囊括裝置在使用或操作中的不同定向。舉例而言，若翻轉圖式中的裝置，則描述為在其他元件「之上」或「上方」的元件此時將被定向為在其他元件或特徵「下面」或「下方」。因此，用語「在…之上」可依據圖式中的特定方向而包含上方及下方兩種定向。所述裝置亦可具有其他定向（旋轉90度或其他定向），且本文中所用的空間相對性描述語可相應地進行解釋。
本文所用術語僅用於闡述特定實施例，且本發明不以此為限。除非上下文中清楚地另外指明，否則本文所用的單數形式「一（a、an）」及「所述（the）」旨在亦包括複數形式。更應理解，當在本說明書中使用用語「包括（comprises及/或comprising）」時，是用於指明所述特徵、整數、步驟、操作、構件、元件及/或其群組的存在，但不排除一或多個其他特徵、整數、步驟、操作、構件、元件及/或其群組的存在或添加。
以下，將參考對本揭露的各實施例進行說明的示意圖來闡述本發明的各實施例。在圖式中，舉例而言，由於製造技術及/或容差，可估計所示形狀的各種修改形式。因此，本揭露的實施例不應被視為僅限於本文所示的特定形狀，而是例如包括由製造而引起的形狀改變。以下實施例亦可單獨形成或作為數個實施例的組合。
以下說明的本揭露的內容可具有各式組態，且其中僅提出所需組態，但本揭露不以此為限。 電子裝置
圖1為說明電子裝置系統實例的方塊示意圖。
參照圖1，電子裝置1000可容納主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040以及類似組件等。此等組件可連接至下文將描述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而網路相關組件1030不限於此，並可包含多種其他無線或有線標準或協定。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，並可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）、其組合等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。該些構件包括照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器、視訊編解碼器、功率放大器、羅盤、加速度計、陀螺儀、揚聲器、大容量儲存裝置（例如，硬碟驅動機）、光碟（compact disk，CD）、數位多功能光碟（digital versatile disk，DVD）等。然而，該些其他組件不以此為限，並可視電子裝置1000的類型等而包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000不限於此，且是可為能夠處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，半導體封裝100可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1110或可不物理連接至或不電性連接至主板1110的其他組件（例如照相機模組1130）可容置於主體1101中。電子組件1120中電子組件的部分可為晶片相關組件，且半導體封裝100可為（例如）晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。 半導體封裝
一般而言，可將多個電路整合在半導體晶片中。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，無法單獨地使用半導體晶片，而是將其封裝並在經封裝狀態中使用於電子裝置等中。
由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異而需要半導體封裝。詳細而言，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精細，但電子裝置中所使用的主板組件安裝接墊的大小及主板的組件安裝接墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，且可需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
使用封裝技術所製造的半導體封裝可視半導體封裝的結構及目的而被劃分成扇入型半導體封裝及扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。 扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：主體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於主體2221的一個表面上且包括例如鋁（Al）等導電材料；以及保護層2223，其例如是氧化物膜或氮化物膜等，且形成於主體2221的一個表面上且覆蓋連接墊2222的至少部分。此處，由於連接墊2222非常小，因此難以將積體電路（IC）安裝於中層次印刷電路板（printed circuit board，PCB）及電子裝置的主板或類似組件上。
因此，視半導體晶片2220的尺寸，可在半導體晶片2220上形成互連構件2240，以重新分佈連接墊2222。可藉由以下步驟來形成互連構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護互連構件2240的保護層2250、可形成開口部分2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、互連構件2240、保護層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊（例如，所有的輸入/輸出（input/output，I/O）端子）皆配置於所述半導體晶片內的封裝形式，且可具有極佳的電性特性並可以低成本進行生產。因此，許多安裝於智慧型電話中的元件已以扇入型半導體封裝形式製造。詳細而言，已開發安裝於智慧型電話中的許多元件以實施快速訊號傳輸且同時具有較小的尺寸。
然而，由於在扇入型半導體晶片中，所有輸入/輸出端子均需要配置於半導體晶片內，因此扇入型半導體封裝具有相當大的空間限制。因此，可能難以將此結構應用至具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。因為，即使在藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明安裝於中介基板上並最終安裝於電子裝置主板上的扇入型半導體封裝剖面示意圖。
圖6為說明嵌入於中介基板中並最終安裝於電子裝置主板上的扇入型半導體封裝剖面示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（例如：輸入/輸出端子）可經由中介基板2301進行第二次重新分佈，且扇入型半導體封裝2200在其安裝於中介基板2301上的狀態下最終可安裝於電子裝置的主板2500上。此處，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外部表面可被覆蓋以模製材料2290等。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（例如：輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態下，由中介基板2302再次重新分佈，且扇入型半導體封裝2200最終可安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板2500上安裝及使用扇入型半導體封裝2200。因此，扇入型半導體封裝2200可安裝在個別的中介基板2301上，並可接著經由封裝製程安裝在電子裝置的主板2500上，或者扇入型半導體封裝2200在嵌入中介基板2302的同時可在電子裝置的主板2500上安裝或使用。 扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖面示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外部表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由互連構件2140而在半導體晶片2120之外進行重新分佈。此處，鈍化層2150可進一步形成於互連構件2140上，且凸塊下金屬層2160可進一步形成於鈍化層2150的開口部分中。亦可在凸塊下金屬層2160上進一步形成焊料球2170。半導體晶片2120可為積體電路，包括主體2121、連接墊2122、鈍化層2150等。互連構件2140可包括絕緣層2141、重佈線層2142以及通孔2143。重佈線層2142在絕緣層2141上形成，而通孔2143使連接墊2122電性連接至重佈線層2142。
如上所述，扇出型半導體封裝2100可具有一種結構，其中半導體晶片2120的輸入/輸出端子在半導體晶片2120之外經由形成在半導體晶片2120上的互連構件2140而重新分佈。如上所述，在扇出型半導體封裝2200中，半導體晶片2220的所有輸入/輸出端子均需要配置於半導體晶片2200內。因此，當半導體晶片2220的尺寸減少時，須減小焊球2270的尺寸與間距，使得進而使得無法在扇入型半導體封裝2200中使用標準化球佈局。另一方面，扇出型半導體封裝2100可具有一種結構，其中半導體晶片2120的輸入/輸出端子在半導體晶片2120之外經由形成在半導體晶片2120上的互連構件2140而重新分佈。因此，即使當在半導體晶片2120的尺寸減小時，標準化球佈局亦可同樣用於扇出型半導體封裝2100中，使得扇出型半導體封裝2100可安裝於電子裝置的主板2500上而無需使用單獨的中介基板，如下文所述。
圖8為安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
參照圖8，扇出型半導體封裝2100可以焊球2170等安裝於電子裝置的主板2500上。舉例而言，如上所述，扇出型半導體封裝2100可包括形成於半導體晶片2120上的互連構件2140以將連接墊2122重新分佈至半導體晶片2120之外的扇出區域，進而使得標準化球佈局亦可同樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝2100可安裝於電子裝置的主板上而無需使用單獨的中介基板2500，因此扇出型半導體封裝2100可在其厚度小於使用中介基板2301或中介基板2302的扇入型半導體封裝2200的厚度的情況下實施。因此，可使扇出型半導體封裝2100小型化且薄化。另外，所述扇出型半導體封裝2100具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝2100可實作成較使用印刷電路板（PCB）的一般堆疊式封裝（POP）類型的形式更小型的形式，且可防止翹曲（warpage）現象出現。
同時，扇出型半導體封裝2100意指一種封裝技術，如上述用於將半導體晶片2120安裝於電子裝置的主板2500等上且保護半導體晶片2120免受外部影響，且與例如中介基板等的印刷電路板（PCB）在概念方面不同，PCB具有與扇出型半導體封裝2100不同的規格及目的等且嵌入具有扇入型半導體封裝2200中。
此後，以下將參照圖式說明扇出型半導體封裝，藉由減少訊號傳輸中雜訊而可將其應用於高端產品。
圖9為說明扇出型半導體封裝的實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的經切割的平面示意圖。
參照圖9及圖10，根據實施例的扇出型半導體封裝100A可包括：半導體晶片110、包封體120、絕緣層130、第一重佈線層132a、第二重佈線層132b、通孔133、鈍化層140以及連接端子150，半導體晶片110具有其上配置連接墊112的主動面，且非主動面與主動面相對；包封體120包覆半導體晶片110的至少部分；絕緣層130配置於半導體晶片110的主動面上；第一重佈線層132a及第二重佈線層132b配置於絕緣層130上並電性連接至連接墊112；通孔133穿過絕緣層130並使第一重佈線層132a與第二重佈線層132b連接；鈍化層140配置於絕緣層130上並具有開口部分以曝露第二重佈線層132b的至少部分；凸塊下金屬層145配置於開口部分中；而連接端子150配置於凸塊下金屬層145上並電性連接至第一重佈線層132a及第二重佈線層132b。
半導體晶片120可為於單一晶片中整合的數百至數百萬個或更多元件的積體電路（IC）。所述積體電路可為已知的半導體晶片，例如：應用處理器（application processor，AP），例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器或微控制器等，半導體晶片或可為電源管理積體電路（power management IC，PMIC）。或者，積體電路可包括應用處理器及電源管理積體電路兩者。然而，本揭露並不以此為限。
半導體晶片110可包括：主體111、連接墊112以及鈍化層113，連接墊112形成主體111的表面上，而鈍化層113形成於主體111的表面上以覆蓋連接墊112的部分。例如，可以主動晶圓為基礎形成主體111。在實施例中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等作為主體111的基本材料（basic material）。連接墊112可將半導體晶片110電性連接至另一組件，且可以導電材料形成，較佳地為鋁（Al）。連接墊112可藉由第一重佈線層132a及第二重佈線層132b進行重新分佈。「主動面」可意指其上有連接墊112形成的半導體晶片110的一表面，且「非主動面」可意指另一表面，與其上有連接墊112形成的半導體晶片110的表面相對。鈍化層113可保護主體111不受外部影響，且可由例如形成氧化物層（如：SiO2 ），或氮化物層（如：Si3 N4 ）等，或可由氧化物層及氮化物層的雙層形成。另外，絕緣層（例如：SiO等）可進一步配置於主體111與連接墊112之間或主體111與鈍化層113之間。
包封體120可保護半導體晶片110，且亦可確保半導體晶片110。只要有覆蓋半導體晶片110的至少部分即可，包封體120的形狀不受特別限制。舉例而言，包封體120可環繞半導體晶片110的側面，且可曝露其非主動面。包封體120的上表面可配置於與半導體晶片110的非主動面相同的水平高度上。包封體120可填充半導體晶片110的鈍化層113與絕緣層130之間的空間。
包封體120的材料不受特別限制，且可例如為絕緣材料。更詳細而言，例如，包封體120的材料可採用味之素構成膜（Ajinomoto build-up film，ABF）等，其包括無機填料及絕緣樹脂但不包括玻璃布。然而，本揭露不以此為限，且包封體120的材料亦可採用已知的環氧模製化合物（Epoxy Molding Compound，EMC）。
絕緣層130可被提供以形成第一重佈線層132a及第二重佈線層132b。在實施例中，絕緣層130可包括低Df介電材料。當其上配置有第一重佈線層132a及第二重佈線層132b的絕緣層130包括低Df介電材料時，可減少訊號傳輸中的雜訊。因此，在高頻域（high frequency domain）中，例如60千兆赫（GHz）以上，可以相當高的速率傳輸訊號。在以10千兆赫至20千兆赫測量的情況下，低Df介電材料的耗損因數(tan delta，Df)範圍可為約0.0001至約0.006，較佳為約0.0001至約0.004。只要介電材料可具有絕緣特性並同時符合上述耗損因數的範圍，低Df介電材料的材料不受特別限制。舉例而言，低Df介電材料可包括聚醯亞胺(polyimide，PI)、環烯烴聚物(cycloolefinpolymer，COP)、聚苯醚(polyphenyleneoxide，PPO)、聚氧二甲苯(polyphenyleneether，PPE)、環氧-氰酸酯(epoxy-cyanate ester)以及液晶聚合物(liquid crystal polymer，LCP)中至少一者，但具有約0.0001至約0.006的耗損因數範圍。絕緣層130的厚度不受特別限制，且可例如介於約5微米至約100微米之間。
有精細圖案形成於其表面上的絕緣層130可具有0.10微米或更小的表面粗糙度(Ra)。舉例而言，藉由波長例如為約185奈米或約254奈米的紫外線光照射可修正有精細圖案形成於其上的絕緣層130的表面，從而增加其黏合性。因此，第一重佈線層132a及第二重佈線層132b可藉由無電鍍銅製程(electroless copper plating)而迅速且容易地在絕緣層130上形成為微圖案。絕緣層130可包括多層，與圖9中所示不同。此處，重佈線層可配置於多層絕緣層之間。
第一重佈線層132a及第二重佈線層132b可將半導體晶片110的連接墊112重新分佈，以使連接墊112電性連接至連接端子150。第一重佈線層132a及第二重佈線層132b可藉由無電鍍銅製程在絕緣層130的表面上形成。亦即，第一重佈線層132a及第二重佈線層132b可包括無電鍍銅（electroless plated copper）。然而，本揭露不以此為限，且第一重佈線層132a及第二重佈線層132b可包括銅以外的導電材料。第一重佈線層132a及第二重佈線層132b可視其設計而執行各種功能。舉例而言，第一重佈線層132a及第二重佈線層132b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。除了接地圖案及電源圖案等之外，訊號圖案可包括各種訊號，例如：資料訊號等。另外，第一重佈線層132a及第二重佈線層132b可包括通孔接墊、連接端子墊等。
第一重佈線層132a可配置於與包封體120接觸之絕緣層130的第一表面上，且第二重佈線層132b可配置於與絕緣層130之第一表面相對的第二表面上。第一重佈線層132a可經由互連構件115連接至半導體晶片110的連接墊112。互連構件115可為已知的銅（Cu）柱、導電凸塊等。
通孔133可穿過絕緣層130以分別將配置於絕緣層130第一表面及第二表面上的第一重佈線層132a及第二重佈線層132b電性連接。通孔133亦可包括無電鍍銅。然而，本揭露不以此為限，且第一重佈線層132a及第二重佈線層132b可包括銅以外的導電材料。通孔133的形狀不受特別限制，且通孔133可具有不同形狀，例如錐形、圓柱形等。
鈍化層140可為用以保護絕緣層130、第一重佈線層132a及第二重佈線層132b等不受外部物理或化學損害的額外組件。鈍化層140可具有開口部分以曝露第二重佈線層132b的至少部分。開口部分可將第二重佈線層132b完全或部分曝露，且在一些情況下，開口部分亦可曝露第二重佈線層132b的側面。鈍化層140的材料不受特別限制，並可例如為感光絕緣材料，如：感光絕緣樹脂。或者，可使用阻焊劑(solder resist)作為鈍化層140的材料。又或者，亦可使用絕緣樹脂作為鈍化層140的材料，絕緣樹脂不包括玻璃布但具有浸入其中的填料，例如包括無機填料及環氧樹脂的味之素構成膜(ABF)等。
凸塊下金屬層145可為增加連接端子150的連接可靠性以改良扇出型半導體封裝100A的板級可靠性之額外組件。凸塊下金屬層145亦可配置於鈍化層140的開口部分中。凸塊下金屬層145可經由使用已知金屬的金屬化方法而形成。
連接端子150可為一種將扇出型半導體封裝100A物理或電性連接至外部電源的組件。舉例而言，扇出型半導體封裝100A可藉由連接端子150而安裝於電子裝置的主板上。連接端子150可由例如焊料等導電材料形成。然而，此僅為舉例說明，且連接端子150的材料不以此為限。連接端子150可為接腳(land)、焊球、引腳等。連接端子150可包括單一層或多個層。若連接端子150包括多個層，則連接端子150可包括銅柱及焊料。若連接端子150包括單一層，則連接端子150可包括錫-銀焊料或銅。然而，此僅為舉例說明，且連接端子150的材料不以此為限。連接端子150的數目、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據半導體晶片110的連接墊122的數量，連接端子150可設置為數十至數千的數量。連接端子150不以此為限，且亦可設置為數十至數千或更多的數量。
連接端子150中至少一者可配置於扇出區域中。扇出區域意指除了半導體晶片110配置區域以外的區域。舉例而言，根據實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，扇出型封裝得以實施多個輸入/輸出端子，且扇出型封裝可有利於三維（3D）互連。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可在無需單獨基板的條件下堆疊於電子裝置上。因此，扇出型封裝可被製造成具有相對較小的厚度，且可具有極佳價格競爭力。
圖11為說明圖9的扇出型半導體封裝的製造實例的剖面示意圖。
參照圖11，可提供一絕緣層130，此絕緣層130具有配置於其第一表面上的第一重佈線層132a以及配置於其第二表面的電鍍層131。半導體晶片110可配置於絕緣層130上，以使得連接墊112可連接至第一重佈線層132a。連接墊112可使用互連構件115而連接至第一重佈線層132a。形成精細圖案的絕緣層130的表面可受到紫外線光照射處理等，且所述表面可具有0.10微米或更小的表面粗糙度。因此，可使用無電鍍銅製程形成第一重佈線層132a及電鍍層131。
隨後，半導體晶片110可被包封體120包覆。包封方法不受特別限制，且可例如包括：在絕緣層130上形成包封體120的材料；使用已知的層疊方法（lamination）或塗佈（coating）方法；以及固化上述材料。為了調整扇出型半導體封裝100A的厚度，包封體120的上部分可被研磨。舉例而言，包封體120的上部分可被研磨以曝露半導體晶片110的非主動面。可使用已知的方法作為研磨方法。
隨後，可使用電鍍層131形成第二重佈線層132b及通孔133。絕緣層130的表面可受到紫外線光照射處理等，且所述表面可具有0.10微米或更小的表面粗糙度（Ra）。因此，亦可使用無電鍍銅製程形成第二重佈線層132b及通孔133。可使用已知的層疊方法或塗佈方法形成鈍化層140。視鈍化層140的材料，可使用雷射鑽孔、機械鑽孔或微影方法形成其開口部分，接著可使用已知的金屬化方法在開口部分中形成凸塊下金屬層145。可藉由已知的方法在凸塊下金屬層145上形成連接端子150。因此，可製造出扇出型半導體封裝100A。
在一些情況下，亦可以下述順序製造扇出型半導體封裝100A：可在包封體130上形成第一重佈線層132a、第二重佈線層132b以及通孔133；於包封體130上配置半導體晶片110；以及使用包封體120包覆半導體晶片110。然而，根據實施例的扇出型半導體封裝100A製造順序可依據需求而適當地更改。
圖12為說明扇出型半導體封裝的另一實例的剖面示意圖。
參照圖12，根據另一實例的扇出型半導體封裝100B可包括多個絕緣層130a及絕緣層130b；數量大於扇出型半導體封裝100A中的第一重佈線層132a及第二重佈線層132b的重佈線層132a、重佈線層132b以及重佈線層132c；以及通孔133a及通孔133b。如上所述，可視需求而進一步形成絕緣層130a、絕緣層130b、重佈線層132a、重佈線層132b、重佈線層132c、通孔133a以及通孔133b。將省略與上述組態重疊的組態說明。
圖13為說明扇出型半導體封裝的另一實例的剖面示意圖。
參照圖13，根據實例的扇出型半導體封裝100C可進一步包括配置於半導體晶片110的側部分上的散熱構件160。散熱構件160可向外散出由高速訊號傳輸所產生的熱。散熱構件160可為包括銅等的散熱通孔的形式，或可為包括不鏽鋼(Steel Use Stainless，SUS)、殷鋼(invar)等的金屬晶片(metal chip)形式。散熱構件160的至少部分可被包封體120包覆。此處，包封體120可曝露出散熱構件160的上表面。舉例而言，包封體120的上表面可配置於與散熱構件160的上表面相同的水平高度上。原因在於，在散熱構件160被包封體120包覆後，當研磨包封體120時，散熱構件160可與包封體120一併被研磨。
圖14為說明扇出型半導體封裝的另一實例的剖面示意圖。
參照圖14，根據另一實例的扇出型半導體封裝100D可進一步包括配置於鈍化層140上的表面安裝技術（SMT）組件170。表面安裝技術組件170可由互連構件146電性連接至第二重佈線層132b，從而電性連接至半導體晶片110。表面安裝技術組件170可為已知的主動組件或被動組件，而在一些情況下，表面安裝技術組件170可為另一半導體晶片。
圖15為說明根據絕緣層的耗損因數值的訊號損失結果的圖表。
參照圖15，當耗損因數範圍為0.0001至0.006的液晶聚合物（LCP）（0.002的耗損因數，以及紫外線光照射或底漆表面處理（primer surface treatment）及環烯烴聚物（COP）（0.0004的耗損因數，以及紫外線光照射或底漆表面處理）作為絕緣層的材料使用時，相較於耗損因數範圍大於0.006的環氧樹脂（0.0073的耗損因數以及紫外線光照射表面處理）作為絕緣層材料的情況，訊號損失可為較低，使用眼高（Eye Height，單位：伏特）及標示訊號雜訊程度的抖動均方根值（jitter RMS，單位：皮秒）測量訊號損失。在L：111.5毫米、W：100微米且S：55微米的情況下，使用安捷倫Infinium DCA 86100A示波器（Agilent Infinium DCA 86100A oscilloscope）及安捷倫54754差異時間域反射模組（Agilent 54754 differential Time Domain Reflectometer (TDR) module）進行測量。
圖16為說明根據絕緣層表面粗糙度的銅箔表面粗糙度之圖表。
參照圖16，當耗損因數範圍為0.0001至0.006的絕緣層的表面粗糙度（Rz）為0.19時，亦即，其表面粗糙度（Ra）為0.10微米或更小，銅箔可形成為具有平面形狀及如電鍍層一樣極佳的特性。相反地，當絕緣層的表面粗糙度（Rz）超過0.20時，亦即，其表面粗糙度（Ra）超過0.10微米，銅箔可能無法適當地形成為電鍍層，並可具有相當粗糙的表面。
圖17及圖18為說明銅箔表面粗糙度對訊號損失的影響之圖表。
參考圖17，當具有耗損因數範圍0.0001至0.006的絕緣層的表面粗糙度（Rz）在高頻域為高時，銅箔的表面粗糙度為高。因此，可相對增加訊號損失。
圖19為說明根據紫外線光照射處理的電鍍結果之圖像。
參照圖19，當耗損因數範圍為0.0001至0.006的介電材料作為絕緣層的材料時，若絕緣層沒有被波長例如為185奈米或254奈米的紫外線光照射，幾乎不可能將銅箔塗佈於絕緣層（紫外線光照射時間：0秒，P/S：無電鍍）上。當絕緣層以波長例如為約185奈米約或254奈米的紫外（UV）光照射時，可增加其黏合性，從而使得銅箔塗佈於絕緣層上（紫外光照射時間：10秒至90秒，P/S：0.422公斤力/公分至0.336公斤力/公分）。在紫外線光照射時間為0秒的條件下，樣本1未被電鍍；在紫外線光照射時間為10秒及0.422公斤力/公分的條件下，樣本2被電鍍；在紫外線光照射時間為30秒及0.494公斤力/公分的條件下，樣本3被電鍍；在紫外線光照射時間為60秒及0.354公斤力/公分的條件下，樣本4被電鍍；而在紫外線光照射時間為90秒及0.336公斤力/公分的條件下，樣本5被電鍍。紫外線光照射距離為30毫米，且使用無電鍍銅製程作為電鍍製程。
如上所述，根據實施例，可提供一種扇出型半導體封裝，其藉由減少訊號傳輸中的雜訊而可應用於高端產品。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100A、100B、100C、100D、2100‧‧‧扇出型半導體封裝
110、2120、2220‧‧‧半導體晶片
111、130、130a、130b‧‧‧絕緣層
112、122、2122、2222‧‧‧連接墊
120、2130‧‧‧包封體
121、1101、2121、2221‧‧‧主體
131‧‧‧電鍍層
132a‧‧‧第一重佈線層
132b‧‧‧第二重佈線層
132c‧‧‧第三重佈線層
133、133a、133b‧‧‧通孔
140、2150、2223、2250‧‧‧鈍化層
142、142a、142b、2142‧‧‧重佈線層
143、143a、143b、2143、2243、2243h‧‧‧通孔
145‧‧‧凸塊下金屬層
146‧‧‧互連構件
160‧‧‧散熱構件
170‧‧‧表面安裝技術組件
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
2140、2240‧‧‧互連構件
2141、2241‧‧‧絕緣層
2251‧‧‧開口
2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧佈線圖案
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
I-I’‧‧‧剖線
下文特舉實施例，並配合所附圖式作詳細說明，本揭露的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖； 圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖； 圖5為說明安裝於中介基板上並最終安裝於電子裝置主板上的扇入型半導體封裝剖面示意圖； 圖6為說明嵌入於中介基板中並最終安裝於電子裝置主板上的扇入型半導體封裝剖面示意圖； 圖7為說明扇出型半導體封裝的剖面示意圖； 圖8為安裝於電子裝置主板上的扇出型半導體封裝剖面示意圖； 圖9為說明扇出型半導體封裝的實例的剖面示意圖； 圖10為沿圖9所示的扇出型半導體封裝的剖線I-I’截取的經切割的平面示意圖； 圖11為說明圖9的扇出型半導體封裝的製造實例的剖面示意圖； 圖12為說明扇出型半導體封裝另一實例的剖面示意圖； 圖13為說明扇出型半導體封裝另一實例的剖面示意圖； 圖14為說明扇出型半導體封裝另一實例的剖面示意圖； 圖15為說明根據絕緣層的耗損因數值的訊號損失結果的圖表； 圖16為說明根據絕緣層表面粗糙度的銅箔表面粗糙度之圖表； 圖17及圖18為說明銅箔表面粗糙度對訊號損失的影響之圖表；以及 圖19為說明根據紫外線光處理的電鍍結果之圖像。

Claims (12)

  1. 一種扇出型半導體封裝，包括：具有主動面及非主動面的半導體晶片，所述主動面具有連接墊配置於其上，而所述非主動面相對於所述主動面；包封體，包覆所述半導體晶片的至少部分；絕緣層，配置於所述半導體晶片的所述主動面上；重佈線層，配置於所述絕緣層上並電性連接至所述連接墊；以及散熱構件，配置於所述半導體晶片的側部分上，其中所述絕緣層包括具有0.0001至0.006的耗損因數的介電材料，其中所述絕緣層的表面具有0.10微米或更小的表面粗糙度(Ra)，且所述重佈線層配置於具有0.10微米或更小的表面粗糙度(Ra)的所述表面上，其中所述包封體包覆所述散熱構件的至少部分，其中至少部分所述散熱構件配置於所述半導體晶片的所述非主動面與所述絕緣層之間的水平高度處，以及其中所述散熱構件與所述重佈線層及所述半導體晶片的所述連接墊電性隔離。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述介電材料包括聚醯亞胺(polyimide，PI)、環烯烴聚物(cycloolefinpolymer，COP)、聚苯醚(polyphenyleneoxide，PPO)、聚氧二甲苯(polyphenyleneether，PPE)、環氧-氰酸酯(epoxy-cyanate ester)以及液晶聚合物(liquid crystal polymer，LCP)中至少一者。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述絕緣層的所述表面受紫外線光處理，且所述重佈線層配置於受紫外線光處理的所述表面上。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述重佈線層包括無電鍍銅。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述包封體曝露所述非主動面。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述包封體的上表面配置於與所述非主動面相同的水平高度上。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述絕緣層包括與所述包封體接觸的第一表面以及相對於所述第一表面的第二表面，所述重佈線層包括分別配置於所述第一表面及所述第二表面上的第一重佈線層及第二重佈線層，且所述第一重佈線層及所述第二重佈線層經由穿過所述絕緣層的通孔而彼此電性連接。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，進一步包括：互連構件，配置於所述連接墊與所述第一重佈線層之間以使所述連接墊連接至所述第一重佈線層。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述包封體曝露所述散熱構件的上表面。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述包封體的上表面配置於與所述散熱構件的所述上表面相同的水平高度上。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括：鈍化層，配置於所述絕緣層上並具有開口部分以曝露所述重佈線層的至少部分；凸塊下金屬層，配置於所述鈍化層的所述開口部分上；以及連接端子，配置於所述凸塊下金屬層上並電性連接至所述重佈線層，其中所述連接端子中的至少一者配置於扇出區域中。
  12. 一種扇出型半導體封裝，包括：具有主動面及非主動面的半導體晶片，所述主動面具有連接墊配置於其上，而所述非主動面相對於所述主動面；包封體，包覆所述半導體晶片的至少部分；絕緣層，配置於所述半導體晶片的所述主動面上；重佈線層，配置於所述絕緣層上並電性連接至所述連接墊；鈍化層，配置於所述絕緣層的下表面上並曝露出至少部分所述重佈線層；連接端子，電性連接至所述重佈線層；以及表面安裝技術(SMT)組件，配置於所述鈍化層的下表面上，且與所述連接端子並排配置，並電性連接至所述半導體晶片其中所述絕緣層包括具有0.0001至0.006的耗損因數的介電材料，以及其中所述連接端子中的至少一者配置於所述扇出型半導體封裝的扇出區域中。
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