TWI661525B - 半導體封裝及其製造方法 - Google Patents

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崔益準
Ik Jun Choi
李在彦
Jae Ean Lee
鄭光玉
Kwang Ok Jeong
高永寬
Young Gwan Ko
卞貞洙
Jung Soo Byun
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南韓商三星電機股份有限公司
Samsung Electro-Mechanics Co., Ltd.
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Abstract

提供一種半導體封裝及其製造方法。所述半導體封裝包 括支撐構件，所述支撐構件具有空穴並包括將彼此相對的第一表面及第二表面連接的配線結構。連接構件位在所述支撐構件的所述第二表面上並包括連接至所述配線結構的第一重佈線層。半導體晶片位在所述空穴中、在所述連接構件上並具有連接至所述第一重佈線層的連接墊。包封體包封配置於所述空穴中的所述半導體晶片並覆蓋所述支撐構件的所述第一表面。第二重佈線層包括配線圖案以及連接通孔，所述配線圖案嵌入於所述包封體中並具有暴露的表面，所述連接通孔貫穿所述包封體以將所述配線結構與所述配線圖案彼此連接。

Description

半導體封裝及其製造方法
本揭露是有關於一種扇出型半導體封裝。
相關申請案的交互參照
本申請案主張2017年10月26日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0139983號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體封裝一直需要做得更輕更薄，並且需要以要求複雜性及多功能性的系統級封裝(system in package，SiP)形式實施。根據這樣的發展趨勢，扇出型晶圓級封裝(fan-out wafer level package，FOWLP)最近一直很受矚目，並且已經藉由將若干技術應用於這種扇出型晶圓級封裝來進行滿足半導體封裝的需求的嘗試。
例如，在諸如無線保真(Wi-Fi)模組的特定封裝中，可能需要後側重佈線層(RDL)以便在與一套引腳匹配的同時用作為散熱墊。然而，這樣的後側重佈線層需要單獨的線製程來進行 額外的微影製程。
本揭露的一個樣態可提供一種扇出型半導體封裝，具有能夠藉由簡化的製程而實施的重佈線層。
根據本揭露的一個態樣，半導體封裝是藉由將預先製備的重佈線層層壓在包封體的表面上來實施。
根據本揭露的一個態樣，半導體封裝可包括具有空穴的支撐構件並包括將彼此相對的第一表面及第二表面連接的配線結構。連接構件在所述支撐構件的所述第二表面上並包括連接至所述配線結構的第一重佈線層。半導體晶片在所述空穴中、在所述連接構件上並具有連接至所述第一重佈線層的連接墊。包封體包封配置於所述空穴中的所述半導體晶片並覆蓋所述支撐構件的所述第一表面。第二重佈線層包括配線圖案以及連接通孔，所述配線圖案嵌入於所述包封體中並具有暴露的表面，所述連接通孔貫穿所述包封體以將所述配線結構與所述配線圖案彼此連接。
根據本揭露的另一個態樣，半導體封裝可包括具有空穴的支撐構件並包括將彼此相對的第一表面及第二表面連接的配線結構。連接構件在所述支撐構件的所述第二表面上並包括連接至所述配線結構的第一重佈線層。半導體晶片在所述空穴中、在所述連接構件上並具有連接至所述第一重佈線層的連接墊。包封體包封在所述空穴中的所述半導體晶片並覆蓋所述支撐構件的所述 第一表面。第二重佈線層包括具有彼此相對的第一表面及第二表面的絕緣層。第一配線圖案嵌入於所述絕緣層的所述第一表面中，且第二配線圖案在所述絕緣層的所述第二表面上並嵌入於所述包封體中。連接通孔貫穿所述絕緣層及所述包封體以將所述第一配線圖案及第二配線圖案中的至少一者與所述配線結構彼此連接，其中所述第二表面與所述包封體接觸。
100‧‧‧扇出型半導體封裝
100’‧‧‧半導體封裝
100A‧‧‧扇出型半導體封裝
110‧‧‧支撐構件
110A‧‧‧第一表面
110B‧‧‧第二表面
110X‧‧‧空穴
111‧‧‧絕緣構件
120‧‧‧半導體晶片
120P‧‧‧連接墊
130‧‧‧配線結構
131a‧‧‧上圖案
131b‧‧‧上圖案
132a‧‧‧下圖案
132b‧‧‧下圖案
133a‧‧‧貫通孔
133b‧‧‧貫通孔
140‧‧‧包封體
150‧‧‧連接構件
151‧‧‧絕緣層
151a‧‧‧第一絕緣層
151b‧‧‧第二絕緣層
152a‧‧‧第一配線圖案
152b‧‧‧第二配線圖案
153a‧‧‧第一通孔
153b‧‧‧第二通孔
155‧‧‧第一重佈線層
160‧‧‧第二重佈線層
160’‧‧‧第二重佈線層
161‧‧‧絕緣層
161A‧‧‧第一表面
161B‧‧‧第二表面
162‧‧‧配線圖案
162a‧‧‧配線圖案
162a’‧‧‧第一配線圖案
162a"‧‧‧第二配線圖案
162b‧‧‧配線圖案
162b’‧‧‧第一配線圖案
162b"‧‧‧第二配線圖案
163‧‧‧連接通孔
163’‧‧‧電鍍層
163a‧‧‧第一連接通孔
163b‧‧‧第二連接通孔163
163T‧‧‧上表面
164‧‧‧層間通孔
171‧‧‧第一鈍化層
172‧‧‧第二鈍化層
175‧‧‧連接端子
180‧‧‧黏合支撐體
190‧‧‧臨時支撐體
201‧‧‧臨時支撐體
202a‧‧‧薄金屬層
202b‧‧‧薄金屬層
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧母板
1120‧‧‧組件
1130‧‧‧照相機
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧配線圖案
2243‧‧‧通孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧中介基板
2302‧‧‧中介基板
2500‧‧‧主板
2243h‧‧‧通孔孔洞
A‧‧‧區域
A’‧‧‧區域
B‧‧‧方向
H‧‧‧通孔孔洞
H1‧‧‧第一通孔孔洞
H2‧‧‧第二通孔孔洞
h‧‧‧孔洞
h1‧‧‧孔洞
h2‧‧‧孔洞
h3‧‧‧孔洞
O1‧‧‧第一開口
O2‧‧‧第二開口
P1‧‧‧第一接墊
P2‧‧‧第二接墊
R‧‧‧連接區域
R1‧‧‧連接區域
R2‧‧‧連接區域
R3‧‧‧連接區域
T‧‧‧方向
U‧‧‧上表面
為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下：圖1為說明電子裝置系統的一實施例的方塊示意圖。
圖2為說明電子裝置的一實例的立體示意圖。
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為說明扇出型半導體封裝的剖面示意圖。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為說明根據本揭露的一例示性實施例的扇出型半導體封裝的側視剖面圖。
圖10A及圖10B分別為說明於圖9所繪示的扇出型半導體封裝的平面圖及底視圖。
圖11A及圖11B分別為說明於圖9所繪示的扇出型半導體封裝的區域(A部分)的放大剖面圖及平面圖。
圖12A到圖12H為說明製造於圖9所繪示的扇出型半導體封裝的方法的形成第一重佈線層的製程及層壓製程的剖面圖。
圖13A到圖13D為說明製造於圖9所繪示的扇出型半導體封裝的方法的形成連接通孔的製程的剖面圖。
圖14為說明於圖12E所繪示的重佈線層的區域(部分A’)的平面圖。
圖15A及圖15B分別為說明於圖12F所繪示的重佈線層的區域(A部分)的剖面圖及平面圖。
圖16A及圖16B分別為說明於圖13B所繪示的重佈線層的區域(A部分)的剖面圖及平面圖。
圖17及圖18分別為說明於圖13C及圖13D所繪示的重佈線層的區域(A部分)的剖面圖。
圖19為說明根據本揭露的另一例示性實施例的扇出型半導體封裝的側視剖面圖。
圖20A及圖20B為說明製造於圖19所繪示的扇出型半導體封裝的方法的形成第二重佈線層的製程的剖面圖。
圖21A到圖21G為說明製造於圖19所繪示的扇出型半導體封裝的方法的製程的剖面圖。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述方向相反的方向。然而，定義這些方向是為了方便說明，本申請專利範圍並不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並非指稱同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性 不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文所使用的用語用來描述例示性實施例，並不一定限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
電子裝置
圖1為說明電子裝置系統的一實施例的方塊示意圖。
參考圖1，電子裝置1000中可容納主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等。晶片相關組件1020亦可包括應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等。晶片相關組件1020可另外包括邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、 4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080，或其他未繪示的組件，包括音訊編解碼器、視訊編解碼器、功率放大器、羅盤、加速度計、陀螺儀、揚聲器、大容量儲存裝置(例如硬碟驅動機)、光碟(compact disk，CD)驅動機、數位多功能光碟(digital versatile disk，DVD)驅動機等。然而，這些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位靜態照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，且半導體封裝100’可例如為晶片相關組件之中的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片會因外部物理性或化學性影響而受損，且本身不能充當半導體完成品。更確切而言，半導體晶片是被封裝的，且在電子裝置等中以被封裝的狀態使用。
要求半導體封裝的原因在於半導體晶片與電子裝置的主板之間有電性連接方面的電路寬度差異。半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，而電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而可能需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視其結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。圖4包括說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。由於連接墊2222在尺寸上是顯著小的，因此可能難以將積體電路 (IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，取決於半導體晶片2220的尺寸，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成向連接墊2222外露的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。故可藉由一系列步驟來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，許多安裝在智慧型電話中的元件已以扇入式半導體封裝形式製造，且已被開發用於進行快速的訊號傳送並同時具有相對較小的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子都需要配置在半導體晶片內部，因此扇入型半導體封裝的空間限制很大。可能難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入 型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的剖面示意圖。圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上的剖面示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即輸入/輸出端子)可透過中介基板2301再次進行重佈線。扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上，其中扇入型半導體封裝2200安裝於中介基板2301上。可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外表面可以包封體2290等覆蓋。或者，扇入型半導體封裝2200可嵌入於單獨的中介基板2302中。半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的 中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，例如，可藉由包封體2130保護半導體晶片2120的外表面，且可藉由連接構件2140將半導體晶片2120的連接墊2122朝半導體晶片2120外進行重佈線。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
在本製造過程中，可在半導體晶片2120外形成包封體2130後形成連接構件2140。在這種情況下，從將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔進行連接構件2140的製程，且通孔2143因此可具有朝向半導體晶片減少的寬度(參見放大的區域)。
扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶 片之外配置的一種形式。在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置在半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。 另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置的一種形式。因此，即便半導體晶片的尺寸減小，標準化球佈局亦可照樣用於扇出型半導體封裝中，進而使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為安裝於電子裝置的主板上的扇出型半導體封裝的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的區域之外的扇出區域，進而使得標準化球佈局實際上可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此， 可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(POP)類型更小型的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響的封裝技術，且其與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
下文中將參照附圖詳細描述具有嵌入於包封體的表面中的重佈線層的扇出型半導體封裝。
圖9為說明根據本揭露的一例示性實施例的扇出型半導體封裝的側視剖面圖。圖10A及圖10B分別為說明於圖9所繪示的扇出型半導體封裝的平面圖(以圖9的方向T觀看)及底視圖(以圖9的方向B觀看)。
參照圖9，根據本例示性實施例的扇出型半導體封裝100可包括：支撐構件110，具有空穴110X以及彼此相對的第一表面110A及第二表面110B。半導體晶片120可在空穴110X中。連接構件150可在支撐構件110的第二表面110B上以及半導體晶片120下方。包封體140可包封空穴110X中的半導體晶片120並覆蓋支撐構件110的第一表面110A。
支撐構件110可包括將第一表面110A及第二表面110B彼此連接的配線結構130。在本例示性實施例中，配線結構130包括分別在支撐構件110的第一表面110A上以及第二表面110B上的第一上圖案131a與第二上圖案131b以及第一下圖案132a與第二下圖案132b。本例示性實施例的配線結構130亦包括將第一上圖案131a及第二上圖案131b與第一下圖案132a及第二下圖案132b彼此連接的第一貫通孔133a及第二貫通孔133b。
連接構件150可包括絕緣層151以及形成於絕緣層151上的第一重佈線層155。第一重佈線層155可連接至支撐構件110的配線結構130以及半導體晶片120的連接墊120P。
在本例示性實施例中，第一重佈線層155包括第一絕緣層151a上的第一配線圖案152a及第二絕緣層151b上的第二配線圖案152b。可藉由於第一絕緣層151a中所形成的第一通孔153a將第一配線圖案152a連接至半導體晶片120的連接墊120P以及配線結構130的第一下圖案132a與第二下圖案132b。類似地，可藉由於第二絕緣層151b中所形成的第二通孔153b將第二配線圖案152b連接至第一配線圖案152a。
根據本例示性實施例的扇出型半導體封裝100可包括嵌入於包封體140中的第二重佈線層160，使得第二重佈線層160的部分表面是暴露的。可經由支撐構件110的配線結構130將第二重佈線層160連接至第一重佈線層155。
在本例示性實施例中，第二重佈線層160可包括嵌入於 包封體140中並且各自具有暴露的表面的配線圖案162a及配線圖案162b。重佈線層160可包括貫穿包封體140以將配線圖案162a及配線圖案162b中的每一者連接至配線結構130的連接通孔163。
將參照圖11A及圖11B更詳細地說明於本例示性實施例中使用的第二重佈線層160的結構。圖11A及圖11B分別為說明於圖9所繪示的扇出型半導體封裝的區域A的放大剖面圖及局部平面圖。
參照圖11A及圖11B，配線圖案162b可嵌入於包封體140中使其一個表面是暴露的。配線圖案162b的暴露的表面可與包封體140的表面實質上共面，但不限於此。例如，配線圖案162b的暴露的表面可位於包封體140的表面上方的水平高度，或者可位於包封體140的表面下方的水平高度，使得至少區域(例如：接墊區域)可為暴露的。
連接通孔163可穿過配線圖案162b，然後連接至配線結構的上圖案131b。如於圖11B所繪示的，配線圖案162b可具有例如環形的形狀的連接區域R。連接通孔163可在配線圖案162b被提供之後形成。在這種情況下，可使用具有配線圖案162b的孔洞的連接區域R(參見圖13B)容易地形成連接通孔163。由於在本例示性實施例中使用的連接通孔163是藉由與配線圖案162b的形成製程不同的製程(電鍍)形成，因此可在連接通孔163及配線圖案162b之間觀察到諸如晶界的界面。
連接通孔163與配線圖案162a及配線圖案162b接觸的 區域的寬度可大於與配線結構130接觸的區域的寬度。連接通孔163的上表面163T可在其中心部分處具有凹陷區域。在本例示性實施例中，構成第二重佈線層160的其他配線圖案162a及其他連接通孔163也可具有與上述結構類似的結構。
可使用這種第二重佈線層160提供與待配置於根據本例示性實施例的扇出型半導體封裝100上的另一個半導體晶片/封裝的連接端子的陣列對應的多個第一接墊P1及第二接墊P2的陣列。
可在第二重佈線層160形成於其中的包封體140的表面上形成第一鈍化層171。第一鈍化層171可具有限定所述多個第一接墊P1及第二接墊P2的區域的第一開口O1。第一開口O1可對應待配置於所述扇出型半導體封裝100上的另一個半導體晶片/封裝的連接端子的陣列形成。
所述多個第一接墊P1及第二接墊P2可為陣列式的，如於圖10A所繪示的。取決於重佈線位置，於本例示性實施例中使用的配線圖案162a及配線圖案162b可分成扇入型配線圖案162a及扇出型配線圖案162b。由扇入型配線圖案162a提供的第一接墊P1可配置在不與半導體晶片120重疊的區域中，即扇出區域，並且由扇出型配線圖案162b提供的第二接墊P2可配置在與半導體晶片120重疊的區域中，即扇入區域。
於本例示性實施例中使用的例示性第二重佈線層160藉由例示的方式繪示為單層結構，但第二重佈線層160亦可以具有兩層或更多層的多層結構實施。此將參照圖19詳細描述。
以下將更詳細闡述根據本例示性實施例的扇出型半導體封裝100中所包括的各個組件。
支撐構件110可維持扇出型半導體封裝100的剛性。半導體晶片120可配置在支撐構件110的空穴110X中，並且可藉由包封體140固定。支撐構件110可提供擴展的佈線區域(routing region)給扇出型半導體封裝100，並且改善扇出型半導體封裝100的設計自由度。在本例示性實施例中使用的支撐構件110的配線結構130僅為示例，並且可進行各種修改。例如，配線結構130可進一步包括位於支撐構件110的中間水平高度上的一或多個圖案。除了重佈線圖案外，這些圖案可包括例如接地圖案、電源圖案及訊號圖案。配線結構130可在配置半導體晶片120之前形成，這可抑制由於半導體晶片120導致的良率下降。
可使用絕緣材料作為支撐構件110的材料。絕緣材料可為：為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中強化材料(例如玻璃纖維及/或無機填料)浸入於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，可使用諸如感光成像介電(PID)樹脂的感光性絕緣材料作為絕緣材料。作為另一個例子，可使用具有優異的剛性及導熱性的金屬。在這種情況下，可使用Fe-Ni系合金作為金屬。為了確保Fe-Ni系合金與包封體、其他層間絕緣材料等的黏著性，也可在Fe-Ni系合金的表面上形成Cu鍍 層。支撐構件110不限於此，而是也可由玻璃、陶瓷、塑膠等形成。配線結構130不限於此，可包括導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)或其合金。
連接構件150可經配置以對半導體晶片120的連接墊120P進行基本重佈線。具有各種功能的數十至數百個連接墊120P可藉由連接構件150進行重佈線，並且可經由連接端子175而物理連接至及/或電性連接至外部設備。連接構件150可連接至半導體晶片120的連接墊120P，並且支撐半導體晶片120。
如上所述，連接構件150可包括絕緣層151及形成在絕緣層151上的第一重佈線層155。在本例示性實施例中，第一重佈線層155可包括第一絕緣層151a上的第一配線圖案152a及第二絕緣層151b上的第二配線圖案152b。可藉由第一絕緣層151a中所形成的第一通孔153a將第一配線圖案152a連接至半導體晶片120的連接墊120P及配線結構130。可藉由於第二絕緣層151b中所形成的第二通孔153b將第二配線圖案152b連接至第一配線圖案152a。第一重佈線層155不限於此，並且可包括單層或多於兩層的層。
絕緣層151可包括類似於上述其他絕緣體的熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中強化材料(例如無機填料)浸入於熱固性樹脂或熱塑性樹脂中的樹脂，且可使用感光性絕緣材料(例如：感光成像介電樹脂)作為絕緣 層151的材料。第一重佈線層155可包括導電材料，例如(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)或其合金。必要時，可在第一重佈線層155的暴露區域上進一步形成表面處理層。
如上所述，連接構件150可直接電性連接至半導體晶片120，並且支撐構件110的配線結構130可繞過連接構件150的第一重佈線層155而電性連接至半導體晶片120。
包封體140可經配置以保護半導體晶片120。在本例示性實施例中，包封體140可包封支撐構件110的第一表面110A以及半導體晶片120。包封體140的封裝形式不受特別限制，並且可為包封體140環繞半導體晶片120的形式。例如，包封體140可覆蓋半導體晶片120，並且可填充支撐構件110的空穴110X內的剩餘空間。包封體140可填充空穴110X，從而用作黏合劑並減少半導體晶片120的彎曲。包封體140可覆蓋除了半導體晶片120的下表面之外的半導體晶片120的所有表面。取決於半導體晶片120的連接墊120P的位置及形狀，包封體140可僅覆蓋半導體晶片120的部分下表面。在一些例示性實施例中，包封體140可包括由多種材料形成的多個層。例如，可用第一包封體填充空穴110X中的空間，並且可用與第一包封體不同的第二包封體覆蓋支撐構件110的第一表面110A及半導體晶片120。
包封體140的材料不受特別限制，且可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中強化材料 (例如玻璃纖維及/或無機填料)浸入於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體、ABF等。另外，可使用諸如環氧模製化合物(epoxy molding compound，EMC)等已知的模製材料。在一些例示性實施例中，包括玻璃纖維及/或無機填料以及絕緣樹脂的材料可用作為包封體140的材料，以有效地抑制扇出型半導體封裝的翹曲。
在一些例示性實施例中，包封體140可包括導電粒子以阻擋電磁波。例如，導電粒子可包括銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、焊料等，但不限於此。
根據本例示性實施例的扇出型半導體封裝100可包括在連接構件150下方的第二鈍化層172，其類似於其中有第二重佈線層160形成的包封體140上的第一鈍化層171。
第一鈍化層171及第二鈍化層172可經配置以分別保護第二重佈線層160及連接構件150免受外部物理或化學損害等。 類似於上述的第一鈍化層，第二鈍化層172可具有暴露連接構件150的第二配線圖案152b的至少部分的第二開口O2。
第一鈍化層171及第二鈍化層172中的每一者的材料沒有特別限制。例如，可使用阻焊劑作為第一鈍化層171及第二鈍化層172中的每一者的材料。在一些例示性實施例中，與被用作為支撐構件110及/或連接構件150的材料相同或類似的材料可用作為第一鈍化層171及第二鈍化層172中的每一者的材料。
根據本例示性實施例的扇出型半導體封裝100可進一步 包括位於第二鈍化層172的第二開口O2中並且外部暴露的連接端子175。連接端子175可經配置以將扇出型半導體封裝100物理連接或電性連接至外部設備。例如，扇出型半導體封裝100可經由連接端子175安裝在電子裝置的母板上。連接端子175可連接至由第二開口O2暴露的第二配線圖案152b。在一些例示性實施例中，可在第二配線圖案152b上形成附加的凸塊下冶金(underbump metallurgy，UBM)層，並且可形成連接端子175。
例如，連接端子175可由銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、焊料等形成，但不限於此，並且連接端子175可具有各種結構，例如接腳、球、引腳等。
如於圖10B所繪示的，一些連接端子175可位於扇出區域中。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出(I/O)端子，且有利於三維(3D)內連線。連接端子175的陣列(數量、間隔等)不受特別限制，但是可取決於待安裝的外部設備的條件進行各種修改。
在本例示性實施例中，連接端子175被繪示為僅在連接構件150的下表面上，但是必要時，也可在第二重佈線層160上提供與連接端子175類似的連接端子，即第一接墊P1及第二接墊P2。
圖12A到圖12H為說明製造於圖9所繪示的扇出型半導體封裝的方法的形成第一重佈線層的製程及層壓製程的剖面圖。
與上述內容重複的內容被省略或簡要描述。
參照圖12A，可在絕緣構件111的相對表面上形成配線結構130。
絕緣構件111可為在其上表面及下表面上有薄金屬層(例如銅箔(未繪示))形成的覆銅層壓基板(copper clad laminate，CCL)。銅箔可用作為形成圖案的晶種層。可在絕緣構件111中形成貫通孔133a及貫通孔133b。可在絕緣構件111上及在絕緣構件111下方分別形成上圖案131a及上圖案131b以及下圖案132a及下圖案132b。可使用機械鑽孔及/或雷射鑽孔(例如：CO2雷射鑽孔或YAG雷射鑽孔)形成貫通孔133a及貫通孔133b的孔洞。可執行除膠渣製程以去除孔洞中的樹脂膠渣(未繪示)。可使用乾膜圖案藉由電鍍銅、無電鍍銅等形成貫通孔133a及貫通孔133b、上圖案131a及上圖案131b以及下圖案132a及下圖案132b。更詳言之，貫通孔133a及貫通孔133b、上圖案131a及上圖案131b以及下圖案132a及下圖案132b可藉由比如減成製程、加成製程、半加成製程(semi-additive process，SAP)、改良半加成製程(modified semi-additive process，MSAP)等方法形成，但不限於此。也就是說，貫通孔133a及貫通孔133b、上圖案131a及上圖案131b以及下圖案132a及下圖案132b必要時亦可藉由比如化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)或濺鍍的方法形成。
接著，參照圖12B，可形成貫穿支撐構件110的第一表面110A及第二表面110B的空穴110X。
形成空穴110X的方法也沒有特別限制。空穴110X可藉由例如以下方法來形成：機械鑽孔及/或雷射鑽孔、使用用於研磨的粒子的噴砂法、使用電漿的乾式蝕刻法等。當使用機械鑽孔及/或雷射鑽孔形成空穴110X時，可執行除膠渣製程以去除空穴110X中的樹脂膠渣。空穴110X的尺寸及形狀可取決於待安裝在空穴110X中的半導體晶片120(參見圖12C)的尺寸、形狀、數量等來設計。
參照圖12C，黏合支撐體180可貼附到支撐構件110的第二表面110B，並且半導體晶片120可配置於空穴110X中。
黏合支撐體180可為各種具有可固定支撐構件110的黏合表面的支撐體構件。例如，可使用各種類型的黏合帶作為黏合支撐體180，例如藉由熱處理使黏著性減弱的熱固性黏合帶、藉由紫外線照射使黏著性減弱的紫外線可固化黏合帶等。
半導體晶片120可貼附到並配置在空穴110X中的黏合支撐體180上。半導體晶片120的連接墊120P可貼附到黏合支撐體180(面朝下)。當半導體晶片120的連接墊120P具有嵌入形式時，支撐構件110的第二表面110B及半導體晶片120的下表面可實質上彼此共面。相反地，當半導體晶片120的連接墊120P具有突出形式時，支撐構件110的第二表面110B及連接墊120P的下表面可實質上彼此共面。
參照圖12D，可使用包封體140包封半導體晶片120，並且支撐構件110的第一表面110A可被包封體140覆蓋。
包封體140可覆蓋支撐構件110及半導體晶片120，並且可填充空穴110X內的空間。包封體140可藉由已知的方法形成。 例如可使用藉由利用刮刀施加油墨的網版印刷方法、以霧狀形式施加油墨的噴霧印刷法等來形成預包封體。在一些例示性實施例中，包封體140可藉由層壓並隨後硬化包封體140的前驅物而形成。
然而，在本例示性實施例中，在用於形成包封體140的材料被完全硬化之前(例如，當其僅被半硬化時)，可將臨時支撐體190上的配線圖案162轉移至嵌入於包封體140的表面中(參見圖12E及圖12E)。
如於圖12E所繪示的，在臨時支撐體190下方的用於第二重佈線層的配線圖案162可層壓在未硬化或半硬化的包封體的表面上。
臨時支撐體190可為在其上表面及下表面上有薄金屬層(例如銅箔(未繪示))形成的覆銅層壓基板，但不限於此。可在銅箔上形成離型層，或者可在銅箔上執行表面處理，使得配線圖案162在後續製程中容易分離。配線圖案162a及配線圖案162b可藉由使用銅箔作為晶種層的電鍍製程形成，並且可分別包括具有孔洞h的連接區域R。孔洞「h」是指其中未形成導體以便於容易形成連接通孔的開放區域。如於圖14所繪示的，配線圖案162b的連接區域「R」可具有寬度相對較大的環形結構。
本製程可以鉚釘引腳匹配方式進行而不需要使用單獨的 匹配設備。也就是說，臨時支撐體190可藉由鉚釘引腳與黏合支撐體180或支撐體構件一起固定，以精確地對準要在每個封裝單元中層壓的配線圖案162的位置。如上所述，本製程可容易地以簡單的真空層壓堆疊方式進行，同時使用鉚釘引腳確保精確對準。
如於圖12F所繪示的，配線圖案162可嵌入於包封體140的表面中。
由於包封體140處於非硬化狀態，例如半硬化狀態，所以相較於臨時支撐體的表面，配線圖案162可形成為凸起的，並且可藉由層壓製程嵌入於包封體140的表面中。當使用層壓製程時，可以下列方式執行：在高溫下按壓配線圖案達預定時間的熱壓製程，降低按壓配線圖案的壓力並且將配線圖案冷卻到室溫，然後在冷壓中額外冷卻配線圖案。
所嵌入的配線圖案162b可配置為與其要連接的配線結構130的上圖案131b重疊，如於圖15A及圖15B所繪示的，並且尤其，連接區域R的孔洞h可配置在上圖案131b的區域上以與上圖案131b的區域重疊。類似地，另一個配線圖案162a的連接區域R的孔洞h也可配置於作為連接目標的上圖案131a的區域上以與上圖案131a的區域重疊。當配線圖案162a及配線圖案162b嵌入於包封體中時，可在包封體上執行完整的硬化製程。即使在配線圖案162a及162b嵌入於包封體中之後，在形成第一重佈線層(或連接構件)的製程中也可保留臨時支撐體190以因此被用作為支撐體。
參照圖12G，黏合支撐體180可從支撐構件110及半導體晶片120移除。
本移除製程不受特別限制，可藉由各種方法來進行。例如，當使用藉由熱處理使黏著性減弱的熱固性黏合帶、藉由紫外線照射使黏著性減弱的紫外線可固化黏合帶等作為黏合支撐體180時，可藉由對黏合支撐體180進行熱處理使黏合支撐體180的黏著性減弱後移除黏合支撐體180或者可藉由以紫外線照射黏合支撐體180使黏合支撐體180的黏著性減弱後移除黏合支撐體180。如上所述，臨時支撐體190可在形成第一重佈線層的製程中用作為支撐體。
參照圖12H，可在支撐構件110及半導體晶片120的下表面上形成具有第一重佈線層155的連接構件150，並且可形成配置於連接構件150下方的第二鈍化層172。
在本例示性實施例中，可形成第一絕緣層151a。可形成連接至半導體晶片120的連接墊120P及配線結構130的第一下圖案132a及第二下圖案132b的孔洞。可使用乾膜填充孔洞以形成第一通孔153a。可在第一絕緣層151a的期望表面上形成第一配線圖案152a。類似地，可形成第二絕緣層151b，並且可形成第二通孔153b及第二配線圖案152b以連接至第一配線圖案152a。第一絕緣層151a及第二絕緣層151b可由諸如感光成像介電樹脂的感光性絕緣材料形成，但不限於此。第二鈍化層172也可藉由以下方法來形成：對第二鈍化層172的前驅物進行層壓並然後將所述 前驅物硬化的方法、施加用於形成第二鈍化層172的材料並然後將材料硬化的方法等。
然後可執行形成配置在支撐構件110的第一表面110A上的第二重佈線層160的製程。可執行形成將嵌入的配線圖案連接至配線結構的連接通孔的製程。圖13A到圖13D為說明製造於圖9所繪示的扇出型半導體封裝的方法的形成連接通孔的製程的剖面圖。
首先，參照圖13A，在形成連接構件150之後，臨時支撐體190可從包封體140的表面移除。
可將臨時支撐體190移除，使得所嵌入的配線圖案162保留在包封體140的表面中。可使用諸如上述離型層的分離構件等容易地移除臨時支撐體190。取決於臨時支撐體或離型層的特性，在利用熱處理、紫外線等減弱臨時支撐體190的黏著性之後，可容易地執行移除臨時支撐體190的製程。如於圖15A及圖15B所繪示的，可經由之前的製程將配線圖案162b配置為與作為連接目標的配線結構的上圖案131b重疊。尤其，配線圖案162b可嵌入於包封體140的表面中，使得連接區域R的孔洞h與要形成連接通孔的上圖案131b的連接區域重疊。
如於圖13B所繪示的，可形成分別將配線圖案162a及配線圖案162b的連接區域與上圖案131a及上圖案131b彼此連接的通孔孔洞H。
本製程可使用機械鑽孔及/或雷射鑽孔進行。由於在連接 區域R中所事先提供的孔洞h，只有包封體140的區域進行鑽孔，所以鑽孔製程可容易地進行。當使用機械鑽孔及/或雷射鑽孔形成通孔孔洞H時，可使用過錳酸鹽法等在通孔孔洞H上執行除膠渣製程以去除樹脂膠渣。如於圖16A及圖16B所繪示的，通孔孔洞H可沿配置於配線圖案162b的連接區域R中的孔洞h形成，並且配線圖案162b的連接區域R可經由通孔孔洞H暴露於上圖案131b的連接區域。
如於圖13C所繪示的，可在嵌入配線圖案162a及配線圖案162b的包封體140上形成電鍍層163’，使得通孔孔洞H的內部被填充。
藉由在包封體140的表面上以及通孔孔洞H的內表面上形成晶種層，然後在晶種層上執行電鍍製程，可獲得電鍍層163’。 如上所述形成的電鍍層163’可填充通孔孔洞H的內部(參見圖17)。
如於圖13D所繪示的，可移除包封體140上的部分電鍍層，從而形成連接通孔163。
這種移除製程可藉由回蝕或研磨製程來執行。保留在通孔孔洞中的電鍍層的部分可被提供作為連接通孔163。在本製程中獲得的連接通孔163可將配線結構130的上圖案131a及上圖案131b與配線圖案162a及配線圖案162b彼此連接，並且連接通孔163可連同配線圖案162a及配線圖案162b一起提供期望的第二重佈線層160。如於圖18所繪示的，由於本製程,，第二重佈線層160 的配線圖案162a及配線圖案162b的暴露的表面可與包封體140的表面實質上共面。另外，連接通孔163的上表面163T可具有中心部分凹陷的結構。在一些例示性實施例中，可另外執行從所嵌入的配線圖案162a及配線圖案162b的表面移除殘留物的製程。
類似於第二鈍化層，可形成第一鈍化層，並且可分別在第一鈍化層171及第二鈍化層172中形成多個第一開口O1及第二開口O2。可在第二開口O2中形成連接端子175，以製造於圖9所繪示的半導體封裝100。必要時，可在第一開口O1中額外地形成連接端子。
圖19為說明根據本揭露的另一例示性實施例的扇出型半導體封裝的側視剖面圖。
參照圖19，根據本例示性實施例的扇出型半導體封裝100A可被理解為與於圖9到圖11B所繪示的扇出型半導體封裝100類似，除了第二重佈線層160’包括絕緣層161並且以兩個層次配置配線圖案之外。除非有明確的相反描述，根據本例示性實施例的組件可參照於圖9到圖11B所繪示的扇出型半導體封裝100的相同或相似組件的描述來理解。
於本例示性實施例中使用的第二重佈線層160'可進一步包括具有彼此相對的第一表面161A及第二表面161B的絕緣層161。第二表面161B可與包封體140接觸。第二重佈線層160’可包括配置有絕緣層161插入其間的第一配線圖案162a’及第一配線圖案162b’以及第二配線圖案162a”及第二配線圖案162b”。
第一配線圖案162a’及第一配線圖案162b’可嵌入於絕緣層161的第一表面161A中，使得各自具有暴露的表面。第二配線圖案162a”及第二配線圖案162b”可位於絕緣層161的第二表面161B上，並且可嵌入包封體140中，使得各自具有暴露的表面。
第二重佈線層160’可包括貫穿絕緣層161及包封體140的第一連接通孔163a及第二連接通孔163b。
第一連接通孔163a可將第一配線圖案162a’及第二配線圖案162a”連接至配線結構130的上圖案131a。第二連接通孔163b可與第一配線圖案162b’分離，並且可僅將第二配線圖案162b”連接至配線結構130的上圖案131b。
第一連接通孔163a及第二連接通孔163b可在第一配線圖案162a’及第一配線圖案162b’以及第二配線圖案162a”及第二配線圖案162b”進行層壓之後形成。因此，第二連接通孔163b可與第一配線圖案162b’分離並且可貫穿絕緣層161。在一些例示性實施例中，第二重佈線層160’可進一步包括第三連接通孔(未繪示)，所述第三連接通孔貫穿絕緣層161及包封體140，與第二配線圖案162a”及第二配線圖案162b”分離，並且連接至第一配線圖案162a’及第一配線圖案162b’以及上圖案131a及上圖案131b。
如在上述例示性實施例中所述，第一連接通孔163a穿過的第一配線圖案162a'及第二配線圖案162a”的區域可具有帶有孔洞的連接區域。第二連接通孔163b穿過的第二配線圖案162b”的區域也可具有帶有孔洞的連接區域(參見圖17)。
第二重佈線層160'可包括貫穿絕緣層161以將第一配線圖案162b'及第二配線圖案162b”彼此連接的層間通孔164。與第一連接通孔163a及第二連接通孔163b相反，層間通孔164可形成為使其不延伸到包封體140。層間通孔164可具有與第一配線圖案162b'整合的結構。在本說明書中，用語「整合結構」並不意謂著兩個組件簡單地彼此接觸，而是指其中兩個組件藉由實質上相同的製程使用實質上相同的材料彼此整體形成的結構。也就是說，層間通孔164及第一配線圖案162b'可被認為是具有藉由相同的電鍍製程同時形成的整合結構(參見圖20B的製程)。
第一連接通孔163a及第二連接通孔163b以及層間通孔164可藉由不同製程形成。在一些例示性實施例中，第一連接通孔163a及第二連接通孔163b的與配線結構130的上圖案131a及上圖案131b接觸的部分的寬度可小於第一連接通孔163a及第二連接通孔163b的與絕緣層161的第一表面161A相鄰的部分的寬度。另外，層間通孔164的與第二配線圖案162b”接觸的部分的寬度可大於層間通孔164的與第一配線圖案162b'接觸的部分的寬度。
可在本例示性實施例中使用的第二重佈線層160'不限於兩個層次的重佈線層，並且可藉由包括兩個或更多個絕緣層而以三個層次或更多個層次實施。
圖20A及圖20B為說明製造於圖19所繪示的扇出型半導體封裝的方法的形成第二重佈線層的製程的剖面圖。
參照圖20A，可在臨時支撐體201上形成第一配線圖案162a’及第一配線圖案162b’。
臨時支撐體201可為在其上表面及下表面上具有薄金屬層202a及薄金屬層202b(例如：銅箔)形成的覆銅層壓基板，但不限於此。可在銅箔上形成離型層，或者可在銅箔上執行表面處理，使得臨時支撐體201在後續製程中容易與第二重佈線層分離。 第一配線圖案162a’及第一配線圖案162b’可藉由使用銅箔作為晶種層的電鍍製程形成，並且可分別包括具有孔洞h1的連接區域R1。孔洞h1可形成為配置於作為連接目標的配線結構(特別是上圖案)的區域中。孔洞h1是指為了容易地形成連接通孔而未形成導體的開放區域。第一配線圖案162a’及第一配線圖案162b’的連接區域R1具有相對較大的寬度，並且繪示為環形結構，但不限於此。
參照圖20B，絕緣層161可形成為使得第一配線圖案162a’及第一配線圖案162b’嵌入於絕緣層161中，並且第二配線圖案162a”及第二配線圖案162b”可形成在絕緣層161上。
絕緣層161可由上述絕緣材料形成，例如感光性絕緣材料，比如感光成像介電樹脂。第二配線圖案162a”及第二配線圖案162b”可藉由使用銅箔作為晶種層的電鍍製程形成。在形成第二配線圖案之前，可在要形成層間通孔164的絕緣層161的區域中形成孔洞，使得層間通孔164可連同第二配線圖案162b”一起形成。類似於第一配線圖案162a’及第一配線圖案162b’，第二配線圖案 162a”及第二配線圖案162b”可分別包括具有孔洞h2及孔洞h3的連接區域R2及連接區域R3。在本例示性實施例中，第二配線圖案162a”的孔洞h2可形成為與第一配線圖案162a'的孔洞h1重疊。
圖21A到圖21G為說明使用圖20B中提供的第二重佈線層製造扇出型半導體封裝的方法的剖面圖。
首先，如於圖21A及圖21B所繪示的，第二重佈線層160'可層壓在包封體140的表面上。
在執行本製程時，由於包封體140處於未硬化狀態，例如半硬化狀態，所以相較於臨時支撐體的表面，第二配線圖案162a”及第二配線圖案162b”可為凸起的，並且可藉由層壓製程嵌入於包封體140中。
嵌入於包封體140中的第二配線圖案162a”及第二配線圖案162b”以及嵌入於絕緣層161中的第一配線圖案162a’及第一配線圖案162b’可配置成與它們將要連接的配線結構130的上圖案131b局部地重疊。尤其，第二配線圖案162a”及第二配線圖案162b”以及第一配線圖案162a’的孔洞h1、孔洞h2及孔洞h3可配置於上圖案131b的區域上以與上圖案131b的區域重疊。在第二重佈線層160’層壓在包封體140上之後，可在包封體上執行完整的硬化製程。
參照圖21C，可在支撐構件110及半導體晶片120的下表面上形成具有第一重佈線層的連接構件150，並且可形成配置於連接構件150下方的第二鈍化層172。
在本例示性實施例中，可形成第一絕緣層151a。可形成連接至半導體晶片120的連接墊120P及配線結構130的第一下圖案132a及第二下圖案132b的孔洞。可使用乾膜填充孔洞以形成第一通孔153a，並且可在第一絕緣層151a的期望表面上形成第一配線圖案152a。類似地，可形成第二絕緣層151b，並且可形成第二通孔153b及第二配線圖案152b以連接至第一配線圖案152a。 第一絕緣層151a及第二絕緣層151b可由諸如感光成像介電樹脂的感光性絕緣材料形成，但不限於此。第二鈍化層172也可藉由以下方法來形成：對第二鈍化層172的前驅物進行層壓並然後將所述前驅物硬化的方法、施加用於形成第二鈍化層172的材料並然後將材料硬化的方法等。
參照圖21D，在形成連接構件150之後，臨時支撐體201可從包封體140的表面移除。
可將臨時支撐體201移除，使得所嵌入的配線圖案162保留在包封體140的表面中。可使用諸如上述離型層的分離構件等容易地移除臨時支撐體190。取決於臨時支撐體或離型層的特性，在利用熱處理、紫外線等減弱臨時支撐體190的黏著性之後，可容易地執行移除臨時支撐體190的製程。
參照圖21E，可形成連接至上圖案131a及上圖案131b的區域的第一通孔孔洞H1及第二通孔孔洞H2。
第一通孔孔洞H1可經由第二配線圖案162a”的連接區域R2將第一配線圖案162a’的連接區域R1連接至上圖案131a的區 域。第二通孔孔洞H2可將第二配線圖案162b”的連接區域R3連接至上圖案131b的區域。本製程可使用機械鑽孔及/或雷射鑽孔進行。由於在連接區域R1、R2及R3中所分別事先提供的孔洞h1、h2及h3，因此只有包封體140的區域進行鑽孔，所以鑽孔製程可容易地進行。
如於圖21F所繪示的，可在包封體140上形成電鍍層163’，使得第一通孔孔洞H1及第二通孔孔洞H2的內部被填充。
藉由在包封體140的表面上以及第一通孔孔洞H1及第二通孔孔洞H2的內表面上形成晶種層，然後在晶種層上執行電鍍製程，可獲得電鍍層163’。如上所述形成的電鍍層163’可填充第一通孔孔洞H1及第二通孔孔洞H2的內部。
如於圖21G所繪示的，可移除配置在包封體140上的部分電鍍層，從而形成第一連接通孔163a及第二連接通孔163b。
這種移除製程可藉由回蝕或研磨製程來執行。保留在第一通孔孔洞及第二通孔孔洞中的電鍍層的部分可被提供作為第一連接通孔163a及第二連接通孔163b。第一連接通孔163a可貫穿包封體140及絕緣層161以將第一配線圖案162a’及第二配線圖案162a”的連接區域與上圖案131a彼此連接。第二連接通孔163b可將第二配線圖案162b”的連接區域及上圖案131b彼此連接，並且可貫穿包封體140及絕緣層161。第二重佈線層160’的第一配線圖案162a’及第一配線圖案162b’的暴露表面可與包封體140的表面實質上共面。另外，第一連接通孔163的上表面U可具有中心 部分凹陷的結構。在一些例示性實施例中，可另外執行從所嵌入的第一配線圖案162a’及第一配線圖案162b’的表面移除殘留物的製程。
類似於上述第二鈍化層，可形成第一鈍化層。可在第一鈍化層171及第二鈍化層172中分別形成多個第一開口O1及第二開口O2，並且可在第二開口O2中形成連接端子175以製造於圖19所繪示的半導體封裝100A。必要時，亦可在第一開口O1中額外地形成連接端子。
如上所述，根據本揭露的例示性實施例，可在包封體的表面上形成期望的重佈線結構，而不用在扇出型半導體封裝結構中執行微影製程。也可實施兩個或更多個重佈線層的結構。重佈線層可容易地以鉚釘引腳匹配的方式及以真空層壓堆疊的方式轉移，而不需要使用單獨的匹配設備。
雖然例示性實施例已顯示及闡述如上，但對於技術領域中具有通常知識者而言顯然可在不脫離如由所附的申請專利範圍所定義的本發明的範圍下進行修改及變化。

Claims (20)

  1. 一種半導體封裝，包括：支撐構件，具有空穴並包括將彼此相對的第一表面及第二表面連接的配線結構；連接構件，在所述支撐構件的所述第二表面上並包括連接至所述配線結構的第一重佈線層；半導體晶片，在所述空穴中、在所述連接構件上並具有連接至所述第一重佈線層的連接墊；包封體，包封在所述空穴中的所述半導體晶片並覆蓋所述支撐構件的所述第一表面；以及第二重佈線層，包括配線圖案並具有連接通孔，所述配線圖案嵌入於所述包封體中且具有暴露的表面，所述連接通孔貫穿所述包封體以將所述配線結構及所述配線圖案彼此連接，其中所述連接通孔貫穿所述配線圖案。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述配線圖案具有開放區域，且所述連接通孔位於所述配線圖案的所述開放區域中。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述連接通孔具有中心部分凹陷的上表面。
  4. 如申請專利範圍第2項所述的半導體封裝，其中所述連接通孔的與所述配線圖案接觸的第一區域的寬度大於所述連接通孔的與所述配線結構接觸的第二區域的寬度。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述第二重佈線層的暴露的表面包括與所述包封體的表面實質上共面的上表面。
  6. 一種半導體封裝，包括：支撐構件，具有空穴並包括將彼此相對的第一表面及第二表面連接的配線結構；連接構件，在所述支撐構件的所述第二表面上並包括連接至所述配線結構的第一重佈線層；半導體晶片，在所述空穴中、在所述連接構件上並具有連接至所述第一重佈線層的連接墊；包封體，包封在所述空穴中的所述半導體晶片並覆蓋所述支撐構件的所述第一表面；絕緣層，具有彼此相對的第一表面及第二表面，所述第二表面與所述包封體接觸；以及第二重佈線層，包括嵌入於所述絕緣層的所述第一表面中的第一配線圖案以及在所述絕緣層的所述第二表面上並嵌入於所述包封體中的第二配線圖案，其中所述第二重佈線層包括第一連接通孔，所述第一連接通孔貫穿所述絕緣層及所述包封體、連接至所述第一配線圖案及所述第二配線圖案以及連接至所述配線結構。
  7. 一種半導體封裝，包括：支撐構件，具有空穴並包括將彼此相對的第一表面及第二表面連接的配線結構；連接構件，在所述支撐構件的所述第二表面上並包括連接至所述配線結構的第一重佈線層；半導體晶片，在所述空穴中、在所述連接構件上並具有連接至所述第一重佈線層的連接墊；包封體，包封在所述空穴中的所述半導體晶片並覆蓋所述支撐構件的所述第一表面；絕緣層，具有彼此相對的第一表面及第二表面，所述第二表面與所述包封體接觸；以及第二重佈線層，包括嵌入於所述絕緣層的所述第一表面中的第一配線圖案以及在所述絕緣層的所述第二表面上並嵌入於所述包封體中的第二配線圖案，其中所述第二重佈線層包括第二連接通孔，所述第二連接通孔貫穿所述絕緣層及所述包封體、連接至所述第二配線圖案以及連接至所述配線結構，且其中所述第二連接通孔不與所述第一配線圖案直接接觸。
  8. 如申請專利範圍第6項或第7項所述的半導體封裝，其中所述第二重佈線層包括層間通孔，所述層間通孔貫穿所述絕緣層並將所述第一配線圖案及所述第二配線圖案彼此連接。
  9. 如申請專利範圍第8項所述的半導體封裝，其中所述層間通孔的與所述第二配線圖案接觸的第一部分的寬度大於所述層間通孔的與所述第一配線圖案接觸的第二部分的寬度。
  10. 如申請專利範圍第9項所述的半導體封裝，其中所述層間通孔具有與所述第二配線圖案整合的結構。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述第二重佈線層具有多個第一接墊區域，且具有暴露所述多個第一接墊區域的開口的第一鈍化層位於所述包封體的表面上。
  12. 一種半導體封裝，包括：支撐構件，具有空穴並包括將彼此相對的第一表面及第二表面連接的配線結構；連接構件，在所述支撐構件的所述第二表面上並包括連接至所述配線結構的第一重佈線層；半導體晶片，在所述空穴中、在所述連接構件上並具有連接至所述第一重佈線層的連接墊；包封體，包封在所述空穴中的所述半導體晶片並覆蓋所述支撐構件的所述第一表面；以及第二重佈線層，包括：絕緣層，具有彼此相對的第一表面及第二表面；第一配線圖案，嵌入於所述絕緣層的所述第一表面中；第二配線圖案，位於所述絕緣層的所述第二表面上並嵌入於所述包封體中；連接通孔，貫穿所述絕緣層及所述包封體以將所述第一配線圖案及所述第二配線圖案中的至少一者與所述配線結構彼此連接，所述第二表面與所述包封體接觸。
  13. 一種半導體封裝，包括：支撐構件，包括將所述支撐構件的上表面連接至所述支撐構件的下表面的配線結構；連接構件，在所述支撐構件的所述下表面上並包括連接至所述配線結構的第一重佈線層；一或多個組件，在所述支撐構件的一或多個空穴中；包封體，覆蓋所述一或多個組件及所述支撐構件的所述上表面；第二重佈線層，位於所述支撐構件的所述上表面上方並包括嵌入於所述包封體中的配線圖案以及在所述第二重佈線層的上表面暴露的電極接墊；第一導電通孔，貫穿所述配線圖案的第一部分、在所述配線圖案的所述第一部分上方延伸、在所述配線圖案的所述第一部分下方延伸至所述包封體中並連接至所述支撐構件的所述上表面，其中所述第一重佈線層透過所述支撐構件的所述配線結構、所述第一導電通孔及所述第二重佈線層的所述配線圖案連接至所述第二重佈線層的所述電極接墊。
  14. 如申請專利範圍第13項所述的半導體封裝，進一步包括：第二導電通孔，貫穿所述配線圖案的第二部分，在所述配線圖案的所述第二部分的下方延伸至所述包封體中並連接至所述支撐構件的所述上表面，其中所述第二導電通孔的上表面與所述配線圖案的所述第二部分的上表面實質上共面。
  15. 如申請專利範圍第14項所述的半導體封裝，其中所述第二連接通孔的所述上表面的中心部分是凹陷的。
  16. 如申請專利範圍第13項所述的半導體封裝，進一步包括：層間通孔，位於所述第二重佈線層內並將嵌入於所述包封體中的所述配線圖案的下部連接至所述配線圖案的在所述下部上方的上部，其中所述層間通孔的與所述配線圖案的所述上部接觸的上寬度小於所述層間通孔的與所述配線圖案的所述下部接觸的下寬度，且其中在所述配線圖案的所述第一部分的上方的所述第一導電通孔的上寬度大於在所述配線圖案的所述第一部分的下方的所述第一導電通孔的下寬度。
  17. 一種製造半導體封裝的方法，包括以下步驟：在支撐構件中形成空穴，所述支撐構件包括將所述支撐構件的下表面連接至所述支撐構件的上表面的配線結構；將半導體晶片配置在所述支撐構件的所述空穴中；在所述支撐構件上方、所述半導體晶片上方以及所述支撐構件的所述空穴中形成包封體；將上配線圖案嵌入於所述包封體中；在將所述上配線圖案嵌入之後，在所述包封體中形成將所述上配線圖案連接至所述支撐構件的所述上表面的一或多個孔洞；及在所述包封體中的所述一或多個孔洞中分別形成導電通孔。
  18. 如申請專利範圍第17項所述的製造半導體封裝的方法，其中藉由在所述包封體硬化之前，在所述包封體的上表面層壓而將所述上配線圖案嵌入於所述包封體中。
  19. 如申請專利範圍第18項所述的製造半導體封裝的方法，其中所述層壓包括：在臨時支撐體的離型層上形成配線圖案；將所述臨時支撐體層壓在所述包封體的上表面，其中所述配線圖案面向所述包封體並被轉移到包封體；及移除所述臨時支撐體。
  20. 如申請專利範圍第19項所述的製造半導體封裝的方法，其中所述臨時支撐體的所述離型層上的所述配線圖案藉由以下步驟形成：在所述臨時支撐體的所述離型層上形成第一配線層；在所述第一配線層上形成絕緣層；以及在所述絕緣層上形成第二配線層，其中所述第一配線層及所述第二配線層藉由通孔穿過所述絕緣層而連接，及其中至少所述第二配線層嵌入於所述包封體中。
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