TWI625841B - 半導體記憶裝置 - Google Patents

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TWI625841B TW105141703A TW105141703A TWI625841B TW I625841 B TWI625841 B TW I625841B TW 105141703 A TW105141703 A TW 105141703A TW 105141703 A TW105141703 A TW 105141703A TW I625841 B TWI625841 B TW I625841B
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Abstract

根據一個實施例，一種半導體記憶裝置包括：堆疊本體，其包括沿著第一方向堆疊且彼此隔開之複數個電極膜；複數個柱狀結構，其在該第一方向上延伸、刺穿該堆疊本體且包括半導體層；電荷儲存膜，其提供於該等柱狀結構中之一者與該等電極膜之間；及絕緣膜，其分隔安置在該堆疊本體之上部部分中之該等電極膜中之一者，且不分隔安置在該堆疊本體之下部部分中之該等電極膜中之另一者。安置在該絕緣膜之一側上之該等柱狀結構之間的最短距離短於以在該等柱狀結構之間插置有該絕緣膜之方式安置之柱狀結構之間的最短距離。

Description

半導體記憶裝置
實施例係關於半導體記憶裝置。
已提出包括堆疊本體及刺穿此堆疊本體之柱狀結構之堆疊型半導體記憶裝置，該堆疊本體包括交替地堆疊之導電膜及絕緣膜。在該堆疊型半導體記憶裝置中，在該等柱狀結構與該等導電膜之間的每一交叉部分處提供一記憶體單元。在該堆疊型半導體記憶裝置中，需要高速操作。
根據一個實施例之一種半導體記憶裝置包括堆疊本體、複數個柱狀結構、電荷儲存膜及絕緣膜。該堆疊本體包括沿著第一方向堆疊且彼此隔開之複數個電極膜。該複數個柱狀結構在該第一方向上延伸，刺穿該堆疊本體，且其包括半導體層。在該等柱狀結構中之一者與該等電極膜之間提供電荷儲存膜。絕緣膜分隔安置在該堆疊本體之上部部分中之電極膜中之一者，且不分隔安置在該堆疊本體之下部部分中之電極膜中之另一者。安置在該絕緣膜之一側上之柱狀結構之間的最短距離短於以在柱狀結構之間插置絕緣膜之方式安置之柱狀結構之間的最短距離。 根據實施例，可提供能夠高速操作之半導體記憶裝置。
現將參考各圖描述實施例。 圖1係說明根據實施例之半導體記憶裝置之透視圖。 如圖1中所展示，在根據實施例之半導體記憶裝置1中，提供矽基板10。為方便在說明書中描述，下文採用XYZ正交座標系。平行於矽基板10之上部表面且彼此正交之兩個方向定義為｢X方向｣及｢Y方向｣，且垂直於矽基板10之上部表面之方向定義為｢Z方向｣。 在矽基板10上提供絕緣膜11。在絕緣膜11上提供堆疊本體13。在堆疊本體13中，源極側選擇閘電極SGS、複數個絕緣膜12、複數個字線WL及汲極側選擇閘電極SGD沿著Z方向堆疊。絕緣膜12及字線WL交替地堆疊。在堆疊本體13中，提供單個或複數個汲極側選擇閘電極SGD。汲極側選擇閘電極SGD中之每一者在X方向上被分隔，且在汲極側選擇閘電極之間提供絕緣膜37。絕緣膜37在Y方向上延伸。 圖2係說明根據實施例之半導體記憶裝置之一部分之截面圖。 圖2展示圖1之PA截面部分。如圖2中所展示，在部分PA中，堆疊本體13中提供複數個柱狀結構SP。柱狀結構SP中之每一者在Z方向上延伸，且包括作為半導體層之矽層。如自Z方向觀看，複數個柱狀結構SP之中心安置在晶格La之晶格點Lp處。晶格La經組態形成在U方向上延伸且等間隔配置之複數個虛直線LU以及在W方向上延伸且等間隔配置之複數個虛直線LW。U方向相對於X方向及Y方向傾斜；W方向亦相對於X方向及Y方向傾斜；且U方向與W方向穿過彼此。U方向與W方向所形成之角度可為任意的，且可能為90度或可能不為90度。然而，在晶格點Lp中，在於X方向上位於堆疊本體13之中心平面S中之晶格點Lp處，沒有安置柱狀結構SP。中心平面S為YZ平面。出於此原因，在中心平面S中沿著Y方向配置其處未安置柱狀結構SP之晶格點Lp。 沿著X方向配置在一列中之複數個柱狀結構SP被稱為柱狀結構組SPG1 (第一排柱狀結構)。沿著X方向配置在一列中之複數個柱狀結構SP (與柱狀結構組SPG1不同之組)被稱為柱狀結構組SPG2 (第二排柱狀結構)。 圖3係說明根據實施例之半導體記憶裝置之一部分之截面圖。 圖3展示圖2之一部分。如圖3中所展示，在柱狀結構組SPG1中，依序沿著X方向配置柱狀結構SP1 (第一柱狀結構)至柱狀結構SP4 (第四柱狀結構)。 柱狀結構SP1之中心P1與柱狀結構SP2之中心P2之間的距離被定義為中心間距離L1。柱狀結構SP2之中心P2與柱狀結構SP3之中心P3之間的距離被定義為中心間距離L2。柱狀結構SP3之中心P3與柱狀結構SP4之中心P4之間的距離被定義為中心間距離L3。中心間距離L1短於中心間距離L2。中心間距離L3短於中心間距離L2。在柱狀結構組SPG1中，並不在包括中心平面S之中心部分處提供柱狀結構SP。 舉例而言，在柱狀結構組SPG2中，依序沿著X方向配置柱狀結構SP5 (第五柱狀結構)至柱狀結構SP8 (第八柱狀結構)。 柱狀結構組SPG1中在X方向上之柱狀結構SP之位置與柱狀結構組SPG2中在X方向上之柱狀結構SP之位置不同。舉例而言，X方向上之柱狀結構SP1之位置與X方向上之柱狀結構SP5之位置不同。因此，柱狀結構組SPG1中在X方向上之柱狀結構SP之中心P之位置與柱狀結構組SPG2中在X方向上之柱狀結構SP之中心P之位置不同。 X方向上之柱狀結構SP5之位置位於X方向上之柱狀結構SP1之位置與X方向上之柱狀結構SP2之位置之間。X方向上之柱狀結構SP6之位置位於X方向上之柱狀結構SP2之位置與X方向上之柱狀結構SP3之位置之間。X方向上之柱狀結構SP7之位置位於X方向上之柱狀結構SP2之位置與X方向上之柱狀結構SP3之位置之間。X方向上之柱狀結構SP8之位置位於X方向上之柱狀結構SP3之位置與X方向上之柱狀結構SP4之位置之間。 X方向上柱狀結構SP1之中心P1與柱狀結構SP5之中心P5之間的中心間距離L4短於中心P5與柱狀結構SP6之中心P6之間的中心間距離L5以及中心P6與柱狀結構SP7之中心P7之間的中心間距離L6。 X方向上之中心P5之位置根據X方向上之中心間距離L4相較於X方向上之中心P1之位置而移位。 X方向上之中心間距離L1、L3、L5及L6實質上彼此相等。中心間距離L2大約係中心間距離L1的兩倍，且中心間距離L4大約係中心間距離L1的二分之一。 自絕緣膜37處觀看，柱狀結構SP安置在X方向上之兩側。則，柱狀結構SP之間的最短距離d1短於經安置具有絕緣膜37插置其間之柱狀結構SP之間的最短距離d2。 圖4係沿著圖2中所展示之線E1-E2之示意性截面圖。 圖5係沿著圖2中所展示之線F1-F2之示意性截面圖。 如圖4及圖5中所展示，在矽基板10上提供複數個絕緣部件63。絕緣部件63中之每一者沿著YZ平面自矽基板10鋪展到汲極側選擇閘電極SGD。在彼此鄰近之兩個絕緣部件63之間，提供複數個柱狀結構SP。 複數個柱狀結構SP中之每一者在Z方向上自汲極側選擇閘電極SGD刺入至矽基板10之內部。如上文所描述，在柱狀結構SP中提供作為半導體層之矽層。矽層之形狀可為其內部填充有矽之圓柱形狀，或可為中心軸在Z方向上延伸之圓管形狀。當矽層之形狀為圓管形時，可在柱狀結構SP中提供由例如氧化矽製成之絕緣芯部件。 在柱狀結構SP之一側表面上提供隧道絕緣膜31。在隧道絕緣膜31之一側表面上提供電荷儲存膜32。在電荷儲存膜32與堆疊本體13之間提供阻斷絕緣膜33。由隧道絕緣膜31、電荷儲存膜32及阻斷絕緣膜33形成之堆疊膜被稱為記憶體膜30。 阻斷絕緣膜33係即使在施加處於半導體記憶裝置1之驅動電壓之範圍內的電壓時亦基本上不允許電流流通之膜。電荷儲存膜32係能夠儲存電荷之膜。隧道絕緣膜31係通常為絕緣但在施加處於半導體記憶裝置1之驅動電壓之範圍內之預定電壓時允許隧道電流流通之膜。在柱狀結構SP與字線WL之間的交叉部分處，由柱狀結構SP、記憶體膜30及字線WL形成記憶體單元。 在柱狀結構SP上提供在Z方向上延伸之接點21，且在接點21上提供在X方向上延伸且在Y方向上隔開之複數個位線BL。柱狀結構SP經由接點21連接至位線BL。 在汲極側選擇閘電極SGD及絕緣部件63上提供絕緣膜38。在矽基板10上提供在Z方向上刺穿絕緣膜38及絕緣部件63之接點18。接點18連接至矽基板10。在接點18上提供在Y方向上延伸之源極線SL，且源極線SL連接至接點18。 矽基板10由例如含有矽(Si)之半導體材料形成。將雜質引入至矽基板10之上層部分中，以使得該上層部分導電。絕緣膜11及絕緣膜12由諸如氧化矽(SiO2 )之絕緣材料形成。接點18、接點21、字線WL、源極線SL及位線BL由諸如鎢(W)或多晶矽之導電材料形成。阻斷絕緣膜33由例如氧化矽、金屬氧化物或其類似者形成。電荷儲存膜32由諸如氮化矽(Si3 N4 )之絕緣材料形成。應注意，電荷儲存膜32可由諸如多晶矽之導電材料形成。在此情況下，電荷儲存膜32充當浮動閘電極。隧道絕緣膜31由例如氧化矽形成。柱狀結構SP由例如含有矽之半導體材料形成。 將描述一種用於製造根據實施例之半導體記憶裝置之方法。 圖6A至圖20B係說明用於製造根據實施例之半導體記憶裝置之方法之截面圖。應注意，圖6A係沿著圖2中之線F1-F2之截面圖，且圖6B係沿著圖2中之線E1-E2之截面圖。圖7A至圖20B中同樣如此安排。 如圖6A及圖6B中所展示，由例如SiO2 製成之絕緣膜11形成於矽基板10上。此外，絕緣膜12與犧牲膜70交替地堆疊以形成堆疊本體13。絕緣膜12由例如氧化矽形成。犧牲膜70由例如氮化矽之材料形成，藉由該材料獲得在絕緣膜12與犧牲膜70之間的蝕刻選擇性。 接下來，例如，非晶矽經沈積以在堆疊本體13上形成硬遮罩49。氧化矽藉由例如CVD方法使用TEOS (正矽酸乙酯：Si(OC2 H5 )4 )作為原料以在硬遮罩49上形成絕緣膜50 (TEOS膜50)而沈積。含碳膜51藉由例如塗覆方法而形成於絕緣膜50上。SOG (旋塗式玻璃)膜52形成於含碳膜51上。抗蝕膜53形成於SOG膜52上。 接下來，使用多極光源將抗蝕膜53曝露。此時，例如藉由將曝露遮罩(未展示)之開口安置在光強度因繞射波之干擾而具有局部最大值之位置處，可執行具有高準確度之曝露。確切而言，如圖2中所展示，曝露遮罩之開口與晶格La之晶格點Lp對齊，由在U方向上延伸且等間隔配置之複數個虛直線LU以及在W方向上延伸且等間隔配置之複數個虛直線LW組態而成。接下來，將抗蝕膜53顯影。由此，在抗蝕膜53中形成開口，該開口位於每一者以晶格點Lp為中心之區域中。以此方式，將抗蝕膜53圖案化，且形成記憶體孔MH及假孔DMY。應注意，記憶體孔MH以交錯方式配置，且假孔DMY沿著Y方向呈一列配置。 接下來，如圖7A及圖7B中所展示，使用抗蝕膜53作為遮罩執行蝕刻。由此，將含碳膜51及TEOS膜50圖案化。 接下來，如圖8A及圖8B中所展示，藉由使用含碳膜51及TEOS膜50作為遮罩執行蝕刻來將硬遮罩49圖案化。以此方式，在堆疊本體13上形成由硬遮罩49形成之第一遮罩圖案。 如圖9A及圖9B中所展示，抗蝕膜54形成於整個表面上，且嵌入於TEOS膜50及硬遮罩49中之經蝕刻的部分中。 接下來，如圖10A及圖10B中所展示，將抗蝕膜54回蝕以曝露TEOS膜50之上部部分。接下來，藉由在整個表面上形成SOG膜55且將上部表面平坦化來覆蓋TEOS膜50及抗蝕膜54。接下來，抗蝕膜56形成於SOG膜55上。接下來，將抗蝕膜56曝露及顯影，且將抗蝕膜56圖案化以便蓋住假孔DMY但不蓋住記憶體孔MH。 接下來，如圖11A及圖11B中所展示，藉由使用抗蝕膜56作為遮罩執行RIE (反應性離子蝕刻)，將SOG膜55自形成有記憶體孔MH之區域中去除，且去除TEOS膜50中自硬遮罩49之上部表面突起之部分。由此，曝露嵌在記憶體孔MH中之抗蝕膜54。 接下來，如圖12A及圖12B中所展示，藉由灰化或其類似者將抗蝕膜54自記憶體孔MH內去除。 接下來，如圖13A及圖13B中所展示，使用濕式製程或例如RIE之乾式製程來去除SOG膜55及TEOS膜50。以此方式，形成由抗蝕膜54形成之第二遮罩圖案。 接下來，如圖14A及圖14B中所展示，將抗蝕膜54降至大約中部處。藉由利用RIE或其類似者處理此狀態中之堆疊本體13，將記憶體孔MH經由圖15A及圖15B中所展示之處理中間狀態處理至如圖16A及圖16B中所展示之最終深度，且因此開出堆疊本體13中之記憶體孔MH。 接下來，如圖17A及圖17B中所展示，將抗蝕膜57完全嵌入。此時，抗蝕膜57亦嵌入記憶體孔MH中。 接下來，如圖18A及圖18B中所展示，執行對抗蝕膜57之回蝕以自記憶體孔MH中之上部部分去除抗蝕膜57，且將記憶體孔MH之外的區域中之抗蝕膜57去除。然而，在記憶體孔MH中，抗蝕膜57留在除該上部部分之外的一部分中。 接下來，如圖19A及圖19B中所展示，藉由例如乾式蝕刻來去除硬遮罩49。 接下來，如圖20A及圖20B中所展示，將抗蝕膜57去除。由此，有可能僅在堆疊本體13中形成記憶體孔而不形成假孔DMY。以此方式，當E1-E2橫截面與F1-F2橫截面之間的開口之規律性不同時可藉由連續工藝在所要位置開出記憶體孔MH圖案。 在此之後的過程與一般三維堆疊記憶體之製造過程相同，且因此將極為簡要地予以描述。應注意，下文所描述之製造過程要素未必限制該專利之製造方法，且在開出記憶體孔之後的各種製造方法皆適用。 亦即，如圖4及圖5中所展示，藉由將阻斷絕緣膜33、電荷儲存膜32及隧道絕緣膜31依序沈積在記憶體孔MH之內表面上而形成記憶體膜30。接下來，在記憶體膜30之表面上形成矽覆蓋層，且自記憶體孔MH之底部表面去除該矽覆蓋層及記憶體膜30以曝露矽基板10。接下來，沈積本體矽。由矽覆蓋層及本體矽形成柱狀結構SP。該等柱狀結構SP之下部末端連接至矽基板10。 接下來，去除堆疊本體13中之最上部階段處之絕緣膜12中包括中心平面S之部分，以形成在Y方向上延伸之溝槽。接著，絕緣膜37嵌入此溝槽中。由此，最上部階段處之犧牲膜70在中心平面S中之每一者處被分隔。 接下來，在堆疊本體13中，在設置有源極孔SH之區域中形成縫隙。該縫隙中包括在Y方向上延伸之線形部分。使該縫隙到達矽基板10。由此，堆疊本體13被該縫隙分隔。 接下來，藉由貫穿該縫隙執行濕式蝕刻而去除犧牲膜70。接著，藉由將例如鎢之導電材料沈積貫穿該縫隙，使該導電材料嵌入在去除犧牲膜70之後的空隙中。接下來，藉由執行蝕刻去除沈積在該縫隙中之導電材料。由此，在去除犧牲膜70之後的空隙中之每一者中形成電極膜。此時，在堆疊本體13中之上部階段部分中之電極膜充當汲極側選擇閘電極SGD，在下部階段部分中之電極膜充當源極側選擇閘電極SGS，且除彼等電極膜之外的電極膜充當字線WL。應注意，汲極側選擇閘電極SGD及源極側選擇閘電極SGS可各自藉由將多個階段之電極膜連接至彼此而形成。 接下來，將絕緣部件63嵌入該縫隙中。接下來，在絕緣部件63中形成接點18。使接點18之下部末端到達矽基板10。接下來，在絕緣膜38上形成絕緣膜39。接下來，在Y方向上延伸之源極線SL形成於絕緣膜39中且連接至接點18之上部末端。此外，接點21經形成以便刺穿絕緣膜39及絕緣膜38，且連接至柱狀結構SP之上部末端。接下來，在X方向上延伸之位線BL形成於絕緣膜39上且連接至接點21。 由此，形成半導體記憶裝置1。 接下來，將描述實施例之操作優點。 如圖2中所展示，在半導體記憶裝置1中，提供手指區72。手指區72係由字線WL及複數個柱狀結構SP形成之在兩個絕緣部件63之間提供之區域。如圖3中所展示，兩個柱狀結構SP之中心P之間在X方向上之距離被定義為中心間距離LX 。中心間距離LX 等於距離L1及L3。兩個柱狀結構SP之中心P之間在Y方向上之距離被定義為中心間距離LY 。在一個手指區72中，字線WL之電阻被定義為電阻RWL 。在一個手指區72中，字線WL與在Z方向上與該字線WL垂直分離之其他字線WL中之每一者之間的電容被定義為電容CWL 。該字線WL與接點18之間的電容被定義為電容CWLLI 。此外，該字線WL與該等柱狀結構SP之間的電容被定義為電容CWS 。電容CWL 、電容CWLLI 及電容CWS 之總電容被定義為電容C。在一個手指區72中，字線WL之時間常量被定義為時間常量t。 圖21A至圖23係說明半導體記憶裝置之特徵之曲線圖。 圖21A係字線WL之電阻RWL 與柱狀結構SP之間的中心間距離LY 之間的關係之模擬結果之實例。圖21A之橫軸係中心間距離LY 。在圖21A中，展示兩個案例，｢案例1｣及｢案例2｣。在｢案例1｣中，柱狀結構組SPG1中之柱狀結構SP之數目為四，且該等柱狀結構SP並非在X方向上之中心部分處予以提供。｢案例1｣對應於實施例之一個實例。在｢案例2｣中，柱狀結構組SPG1中之柱狀結構SP之數目為五，且該等柱狀結構SP係在X方向上在中心部分處予以提供。然而，案例2之此結構並未包括在該實施例中，且未在圖式中展示。 圖21B為電容CWL 與柱狀結構SP之間的中心間距離LY 之間的關係之模擬結果之實例。圖21B之橫軸係中心間距離LY 。圖21B之縱軸係電容CWL 。 圖22A係字線WL與柱狀結構SP之間的電容CWS 與該等柱狀結構SP之間的中心間距離LY 之間的關係之模擬結果之實例。圖22A之橫軸係中心間距離LY 。圖22A之縱軸係電容CWS 。 圖22B為電容C與柱狀結構SP之間的中心間距離LY 之間的關係之模擬結果之實例。圖22B之橫軸係中心間距離LY 。圖22B之縱軸係電容C。 圖23為時間常量t與該等柱狀結構SP之間的中心間距離LY 之間的關係之模擬結果之實例。圖23之橫軸係中心間距離LY 。圖23之縱軸係字線WL之時間常量t。 如圖21A中所展示，在｢案例1｣及｢案例2｣中，當中心間距離LY 較大時，電阻RWL 變得較小。此中原因在於，由於柱狀結構SP之直徑之值在模擬中為固定值，因此在手指區72中由導電字線WL佔據之體積在中心間距離LY 較大時變得較大。｢案例2｣之電阻RWL2 變得比｢案例1｣之電阻RWL1 大。此中原因在於，在｢案例2｣中，由於係在手指區72之X方向上之中心部分處提供該等柱狀結構SP，因此手指區72中之導電性字線WL之體積降低了對應於該等柱狀結構SP之體積之量。 如圖21B中所展示，在｢案例1｣及｢案例2｣中，當中心間距離LY 較大時，電容CWL 變得較大。此中原因在於，當中心間距離LY 較大時，在手指區72之XY平面中之字線WL之有效面積在模擬中在以上描述之條件(柱狀結構SP之直徑係常量)下增大，且由字線WL形成之平行平板電容器之面積增大。｢案例2｣之字線WL之電容CWL2 變得比｢案例1｣之字線WL之電容CWL1 小。此中原因在於，在｢案例2｣中，係在手指區72之X方向上之中心部分處提供柱狀結構SP，且因此由字線WL及在Z方向上與該字線WL隔開之字線WL形成之平行平板電容器之面積變得較小，減小了對應於XY平面中之柱狀結構SP之截面積。 如圖22A中所展示，｢案例2｣之電容CWS2 變得比｢案例1｣之電容CWS1 大。此中原因在於，在｢案例2｣中，在手指區72之X方向上之中心部分處之柱狀結構SP (其另外形成於柱狀結構組SPG1中)與字線WL之間產生了電容。 如圖22B中所展示，｢案例1｣之電容C (其為電容CWL 及電容CWS 、CWLLI 之總電容)小於係｢案例2｣之總電容的電容C。 時間常量t、電容C及電阻R當中之關係藉由以下數學公式1展示。 t = C ´ R (1) ｢案例1｣之電阻RWL 小於｢案例2｣之電阻RWL 。｢案例1｣之總電容電容C小於｢案例2｣之總電容電容C。因此，如圖23中所展示，｢案例1｣之時間常量t1 變得比｢案例2｣之時間常量t2 小。由此，在實施例中，由於由時間常量造成之延遲量較小，因此有可能以高速操作記憶體單元。 因此，有可能提供一種能夠以高速操作記憶體單元之半導體記憶裝置以及用於製造該半導體記憶裝置之方法。 應注意，雖然上文所描述之實施例中已展示該製造方法(其中在絕緣膜12及犧牲膜70交替地堆疊以形成堆疊本體13之後，用電極膜替換犧牲膜70)，但該製造方法不限於此。舉例而言，絕緣膜12及電極膜可在一開始便交替地堆疊以形成該堆疊本體，且記憶體孔及類似者可形成於該堆疊本體中。在此情況下，在該堆疊本體中形成記憶體孔過程中之蝕刻的困難度可能會增大，但過程之總數目可降低。 根據以上所解釋之實施例，可提供一種能夠高速操作之半導體記憶裝置以及用於製造該半導體記憶裝置之方法。 雖然已描述某些實施例，但此等實施例僅作為實例而呈現，且其並不意欲限制本發明之範圍。實際上，本文中所描述之新穎實施例可以多種其他形式體現；此外，可在不脫離本發明之精神之情況下對本文中所描述之實施例之形式進行各種省略、替代及改變。所附申請專利範圍及其等效物意欲涵蓋可能屬於本發明之範疇及精神內之形式或修改。相關申請案之交叉參考 本申請案以2015年12月30日申請之美國臨時專利申請案62/272,733以及2016年7月1日申請之美國非臨時專利申請案15/200,254為基礎且主張其優先權益；該等美國臨時專利申請案及美國非臨時專利申請案之全部內容以引入之方式併入本文中。
1‧‧‧半導體記憶裝置
10‧‧‧矽基板
11‧‧‧絕緣膜
12‧‧‧絕緣膜
13‧‧‧堆疊本體
18‧‧‧接點
21‧‧‧接點
30‧‧‧記憶體膜
31‧‧‧隧道絕緣膜
32‧‧‧電荷儲存膜
33‧‧‧阻斷絕緣膜
37‧‧‧絕緣膜
38‧‧‧絕緣膜
39‧‧‧絕緣膜
49‧‧‧硬遮罩
50‧‧‧絕緣膜
51‧‧‧含碳膜
52‧‧‧旋塗式玻璃膜
53‧‧‧抗蝕膜
54‧‧‧抗蝕膜
55‧‧‧旋塗式玻璃膜
56‧‧‧抗蝕膜
57‧‧‧抗蝕膜
63‧‧‧絕緣部件
70‧‧‧犧牲膜
72‧‧‧手指區
BL‧‧‧位線
C‧‧‧電容/總電容
CWL‧‧‧電容
CWS‧‧‧電容
DMY‧‧‧假孔
d1‧‧‧最短距離
d2‧‧‧最短距離
E1-E2‧‧‧線
F1-F2‧‧‧線
L1‧‧‧中心間距離/距離
L2‧‧‧中心間距離/距離
L3‧‧‧中心間距離/距離
L4‧‧‧中心間距離
L5‧‧‧中心間距離
L6‧‧‧中心間距離
La‧‧‧晶格
Lp‧‧‧晶格點
LU‧‧‧虛直線
LW‧‧‧虛直線
LX‧‧‧中心間距離
LY‧‧‧中心間距離
MH‧‧‧記憶體孔
P1‧‧‧中心
P2‧‧‧中心
P3‧‧‧中心
P4‧‧‧中心
P5‧‧‧中心
P6‧‧‧中心
P7‧‧‧中心
P8‧‧‧中心
PA‧‧‧部分
RWL‧‧‧電阻
S‧‧‧中心平面
SGD‧‧‧汲極側選擇閘電極
SGS‧‧‧源極側選擇閘電極
SH‧‧‧源極孔
SL‧‧‧源極線
SP‧‧‧柱狀結構
SP1‧‧‧柱狀結構
SP2‧‧‧柱狀結構
SP3‧‧‧柱狀結構
SP4‧‧‧柱狀結構
SP5‧‧‧柱狀結構
SP6‧‧‧柱狀結構
SP7‧‧‧柱狀結構
SP8‧‧‧柱狀結構
SPG1‧‧‧柱狀結構組
SPG2‧‧‧柱狀結構組
WL‧‧‧字線
t‧‧‧時間常量
圖1係說明根據一實施例之半導體記憶裝置之透視圖； 圖2係說明根據實施例之半導體記憶裝置之一部分之截面圖； 圖3係說明根據實施例之半導體記憶裝置之一部分之截面圖； 圖4係沿著圖2中所展示之線E1-E2之示意性截面圖； 圖5係沿著圖2中所展示之線F1-F2之示意性截面圖； 圖6A至圖20B係說明用於製造根據實施例之半導體記憶裝置之方法之截面圖；及 圖21A至圖23係說明半導體記憶裝置之特徵之曲線圖。

Claims (17)

  1. 一種半導體記憶裝置，其包含：一堆疊本體，其包括沿著第一方向堆疊且彼此隔開之複數個電極膜；複數個柱狀結構，其在該第一方向上延伸、刺穿(piercing)該堆疊本體且包括一半導體層；一電荷儲存部(charge storage portion)，其設置於該等柱狀結構中之一者與該等電極膜之一者之間；及一絕緣膜，其分隔安置在該堆疊本體之一上部部分中之該等電極膜中之一者，且不分隔安置在該堆疊本體之一下部部分中之該等電極膜中之另一者，其中安置在該絕緣膜之一側上之該等柱狀結構之間的一最短距離短於以在該等柱狀結構之間插置(interpose)有該絕緣膜之方式安置之該等柱狀結構之間的一最短距離，該絕緣膜在與該第一方向交叉之一第二方向上延伸，如自該第一方向觀看，該複數個柱狀結構未安置在第一晶格點(lattice point)，而是安置在除前述第一晶格點以外之第二晶格點，在一晶格之晶格點當中，前述第一晶格點位於該絕緣膜中且沿著該第二方向配置在一列中，該晶格由複數個第一虛直線(imaginary straight line)及複數個第二虛直線組態而成，該複數個第一虛直線在與該第一方向交叉之一第三方向上延伸，且等間隔配置， 該複數個第二虛直線在與該第三方向交叉之一第四方向上延伸，且等間隔配置。
  2. 如請求項1之半導體記憶裝置，其進一步包含在一第五方向上安置於該堆疊本體之兩側上之絕緣部件，該第五方向與該第一方向及該第二方向交叉。
  3. 如請求項2之半導體記憶裝置，其進一步包含：一半導體基板，該堆疊本體安置於其上；及一導電部件，其設置於該絕緣部件中且在該第一方向上延伸，該導電部件之一下部末端(lower end)連接至該半導體基板。
  4. 如請求項1之半導體記憶裝置，其中該複數個柱狀結構沿著在該第二方向上延伸之複數個列配置。
  5. 如請求項4之半導體記憶裝置，其中該等柱狀結構沿著該第二方向在該等列之每一者中週期性地配置。
  6. 如請求項5之半導體記憶裝置，其中該等柱狀結構在該第二方向上之位置在彼此鄰近之該等列中彼此移位。
  7. 如請求項1之半導體記憶裝置，其中 安置在該堆疊本體之該上部部分中之該等電極膜中之該一者比安置在該堆疊本體之該下部部分中之該等電極膜中之該另一者厚。
  8. 如請求項1之半導體記憶裝置，其中該電荷儲存部係絕緣的。
  9. 如請求項1之半導體記憶裝置，其中該電荷儲存部係導電的。
  10. 如請求項1之半導體記憶裝置，其進一步包含：一隧道絕緣膜，其安置在該柱狀結構與該電荷儲存部之間；及阻斷絕緣膜，其安置在該電荷儲存部與該等電極膜之間。
  11. 如請求項1之半導體記憶裝置，其中沒有配置該柱狀結構之該等電極膜中之一區域係於該堆疊本體中之該絕緣膜之正下方。
  12. 一種半導體記憶裝置，其包含：複數個電極膜，其沿著一第一方向堆疊且彼此隔開；複數個柱狀結構，其在該第一方向上延伸且刺穿該複數個電極膜；及一電荷儲存部，其設置於該複數個柱狀結構之一者與該複數個電極膜之一者之間，其中如自一晶格之晶格點當中之該第一方向觀看，該複數個柱狀結構未安 置在沿一第二方向而週期性地配置於存在之特定一列之第一晶格點，而是安置在除了上述第一晶格點以外之第二晶格點，上述第一晶格點係安置在該等電極膜上，且該晶格係由複數個在一第三方向上延伸且等間隔配置之虛直線以及複數個在與該第三方向交叉之一第四方向上延伸且等間隔配置之虛直線組態而成。
  13. 如請求項12之半導體記憶裝置，其進一步包含在一第五方向上安置於該堆疊本體之兩側上之絕緣部件，該第五方向與該第一方向及該第二方向交叉。
  14. 如請求項13之半導體記憶裝置，其進一步包含：一半導體基板，該堆疊本體安置於其上；及一導電部件，其設置於該絕緣部件中且在該第一方向上延伸，該導電部件之一下部末端連接至該半導體基板。
  15. 如請求項12之半導體記憶裝置，其中該複數個柱狀結構沿著在該第二方向上延伸之複數個列配置。
  16. 如請求項15之半導體記憶裝置，其中該等柱狀結構沿著該第二方向在該等列之每一者中週期性地配置。
  17. 如請求項16之半導體記憶裝置，其中 該等柱狀結構在該第二方向上之位置在彼此鄰近之該等列中彼此移位。
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