TWI604514B - 半導體裝置及其製造方法 - Google Patents

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德光成太
上西明夫
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瑞薩電子股份有限公司
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Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，更特定言之，係關於一種具有所謂之高耐壓構造之半導體裝置及其製造方法。
隨著近年來之各種電子機器之輕量化、小型化，裝載於該電子機器之半導體元件之細微化日新月異。例如藉由在對電漿顯示器之像素施加電流之半導體晶片中，將以低電壓驅動之低電壓驅動電晶體與以高電壓驅動之高耐壓電晶體混載於同一晶片上，而嘗試縮小該半導體晶片之佔有面積。
例如日本特開2006-40907號公報(專利文獻1)中揭示之半導體裝置，係可在更高耐壓之條件下使用在半導體裝置中用於所謂之開關之MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體者。
又，為驅動上述之電漿顯示器之像素，有時使用例如日本特開2003-15600號公報(專利文獻2)中揭示之所謂電力回收電路。電力回收電路係將存儲於像素中所用之負載電容之電荷移動至外部之其他電容(電荷共用電容)並存儲，且可再利用該電荷之、將高耐壓電晶體用作為開關元件之電路。電力回收電路中，較好為使用例如日本特開2009-295684號公報(專利文獻3)中揭示之可於自1對主電極之一方朝另一方之方向、及自另一方朝一方之方向之雙方流動 電流之雙向開關裝置。
[先前技術文獻] [專利文獻] [專利文獻1]
日本特開2006-40907號公報
[專利文獻2]
日本特開2003-15600號公報
[專利文獻3]
日本特開2009-295684號公報
日本特開2006-40907號公報中揭示之半導體裝置，藉由改變MOS電晶體之閘極之一端部、與作為源極區域或汲極區域之高濃度擴散區域之一端部之最短距離，而實現任意控制MOS電晶體之耐壓。然而，例如藉由極大地擴大上述距離而提高MOS電晶體之耐壓之情形時，在使該MOS電晶體為導通狀態時源極電極與汲極電極之間之所謂之導通電阻增加，而有電流能力下降之可能性。亦即提高MOS電晶體之耐壓與減小導通電阻存在取捨之關係。在日本特開2006-40907號公報中揭示之半導體裝置中，未考慮到提高MOS電晶體之耐壓之情形時可能引起之與導通電阻增加之取捨之關係。
在日本特開2003-15600號公報中揭示之電力回收電路中，無對於如此構成之半導體裝置之耐壓之記載。即使使 用日本特開2009-295684號公報中揭示之雙向開關裝置作為解決上述之取捨之方案仍有不足。
本發明係鑒於以上之問題而完成者。其目的在於提供一種可減小導通電阻、且可在高耐壓下驅動之半導體裝置及其製造方法。
本發明之一實施例之半導體裝置具備以下之構成。上述半導體裝置為具備高耐壓電晶體之半導體裝置。上述高耐壓電晶體具備：具有主表面之半導體基板；形成於半導體基板之主表面上之第1雜質層；形成於第1雜質層之內部之第2雜質層；以包夾第2雜質層之方式形成於第1雜質層之內部之1對第3雜質層；形成於1對第3雜質層之各者之內部之第4雜質層；以自至少一方之第3雜質層向第2雜質層之配置方向沿著主表面突出之方式，自第1雜質層之最上面起形成於第1雜質層之內部之第5雜質層；及以與第2雜質層之至少一部份俯視下重合之方式形成於最上面之上方之導電層。上述第4雜質之雜質濃度較第3及第5之雜質層之雜質濃度更高，第5雜質層之雜質濃度較第3雜質層之雜質濃度更高。
本發明之另一實施例之半導體裝置之製造方法具備以下之步驟。上述製造方法為具備高耐壓電晶體之半導體裝置之製造方法。在上述製造方法中，首先準備具有主表面之半導體基板。於上述半導體基板之主表面上形成第1雜質層。於上述第1雜質層之內部形成第2雜質層。以包夾上述 第2雜質層之方式，於第1雜質層之內部形成1對第3雜質層。於上述1對第3雜質層之各者之內部形成第4雜質層。以自至少一方之第3雜質層向第2雜質層之配置方向沿著主表面突出之方式，自第1雜質層之最上面起於第1雜質層之內部形成有第5雜質層。以與上述第2雜質層之至少一部份俯視下重合之方式於，最上面之上方形成有導電層。上述第4雜質之雜質濃度較第3及第5之雜質層之雜質濃度更高，第5雜質層之雜質濃度較第3雜質層之雜質濃度更高。
根據本實施例，形成於第2雜質層與第3雜質層之間之第5雜質層，具有較第3雜質層之雜質濃度更高之雜質濃度。因此，藉由實質地進一步縮短被源極區域與汲極區域包夾之通道區域，該半導體裝置之導通電阻變得更低。另一方面，在不使用時，具有較第5雜質層之雜質濃度更低之雜質濃度之第4雜質區域會進一步提高第1雜質層之最上面附近之耐壓。因此，可提供具有低導通電阻與高耐壓之雙方之功能之半導體裝置。
根據本實施例之製造方法，而形成形成於第2雜質層與第3雜質層之間之第5雜質層具有較第3雜質層之雜質濃度更高之雜質濃度之半導體裝置。因此，藉由實質地進一步縮短被源極區域與汲極區域包夾之通道區域，該半導體裝置之導通電阻變得更低。另一方面，在不使用時，具有較第5雜質層之雜質濃度更低之雜質濃度之第4雜質區域會進一步提高第1雜質層之最上面附近之耐壓。因此，形成具 有低導通電阻與高耐壓之雙方之功能之半導體裝置。
以下，就本發明之實施形態基於圖式進行說明。
(實施形態1)
首先，作為本實施形態就晶片狀態之半導體裝置進行說明。
參照圖1，本實施形態之半導體晶片CHP中，具有輸入電路、輸出電路及CMOS邏輯電路。該等配置於半導體基板SUB之主表面上。
輸入電路係用以使CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)邏輯電路及輸出電路驅動之電路。CMOS邏輯電路係為在信號由輸入電路傳入時使輸出電路等驅動而進行運算之電路。輸出電路係向連接於其之負載(例如電漿顯示器之像素)輸出信號之電路。即輸出電路之端子與上述負載電性連接。該等之構成要素，例如如圖1所示，在半導體基板SUB之主表面上，以對向之方式配置1組之CMOS邏輯電路，在CMOS邏輯電路之外側配置有輸出電路，以與輸出電路鄰接之方式配置輸入電路。
參照圖2，例如圖1中顯示之輸出電路具有集合多數之1位元輸出電路之態樣。1位元輸出電路具有HV(High Voltage：高電壓)-NMOS、雙向SW(Switch：開關)與HV-PMOS。
HV-NMOS中複數配置有高耐壓n通道型MOS電晶體。雙 向SW係具有可於自1對主電極之一方朝另一方之方向、及自另一方朝一方之方向之雙方流動電流之雙向開關功能之開關。於HV-PMOS中配置有複數個高耐壓p通道型MOS電晶體。
所謂高耐壓MOS電晶體，為可施加較通常為高之驅動電壓而使用之MOS電晶體，具體而言是指具有例如10 V以上之高汲極電壓之耐壓之電晶體。如上所述，於半導體晶片CHP之輸出電路中較佳配置高耐壓MOS電晶體。
相對於此，較佳由例如圖1中顯示之輸入電路及低電壓MOS電晶體形成。所謂低電壓MOS電晶體，是指以與高耐壓MOS電晶體之驅動電壓(汲極電壓)相比相對較低之汲極電壓驅動。具體而言，低電壓MOS電晶體以例如5 V以下之汲極電壓驅動。關於圖1中顯示之CMOS邏輯電路，亦與輸入電路相同，較好為由複數之低電壓MOS電晶體等構成之控制電路。
參照圖3，於圖2中顯示之雙向SW中，於圖之左右方向配置有2行包含源極電極線S、閘極電極線G與汲極電極線D之高耐壓MOS電晶體。惟於1位元之輸出電路中所含之高耐壓MOS電晶體之數量為任意。圖3之左側之包含源極電極線S、閘極電極線G與汲極電極線D之高耐壓MOS電晶體，與圖3之右側之包含源極電極線S、閘極電極線G與汲極電極線D之高耐壓MOS電晶體共用汲極電極線D。
藉由如此在相鄰之1對電晶體間共用電極線之一部份，該電晶體具有例如可於自汲極朝向源極之方向、及自源極 朝向汲極之方向之雙方流動電流之構成。因此該電晶體具有作為所謂雙向開關之作用。
參照圖4，複數位元(例如n位元：n為自然數)之雙向SW中，包含源極電極線S1、閘極電極線G1及汲極電極線D1之高耐壓MOS電晶體與圖3相同地由2行排列之區域構成1位元，鄰接於上述1位元之1位元包含源極電極線S2、閘極電極線G2及汲極電極線D2。鄰接於各閘極電極線之源極電極線或汲極電極線，除去配置於圖之最邊端之源極電極線以外，與鄰接於該閘極電極線之構成閘極電極線之電晶體共用源極電極線或汲極電極線。
圖5係顯示圖3中顯示之單一之雙向開關用之高耐壓MOS電晶體之構成之概略剖面圖。即雙向SW中，排列有複數個圖5中顯示之剖面形狀之高耐壓MOS電晶體。參照圖3至圖5，圖3及圖4之各個高耐壓MOS電晶體形成於與半導體基板SUB之主表面上之嵌入擴散層BSB之上面相接之磊晶層PEP(第1雜質層)之內部及上面上。具體而言，於磊晶層PEP之表面上，形成有高耐壓井區域HVNW(第2雜質層)、擴散層OFB(第3雜質層)、擴散層PW(第4雜質層)、接觸擴散層PWC、與擴散層OFB2(第5雜質層)。接觸擴散層PWC、擴散層PW及擴散層OFB2作為連接於源極電極線S及汲極電極線D之源極區域及汲極區域而配置。
於磊晶層PEP之上表面上，主要具有閘極絕緣膜GI、閘極電極GE(導電層)與層間絕緣層III。藉由例如利用LOCOS(Local Oxidation of Silicon：矽局部氧化)法較厚地 形成閘極絕緣膜GI，可將該電晶體設為高耐壓。本實施形態之閘極絕緣膜GI之厚度較佳設為200 nm以上500 nm以下。
源極電極線S、閘極電極線G及汲極電極線D作為氧化鋁配線AL1而形成。氧化鋁配線AL1介於與層間絕緣層III形成於同一層之稱為接觸層CT之導電層，且與作為下層之閘極電極GE及源極、汲極區域PWC電性連接。又閘極電極GE之上面上形成有矽化物SC，於閘極電極之側面上形成有側壁絕緣膜SI。
在本實施形態中，半導體基板SUB、擴散層OFB、PW、OFB2中具有例如硼(B)等之p型雜質。又高耐壓井區域HVNW及嵌入擴散層BSB中具有例如銻(Sb)等之n型雜質。如此，圖5之高耐壓MOS電晶體成為所謂之p通道型電晶體。如上所述，較好的是，擴散層OFB、PW、OFB2之雜質為第1導電型之雜質，高耐壓井區域HVNW之雜質為與第1導電型不同之第2導電型之雜質。
高耐壓井區域HVNW以自磊晶層PEP之最上面到達嵌入擴散層BSB之方式形成。又高耐壓井區域HVNW以俯視下包圍構成雙向SW之單一或複數個高耐壓MOS電晶體之方式配置。高耐壓井區域HVNW在高耐壓MOS電晶體之閘極電極GE之正下方(與閘極電極GE於俯視下重合般)，以俯視下包圍高耐壓MOS電晶體之區域連接之方式配置。
背閘極BG形成於高耐壓井區域HVNW之俯視下包圍高耐壓MOS電晶體之區域。背閘極BG具有作為用以固定高耐 壓井區域HVNW之電位之接觸窗之作用。
擴散層OFB在高耐壓MOS電晶體中，以包夾閘極電極線G之正下方之高耐壓井區域HVNW之方式配置1對。擴散層PW形成於擴散層OFB之內部之磊晶層PEP之表面，接觸擴散層PWC形成於擴散層PW之內部之磊晶層PEP之表面。接觸擴散層PWC與源極電極線S、汲極電極線D電性連接。
本實施形態中，擴散層OFB及擴散層PW在單一之高耐壓MOS電晶體之整體中，以其位置及形狀相對於高耐壓井區域HVNW成對稱之方式配置。換言之，以閘極電極GE及其正下方之高耐壓井區域HVNW為中心，使作為源極區域之擴散層OFB及擴散層PW、及作為汲極區域之擴散層OFB及擴散層PW以對稱之形狀且對稱之位置配置。
擴散層OFB2在磊晶層PEP之表面，與擴散層OFB之一部份連接，且為了朝向配置於閘極電極GE之正下方之高耐壓井區域HVNW之配置方向，以自擴散層OFB突出之方式形成。另擴散層OFB2較佳以其至少其一部份與閘極電極GE俯視下重合之方式形成。
本實施形態中，如圖5所示，閘極電極GE之正下方之高耐壓井區域HVNW、與其左側之(例如源極區域之)擴散層OFB藉由擴散層OFB2而連接。又閘極電極GE之正下方之高耐壓井區域HVNW與其右側之(例如汲極區域之)擴散層OFB藉由擴散層OFB2而連接。換言之，本實施形態中，自包夾閘極電極GE之正下方之高耐壓井區域HVNW之雙方之擴散層OFB，向高耐壓井區域HVNW之配置方向沿著半導 體基板SUB之主表面延伸之擴散層OFB2，係與高耐壓井區域HVNW連接。如此1對擴散層OFB2中至少一方較佳以自擴散層OFB延伸並連接高耐壓井區域HVNW之方式形成。
本實施形態中，擴散層PW之p型雜質之濃度較擴散層OFB及擴散層OFB2之p型雜質之濃度高，擴散層OFB2之p型雜質之濃度較擴散層OFB之p型雜質之濃度高。換言之，本實施形態中，依p型雜質濃度之高低之順序，依序為擴散層PW、擴散層OFB2、擴散層OFB。另接觸擴散層PWC較佳具有較擴散層PW高之p型雜質之濃度。
另圖5中顯示之構成高耐壓MOS電晶體之擴散層PW或井區域HVNW等之各構成要素(區域)，可藉由使用SCM(Scan Charge Microscopy：掃描電荷顯微法)或EDX(Energy Dispersive X-ray analysis：能量色散X射線分析)解析雜質濃度或導電型之差而進行區分。
輸出電路中之雙向SW較佳為使用於有必要在例如用以向電漿顯示裝置供給電力之負載電容、與存儲向負載電容供給之電荷之電荷共用電容之間等於雙向流動電流之電力回收電路。在負載電容充電之情形與放電之情形中，於該電路中電流之流動方向相反。若在如此之情形下使用雙向SW，則可實現電流之流動方向之控制。
參照圖6，在將使用於所謂單向之開關之高耐壓MOS電晶體(單向開關用之電晶體)用作為雙向流動之電流之開關元件(雙向開關用之電晶體)之情形下，較佳例如以電性連接一個電晶體之源極電極線與另一個電晶體之源極電極線 之方式排列。如此，即使使用單向開關用之電晶體，仍可與使用雙向開關用之電晶體之情形相同地雙向控制電流之方向。
惟藉由使用雙向開關用之高耐壓MOS電晶體，與以雙向之控制之目的而使用單向開關用之高耐壓MOS電晶體之情形相比，具有可縮小包含雙向SW之輸出電路之俯視下之佔有面積之優點。例如由於與單向開關相比雙向開關可將俯視下之佔有面積縮小大約25%，故可使半導體晶片或半導體裝置更細微化。
若使用雙向開關用之電晶體作為雙向SW，與使用單向開關用之電晶體之情形相比，可減少電晶體之數量。因此，藉由使用雙向開關用之電晶體，與使用單向開關用之電晶體之情形相比，可縮小包含雙向SW之輸出電路之俯視下之佔有面積。
圖7之圖表之橫軸表示施加於用作雙向開關之單向或雙向開關用之高耐壓MOS電晶體之汲極電壓，圖7之圖表之縱軸表示用作為雙向開關之單向或雙向開關用之高耐壓MOS電晶體中流動之汲極電流。另所謂汲極電壓是指將源極電極接地之情形之源極-汲極間電壓，所謂汲極電流是指源極-汲極間之電流。
參照圖7，相較於利用單向開關用之高耐壓MOS電晶體構成作為雙向SW之功能之情形，若使用雙向開關用之高耐壓MOS電晶體，雖於每個該MOS電晶體之各者中流動之汲極電流之值減小至約0.6倍，但可縮小俯視下之佔有面 積。
根據以上所述，藉由使用雙向開關用之高耐壓MOS電晶體作為輸出電路之雙向SW，相較於使用單向開關用之高耐壓MOS電晶體之情形，可更佳縮小俯視下之佔有面積，且由於可藉由該電晶體而再利用像素之電荷，故可減少消耗電力。
其次，一面參照圖8~圖13，一面就本實施形態之作用效果進行說明。參照圖8，圖8之高耐壓MOS電晶體在未形成有擴散層OFB2之點上，與圖5中顯示之本實施形態之高耐壓MOS電晶體不同。
由於未形成有擴散層OFB2，故圖8之高耐壓MOS電晶體自作為源極區域之擴散層OFB至作為汲極區域之擴散層OFB之距離變長。因此，在被源極區域與汲極區域包夾之通道區域中帶來電場效果之閘極電極GE，較圖5更於圖之左右方向變長。若被源極區域與汲極區域包夾之通道區域變長，則有使該電晶體為導通狀態時之該通道區域之電阻(導通電阻)變大，且用以驅動電晶體而流動之通道區域之電流減小之可能性。
參照圖9，圖9之高耐壓MOS電晶體具有與圖5中顯示之本實施形態之高耐壓MOS電晶體大致相同之構成。惟在圖9中，為易於與圖8進行比較，將閘極電極GE之左右方向之長度與圖8之閘極電極GE之長度設為相同。比較圖8與圖9之高耐壓MOS電晶體，在圖9(本實施形態)中，擴散層OFB2以自擴散層OFB向井區域HVNW突出之方式延伸。擴 散層OFB2中，以較擴散層OFB更高之濃度包含有與擴散層OFB相同之第1導電型(p型)之雜質。即，擴散層OFB2與擴散層OFB相同，具有作為源極區域及汲極區域之作用。
藉由配置有較擴散層OFB電阻值低之擴散層OFB2，被源極區域及汲極區域包夾之通道區域之長度，變得實質上與被擴散層OFB2包夾之區域之長度相等，且與未配置有擴散層OFB2之情形相比變短。其原因係由於閘極電極GE以與擴散層OFB2之至少一部份俯視下重合之方式配置，故於導通狀態下被1對擴散層OFB包夾之區域，成為受到由閘極電極GE所產生之電場效果之通道區域。因此可降低該電晶體之導通電阻，且可抑制用以驅動電晶體而流動之通道區域之電流之減小。
如下所述，擴散層PW、OFB、OFB2及井區域HVNW藉由使用離子植入技術而於該區域中植入雜質而形成。因此所形成之各區域在靠近磊晶層PEP之最上面之區域(圖之上方)中雜質之濃度變高，在距離該最上面較深之區域(圖之下方)中雜質之濃度變低。亦即在與形成有擴散層OFB2之區域同一高度之區域(磊晶層PEP之表面之附近)中，各區域之雜質濃度變得比較高。因此可提高該電晶體成為導通狀態時之電場效果，從而可進一步確實地流動高導通電流。
另一方面，擴散層OFB及井區域HVNW之下側之區域與上側之區域相比雜質濃度較低。因此即使本實施形態中形成擴散層OFB2，且實質之通道長變短，在該電晶體為斷 開狀態之情形下，仍可在雜質濃度較低之區域中抑制由所謂之擊穿(Punch Through)現象所引起之電流流動。其結果，可抑制該區域之耐壓之降低，從而可確保作為高耐壓MOS電晶體之功能。
又擴散層OFB之雜質濃度較擴散層PW及擴散層OFB2之雜質濃度低。因此電晶體為斷開狀態時，可緩和擴散層OFB之尤其磊晶層PEP之表面附近之區域之電場強度。由此點亦可抑制電晶體為斷開狀態時之耐壓之降低。
根據以上所述，本實施形態中，藉由於高耐壓MOS電晶體中形成擴散層OFB2，可將該電晶體設為為高耐壓且使導通電阻更低。因此可提供具備高耐壓與高驅動電流之雙方之功能之電晶體。
尤其本實施形態中，自源極區域延伸之擴散層OFB2與自汲極區域延伸之擴散層OFB2之雙方以與井區域HVNW連接之方式延伸。因此縮短通道區域之實質之長度之效果更為提高。
另本實施形態中，擴散層OFB2之p型雜質濃度較佳為較井區域HVNW之n型雜質濃度高。如此，擴散層OFB2作為源極區域之一部份，可進一步實質縮短通道長且提高降低導通電阻之效果。
又如本實施形態般，藉由使高耐壓MOS電晶體以整體成對稱之方式配置，無論該電晶體中流動之電流之方向(自源極朝向汲極之方向、及自汲極朝向源極之方向)為何，皆可使導通狀態時流動之驅動電流之特性相同。具體而 言，例如在驅動電流於自源極朝向汲極之方向流動之情形、與驅動電流於自汲極朝向源極之方向流動之情形之間，可抑制電流值大幅不同之異常之產生，且可進一步縮小上述兩者之情形之電流特性之差。因此，可使該電晶體之電性特性更加穩定。
其次，使用模擬結果說明本實施形態之高耐壓MOS電晶體之上述之效果。參照圖10，使用圖5(圖9)中顯示之本實施形態之用於雙向SW之雙向開關用之高耐壓MOS電晶體之解析模型，算出汲極電流及汲極電壓(耐壓)之值。圖10之解析模型之形狀以圖5及圖9中顯示之高耐壓MOS電晶體之剖面形狀為準。另閘極絕緣膜GI之厚度(圖之上下方向)為300 nm。
在圖10中陰影線較粗之區域其雜質濃度較陰影線較細之區域為高。又在陰影線較粗之區域中陰影線較密之區域其雜質濃度較陰影線較疏之區域為高，在陰影線較細之區域中陰影線較疏之區域其雜質濃度較陰影線較密之區域為高。
如上所述，由於擴散層OFB及井區域HVNW使用離子植入技術而形成，故其剖面形狀在圖之下側較圖之上側其左右方向之寬度變小。圖中之尺寸WOFB及WHNW分別為植入該剖面圖之擴散層OFB及井區域HVNW之區域之寬度。
圖11之圖表之橫軸為SPCW，即顯示一方之擴散層OFB2與另一方之擴散層OFB2之最短距離(參照圖5)。圖12之圖表為SPOW，即顯示一方之擴散層OFB2之最外側之端部與 另一方之擴散層OFB2之最外側之端部之距離(參照圖5)。圖13之圖表之橫軸為SPadd，即顯示向擴散層OFB2之植入雜質之濃度。又圖11~圖13之圖表之縱軸以相對值顯示Ics即雙向開關用之MOS電晶體中流動之汲極電流、及BVoff即雙向開關用之MOS電晶體之斷開狀態時之汲極電壓(耐壓)。又記載於各圖表之上方之數值顯示輸入至進行導出各圖表之模擬之解析模型之數值等之條件，尺寸之單位為μm。
參照圖11，顯示該高耐壓MOS電晶體之實質之通道長之SPCW較佳為與耐壓BVoff之值相差1.5 μm以上，且較佳為與電流Ics之值相差2.5 μm以下。最佳為與BVoff和Ics之雙方之值相差2.0 μm。
參照圖12，即使使SPOW之值在6 μm以上8 μm以下之範圍中變化，BVoff及Ics之值仍不會大幅變化，而保持容許範圍。參照圖13，若植入至擴散層OFB2之雜質之濃度超過4E12 cm-2，則BVoff之值大幅降低，因此該濃度較佳為2E12 cm-2以上4E12 cm-2以下，更佳為3E12 cm-2。
根據以上所述，可以說即使將1對擴散層OFB2之最短距離大幅縮短(1.5 μm左右)仍可維持斷開狀態之耐壓。又，可以說由於若用以形成擴散層OFB2之離子植入之量過剩則該耐壓會降低，故藉由留意離子植入之量，可將耐壓與驅動電流之雙方控制為期望之值。
其次參照圖14~圖30，就本實施形態之半導體裝置之製造方法進行說明。
參照圖14，準備例如電阻率為1 Ωcm以上50 Ωcm以下之半導體基板SUB。該半導體基板SUB為包含例如含p型雜質之矽單晶之基板，並用作為半導體晶片CHP(參照圖1)之基底。
關於圖15~圖20，顯示形成輸出電路之HV-NMOS及HV-PMOS(參照圖2)之區域(圖15(A)~圖20(A))及形成作為雙向SW(參照圖2)之雙向PMOS之區域(圖15(B)~圖20(B))之步驟。另，為同一圖號之例如圖15(A)與圖15(B)顯示進行同一步驟之態樣。
參照圖15(A)、(B)，於半導體基板SUB之主表面上，例如使用熱氧化法，形成例如包含矽氧化膜之絕緣層III。其次，利用通常之照相製版技術及蝕刻技術，使絕緣層III之一部份變薄。此處較佳以在接著要進行離子植入之區域中之絕緣層III較其他區域稍薄之方式進行蝕刻。
其次，將經圖案化之絕緣層III作為遮罩，使用通常之離子植入技術，在半導體基板SUB之內部之期望之區域中，形成具有n型雜質之嵌入擴散層BSB。在嵌入之時，較佳為例如將銻(Sb)以50 KeV以上200 KeV以下之能量並以1E12 cm-2以上1E14 cm-2以下之濃度植入，其後藉由以1000℃以上1200℃以下之溫度進行熱處理，使該植入之雜質擴散。另在圖15以後，以「-」之標記顯示植入有n型雜質之區域。
參照圖16(A)、(B)，絕緣層III之圖案被除去後，以覆蓋半導體基板SUB及嵌入擴散層BSB之上面上之方式，利用 通常之磊晶生長法，形成例如包含p型雜質之磊晶層PEP(第1雜質層)。磊晶層PEP較佳為例如電阻率為10 Ωcm以上30 Ωcm以下。
參照圖17(A)、(B)，在磊晶層PEP之表面上，例如使用熱氧化法，形成例如包含矽氧化膜之絕緣層III。其次於絕緣層III上塗佈作為感光劑之光阻劑PR，且利用通常之照相製版技術使該光阻劑PR圖案化。其次，將經圖案化之光阻劑PR作為遮罩，利用通常之離子植入技術，於未被光阻劑PR覆蓋之區域之正下方之磊晶層PEP之內部植入n型雜質。此時，較佳為例如將磷(P)以50 KeV以上300 KeV以下之能量並以1E12 cm-2以上1E14 cm-2以下之濃度植入。此處較佳為藉由以貫通絕緣層III之方式植入n型雜質，而抑制磊晶層PEP之表面受到損害。
參照圖18(A)、(B)，在圖17之光阻劑PR被除去後，再次塗佈光阻劑PR，與圖17相同地利用通常之照相製版技術使該光阻劑PR圖案化。其次，利用與圖17相同之離子植入技術，於未被光阻劑PR覆蓋之區域之正下方之磊晶層PEP之內部植入n型雜質。在圖18之步驟中，較佳為例如將磷(P)以200 KeV以上800 KeV以下之能量並以1E12 cm-2以上1E13 cm-2以下之濃度植入期望之區域。因此比較圖18(A)與圖17(A)，在圖18之步驟中，雜質被植入較圖17之步驟更深之區域。
參照圖19(A)、(B)，在圖18之光阻劑PR被除去後，再次塗佈光阻劑PR，與圖17相同地利用通常之照相製版技術使 該光阻劑PR圖案化。其次，利用與圖17相同之離子植入技術，於未被光阻劑PR覆蓋之區域之正下方之磊晶層PEP之內部植入p型雜質。此處，在圖19之剖面圖中之與在圖17之步驟中植入雜質之區域鄰接之區域中植入p型雜質。此時，較佳為例如將硼(B)以50 KeV以上200 KeV以下之能量並以1E13 cm-2以上1E14 cm-2以下之濃度植入。另於圖19中，以「+」之標記顯示植入有p型雜質之區域。
參照圖20(A)、(B)，將圖17~圖19之各步驟中植入至磊晶層PEP之內部之雜質，例如藉由以1000℃以上1300℃以下之溫度進行熱處理，使其以向下方壓入之方式擴散。藉由該處理，形成有具有n型雜質之高耐壓井區域HVNW、具有n型雜質之擴散層OFP及具有p型雜質之擴散層OFB。更具體而言，高耐壓井區域HVNW為由在圖17中顯示之步驟中植入之n型雜質形成之區域，擴散層OFP為由在圖18中顯示之步驟中植入之n型雜質形成之區域。擴散層OFB為由在圖19中顯示之步驟中植入之p型雜質形成之區域。圖20(B)中顯示之擴散層OFB相當於圖5中顯示之擴散層OFB，圖20(B)中顯示之高耐壓井區域HVNW相當於圖5中顯示之高耐壓井區域HVNW。如此，於磊晶層PEP之內部形成高耐壓井區域HVNW(第2雜質層)。以包夾高耐壓井區域HVNW之方式，於磊晶層PEP之內部形成1對擴散層OFB(第3雜質層)。
關於圖21~圖30，顯示形成有輸出電路之HV-NMOS及HV-PMOS(參照圖2)之區域(圖21(A)~圖30(A))、形成有作 為雙向SW(參照圖2)之雙向PMOS之區域(圖21(B)~圖30(B))及形成使用於輸入電路(參照圖1)等之低電壓(Low Voltage)用NMOS(LV-NMOS)及低電壓用PMOS(LV-PMOS)之區域(圖21(C)~圖30(C))之步驟。另，同一圖號之例如圖21(A)與圖21(B)顯示進行同一步驟之態樣。
參照圖21(A)~(C)，例如利用通常之LOCOS法，形成例如包含矽氧化膜之場氧化膜FO。場氧化膜FO在形成高耐壓(HV)之MOS電晶體之區域(參照圖21(A)(B))及形成低耐壓(LV)之MOS電晶體之區域(參照圖21(C))之任一者中，皆為用以使沿著磊晶層PEP之最上面之方向上之鄰接之構成要素(區域)間電性絕緣而形成之絕緣層。又場氧化膜FO尤其在形成高耐壓(HV)之MOS電晶體之區域(參照圖21(A)(B))中，較佳作為所要形成之MOS電晶體之閘極氧化膜(例如圖5之閘極絕緣膜GI)而形成。惟亦可例如不使用LOCOS法而使用通常之CVD(Chemical Vapor Deposition：化學氣相沉積法)法形成場氧化膜FO(高耐壓MOS電晶體之閘極絕緣膜GI)。
在圖21(A)~圖30(A)中，將形成高耐壓NMOS電晶體之區域顯示為HV-N，將形成高耐壓PMOS電晶體之區域顯示為HV-P。在圖21(C)~圖30(C)中，將形成低耐壓NMOS電晶體之區域顯示為LV-N，將形成低耐壓PMOS電晶體之區域顯示為LV-P。
參照圖22(A)~(C)，首先作為保護膜，已將利用熱氧化法形成之矽氧化膜、氮化膜、及利用CVD法形成之矽氧化 膜依此順序積層之方式形成。在圖22中以記號II記利用熱氧化法形成之矽氧化膜，將氮化膜及利用CVD法形成之矽氧化膜皆記作絕緣層III。其次利用通常之照相製版技術及蝕刻技術，使上述保護膜圖案化。再者以成為自磊晶層PEP之最上面到達例如嵌入擴散層BSB之深度之方式蝕刻槽部TR。該槽部TR係用以將例如形成擴散層BSB之區域或形成雙向SW之區域與其他區域分離而形成。
參照圖23(A)~(C)，在槽部TR之內壁面上形成包含利用熱氧化法形成之矽氧化膜之絕緣層III之後，槽部TR之內部中例如填充有多晶矽膜PY。在該處理中例如使用CVD法。其次，使用通常之蝕刻技術，除去例如形成於磊晶層PEP之上面上之多晶矽膜，使槽部TR之內部之多晶矽膜PY之上面上之區域氧化。其後，除去在圖22之步驟中形成之保護膜。
參照圖24(A)~(C)，例如在HV-NMOS及HV-PMOS形成區域，及LV-NMOS及LV-PMOS形成區域中，利用通常之照相製版技術及離子植入技術，於磊晶層PEP內之期望之區域中形成擴散層NW。擴散層NW為例如使用與圖15之步驟相同之離子植入技術，將形成於磊晶層PEP之表面上之薄膜用作為遮罩(保護膜)而形成之具有n型雜質之區域。較佳為例如將磷(P)藉由以15 KeV以上800 KeV以下之能量並以1E12 cm-2以上1E14 cm-2以下之濃度，於多階段使用不同的能量而植入。
參照圖25(A)~(C)，於磊晶層PEP內之期望之區域中形成 擴散層PW。擴散層PW使用與圖24之步驟相同之通常之照相製版技術及離子植入技術而形成。此處，較佳為例如將硼(B)藉由以10 KeV以上500 KeV以下之能量並以1E12 cm-2以上1E14 cm-2以下之濃度，於多階段使用不同的能量而植入。圖25(B)中顯示之擴散層PW相當於圖5中顯示之擴散層PW。如此，於擴散層OFB之內部形成1對擴散層PW(第4雜質層)。
參照圖26(B)，於雙向PMOS形成區域之磊晶層PEP之表面(最上面)之期望之區域中形成擴散層OFB2(第5雜質層)。此處，擴散層OFB2較佳以朝向配置於閘極電極GE之正下方之高耐壓井區域HVNW之配置方向、自擴散層OFB(沿著基板SUB之主表面)突出之方式形成，擴散層OFB2亦可與配置於閘極電極GE之正下方之高耐壓井區域HVNW連接。1對擴散層OFB2中至少一方較佳以自擴散層OFB延伸而連接高耐壓井區域HVNW之方式形成。在圖26(B)中，雙方之擴散層OFB2以連接擴散層OFB與高耐壓井區域HVNW之方式形成。
擴散層OFB2使用與圖24及圖25之步驟相同之離子植入技術形成。此處，較佳為例如將硼(B)以100 KeV以上800 KeV以下之能量並以1E12 cm-2以上1E13 cm-2以下之濃度植入。圖26(B)中顯示之擴散層OFB2相當於圖5中顯示之擴散層OFB2。
根據以上所述，較佳以使擴散層PW之雜質濃度較擴散層OFB及擴散層OFB2之雜質濃度更高、擴散層OFB2之雜 質濃度較擴散層OFB之雜質濃度更高之方式形成擴散層。再者，較佳以使擴散層OFB2之p型雜質濃度較高耐壓井區域HVNW之n型雜質濃度更高之方式形成擴散層OFB2。
本實施形態中，根據以上之程序，較佳為擴散層OFB、PW、OFB2之雜質為第1導電型之雜質，高耐壓井區域HVNW之雜質為與第1導電型不同之第2導電型之雜質。
本實施形態中，擴散層OFB及擴散層PW在單一之高耐壓MOS電晶體整體中，較佳以其位置及形狀相對於高耐壓井區域HVNW成對稱之方式配置。
本實施形態中，擴散層OFB2較佳以至少其一部份與閘極電極GE俯視下重合之方式形成。
由於在本步驟時亦可不對HV-NMOS及HV-PMOS形成區域、及LV-NMOS及LV-PMOS形成區域進行處理，故在圖26(A)及圖26(C)中顯示分別與圖25(A)及圖25(C)相同之圖示。
圖26(B)之擴散層OFB2只要是在圖21中顯示之場氧化膜FO(閘極絕緣膜GI)形成之後、且在接下來顯示之閘極電極GE形成之前，則可調換步驟順序。亦即可在圖21~圖25中顯示之任一之步驟之後，形成圖26(B)之擴散層OFB2。
參照圖27(C)，首先尤其將於LV-NMOS及LV-PMOS形成區域中形成之閘極絕緣膜GI例如利用熱氧化法形成。其後，參照圖27(A)~(C)，利用CVD法形成多晶矽之薄膜，再者利用濺鍍法形成WSi之薄膜。其次利用通常之照相製版技術及蝕刻技術，使上述之多晶矽及WSi之薄膜圖案 化。將多晶矽圖案GE與WSi圖案SC積層之構造形成作為閘極。
其次，雖未圖示，尤其在LV-NMOS及LV-PMOS形成區域中，使用圖24及圖25中顯示之通常之照相製版技術及離子植入技術，形成所謂之LDD(Lightly Doped Drain：輕微摻雜汲極)區域。具體而言，例如將硼(B)以10 KeV以上50 KeV以下之能量並以1E13 cm-2以上1E14 cm-2以下之濃度植入，再者例如將磷(P)以10 KeV以上30 KeV以下之能量並以1E13 cm-2以上1E14 cm-2以下之濃度植入，藉此形成上述LDD區域。
參照圖28(A)~圖28(C)，在利用CVD法形成矽氧化膜之後進行蝕刻，藉此形成作為閘極電極GE之側壁之側壁絕緣層SI。
再者，使用通常之照相製版技術及離子植入技術，分別形成n型之接觸擴散層NWC與p型之接觸擴散層PWC。接觸擴散層NWC藉由例如將砷(As)以10 KeV以上100 KeV以下之能量並以1E13 cm-2以上1E16 cm-2以下之濃度植入而形成。接觸擴散層PWC藉由例如將硼(B)以10 KeV以上100 KeV以下之能量並以1E13 cm-2以上1E16 cm-2以下之濃度植入而形成。
參照圖29(A)~圖29(C)，以全部覆蓋至此為止之步驟所形成之各構成要素(區域)之方式，例如利用CVD法，形成包含矽氧化膜之層間絕緣層III。其次，利用通常之照相製版技術及蝕刻技術，蝕刻接觸擴散層NWC、PWC之正上方 之層間絕緣層III，而形成間隙GP。
參照圖30(A)~圖30(C)，作為間隙GP之內壁及底面之阻障金屬，例如將鈦(Ti)與氮化鈦(TiN)利用濺鍍法形成。其次，為了填充間隙GP之內部，例如利用CVD法將鎢(W)嵌入間隙GP之內部。其後藉由蝕刻，除去以圖29之步驟形成之絕緣層III之上面上之鈦、氮化鈦、鎢之薄膜。藉由以上方式，形成接觸層CT(參照圖5)。
再者例如利用濺鍍法形成氧化鋁之薄膜後，藉由利用通常之照相製版技術及蝕刻技術予以圖案化，將氧化鋁配線AL1形成於特定之位置，而形成源極電極線S、閘極電極線G及汲極電極線D等。根據以上所述，在圖30(B)中，形成圖5中顯示之雙向開關用之高耐壓MOS電晶體，於其他之區域中亦形成高耐壓(低電壓)MOS電晶體。
(實施形態2)
本實施形態與實施形態1相比較，在磊晶層之導電型方面不同。以下使用圖31，就本實施形態進行說明。
圖31之雙向開關用之高耐壓MOS電晶體與圖5中顯示之實施形態1之雙向開關用之高耐壓MOS電晶體相比較，僅在磊晶層NEP之導電型為n型之點上不同。即在本實施形態中，磊晶層NEP與井區域HVNW任一者皆包含n型雜質，且磊晶層NEP(第1雜質層)與井區域HVNW(第2雜質層)之導電型相同(此處任一者皆包含n型雜質)。
圖31中顯示之本實施形態之高耐壓MOS電晶體之構成與圖5中顯示之實施形態1之構成相比較，在以上之點上不 同，而在其他之點上與圖5中顯示之實施形態1之構成相同。因此在圖31中，對於同一要素附加同一符號而不重複其說明。
如本實施形態所示，若使磊晶層NEP與井區域HVNW之導電型相同，則即使例如在井區域HVNW之較深區域(圖之下側)中n型雜質之濃度降低，於井區域HVNW之周圍之磊晶層NEP中所含之n型雜質仍可對井區域HVNW中補充n型雜質。因此本實施形態與實施形態1之高耐壓MOS電晶體相比，可提高井區域HVNW之n型雜質之濃度。其結果，在斷開狀態時可抑制在擴散層OFB2(p型)與井區域HVNW(n型)之間因擊穿現象所引起之電流之產生，與實施形態1相比，抑制耐壓降低之效果更加提高。
本實施形態之製造方法中，在實施形態1之圖16中顯示之步驟中，在形成包含n型雜質之磊晶層NEP(第1雜質層)之點上與實施形態1之製造方法不同。然而在其他步驟中，與實施形態1之製造方法相同。
本發明之實施形態2，僅就以上所述之各點與本發明之實施形態1不同。即，關於本發明之實施形態2，未於上述記述之構成或條件、程序或效果等，皆以本發明之實施形態1為準。
(實施形態3)
本實施形態與實施形態1相比較，在各構成要素之導電型等方面不同。以下，使用圖32~圖34，就本實施形態進行說明。
圖32之雙向開關用之高耐壓MOS電晶體與圖5中顯示之實施形態1之雙向開關用之高耐壓MOS電晶體相比較，第1雜質層(磊晶層NEP)、第2雜質層(高耐壓井區域HVPW)、第3雜質層OFP、第4雜質層(擴散層NW)、第5雜質層OFP2及接觸擴散層NWC之導電型不同。亦即高耐壓井區域HVPW具有p型雜質，擴散層OFP、OFP2具有n型雜質。n型雜質較佳為與實施形態1同樣例如為磷(P)之雜質，且p型雜質較佳為與實施形態1同樣例如為硼(B)之雜質。
又圖32之電晶體中，未形成有嵌入擴散層BSB。在以上之點上，圖32之電晶體與圖31之電晶體不同。
圖33之雙向開關用之高耐壓MOS電晶體與圖32之高耐壓MOS電晶體相比較，僅在磊晶層PEP為p型之雜質層之點上不同。圖34之雙向開關用之高耐壓MOS電晶體與圖31之高耐壓MOS電晶體相比較，在未形成有嵌入擴散層BSB之點上不同。
圖32~圖34中顯示之本實施形態之高耐壓MOS電晶體之構成與上述之其他之高耐壓MOS電晶體之構成相比較，在以上之點上不同，而在其他之點上則與圖5中顯示之實施形態1之構成相同。因此在圖32~圖34中，對於同一要素附加同一符號而不重複其說明。
如本實施形態之各實施例所示，即使適宜改變各構成要素之雜質之導電型，但只要例如成為與實施形態1及實施形態2相同之位置及形狀，且為與實施形態1相同之雜質濃度之大小關係(例如在圖32中，擴散層NW其雜質濃度較擴 散層OFP、OFP2高，擴散層OFP2其雜質濃度較擴散層OFP高)，仍可發揮與實施形態1及實施形態2相同之作用效果。
在本實施形態之製造方法中，構成實施形態1之製造方法之一部份之步驟中，所形成之雜質層之導電型與實施形態1不同。例如在形成圖32中顯示之高耐壓MOS電晶體時，在圖20(B)之步驟中，取代高耐壓井區域HVNW，而形成包含p型雜質之高耐壓井區域HVPW。因此在圖17中顯示之步驟中，於形成高耐壓井區域HVPW之區域中，取代n型雜質而植入p型雜質之例如硼(B)。相同地，在圖20(B)之步驟中，取代擴散層OFB，而形成包含n型雜質之擴散層OFP。因此在圖19中顯示之步驟中，於形成擴散層OFP之區域中，取代p型雜質而植入n型雜質之例如磷(P)。在其他之區域中亦相同地，在與實施形態1之高耐壓MOS電晶體之導電型不同之區域(擴散層)中，較佳為藉由植入不同導電型之雜質而形成該區域(擴散層)。
由於圖32中顯示之高耐壓MOS電晶體為所謂之n通道型電晶體，故在圖32中顯示之電晶體之製造方法中，實施形態1之圖15(B)~圖30(B)中顯示之「雙向PMOS形成區域」成為「雙向NMOS形成區域」。由於圖33中顯示之高耐壓MOS電晶體亦為所謂之n通道型電晶體，故與上述相同地，實施形態1之圖15(B)~圖30(B)中顯示之「雙向PMOS形成區域」成為「雙向NMOS形成區域」。
在本實施形態中，亦與實施形態1相同，較佳為擴散層 OFB、PW、OFB2之雜質為第1導電型之雜質，且高耐壓井區域HVNW之雜質為與第1導電型不同之第2導電型雜質。
本發明之實施形態3，僅就以上所述之各點與本發明之實施形態1不同。即，關於本發明之實施形態3，未於上述記述之構成或條件、程序或效果等，皆以本發明之實施形態1為準。
(實施形態4)
本實施形態與實施形態1相比較，在擴散層OFB2之構成方面不同。以下，使用圖35~圖37，就本實施形態進行說明。
圖35之雙向開關用之高耐壓MOS電晶體與圖5中顯示之實施形態1之雙向開關用之高耐壓MOS電晶體相比較，在欠缺其中一方之擴散層OFB之點上不同。具體而言，未形成有以自源極電極線S之擴散層OFB向井區域HVNW之配置方向突出之方式延伸之擴散層OFB2。惟以自汲極電極線D之擴散層OFB向井區域HVNW之配置方向突出之方式延伸之擴散層OFB2，與實施形態1相同，以與井區域HVNW連接之方式形成。其結果，圖35之高耐壓MOS電晶體在單一之高耐壓MOS電晶體之整體中，未以其位置及形狀相對於高耐壓井區域HVNW成對稱之方式配置。
圖36之雙向開關用之高耐壓MOS電晶體與圖5中顯示之實施形態1之雙向開關用之高耐壓MOS電晶體相比較，其中一方之擴散層OFB2與另一方之擴散層OFB2相比，沿著磊晶層PEP之最上面延伸之長度較短。具體而言，以自源 極電極線S之擴散層OFB向井區域HVNW之配置方向突出之方式延伸之擴散層OFB2較以自汲極電極線D之擴散層OFB向井區域HVNW之配置方向突出之方式延伸之擴散層OFB2圖之左右方向延伸之長度較短。即，以自源極電極線S之擴散層OFB向井區域HVNW之配置方向突出之方式延伸之擴散層OFB2未與井區域HVNW連接。其結果，圖36之高耐壓MOS電晶體在單一之高耐壓MOS電晶體之整體中，未以其位置及形狀相對於高耐壓井區域HVNW成對稱之方式配置。
圖35~圖36中顯示之本實施形態之高耐壓MOS電晶體之構成與圖5中顯示之實施形態1之構成相比較，在以上之點上不同，在其他之點上與圖5中顯示之實施形態1之構成相同。因此在圖35~圖36中，對於同一要素附加同一符號而不重複其說明。
圖37之圖表之橫軸、縱軸與圖7之圖表相同，分別顯示施加於雙向開關用之高耐壓MOS電晶體之汲極電壓、汲極電流。如本實施形態所示，即使其中一方之擴散層OFB2欠缺或變短，只要另一方之擴散層OFB2具有與圖5中顯示之實施形態1之電晶體相同之構成，仍可發揮實質地縮短斷開狀態之通道長之效果，且發揮抑制導通電阻增加之效果。惟由於若如圖5中顯示之實施形態1之電晶體般，雙方之擴散層OFB2以連接於井區域HVNW之方式配置，則與圖35及圖36中顯示之本實施形態之電晶體相比，可進一步提高實質地縮短上述之通道長、且更加提高抑制導通電阻 增加之效果，故汲極電流進一步變高。然而本實施形態中亦與實施形態1相同，可抑制斷開狀態時之耐壓之減小，從而可確保作為高耐壓電晶體之功能。
藉由將本實施形態之高耐壓MOS電晶體使用於例如僅使電流自汲極向源極之單向流動之用途之電晶體，而提高抑制導通電阻增加及斷開狀態時之耐壓之降低之效果。亦即本實施形態之高耐壓MOS電晶體亦可不作為雙向開關使用。
在本實施形態之製造方法中，在實施形態1之圖26(B)中顯示之步驟中形成之擴散層OFB2之圖之左右方向上之尺寸不同之點上，與實施形態1之製造方法不同。又本實施形態之高耐壓MOS電晶體未以將擴散層OFB2相對於高耐壓井區域HVNW成對稱之方式配置。如上所述本實施形態之高耐壓MOS電晶體可不作為雙向開關使用。該情形下，在圖35及圖36中顯示之電晶體之製造方法中，實施形態1之圖15(B)~圖30(B)中顯示之「雙向PMOS形成區域」例如成為「單向PMOS形成區域」。
圖35~圖36中顯示之構成亦可與例如具有實施形態2及實施形態3中顯示之各種構成之高耐壓MOS電晶體組合使用。
本發明之實施形態4，僅就以上所述之各點與本發明之實施形態1不同。即，關於本發明之實施形態4，未於上述記述之構成或條件、程序或效果等，皆以本發明之實施形態1為準。
雖以上所述之本發明之高耐壓MOS電晶體皆形成於具有p型雜質之半導體基板SUB上，但在具有n型雜質之半導體基板SUB上亦可應用本發明之高耐壓MOS電晶體。
吾人應該明瞭此次揭示之實施形態在全部之點上皆為舉例說明而非限制性者。本發明之範圍乃根據申請專利範圍之揭示而非根據上述之說明，且包含與申請專利範圍均等之意義及範圍內之所有之變更。
[產業上之可利用性]
本發明尤其可有利地應用於具有高耐壓MOS電晶體之半導體裝置中。
AL1(D)‧‧‧氧化鋁配線
AL1(G)‧‧‧氧化鋁配線
AL1(S)‧‧‧氧化鋁配線
BG‧‧‧背閘極
BSB‧‧‧嵌入擴散層
CHP‧‧‧半導體晶片
CT‧‧‧接觸層
D‧‧‧汲極電極線
FO‧‧‧場氧化膜
G‧‧‧閘極電極線
GE‧‧‧多晶矽圖案
GI‧‧‧閘極絕緣膜
GP‧‧‧間隙
HVNW‧‧‧高耐壓井區域
HVPW‧‧‧高耐壓井區域
III‧‧‧絕緣層
NEP‧‧‧磊晶層
NW‧‧‧擴散層
NWC‧‧‧接觸擴散層
OFB‧‧‧擴散層
OFB2‧‧‧擴散層
OFP‧‧‧擴散層
OFP2‧‧‧擴散層
PEP‧‧‧磊晶層
PR‧‧‧光阻劑
PW‧‧‧擴散層
PWC‧‧‧接觸擴散層
PY‧‧‧多晶矽膜
S‧‧‧源極電極線
SC‧‧‧WSi圖案
SI‧‧‧側壁絕緣膜
SUB‧‧‧半導體基板
TR‧‧‧槽部
圖1係本發明之實施形態1之半導體裝置之整體之俯視圖。
圖2係顯示圖1之輸出電路之構成之概略俯視圖。
圖3係詳細顯示包含於1位元之輸出電路之圖2之雙向開關之構成之俯視圖。
圖4係詳細顯示包含於較1位元大之複數位元之輸出電路之圖2之雙向開關之構成之俯視圖。
圖5係沿著圖3之V-V線之部份之概略剖面圖。
圖6係顯示用以將所謂之單向開關用之MOS電晶體在與雙向開關用之MOS電晶體相同之用途中使用之構成之概略俯視圖。
圖7係顯示用作雙向開關之雙向開關用之高耐壓MOS電晶體與單向開關用之高耐壓MOS電晶體之汲極電壓與汲極 電流之關係之圖表。
圖8係作為本發明之實施形態1之比較例之半導體裝置之與圖5相同之概略剖面圖。
圖9係本發明之實施形態1之半導體裝置之用以與圖8比較之概略剖面圖。
圖10係顯示本發明之實施形態1之雙向開關用之高耐壓MOS電晶體之構成及各區域之雜質濃度並用於模擬之解析模型之概略剖面圖。
圖11係顯示使用圖10中顯示之解析模型算出通道區域之長度與汲極電流及汲極電壓之關係之結果之圖表。
圖12係顯示使用圖10中顯示之解析模型算出通道區域之外部端間之距離與汲極電流及汲極電壓之關係之結果之圖表。
圖13係顯示使用圖10中顯示之解析模型算出擴散層OFB2之雜質濃度與汲極電流及汲極電壓之關係之結果之圖表。
圖14係顯示本發明之實施形態1之半導體裝置之製造方法之第1步驟之概略剖面圖。
圖15(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第2步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第2步驟之概略剖面圖。
圖16(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第3步驟之概略 剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第3步驟之概略剖面圖。
圖17(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第4步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第4步驟之概略剖面圖。
圖18(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第5步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第5步驟之概略剖面圖。
圖19(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第6步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第6步驟之概略剖面圖。
圖20(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第7步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第7步驟之概略剖面圖。
圖21(A)係顯示本發明之實施形態1之半導體裝置之 HV-NMOS及HV-PMOS形成區域之製造方法之第8步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第8步驟之概略剖面圖。(C)係顯示本發明之實施形態1之半導體裝置之LV-NMOS及LV-PMOS形成區域之製造方法之第8步驟之概略剖面圖。
圖22(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第9步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第9步驟之概略剖面圖。(C)係顯示本發明之實施形態1之半導體裝置之LV-NMOS及LV-PMOS形成區域之製造方法之第9步驟之概略剖面圖。
圖23(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第10步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第10步驟之概略剖面圖。(C)係顯示本發明之實施形態1之半導體裝置之LV-NMOS及LV-PMOS形成區域之製造方法之第10步驟之概略剖面圖。
圖24(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第11步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第11步驟 之概略剖面圖。(C)係顯示本發明之實施形態1之半導體裝置之LV-NMOS及LV-PMOS形成區域之製造方法之第11步驟之概略剖面圖。
圖25(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第12步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第12步驟之概略剖面圖。(C)係顯示本發明之實施形態1之半導體裝置之LV-NMOS及LV-PMOS形成區域之製造方法之第12步驟之概略剖面圖。
圖26(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第13步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第13步驟之概略剖面圖。(C)係顯示本發明之實施形態1之半導體裝置之LV-NMOS及LV-PMOS形成區域之製造方法之第13步驟之概略剖面圖。
圖27(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第14步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第14步驟之概略剖面圖。(C)係顯示本發明之實施形態1之半導體裝置之LV-NMOS及LV-PMOS形成區域之製造方法之第14步驟之概略剖面圖。
圖28(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第15步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第15步驟之概略剖面圖。(C)係顯示本發明之實施形態1之半導體裝置之LV-NMOS及LV-PMOS形成區域之製造方法之第15步驟之概略剖面圖。
圖29(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第16步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第16步驟之概略剖面圖。(C)係顯示本發明之實施形態1之半導體裝置之LV-NMOS及LV-PMOS形成區域之製造方法之第16步驟之概略剖面圖。
圖30(A)係顯示本發明之實施形態1之半導體裝置之HV-NMOS及HV-PMOS形成區域之製造方法之第17步驟之概略剖面圖。(B)係顯示本發明之實施形態1之半導體裝置之雙向開關用之HV-PMOS形成區域之製造方法之第17步驟之概略剖面圖。(C)係顯示本發明之實施形態1之半導體裝置之LV-NMOS及LV-PMOS形成區域之製造方法之第17步驟之概略剖面圖。
圖31係顯示本發明之實施形態2之雙向開關用之高耐壓MOS電晶體之構成之概略剖面圖。
圖32係顯示本發明之實施形態3之雙向開關用之高耐壓 MOS電晶體之構成之第1例之概略剖面圖。
圖33係顯示本發明之實施形態3之雙向開關用之高耐壓MOS電晶體之構成之第2例之概略剖面圖。
圖34係顯示本發明之實施形態3之雙向開關用之高耐壓MOS電晶體之構成之第3例之概略剖面圖。
圖35係顯示本發明之實施形態4之雙向開關用之高耐壓MOS電晶體之構成之第1例之概略剖面圖。
圖36係顯示本發明之實施形態4之雙向開關用之高耐壓MOS電晶體之構成之第2例之概略剖面圖。
圖37係比較圖5、圖35及圖36中顯示之高耐壓MOS電晶體間之汲極電壓與汲極電流之值之關係之圖表。
AL1(D)‧‧‧氧化鋁配線
AL1(G)‧‧‧氧化鋁配線
AL1(S)‧‧‧氧化鋁配線
BSB‧‧‧嵌入擴散層
CT‧‧‧接觸層
GE‧‧‧多晶矽圖案
GI‧‧‧閘極絕緣膜
HVNW‧‧‧高耐壓井區域
III‧‧‧絕緣層
OFB‧‧‧擴散層
OFB2‧‧‧擴散層
PEP‧‧‧磊晶層
PW‧‧‧擴散層
PWC‧‧‧接觸擴散層
SC‧‧‧WSi圖案
SI‧‧‧側壁絕緣膜
SUB‧‧‧半導體基板

Claims (17)

  1. 一種半導體裝置，其係具備高耐壓電晶體者，上述高耐壓電晶體包含：具有主表面之半導體基板；形成於上述半導體基板之上述主表面上之第1雜質層；形成於上述第1雜質層之內部之第2雜質層；以包夾上述第2雜質層之方式形成於上述第1雜質層之內部之1對第3雜質層；形成於上述1對第3雜質層之各者之內部之第4雜質層；以自至少一方之上述第3雜質層向上述第2雜質層之配置方向沿著主表面突出之方式，自上述第1雜質層之最上面起形成於上述第1雜質層之內部之第5雜質層；及以與上述第2及第5雜質層之至少一部份俯視下重合之方式形成於上述最上面之上方之導電層；且上述第2雜質層與上述第5雜質層直接接觸，且上述第2雜質層向上述半導體基板之上述主表面延伸並低於上述第3雜質層；上述第3雜質層整體與上述第2雜質層隔開，以使得上述第1雜質層之一部份與上述第5雜質層之一部份位於上述第3雜質層與上述第2雜質層之間；上述第3雜質層之一部份直接位於上述第5雜質層與上述第4雜質層之間； 上述第4雜質層之雜質濃度較上述第3及第5雜質層之雜質濃度更高；上述第3及第5雜質層之雜質為第1導電型之雜質；上述第5雜質層之第1導電型之雜質濃度較上述第3雜質層之第1導電型之雜質濃度更高。
  2. 如請求項1之半導體裝置，其中至少一方之上述第3雜質層與上述第2雜質層藉由上述第5雜質層而連接。
  3. 如請求項2之半導體裝置，其中以連接1對上述第3雜質層之雙方與上述第2雜質層之方式而形成上述第5雜質層。
  4. 如請求項1之半導體裝置，其中1對上述第3及第4雜質層以其位置及形狀相對於上述第2雜質層成對稱之方式配置。
  5. 如請求項1之半導體裝置，其中上述第5雜質層之雜質濃度較上述第2雜質層之雜質濃度更高。
  6. 如請求項1之半導體裝置，其中上述第4雜質層之雜質為第1導電型之雜質，上述第2雜質層之雜質為第2導電型之雜質。
  7. 如請求項1之半導體裝置，其中上述第1雜質層之雜質與上述第2雜質層之雜質為同一導電型之雜質。
  8. 一種半導體裝置之製造方法，其係具備具備高耐壓電晶體之半導體裝置之製造方法，且包含：準備具有主表面之半導體基板；於上述半導體基板之上述主表面上形成第1雜質層； 於上述第1雜質層之內部形成第2雜質層；以包夾上述第2雜質層之方式，於上述第1雜質層之內部形成1對第3雜質層；於上述1對第3雜質層之各者之內部形成第4雜質層；以自至少一方之上述第3雜質層向上述第2雜質層之配置方向沿著上述主表面突出之方式，自上述第1雜質層之最上面起於上述第1雜質層之內部形成第5雜質層；及以與上述第2及第5雜質層之至少一部份俯視下重合之方式，於上述最上面之上方形成導電層；且上述第2雜質層與上述第5雜質層直接接觸，且上述第2雜質層向上述半導體基板之上述主表面延伸並低於上述第3雜質層；上述第3雜質層整體與上述第2雜質層隔開，以使得上述第1雜質層之一部份與上述第5雜質層之一部份位於上述第3雜質層與上述第2雜質層之間；上述第3雜質層之一部份直接位於上述第5雜質層與上述第4雜質層之間；上述第4雜質層之雜質濃度較上述第3及第5雜質層之雜質濃度更高；上述第3及第5雜質層之雜質為第1導電型之雜質；上述第5雜質層之第1導電型之雜質濃度較上述第3雜質層之第1導電型之雜質濃度更高。
  9. 一種半導體裝置，其係具備高耐壓電晶體者，上述高耐壓電晶體包含： 具有主表面之半導體基板；形成於上述半導體基板之上述主表面上之第1雜質層；形成於上述第1雜質層之內部之第2雜質層；以包夾上述第2雜質層之方式形成於上述第1雜質層之內部之1對第3雜質層；形成於上述1對第3雜質層之各者之內部之第4雜質層，以使各個上述第3雜質層包圍上述第4雜質層之一者；以自至少一方之上述第3雜質層向上述第2雜質層之配置方向沿著主表面突出之方式，自上述第1雜質層之最上面起形成於上述第1雜質層之內部之第5雜質層；形成於上述第4雜質層之各者之內部之第6雜質層，以使各個上述第4雜質層包圍上述第6雜質層之一者；及以與上述第2及第5雜質層之至少一部份俯視下重合之方式形成於上述最上面之上方之導電層；且上述第2雜質層向上述半導體基板之上述主表面延伸並低於上述第3雜質層；上述第3雜質層整體與上述第2雜質層隔開，以使得上述第1雜質層之一部份與上述第5雜質層之一部份位於上述第3雜質層與上述第2雜質層之間；上述第3雜質層之一部份直接位於上述第5雜質層與上述第4雜質層之間；上述第4雜質層之雜質濃度較上述第3及第5雜質層之 雜質濃度更高；上述第5雜質層之雜質濃度較上述第3雜質層之雜質濃度更高；上述第6雜質層之雜質濃度較上述第4雜質層之雜質濃度更高；上述第6雜質層之雜質為第1導電型之雜質；上述第6雜質層係與任何第2導電型之雜質層隔開。
  10. 如請求項9之半導體裝置，其中上述第3及第5雜質層之雜質為第1導電型之雜質；上述第5雜質層之第1導電型之雜質濃度較上述第3雜質層之第1導電型之雜質濃度更高。
  11. 如請求項10之半導體裝置，其中上述第6雜質層之第1導電型之雜質濃度較上述第5雜質層之第1導電型之雜質濃度更高。
  12. 一種半導體裝置，其係具備高耐壓電晶體者，上述高耐壓電晶體包含：具有主表面之半導體基板；形成於上述半導體基板之上述主表面上之第1雜質層；形成於上述第1雜質層之內部之第2雜質層；以包夾上述第2雜質層之方式形成於上述第1雜質層之內部之1對第3雜質層；形成於上述1對第3雜質層之各者之內部之第4雜質層； 以自至少一方之上述第3雜質層向上述第2雜質層之配置方向沿著主表面突出之方式，自上述第1雜質層之最上面起形成於上述第1雜質層之內部之第5雜質層；形成於上述第1雜質層與上述半導體基板之上述主表面上之間之嵌入擴散層；及以與上述第2及第5雜質層之至少一部份俯視下重合之方式形成於上述最上面之上方之導電層；且上述第2雜質層自上述最上面延伸至上述嵌入擴散層，並與上述嵌入擴散層直接接觸；及上述第2雜質層向上述半導體基板之上述主表面延伸並低於上述第3雜質層；上述第3雜質層整體與上述第2雜質層隔開，以使得上述第1雜質層之一部份與上述第5雜質層之一部份位於上述第3雜質層與上述第2雜質層之間；上述第3雜質層之一部份直接位於上述第5雜質層與上述第4雜質層之間；上述第4雜質層之雜質濃度較上述第3及第5雜質層之雜質濃度更高；上述第5雜質層之雜質濃度較上述第3雜質層之雜質濃度更高。
  13. 一種半導體裝置，其係具備高耐壓電晶體者，上述高耐壓電晶體包含：具有主表面之半導體基板；形成於上述半導體基板之上述主表面上之第1雜質 層；形成於上述第1雜質層之內部之第2雜質層；以包夾上述第2雜質層之方式形成於上述第1雜質層之內部之1對第3雜質層；形成於上述1對第3雜質層之各者之內部之第4雜質層；以自至少一方之上述第3雜質層向上述第2雜質層之配置方向沿著主表面突出之方式，自上述第1雜質層之最上面起形成於上述第1雜質層之內部之第5雜質層；及以與上述第2及第5雜質層之至少一部份俯視下重合之方式形成於上述最上面之上方之導電層；且上述第2雜質層向上述半導體基板之上述主表面延伸並低於上述第3雜質層；上述第3雜質層整體與上述第2雜質層隔開，以使得上述第1雜質層之一部份與上述第5雜質層之一部份位於上述第3雜質層與上述第2雜質層之間；上述第3雜質層之一部份直接位於上述第5雜質層與上述第4雜質層之間；上述第4雜質層之雜質濃度較上述第3及第5雜質層之雜質濃度更高；上述第5雜質層之雜質濃度較上述第3雜質層之雜質濃度更高。
  14. 一種半導體裝置之製造方法，其係具備具備高耐壓電晶體之半導體裝置之製造方法，且包含： 準備具有主表面之半導體基板；於上述半導體基板之上述主表面上形成第1雜質層；於上述第1雜質層之內部形成第2雜質層；以包夾上述第2雜質層之方式，於上述第1雜質層之內部形成1對第3雜質層；於上述1對第3雜質層之各者之內部形成上述第4雜質層，以使各個上述第3雜質層包圍上述第4雜質層之一者；以自至少一方之上述第3雜質層向上述第2雜質層之配置方向沿著上述主表面突出之方式，自上述第1雜質層之最上面起於上述第1雜質層之內部形成第5雜質層；於上述第4雜質層之各者之內部形成第6雜質層，以使各個上述第4雜質層包圍上述第6雜質層之一者；及以與上述第2及第5雜質層之至少一部份俯視下重合之方式，於上述最上面之上方形成導電層；且上述第2雜質層向上述半導體基板之上述主表面延伸並低於上述第3雜質層；上述第3雜質層整體與上述第2雜質層隔開，以使得上述第1雜質層之一部份與上述第5雜質層之一部份位於上述第3雜質層與上述第2雜質層之間；上述第3雜質層之一部份直接位於上述第5雜質層與上述第4雜質層之間；上述第4雜質層之雜質濃度較上述第3及第5雜質層之雜質濃度更高； 上述第5雜質層之雜質濃度較上述第3雜質層之雜質濃度更高；上述第6雜質層之雜質濃度較上述第4雜質層之雜質濃度更高；上述第6雜質層之雜質為第1導電型之雜質；上述第6雜質層係與任何第2導電型之雜質層隔開。
  15. 如請求項14之半導體裝置之製造方法，其中上述第5雜質層之雜質為第1導電型之雜質；上述第6雜質層之第1導電型之雜質濃度較上述第5雜質層之第1導電型之雜質濃度更高。
  16. 一種半導體裝置之製造方法，其係具備具備高耐壓電晶體之半導體裝置之製造方法，且包含：準備具有主表面之半導體基板；於上述半導體基板之上述主表面上形成第1雜質層；於上述第1雜質層之內部形成第2雜質層；以包夾上述第2雜質層之方式，於上述第1雜質層之內部形成1對第3雜質層；於上述1對第3雜質層之各者之內部形成第4雜質層；以自至少一方之上述第3雜質層向上述第2雜質層之配置方向沿著上述主表面突出之方式，自上述第1雜質層之最上面起於上述第1雜質層之內部形成第5雜質層；及於上述第1雜質層與上述半導體基板之上述主表面上之間形成嵌入擴散層；及以與上述第2及第5雜質層之至少一部份俯視下重合之 方式，於上述最上面之上方形成導電層；且上述第2雜質層自上述最上面延伸至上述嵌入擴散層，並與上述嵌入擴散層直接接觸；上述第2雜質層向上述半導體基板之上述主表面延伸並低於上述第3雜質層；上述第3雜質層整體與上述第2雜質層隔開，以使得上述第1雜質層之一部份與上述第5雜質層之一部份位於上述第3雜質層與上述第2雜質層之間；上述第3雜質層之一部份直接位於上述第5雜質層與上述第4雜質層之間；上述第4雜質層之雜質濃度較上述第3及第5雜質層之雜質濃度更高；上述第5雜質層之雜質濃度較上述第3雜質層之雜質濃度更高。
  17. 一種半導體裝置之製造方法，其係具備具備高耐壓電晶體之半導體裝置之製造方法，且包含：準備具有主表面之半導體基板；於上述半導體基板之上述主表面上形成第1雜質層；於上述第1雜質層之內部形成第2雜質層；以包夾上述第2雜質層之方式，於上述第1雜質層之內部形成1對第3雜質層；於上述1對第3雜質層之各者之內部形成第4雜質層；以自至少一方之上述第3雜質層向上述第2雜質層之配置方向沿著上述主表面突出之方式，自上述第1雜質層 之最上面起於上述第1雜質層之內部形成第5雜質層；及以與上述第2及第5雜質層之至少一部份俯視下重合之方式，於上述最上面之上方形成導電層；且上述第2雜質層向上述半導體基板之上述主表面延伸並低於上述第3雜質層；上述第3雜質層整體與上述第2雜質層隔開，以使得上述第1雜質層之一部份與上述第5雜質層之一部份位於上述第3雜質層與上述第2雜質層之間；上述第3雜質層之一部份直接位於上述第5雜質層與上述第4雜質層之間；上述第4雜質層之雜質濃度較上述第3及第5雜質層之雜質濃度更高；上述第5雜質層之雜質濃度較上述第3雜質層之雜質濃度更高。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6225511B2 (ja) 2013-07-02 2017-11-08 セイコーエプソン株式会社 表示装置及び電子機器
DE102016000264B4 (de) 2016-01-08 2022-01-05 Infineon Technologies Ag Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
US10319714B2 (en) * 2017-01-24 2019-06-11 Analog Devices, Inc. Drain-extended metal-oxide-semiconductor bipolar switch for electrical overstress protection
CN111613533B (zh) * 2019-02-26 2024-04-30 上海积塔半导体有限公司 制作非对称低中压器件的方法及非对称低中压器件
US11749718B2 (en) * 2021-03-05 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298184A (ja) * 2000-04-13 2001-10-26 Sanyo Electric Co Ltd 半導体装置とその製造方法
US20020017683A1 (en) * 2000-08-04 2002-02-14 Fairchild Korea Semiconductor Ltd. High voltage semiconductor device having high breakdown voltage isolation region
JP2002304154A (ja) * 2001-04-03 2002-10-18 Sanyo Electric Co Ltd 表示装置及び表示装置駆動回路
US6621116B2 (en) * 2001-12-20 2003-09-16 Michael David Church Enhanced EPROM structures with accentuated hot electron generation regions
US20040256646A1 (en) * 2003-06-20 2004-12-23 Sun-Hak Lee High voltage MOSFET and method of fabricating the same
US20050073007A1 (en) * 2003-10-01 2005-04-07 Fu-Hsin Chen Ldmos device with isolation guard rings
US20050282321A1 (en) * 2004-06-07 2005-12-22 Jen-Yao Hsu High-voltage mos device and fabrication thereof
US20060051933A1 (en) * 2003-11-25 2006-03-09 Pendharkar Sameer P Drain extended MOS transistor with improved breakdown robustness
US7339236B2 (en) * 2005-02-16 2008-03-04 Renesas Technology Corp. Semiconductor device, driver circuit and manufacturing method of semiconductor device
US20090194785A1 (en) * 2008-01-11 2009-08-06 Fuji Electric Device Technology Co., Ltd. Semiconductor device and manufacturing method thereof
JP2009529806A (ja) * 2006-03-10 2009-08-20 テキサス インスツルメンツ インコーポレイテッド Ｈｖｍｏｓデバイスの性能向上方法
US20100052050A1 (en) * 2004-01-29 2010-03-04 Enpirion, Incorporated Integrated Circuit with a Laterally Diffused Metal Oxide Semiconductor Device and Method of Forming the Same
JP2011035412A (ja) * 2010-10-08 2011-02-17 Renesas Electronics Corp 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3270405B2 (ja) * 1998-01-26 2002-04-02 セイコーインスツルメンツ株式会社 半導体装置
KR20000014215A (ko) * 1998-08-18 2000-03-06 김덕중 높은 신뢰도의 횡형 디모스 트랜지스터 및 그제조방법
JP3443355B2 (ja) * 1999-03-12 2003-09-02 三洋電機株式会社 半導体装置の製造方法
JP3442009B2 (ja) * 1999-09-24 2003-09-02 松下電器産業株式会社 高耐圧ｍｏｓトランジスタの構造
JP2002231937A (ja) * 2001-01-30 2002-08-16 Sanyo Electric Co Ltd 半導体装置とその製造方法
KR100400007B1 (ko) 2001-06-22 2003-09-29 삼성전자주식회사 전력 회수율을 개선한 플라즈마 디스플레이 패널 구동장치 및 방법
SE0104164L (sv) * 2001-12-11 2003-06-12 Ericsson Telefon Ab L M Högspännings-mos-transistor
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
SE0302594D0 (sv) * 2003-09-30 2003-09-30 Infineon Technologies Ag Vertical DMOS transistor device, integrated circuit, and fabrication method thereof
JP4707947B2 (ja) 2003-11-14 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US6873021B1 (en) * 2003-12-02 2005-03-29 Texas Instruments Incorporated MOS transistors having higher drain current without reduced breakdown voltage
JP2006040907A (ja) * 2004-06-18 2006-02-09 Seiko Instruments Inc 半導体装置とその製造方法
JP4308096B2 (ja) * 2004-07-01 2009-08-05 パナソニック株式会社 半導体装置及びその製造方法
US7301185B2 (en) * 2004-11-29 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage
KR20090072013A (ko) * 2007-12-28 2009-07-02 주식회사 동부하이텍 수평형 디모스 트랜지스터
JP5245157B2 (ja) 2008-06-03 2013-07-24 独立行政法人産業技術総合研究所 半導体双方向スイッチング装置
CN101719513B (zh) * 2009-11-26 2012-09-19 上海宏力半导体制造有限公司 30v双扩散mos器件及18v双扩散mos器件

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298184A (ja) * 2000-04-13 2001-10-26 Sanyo Electric Co Ltd 半導体装置とその製造方法
US20020017683A1 (en) * 2000-08-04 2002-02-14 Fairchild Korea Semiconductor Ltd. High voltage semiconductor device having high breakdown voltage isolation region
JP2002304154A (ja) * 2001-04-03 2002-10-18 Sanyo Electric Co Ltd 表示装置及び表示装置駆動回路
US6621116B2 (en) * 2001-12-20 2003-09-16 Michael David Church Enhanced EPROM structures with accentuated hot electron generation regions
US20040256646A1 (en) * 2003-06-20 2004-12-23 Sun-Hak Lee High voltage MOSFET and method of fabricating the same
US20050073007A1 (en) * 2003-10-01 2005-04-07 Fu-Hsin Chen Ldmos device with isolation guard rings
US20060051933A1 (en) * 2003-11-25 2006-03-09 Pendharkar Sameer P Drain extended MOS transistor with improved breakdown robustness
US7208386B2 (en) * 2003-11-25 2007-04-24 Texas Instruments Incorporated Drain extended MOS transistor with improved breakdown robustness
US20100052050A1 (en) * 2004-01-29 2010-03-04 Enpirion, Incorporated Integrated Circuit with a Laterally Diffused Metal Oxide Semiconductor Device and Method of Forming the Same
US20050282321A1 (en) * 2004-06-07 2005-12-22 Jen-Yao Hsu High-voltage mos device and fabrication thereof
US7339236B2 (en) * 2005-02-16 2008-03-04 Renesas Technology Corp. Semiconductor device, driver circuit and manufacturing method of semiconductor device
JP2009529806A (ja) * 2006-03-10 2009-08-20 テキサス インスツルメンツ インコーポレイテッド Ｈｖｍｏｓデバイスの性能向上方法
US20090194785A1 (en) * 2008-01-11 2009-08-06 Fuji Electric Device Technology Co., Ltd. Semiconductor device and manufacturing method thereof
JP2011035412A (ja) * 2010-10-08 2011-02-17 Renesas Electronics Corp 半導体装置

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CN102760734B (zh) 2016-12-14

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