TWI559497B - 半導體裝置 - Google Patents

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Description

半導體裝置
本發明之一實施例關於半導體裝置。
近年來，資訊社會已愈見發展，且對於例如個人電腦、行動電話等之更高速度、更高容量、更小尺寸、更輕重量等之需求已增加。因此，諸如大型積體電路(LSI)及中央處理單元(CPU)之半導體裝置需更高整合、更高作業速度、及更低電力消耗。
半導體裝置之電力消耗實質上等於半導體裝置之作業狀態中產生之電力消耗及停止狀態產生之電力消耗(以下稱為待機電力)之總和。
待機電力可區分為靜態待機電力及動態待機電力。靜態待機電力為於半導體裝置之電晶體之電極之間未施加電壓之狀態下，即閘極與源極之間之電壓約0 V之狀態下，藉由源極與汲極之間、閘極與源極之間、及閘極與汲極之間之洩漏電流產生所消耗之電力。另一方面，動態待機電力為當諸如時脈信號或電源電壓之各種信號之電壓於待機狀態持續施加於電路所消耗之電力。
儘管已發展微細加工技術以獲得半導體裝置之更高作業速度，當微細加工先進時，電晶體之通道長度變成更小，及以閘極絕緣層代表之絕緣層具有更小厚度。因此，電晶體之洩漏電流增加及動態待機電力傾向於增加。有關獲 得半導體裝置之更高作業速度而無微細加工之方法，提供一種方法其中電晶體係使用基板(亦稱為SOI基板)形成，其中絕緣區域係配置於第一半導體區域之上，及第二半導體區域係配置於絕緣區域之上(例如專利文獻1)。
[參考文獻] [專利文獻]
[專利文獻1]日本公開專利申請案No.H6-291291
隨著微細加工增長及整合程度增加，待機電力增加。因此，為減少電力消耗，重要的是減少待機電力。
在使用SOI基板之電晶體中，絕緣區域下方之第一半導體區域充當閘極及閾值電壓偏移，即造成背閘極效應。因此，甚至當施加於電晶體之閘極與源極之間之電壓為0V時，存在電晶體之源極與汲極之間流動之電流量增加且半導體裝置之電力消耗增加的可能性。
本發明之一實施例之一目標為抑制作業速度減少及電力消耗減少。
在本發明之一實施例中，配置於SOI基板上之場效電晶體及包括氧化物半導體層並具有低關閉狀態電流之場效電晶體，配置於半導體裝置中，使得作業速度改進及電力消耗減少。
此外，在本發明之一實施例中，配置控制端子用於控制配置於SOI基板上場效電晶體之閾值電壓，使得控制配 置於SOI基板上場效電晶體之閾值電壓，並減少電力消耗。此時，控制端子係以與包括氧化物半導體層之場效電晶體之源極及汲極之相同步驟形成，藉此抑制步驟數量增加。
此外，控制端子電連接至SOI基板之第二半導體區域中所形成之雜質區域。雜質區域具有與配置於SOI基板上場效電晶體之源極區域及汲極區域相反的導電類型，並根據經由控制端子輸入之電壓而控制施加於通道形成區域之電壓。此時，雜質區域可與包括氧化物半導體層之場效電晶體的通道形成區域重疊，藉此充當端子(例如，背閘極)用於控制包括氧化物半導體層之場效電晶體的閾值電壓。因此，藉由相同控制電壓可控制配置於SOI基板上之場效電晶體及包括氧化物半導體層之場效電晶體的閾值電壓，使得電力消耗進一步減少。
此外，控制端子可電連接至SOI基板之第一半導體區域中所形成之雜質區域。雜質區域與配置於SOI基板上且絕緣區域配置於其間之場效電晶體的通道形成區域重疊，因而，藉由經由控制端子輸入之電壓而控制施加於通道形成區域之電壓。
本發明之一實施例為半導體裝置，包括匯流排介面、控制單元、快取記憶體、N(N為大於或等於3之自然數)暫存器、指令解碼器、及算術邏輯單元。此時，配置於SOI基板上之場效電晶體及包括氧化物半導體層之場效電晶體，係配置於暫存器之單元記憶體裝置，且資料信號輸 入至包括氧化物半導體層之場效電晶體之源極及汲極之一。
根據本發明之一實施例，可抑制作業速度減少，並可減少於處於關閉狀態之電晶體的源極與汲極之間流動之電流量，此導致電力消耗減少。
以下將參照圖式說明用於說明本發明之實施例範例。請注意，熟悉本技藝之人士易於改變實施例之內容而未偏離本發明之精神及範圍。因而，本發明不應侷限於下列實施例之說明。
請注意，不同實施例中內容可適當相互組合。此外，不同實施例中內容可相互交換。
此外，諸如「第一」及「第二」之序數係附加用於避免組件之間混淆，且組件數量不侷限於序數數量。
請注意，為求方便，圖式中所描繪之組件可包括該些具有與實際尺寸不同尺寸者。
(實施例1)
在本實施例中，將說明包括配置於SOI基板上之電晶體及包括氧化物半導體層之電晶體的半導體裝置範例。
參照圖1A至1C說明本實施例中半導體裝置之結構範例。圖1A為示意俯視圖，圖1B為沿圖1A之線A1-B1之示意截面圖，及圖1C為沿圖1A之線C1-D1之示意截面 圖。
圖1A至1C中所描繪之半導體裝置包括半導體層101、絕緣層102、半導體層103、絕緣層104、導電層105、絕緣層106、半導體層107、導電層108a至108e、絕緣層109、及導電層110。電晶體100a及電晶體100b係使用以上結構予以形成。
請注意，在半導體裝置中，例如場效電晶體可用作電晶體。
依據電晶體之結構或作業狀況，有時電晶體之源極及汲極交換。
電壓通常係指二點電位之間之差異(亦稱為電位差)。然而，電路圖等中電壓及電位二者之值有時係使用伏(V)代表，使得其間難以區別。此即為何在本說明書中，一點之電位與將為參考之電位(亦稱為參考電位)之間之電位差有時用作點之電壓。
當存在二或更多組件相互電連接之時期時，可以說二或更多組件相互電連接。
電晶體100a係使用例如矽等單晶半導體層予以形成。電晶體100a用作例如半導體裝置中邏輯電路之電晶體。
電晶體100b為包括氧化物半導體層之電晶體，其關閉狀態電流低於包括矽等半導體層之習知電晶體。氧化物半導體層具有較矽更寬帶隙，並為本質(i型)或實質上本質半導體層。包括氧化物半導體層之電晶體之通道寬度 之每微米關閉狀態電流為低於或等於10 aA(1×10-17A)，較佳地為低於或等於1 aA(1×10-18A)，進一步較佳地為低於或等於10 zA(1×10-20A)，進一步較佳地為低於或等於1 zA(1×10-21A)，更進一步較佳地為低於或等於100 yA(1×10-22A)。電晶體100b用作例如記憶體電路之電晶體。資料輸入至電晶體100b之源極或汲極電連接至另一電路或元件之部分，接著電晶體100b關閉，藉此資料可長時間保持。然而，本實施例不侷限於此，且電晶體100b亦可用於邏輯電路等。
半導體層101為SOI基板中第一半導體區域。半導體層101例如係使用半導體基板形成。有關半導體基板，例如可使用矽基板等。
絕緣層102係配置於半導體層101之上。
絕緣層102為SOI基板中絕緣區域。有關絕緣層102，例如可使用諸如氧化矽之材料層。
半導體層103係配置於絕緣層102之上。
半導體層103包括區域103_a、區域103_b1、區域103_b2、及區域103_c。
區域103_a為區域103_b1與區域103_b2之間之區域。區域103_a為通道形成之區域(亦稱為通道形成區域)。
區域103_b1及區域103_b2相互保持距離。區域103_b1為充當電晶體100a之源極區域及汲極區域之一之區域，及區域103_b2為充當電晶體100a之源極區域及汲 極區域之另一者之區域。區域103_b1及區域103_b2包括賦予n型或p型導電類型之雜質元素。有關賦予n型或p型導電類型之雜質元素，例如可使用磷、硼等。
此外，區域103_c接觸區域103_a，其中形成通道並包括賦予與區域103_b1及區域103_b2相反導電類型之雜質元素。此時，區域103_c具有與區域103_b1及區域103_b2相反之導電類型。電壓經由區域103_c而施加於區域103_a。此外，將添加至區域103_c之雜質元素濃度設定高於添加至區域103_a之雜質元素濃度，藉此可減少與區域103_a接觸電阻。
半導體層103為SOI基板中至少部分第二半導體區域。請注意，亦可以該等方式形成電晶體100a，即使用由絕緣區域環繞之半導體區域取代半導體層103。
可使用例如單晶半導體層，諸如單晶矽之材料層，而形成半導體層103。
絕緣層104係配置於半導體層103之一平坦表面之上。
有關絕緣層104，例如可使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層、或氧化鉿層。亦可藉由可應用於絕緣層104之材料之堆疊層來形成絕緣層104。
絕緣層104充當電晶體100a中閘極絕緣層。
導電層105與部分半導體層103(區域103_a)重疊且絕緣層104配置於其間。
有關導電層105，例如可使用諸如鋁、鉻、銅、鉭、鈦、鉬、或鎢之金屬材料層；或包含任何以上金屬材料作為主要成分之合金材料。亦可藉由可施加於導電層105之材料的堆疊層而形成導電層105。
導電層105充當電晶體100a中閘極。
絕緣層106係配置於絕緣層104及導電層105之上。
有關絕緣層106，例如可使用氧化矽層、氮化矽層、氧氮化矽層、氮氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮氧化鋁層，或氧化鉿層。亦可藉由可施加於絕緣層106之材料的堆疊層而形成絕緣層106。
絕緣層106充當平面化絕緣層。
半導體層107係配置於絕緣層106之一平坦表面之上。
半導體層107包括區域107_a。此外，區域107_b1及區域107_b2係如圖1A及1B中所描繪配置於半導體層107中，但不一定配置。
區域107_a為區域107_b1與區域107_b2之間之區域。區域107_a為電晶體100b之通道形成區域。
區域107_b1及區域107_b2相互保持距離，並包括充當摻雜劑之元素。有關摻雜劑，可使用例如週期表中15族元素之一或多項(例如，氮、磷、砷之一或多項)及稀有氣體元素之一或多項(例如，氦、氬、氙之一或多項)。當添加摻雜劑以形成充當源極區域及汲極區域之區域時，甚至在電晶體之面積小之狀況下，電晶體之源極或汲極 與通道形成區域之間之電阻值可減少。因而，半導體裝置之電路面積可減少。
有關半導體層107，例如可使用包含四成分金屬氧化物、三成分金屬氧化物、二成分金屬氧化物、單成分金屬氧化物等之氧化物半導體層。
將使用之氧化物半導體較佳地包含至少銦(In)或鋅(Zn)。尤其，較佳地包含In及Zn。有關用於減少使用氧化物半導體之電晶體之電特性變化之穩定劑，較佳地額外包含鎵(Ga)。較佳地包含錫(Sn)作為穩定劑。較佳地包含鉿(Hf)作為穩定劑。較佳地包含鋁(Al)作為穩定劑。
有關另一穩定劑，可包含一或複數種鑭系元素，諸如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)。
例如，有關四成分金屬氧化物，可使用In-Sn-Ga-Zn-O基金屬氧化物、In-Hf-Ga-Zn-O基金屬氧化物、In-Al-Ga-Zn-O基金屬氧化物、In-Sn-Al-Zn-O基金屬氧化物、In-Sn-Hf-Zn-O基金屬氧化物、In-Hf-Al-Zn-O基金屬氧化物等。
有關三成分金屬元素之氧化物，例如可使用In-Ga-Zn-O基金屬氧化物、In-Sn-Zn-O基金屬氧化物、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、Sn-Al-Zn-O基金屬氧化物、In-Hf- Zn-O基金屬氧化物、In-La-Zn-O基金屬氧化物、In-Ce-Zn-O基金屬氧化物、In-Pr-Zn-O基金屬氧化物、In-Nd-Zn-O基金屬氧化物、In-Sm-Zn-O基金屬氧化物、In-Eu-Zn-O基金屬氧化物、In-Gd-Zn-O基金屬氧化物、In-Tb-Zn-O基金屬氧化物、In-Dy-Zn-O基金屬氧化物、In-Ho-Zn-O基金屬氧化物、In-Er-Zn-O基金屬氧化物、In-Tm-Zn-O基金屬氧化物、In-Yb-Zn-O基金屬氧化物、或In-Lu-Zn-O基金屬氧化物。
有關二成分金屬氧化物，例如可使用In-Zn-O基金屬氧化物、Sn-Zn-O基金屬氧化物、Al-Zn-O基金屬氧化物、Zn-Mg-O基金屬氧化物、Sn-Mg-O基金屬氧化物、In-Mg-O基金屬氧化物、In-Sn-O基金屬氧化物、或In-Ga-O基金屬氧化物。
請注意，In-Ga-Zn-O基金屬氧化物係指其主要成分為In、Ga、及Zn之金屬氧化物，且對於In：Ga：Zn之比例並無特別限制。In-Ga-Zn-O基氧化物可包含非In、Ga、及Zn之金屬元素。
若使用In-Zn-O基金屬氧化物，例如可用於形成氧化物靶材，其具有In：Zn=50：1至1：2原子比(In2O3：ZnO=25：1至1：4莫耳比)之組成比，較佳地為In：Zn=20：1至1：1原子比(In2O3：ZnO=10：1至1：2莫耳比)，進一步較佳地為In：Zn=15：1至1.5：1原子比(In2O3：ZnO=15：2至3：4莫耳比)。例如，當用於In-Zn-O基氧化物半導體之沉積之靶材之原子比藉由In ：Zn：O=P：Q：R表示，R>1.5P+Q。銦量增加使得電晶體之移動性增加。
此外，在In-Sn-Zn-O基金屬氧化物之狀況下，使用氧化物靶材，其具有In：Sn：Zn=1：2：2、In：Sn：Zn=2：1：3、In：Sn：Zn=1：1：1、In：Sn：Zn=20：45：35等組成比。
另一方面，有關半導體層107，例如可使用I-O基金屬氧化物、Sn-O基金屬氧化物、Zn-O基金屬氧化物等層。此外，可用作氧化物半導體之金屬氧化物可包含氧化矽。另一方面，可用作氧化物半導體之金屬氧化物可包含氮。
另一方面，有關半導體層107，可使用以InLO3(ZnO)1(1大於0且並非整數)代表之材料層。此處，InLO3(ZnO)1中L代表選自Ga、Fe、Al、Mn、或Co之一或多項金屬元素。有關氧化物半導體，亦可使用以In3SnO5(ZnO)n(n大於0且為整數)代表之材料層。
例如，可使用具In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)原子比之In-Ga-Zn-O基金屬氧化物，或具接近以上原子比之原子比之氧化物。另一方面，可使用具In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)原子比之In-Sn-Zn-O基氧化物，或具接近以上原子比之原子比之氧化物。
然而，不侷限於以上提供之材料，可依據所欲半導體特性(例如，移動性、閾值電壓、及變化)而使用具適當組成之材料。為獲得所需半導體特性，較佳的是適當設定載子濃度、雜質濃度、缺陷密度、金屬元素相對於氧之原子比、原子間距離、密度等。
例如，在使用In-Sn-Zn-O基金屬氧化物之狀況下，可相對容易獲得高移動性。然而，亦在使用In-Ga-Zn-O基金屬氧化物之狀況下，藉由減少整批中缺陷密度，可增加移動性。
請注意，例如「包括In：Ga：Zn=a：b：c(a+b+c=1)之原子比之In、Ga、及Zn之氧化物的組成，接近包括In：Ga：Zn=A：B：C(A+B+C=1)之原子比之In、Ga、及Zn之氧化物的組成」表示a、b、及c滿足下列關係：(a-A)2+(b-B)2+(c-C)2 r2，且r可為例如0.05。相同論述應用於其他氧化物。
氧化物半導體可為單晶或非單晶。在後者之狀況下，氧化物半導體可為非結晶或多晶。此外，氧化物半導體可具有包括具有結晶性部分之非結晶結構或非非結晶結構。
在非結晶狀態之氧化物半導體中，可相對容易獲得平坦表面，使得當使用氧化物半導體製造電晶體時，可減少介面散射，並可相對容易獲得相對高移動性。
在具有結晶性之氧化物半導體中，可進一步減少整批中缺陷，且當表面平坦性改進時，可獲得高於非結晶狀態之氧化物半導體層之移動性。為改進表面平坦性，氧化物 半導體較佳地形成於平坦表面之上。具體地，氧化物半導體可形成於具低於或等於1 nm之平均表面粗糙度(Ra)之表面之上，較佳地為低於或等於0.3 nm，更佳地為低於或等於0.1 nm。
請注意，Ra係藉由中心線平均粗糙度之三維擴充而予獲得，其係藉由JIS B 0601定義以便施加於平面。Ra可表示為「從參考表面偏離至特定表面之絕對值的平均值」，並由以下方程式定義。
在以上方程式中，S0代表將測量之平面的面積(由座標(x1，y1)、(x1，y2)、(x2，y1)、及(x2，y2)代表之四點定義之矩形區域)，及Z0代表將測量之平面的平均高度。Ra可使用原子力顯微鏡(AFM)予以測量。請注意，測量平面為由所有測量資料顯示之平面，及測量資料包含三參數(x，y，z)並由z=f(x，y)代表。x(及y)之範圍從0至xmax(及ymax)，及z之範圍從zmin至zmax。
至少其中形成通道之半導體層107之區域可為非單晶，並包括一相位，當從垂直於a-b平面之方向觀看時，其具有三角形、六角形、正三角形、或正六角形原子配置，及其中當從垂直於c軸方向之方向觀看時，金屬原子係以 層級方式配置，或當從垂直於c軸方向之方向觀看時，金屬原子及氧原子係以層級方式配置。以上相位之形成使其可抑制電晶體因光之降格。請注意，具有該相位之材料亦稱為c軸校準晶體或CAAC。
導電層108a經由穿透絕緣層104及絕緣層106之第一開口而電連接至區域103_b1。
導電層108a充當電晶體100a之源極及汲極之一。
導電層108b經由穿透絕緣層104及絕緣層106之第二開口而電連接至區域103_b2。
導電層108b充當電晶體100a之源極及汲極之另一者。
導電層108c經由穿透絕緣層104及絕緣層106之第三開口而電連接至區域103_c。
導電層108c充當控制端子，用於控制施加於電晶體100a之區域103_a之電壓。
導電層108d電連接至半導體層107。
導電層108d充當電晶體100b之源極及汲極之一。
導電層108e電連接至半導體層107。
導電層108e充當電晶體100b之源極及汲極之另一者。
請注意，如圖1A及1B中所描繪，儘管導電層108d及導電層108e係配置於半導體層107之上，本實施例不侷限於此，且半導體層107可配置於導電層108d及導電層108e之上。
導電層108c係以與導電層108d及導電層108e之相同步驟形成。此外，導電層108a及導電層108b可以與導電層108c至導電層108e之相同步驟形成。每一導電層108a至108e例如可使用諸如鋁、鉻、銅、鉭、鈦、鉬、或鎢之金屬材料層；或包含任何以上金屬材料作為主要成分之合金材料，予以形成。有關合金材料層，例如可使用Cu-Mg-Al合金材料層。
此外，包括導電金屬氧化物之層可用作每一導電層108a至108e。請注意，可用作每一導電層108a至108e之導電金屬氧化物可包括氧化矽。
導電層108a至108e亦可藉由可應用於導電層108a至108e之材料之堆疊層予以形成。例如，導電層108a至108e各以銅層配置於Cu-Mg-Al合金材料層上之堆疊予以形成，藉此導電層108a至108e與接觸導電層108a至108e之其他層之間之黏著可增加。
絕緣層109係配置於絕緣層106、半導體層107、及導電層108a至108e之上。
例如氧化矽層可用作絕緣層109。另一方面，可使用氧化矽層與另一層之堆疊而形成絕緣層109。
導電層110與半導體層107重疊，且絕緣層109配置於其間。
導電層110例如可為諸如鋁、鉻、銅、鉭、鈦、鉬、或鎢之金屬材料層；或包含任何以上金屬材料作為主要成分之合金材料。
在圖1A至1C中所描繪之半導體裝置中，控制電壓經由充當控制端子之導電層108c而予施加。接著，可根據控制電壓而將區域103_a之電壓控制至一位準。例如，若電晶體100a為p通道電晶體，當控制電壓之位準增加時，電晶體100a之閾值電壓為負向偏移。因而，甚至若電晶體100a之閾值電壓因半導體層101改變，當控制電壓經由導電層108c而輸入以控制區域103_a之電壓及電晶體100a之閾值電壓時，藉此可減少處於關閉狀態之電晶體100a之源極與汲極之間流動之電流量。較佳地控制電晶體100a之閾值電壓，例如使得電晶體100a變成增強類型電晶體。
請注意，當電晶體100a及電晶體100b具有相同導電類型時，區域103_c可與電晶體100b之通道形成區域重疊，使得可藉由共同控制電壓而控制電晶體100a之閾值電壓及電晶體100b之閾值電壓。在此狀況下，可減少信號數量，藉此可減少佈線數量。
此外，可於SOI基板上配置具有與電晶體100a不同導電類型之另一電晶體。此時，具有與電晶體100a不同導電類型之電晶體可具有與電晶體100a相同結構，除了雜質區域之導電類型與電晶體100a不同以外。因此，可形成具有不同導電類型之電晶體，同時抑制製造步驟數量增加。
此係本實施例中半導體裝置之範例。
在本實施例之半導體裝置之範例中，使用配置於SOI 基板上之場效電晶體及包括氧化物半導體層之場效電晶體。使用該些電晶體使得改進作業速度及減少不必要電流，藉此減少電力消耗。
此外，在本實施例之半導體裝置之範例中，配置用於控制配置於SOI基板上場效電晶體之閾值電壓的控制端子，並控制配置於SOI基板上場效電晶體之閾值電壓。結果，可減少於配置於SOI基板上並處於關閉狀態之場效電晶體之源極與汲極之間流動之電流量，使得可減少半導體裝置之電力消耗。此外，可控制配置於SOI基板上並具有以上結構之每一n通道電晶體或p通道電晶體之閾值電壓。
此外，在本實施例之半導體裝置之範例中，可以與包括氧化物半導體層之場效電晶體之源極及汲極之相同步驟形成充當控制端子之導電層。結果，可抑制製造步驟之數量增加。
參照圖2A1至2C2、圖3A1至3C2、圖4A1至4B2、圖5A1至5B2、及圖6A1至6B2說明圖1A至1C中所描繪之半導體裝置之製造方法範例，作為本實施例中半導體裝置之製造方法範例。圖2A1至圖6B2為截面圖，描繪圖1A至1C中所描繪之半導體裝置之製造方法範例。
首先，如圖2A1及2A2中所描繪，準備半導體層101，絕緣層102係形成於半導體層101之一平坦表面之上，接著半導體層103係形成於半導體層101之一平坦表面之上，且絕緣層102配置於其間。請注意，氧化物絕緣層或氮化物絕緣層可預先形成於半導體層101之上。
此處，以下說明包括半導體層101、絕緣層102、及半導體層103之SOI基板的形成方法範例。
例如，準備第一半導體基板作為半導體層101，及準備其頂面配置絕緣層102之第二半導體基板。請注意，賦予n型或p型導電之雜質元素可預先添加至第一半導體基板。
例如，藉由熱氧化、CVD、濺鍍等形成氧化物絕緣膜，可形成氧化物絕緣層。例如，藉由以熱氧化中熱氧化處理於第二半導體基板之上形成氧化物矽膜，可形成氧化物絕緣層。
此外，包括藉由電場加速之離子的離子束進入第二半導體基板，並於距第二半導體基板之表面某深度之區域中形成易碎區域。請注意，藉由動能、質量、電荷、或離子之入射角等，調整形成易碎區域之深度。
例如，可使用離子摻雜設備或離子注入設備將離子導入第二半導體基板。
有關用於輻照之離子，例如可使用氫及/或氦。例如，若使用離子摻雜設備而以氫離子執行輻照，藉由增加用於輻照之離子中H3 +比例，可改進離子輻照效率。具體地，較佳的是H3 +關於H+、H2 +、及H3 +總量之比例為高於或等於50%(進一步較佳地為高於或等於80%)。
此外，第一半導體基板及第二半導體基板相互連接，且配置於第二半導體基板上之絕緣層配置於其間。請注意，若第一半導體基板亦配置絕緣層，第一半導體基板及第 二半導體基板相互連接，且第二半導體基板上絕緣層及第一半導體基板上絕緣層配置於其間。在此狀況下，配置於第一半導體基板與第二半導體基板之間之絕緣層相應於絕緣層102。
此外，執行熱處理使得第二半導體基板以用作分裂平面之易碎區域予以分隔。因而，半導體層103可形成於絕緣層102之上。
請注意，當半導體層103表面以雷射光輻照時，可改進半導體層103之表面平坦性。
然而，本實施例不侷限於此，例如可使用Smart Cut(註冊商標)法或SIMOX法以形成SOI基板。
其次，如圖2B1及2B2中所描繪，蝕刻部分半導體層103。
例如，抗蝕罩藉由光刻步驟而形成於部分層或膜之上，並可使用抗蝕罩蝕刻部分層或膜，使得可形成層。請注意，在此狀況下，於層形成之後移除抗蝕罩。
另一方面，可使用具有不同透射比之複數區域的曝光遮罩(亦稱為多色調遮罩)而形成抗蝕罩。基於多色調遮罩，可形成具有不同厚度區域之抗蝕罩，使得可減少用於製造半導體裝置之抗蝕罩數量。
其次，如圖2C1及2C2中所描繪，絕緣層104係形成於半導體層103之一平坦表面之上。
例如，可使用可用於絕緣層104之材料形成膜，並藉由濺鍍法、電漿CVD法等而形成絕緣層104。另一方面， 絕緣層104可為使用可用於絕緣層104之材料形成之膜的堆疊。
請注意，在半導體層103形成之後，賦予n型或p型導電類型之雜質元素可添加至半導體層103。例如，在絕緣層104形成之後，雜質元素可添加至部分半導體層103。雜質元素添加至半導體層103使其可易於控制包括半導體層103之電晶體的閾值電壓。
其次，如圖3A1及3A2中所描繪，第一導電膜係形成於半導體層103之上，且絕緣層104配置於其間，並蝕刻部分第一導電膜，使得形成導電層105。
例如，可使用可用於導電層105之材料形成膜而藉由濺鍍法形成第一導電膜。可使用可用於第一導電膜之材料各形成堆疊層而形成第一導電膜。
其次，如圖3B1及3B2中所描繪，使用導電層105及抗蝕罩作為遮罩而添加賦予p型導電類型及n型導電類型之一者之雜質元素，使得形成區域103_b1及區域103_b2，反之，使用第一導電膜形成之另一導電層或抗蝕罩作為遮罩而添加賦予p型導電類型及n型導電類型之另一者之雜質元素，使得形成區域103_c。此時，在與導電層105重疊且絕緣層104配置於其間之部分半導體層103中，區域103_b1與區域103_b2之間之區域為區域103_a。
其次，如圖3C1及3C2中所描繪，第三絕緣膜係形成於絕緣層104及導電層105之上，以形成絕緣層106。
例如，可以該等方式形成絕緣層106，即氧氮化矽膜 係形成於絕緣層104及導電層105之上、氮氧化矽膜係形成於氧氮化矽膜之上、及氧化矽膜係形成於氮氧化矽膜之上。
接著，如圖4A1及4A2中所描繪，氧化物半導體膜係形成於絕緣層106之上，並蝕刻部分氧化物半導體膜以形成半導體層107。
此處，有關半導體層107之範例，例如藉由以下說明之方法形成為CAAC之氧化物半導體層。
在用於形成半導體層107之方法範例中，可包括執行熱處理一次或複數次之步驟及移除部分半導體膜之步驟之一或二者。此時，移除部分半導體膜之步驟的時序未特別侷限於此，只要是在導電層110形成之前半導體膜形成之後執行即可。此外，執行熱處理之步驟的時序不侷限於此，只要是在半導體膜形成之後執行即可。
例如，藉由使用可用於半導體層107之材料形成膜並藉由濺鍍法而形成半導體膜。此時，形成半導體膜之元件形成層的溫度設定為高於或等於100℃及低於或等於500℃，較佳地為高於或等於200℃及低於或等於350℃。當形成半導體膜之元件形成層的溫度高時，當從垂直於a-b平面之方向觀看時，半導體膜可具有以三角形、六角形、等邊三角形、或正六角形配置之原子，並具有一相位其中當從垂直於c軸方向之方向觀看時，金屬原子係以層級方式配置，或一相位其中當從垂直於c軸方向之方向觀看時，金屬原子及氧原子係以層級方式配置。
有關執行熱處理之步驟，熱處理(亦稱為熱處理A)係以例如高於或等於400℃及低於或等於750℃或高於或等於400℃及低於基板之應變點之溫度執行。請注意熱處理A之時序不侷限於此，只要是在半導體膜形成之後執行即可。
熱處理A可增加半導體層107中結晶性。
用於熱處理A之熱處理設備可為電熔爐或藉由來自諸如電阻加熱元件之加熱元件的熱傳導或熱輻射而加熱目標之設備。例如，可使用快速熱降火(RTA)設備，諸如氣體快速熱降火(GRTA)設備或燈快速熱降火(LRTA)設備。LRTA設備為一種設備，藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射光的輻射(電磁波)而加熱處理目標。GRTA設備為用於使用高溫氣體而熱處理之設備。有關該高溫氣體，可使用未藉由熱處理而與目標反應之稀有氣體或惰性氣體(例如，氮)。
在熱處理A之後，可將高純度氧氣、高純度N2O氣體、或極乾燥空氣(具低於或等於-40℃之露點，較佳地為低於或等於-60℃)導入以上熱處理A中使用之熔爐。較佳的是氧氣或N2O氣體不包含水、氫等。被導入熱處理設備之氧氣或N2O氣體的純度較佳地為等於或高於6N，更佳地為等於或高於7N(即，氧氣或N2O氣體之雜質濃度較佳地為等於或低於1 ppm，更佳地為等於或低於0.1 ppm)。藉由氧氣或N2O氣體之動作，氧施加於半導體膜 或半導體層107，使得可減少藉由半導體膜或半導體層107中缺氧造成之缺陷。
其次，如圖4B1及4B2中所描繪，例如蝕刻部分絕緣層104及部分絕緣層106以形成穿透絕緣層104及絕緣層106之開口111a至111c。
其次，如圖5A1及5A2中所描繪，第二導電膜係形成於絕緣層106及半導體層107之上，並蝕刻部分第二導電膜，使得形成導電層108a至108e。
例如，可藉由使用可用於導電層108a至108e之材料形成膜並藉由濺鍍法而形成第二導電膜。可藉由使用可用於第二導電膜之材料形成堆疊層而形成第二導電膜。
其次，如圖5B1及5B2中所描繪，第四絕緣膜係形成於絕緣層106、半導體層107、及導電層108a至108c之上而接觸半導體層107，使得形成絕緣層109。
例如，可藉由使用可用於絕緣層109之材料形成膜並藉由濺鍍法、電漿CVD法等而形成第四絕緣膜。亦可藉由使用可用於第四絕緣膜之材料形成堆疊膜而形成第四絕緣膜。再者，當使用可用於絕緣層109之材料並藉由高密度電漿CVD法(例如，使用微波之高密度電漿CVD法，諸如2.45 GHz頻率之微波)而形成膜時，絕緣層109可為密集，並可改進絕緣層109之耐受電壓。
其次，如圖6A1及6A2中所描繪，第三導電膜係形成於絕緣層109之上，並蝕刻部分第三導電膜以形成導電層110。
例如，可藉由使用可用於導電層110之材料形成膜並藉由濺鍍法而形成第三導電膜。可藉由可用於第三導電膜之材料形成堆疊膜而形成第三導電膜。
當諸如氫、水、烴基、或氫化物之雜質移除之高純度氣體用作濺鍍氣體時，可減少將形成之膜的雜質濃度。
請注意，在藉由濺鍍法形成膜之前，可於濺鍍設備之預熱室中執行熱處理(亦稱為熱處理B)。藉由熱處理B，可排除諸如氫或濕氣之雜質。
再者，在藉由濺鍍法形成膜之前，可執行下列處理(稱為反向濺鍍)：取代施加電壓於靶材側，RF電源用於在氬、氮、氦、或氧氣體中施加電壓於基板側，使得產生電漿以修改將形成膜之表面。基於反向濺鍍，可移除附著至將形成膜之表面的粉狀物質(亦稱為粒子或灰塵)。
若藉由濺鍍法形成膜，可以截留真空泵等移除用於形成膜之沉積室中殘留濕氣。有關截留真空泵，例如可使用低溫泵、離子泵、或鈦昇華泵。再者，可以配置冷阱之渦輪泵移除沉積室中殘留濕氣。
此外，在絕緣層109形成之後，可於惰性氣體或氧氣中執行熱處理(亦稱為熱處理C)。此時，可以高於或等於200℃及低於或等於400℃之溫度執行熱處理C，較佳地為高於或等於250℃及低於或等於350℃。
其次，如圖6B1及6B2中所描繪，經由絕緣層109而從形成導電層110側將摻雜劑添加至半導體層107，藉此以自校準方式形成區域107_b1及區域107_b2。因此，相 較於摻雜劑直接添加至半導體層之狀況，可避免半導體層107過度蝕刻，可減少對於半導體層107過度損害，及半導體層107與絕緣層109之間之介面可保持清潔。結果，可增加電晶體之特性及可靠性。此時，區域107_b1與區域107_b2之間之區域為區域107_a。
例如，使用離子摻雜設備或離子注入設備可添加摻雜劑。
請注意，在摻雜劑添加至半導體層107之後，可執行熱處理。
此係圖1A至1C中所描繪之電晶體之製造方法範例。
在本實施例之半導體裝置之製造方法範例中，當蝕刻部分導電膜時，可以與充當第二場效電晶體之源極及汲極之導電層之相同步驟形成充當控制端子之導電層。結果，可抑制製造步驟數量增加。
(實施例2)
在本實施例中，將說明具有與實施例1不同結構之半導體裝置。請注意，實施例1中半導體裝置電路之說明可適當參照與實施例1中所說明之半導體裝置中相同部分。
參照圖7A至7C說明本實施例中半導體裝置之結構範例。圖7A為示意俯視圖，圖7B為沿圖7A之線A2-B2之示意截面圖，及圖7C為沿圖7A之線C2-D2之示意截面圖。
圖7A至7C中所描繪之半導體裝置包括半導體層201 、絕緣層202、半導體層203a及203b、絕緣層204、導電層205a及205b、絕緣層206、半導體層207、導電層208a至208h、絕緣層209、及導電層210。電晶體200a、電晶體200b、及電晶體200c係使用以上結構形成。
電晶體200a例如係使用矽等單晶半導體層形成。電晶體200a例如用作半導體裝置中邏輯電路之電晶體。
電晶體200b例如係使用矽等單晶半導體層形成，並具有與電晶體200a不同導電類型。電晶體200b例如用作半導體裝置中邏輯電路之電晶體。
然而，本實施例不侷限於此，並可省略電晶體200a或電晶體200b。
電晶體200c為包括氧化物半導體層之電晶體，其關閉狀態電流低於包括矽等半導體層之習知電晶體。有關電晶體200c，可使用可用於電晶體100b之電晶體。資料輸入至電晶體200c之源極或汲極電連接至另一電路或元件之部分，接著電晶體200c關閉，藉此資料可長時間保持。然而，本實施例不侷限於此，且電晶體200c亦可用於邏輯電路等。
半導體層201相應於SOI基板之第一半導體區域。半導體層201包括添加賦予n型導電類型及p型導電類型之一之雜質元素的區域201_a，及添加賦予與區域201_a相反導電類型之雜質元素的區域201_b。例如，在半導體層201連接至包括半導體層203a及半導體層203b之半導體層之前，賦予n型導電類型之雜質元素或賦予p型導電類 型之雜質元素選擇性添加至部分半導體層201，藉此可形成區域201_a及區域201_b。
對半導體層201而言，例如可使用可用於圖1A至1C中半導體層101之材料。
絕緣層202係配置於半導體層201之上。
絕緣層202相應於SOI基板中絕緣區域。可使用例如可用於圖1A至1C中絕緣層102之材料層形成絕緣層202，並可藉由類似於絕緣層102之製造方法予以形成。
半導體層203a與區域201_a重疊且絕緣層202配置於其間，及半導體層203b與區域201_b重疊且絕緣層202配置於其間。
半導體層203a包括區域203a_a、區域203a_b1、及區域203a_b2。此外，半導體層203b包括區域203b_a、區域203b_b1、及區域203b_b2。
區域203a_a為區域203a_b1與區域203a_b2之間之區域，及區域203b_a為區域203b_b1與區域203b_b2之間之區域。區域203a_a及區域203b_a為通道形成區域。
區域203a_b1及區域203a_b2相互保持距離，及區域203b_b1及區域203b_b2相互保持距離。區域203a_b1為充當電晶體200a之源極區域及汲極區域之一之區域，及區域203a_b2為充當電晶體200a之源極區域及汲極區域之另一者之區域。區域203b_b1為充當電晶體200b之源極區域及汲極區域之一之區域，及區域203b_b2為充當電晶體200b之源極區域及汲極區域之另一者之區域。區域 203a_b1及區域203a_b2包括賦予n型或p型導電類型之雜質元素。區域203b_b1及區域203b_b2包括賦予與區域203a_b1及區域203a_b2之導電類型相反之雜質元素。
半導體層203a及半導體層203b各相應於SOI基板中至少部分第二半導體區域。請注意，電晶體200a可使用藉由絕緣區域環繞之半導體區域形成，而非半導體層203a，及電晶體200b可使用藉由絕緣區域環繞之另一半導體區域形成，而非半導體層203b。
半導體層203a及半導體層203b例如可使用可用於圖1A至1C中半導體層103之材料層形成，並可使用一半導體膜藉由類似於半導體層103之製造方法形成。
絕緣層204係配置於半導體層203a之一平坦表面及半導體層203b之一平坦表面之上。
絕緣層204例如可使用可用於圖1A至1C中絕緣層104之材料層形成，並可藉由類似於絕緣層104之製造方法形成。
絕緣層204充當電晶體200a中閘極絕緣層及電晶體200b中閘極絕緣層。
導電層205a與部分半導體層203a(區域203a_a)重疊且絕緣層204配置於其間，及導電層205b與部分半導體層203b(區域203b_a)重疊且絕緣層204配置於其間。
導電層205a及導電層205b例如可使用可用於圖1A至1C中導電層105之材料層形成，並可使用一導電膜藉 由類似於導電層105之製造方法形成。
導電層205a充當電晶體200a之閘極，及導電層205b充當電晶體200b之閘極。
絕緣層206係配置於絕緣層204、導電層205a、及導電層205b之上。
絕緣層206例如可使用可用於圖1A至1C中絕緣層106之材料層形成，並可藉由類似於絕緣層106之製造方法形成。
絕緣層206充當平面化絕緣層。
半導體層207係配置於絕緣層206之一平坦表面之上。
半導體層207包括區域207_a。此外，如圖7A及7B中所描繪，區域207_b1及區域207-b2係配置於半導體層207中，但不一定配置。
區域207_a為區域207_b1與區域207_b2之間之區域。區域207_a為電晶體200c之通道形成區域。
區域207_b1及區域207_b2相互保持距離，並包括充當摻雜劑之元件。
半導體層207例如可使用可用於圖1A至1C中半導體層107之材料層形成，並可藉由類似於半導體層107之製造方法形成。
導電層208a經由穿透絕緣層204及絕緣層206之第一開口而電連接至區域203a_b1。
導電層208a充當電晶體200a之源極及汲極之一。
導電層208b經由穿透絕緣層204及絕緣層206之第二開口而電連接至區域203a_b2。
導電層208b充當電晶體200a之源極及汲極之另一者。
導電層208c經由穿透絕緣層202、絕緣層204、及絕緣層206之第三開口而電連接至區域201_a。
導電層208c充當控制端子，用於控制施加於區域201_a之電壓。
導電層208d經由穿透絕緣層204及絕緣層206之第四開口而電連接至區域203b_b1。
導電層208d充當電晶體200b之源極及汲極之一。
導電層208e經由穿透絕緣層204及絕緣層206之第五開口而電連接至區域203b_b2。
導電層208e充當電晶體200b之源極及汲極之另一者。
導電層208f經由穿透絕緣層202、絕緣層204、及絕緣層206之第六開口而電連接至區域201_b。
導電層208f充當控制端子，用於控制施加於區域201_b之電壓。
導電層208g電連接至半導體層207。
導電層208g充當電晶體200c之源極及汲極之一。
導電層208h電連接至半導體層207。
導電層208h充當電晶體200c之源極及汲極之另一者。
請注意，如圖7A及7B中所描繪，儘管導電層208g及導電層208h係配置於半導體層207之上，本實施例不侷限於此，且半導體層207可配置於導電層208g及導電層208h之上。
導電層208c及導電層208f係以與導電層208g及導電層208h之相同步驟形成。此外，導電層208a及導電層208b，及導電層208d及導電層208e，可以與導電層208c、導電層208f、導電層208g、及導電層208h之相同步驟形成。有關導電層208a至208h，可使用可用於圖1A至1C中導電層108a至108e之材料層。以與導電層108a至108e之相同方式使用一導電膜，可使用導電層208a至208h。
絕緣層209係配置於絕緣層206、半導體層207、及導電層208a至208h之上。
絕緣層209例如可使用可用於圖1A至1C中絕緣層109之材料層形成，並可藉由類似於絕緣層109之製造方法形成。
導電層210與半導體層207重疊，且絕緣層209配置於其間。
導電層210例如可使用可用於圖1A至1C中導電層110之材料層形成，並可藉由類似於導電層110之製造方法形成。
在圖7A至7C中所描繪之半導體裝置中，當經由導電層208c而施加第一控制電壓時，可根據第一控制電壓而 控制區域201_a之電壓至一位準，並可控制施加於半導體層203a之電壓。此外，當經由導電層208f而施加第二控制電壓時，可根據第二控制電壓而控制區域201_b之電壓至一位準，並可控制施加於半導體層203b之電壓。例如，若電晶體200a為p通道電晶體，當第一控制電壓之位準設定為高時，電晶體200a之閾值負向偏移。若電晶體200b為n通道電晶體，當第二控制電壓設定為低時，電晶體200b之閾值電壓為正向偏移。因而，甚至若電晶體200a及電晶體200b之閾值電壓因半導體層201而改變，當控制區域203 a_a及區域203b_a之電壓，並控制電晶體200a及電晶體200b之閾值電壓時，藉此可減少處於關閉狀態之每一電晶體200a及電晶體200b之源極與汲極之間流動之電流量。例如，電晶體200a及電晶體200b之閾值電壓較佳地為電晶體200a及電晶體200b變成增強類型電晶體之位準。
此係本實施例中半導體裝置之範例。
在本實施例之半導體裝置之範例中，使用配置於SOI基板上之場效電晶體，及包括氧化物半導體層之場效電晶體。使用該些電晶體使得作業速度改進並減少不必要電流，藉此減少電力消耗。
此外，在本實施例之半導體裝置之範例中，配置用於控制配置於SOI基板上之場效電晶體之閾值電壓的控制端子，並控制配置於SOI基板上之場效電晶體之閾值電壓。結果，可減少配置於SOI基板上並處於關閉狀態之場效電 晶體之源極與汲極之間流動之電流量，使得可減少半導體裝置之電力消耗。此外，可控制配置於SOI基板上並具有以上結構之每一n通道電晶體或p通道電晶體之閾值電壓。
此外，在本實施例之半導體裝置之範例中，可以與包括氧化物半導體層之場效電晶體之源極及汲極之相同步驟形成充當控制端子之導電層。結果，可抑制製造步驟數量增加。
(實施例3)
在本實施例中，將說明具有與實施例1及實施例2不同結構之半導體裝置。請注意，實施例1及實施例2中半導體裝置之說明可適當參照與實施例1及實施例2中所說明之半導體裝置中相同部分。
參照圖8A至8D說明本實施例之半導體裝置之結構範例。圖8A為示意俯視圖，圖8B為沿圖8A之線A3-B3之示意截面圖，圖8C為沿圖8A之沿線C3-D3之示意截面圖，及圖8D為沿圖8A之線E3-F3之示意截面圖。
圖8A至8D中所描繪之半導體裝置包括半導體層301、絕緣層302、半導體層303、絕緣層304、導電層305、絕緣層306、半導體層307、導電層308a至308d、絕緣層309、導電層310a、及導電層310b。電晶體300a及電晶體300b係使用以上結構形成。
電晶體300a例如係使用矽等單晶半導體層形成。例 如，電晶體300a用作任何各式邏輯電路中之電晶體。電晶體300a例如可用作記憶體電路中輸出電晶體。
然而，本實施例不侷限於此，且如圖7A至7C中所描繪，除了電晶體300a以外，可配置包括單晶半導體層之電晶體。
電晶體300b為包括氧化物半導體層之電晶體，其關閉狀態電流低於包括矽等半導體層之習知電晶體。有關電晶體300b，可使用可用於電晶體100b之電晶體。此時，電晶體300b及電晶體300a具有相同導電類型。電晶體300b例如可用作記憶體電路之電晶體。資料輸入至電晶體300b之源極或汲極電連接至另一電路或元件之部分，接著電晶體300b關閉，藉此資料可長時間保持。然而，本實施例不侷限於此，及電晶體300b亦可用於邏輯電路等。
半導體層301相應於SOI基板中第一半導體區域。請注意，在圖8A至8D中，半導體層301包括添加賦予n型或p型導電類型之雜質元素之區域301_a。例如，在半導體層301及包括半導體層303之半導體層相互連接之前，雜質元素添加至部分半導體層301，藉此可形成區域301_a。請注意，若電晶體包括具有相互不同極性之單晶半導體層，可配置添加具有相互不同導電類型之雜質元素之複數雜質區域。請注意，可省略區域301_a。
對半導體層301而言，例如可使用可用於圖1A至1C中半導體層101之材料。
絕緣層302係配置於半導體層301之上。
絕緣層302相應於SOI基板中絕緣區域。絕緣層302例如可使用可用於圖1A至1C中絕緣層102之材料層形成，並可藉由類似於絕緣層102之製造方法形成。
半導體層303與區域301_a重疊，且絕緣層302配置於其間。
半導體層303包括區域303_a、區域303_b1、區域303_b2、及區域303_c。
區域303_a為區域303_b1與區域303_b2之間之區域。區域303_a為通道形成區域。
區域303_b1及區域303_b2相互保持距離。區域303_b1為充當電晶體300a之源極區域及汲極區域之一之區域，及區域303_b2為充當電晶體300a之源極區域及汲極區域之另一者之區域。區域303_b1及區域303_b2包括賦予n型或p型導電類型之雜質元素。
此外，區域303_c接觸其中形成通道之區域303_a，並包括賦予與區域303_b1及區域303_b2相反導電類型之雜質元素。此時，區域303_c具有與區域303_b1及區域303_b2相反導電類型。電壓經由區域303_c而施加於區域303_a。此外，添加至區域303_c之雜質元素濃度設定為高於添加至區域303_a之雜質元素濃度，藉此可減少與區域303_a之接觸電阻。
半導體層303為SOI基板中至少部分第二半導體區域。請注意，電晶體300a亦可以該等方式形成，即使用藉由絕緣區域環繞之半導體區域取代半導體層303。
半導體層303例如可使用可用於圖1A至1C中半導體層103之材料層形成，並可使用藉由類似於半導體層103之製造方法形成一半導體膜。
絕緣層304係配置於半導體層303之一平坦表面之上。
絕緣層304例如可使用可用於圖1A至1C中絕緣層104之材料層形成，並可藉由類似於絕緣層104之製造方法形成。
絕緣層304充當電晶體300a中閘極絕緣層。
導電層305與部分半導體層303(區域303_a)重疊，且絕緣層304配置於其間。
導電層305例如可使用可用於圖1A至1C中導電層105之材料層形成，並可使用一導電膜而藉由例如類似於導電層105之製造方法形成。
導電層305充當電晶體300a中閘極。
絕緣層306係配置於絕緣層304及導電層305之上。
絕緣層306例如可使用可用於圖1A至1C中絕緣層106之材料層形成，並可藉由類似於絕緣層106之製造方法形成。
絕緣層306充當平面化絕緣層。
半導體層307係配置於絕緣層306之一平坦表面之上。
半導體層307包括區域307_a。此外，如圖8A及8B中所描繪，區域307_b1及區域307_b2係配置於半導體層 307中，但不一定配置。
區域307_a為區域307_b1與區域307_b2之間之區域。區域307_a與區域303_c重疊，且絕緣層304及絕緣層306配置於其間。區域307_a為電晶體300b之通道形成區域。
區域307_b1及區域307_b2相互保持距離，並包括充當摻雜劑之元素。
半導體層307例如可使用可用於圖1A至1C中半導體層107之材料層形成，並可藉由類似於半導體層107之製造方法形成。
導電層308a接觸導電層305並電連接至半導體層307。其中導電層308a接觸導電層305之結構可以該等方式形成，例如在絕緣層306形成之後，藉由化學拋光處理等而暴露導電層305之表面，及接著形成導電層308a。
請注意，儘管圖8A至8D中導電層308a接觸導電層305，本實施例不侷限於此。其中導電層308a接觸導電層305之結構，相較於若導電層308a經由絕緣層之開口而電連接至導電層305，使其可增加接觸面積。結果，可減少接觸電阻。
導電層308a充當電晶體300b之源極及汲極之一。
導電層308b電連接至半導體層307。
導電層308b充當電晶體300b之源極及汲極之另一者。
請注意，儘管圖8A至8D中導電層308a及導電層 308b係配置於半導體層307之上，本實施例不侷限於此，且半導體層307可配置於導電層308a及導電層308b之上。
導電層308c經由穿透絕緣層302、絕緣層304、及絕緣層306之第一開口而電連接至區域301_a。
導電層308c充當控制端子，用於控制施加於區域301_a之電壓。
導電層308d經由穿透絕緣層304及絕緣層306之第二開口而電連接至區域303_c。
導電層308d充當第二控制端子，用於控制施加於區域303_c之電壓。
導電層308c及導電層308d係以與導電層308a及導電層308b之相同步驟形成。有關導電層308a至308d，可使用可用於圖1A至1C中導電層108a至108e之材料層。 以與導電層108a至108e之相同方式使用一導電膜，而可使用導電層308a至308h。
當未配置區域301_a時，可省略導電層308c。
絕緣層309係配置於絕緣層306、半導體層307、及導電層308a至308d之上。
絕緣層309例如可使用可用於圖1A至1C中絕緣層109之材料層形成，並可藉由類似於絕緣層109之製造方法形成。
導電層310a與導電層308a重疊，且絕緣層309配置於其間。導電層310a充當電容器之電容器電極。
請注意，可以導電層308a、絕緣層309、及導電層310a形成電容器。然而，電容器不一定配置。
導電層310b與區域307_a重疊，且絕緣層309配置於其間。導電層310b充當電晶體300b之閘極。
導電層310a及導電層310b例如可使用可用於圖1A至1C中導電層110之材料層形成，並可藉由類似於導電層110之製造方法形成。
在圖8A至8D中所描繪之半導體裝置中，當經由導電層308c，其為第一控制端子，而施加第一控制電壓時，可根據第一控制電壓而控制電連接至導電層308c之區域301_a之電壓至一位準。此外，當經由導電層308d而施加第二控制電壓時，可根據第二控制電壓而控制區域303_a之電壓至一位準。此時，第一控制電壓及第二控制電壓較佳地具有相同位準。此外，當經由導電層308d而施加第二控制電壓時，亦可控制半導體層307之電壓，並可控制施加於區域303_a之電壓及半導體層307之電壓二者。例如，若電晶體300a及電晶體300b為n通道電晶體，當第一控制電壓及第二控制電壓之位準下降時，電晶體300a及電晶體300b之閾值電壓正向偏移。因此，甚至若電晶體300a及電晶體300b之閾值電壓改變，控制施加於區域303_a及區域307_a之電壓，並控制電晶體300a及電晶體300b之閾值電壓，藉此可減少處於關閉狀態之每一電晶體300a及電晶體300b之源極與汲極之間流動之電流量。電晶體300a及電晶體300b之閾值電壓較佳地為電晶體300a 及電晶體300b變成增強類型電晶體之位準。
此外，具有與電晶體300a不同導電類型之另一電晶體係以類似於圖7A至7C之方式配置於SOI基板上。此時，具有與電晶體300a不同導電類型之電晶體，除了雜質區域之導電類型與電晶體300a不同外，可具有與電晶體300a相同結構。因此，可形成具有不同導電類型之電晶體，同時抑制製造步驟數量增加。
此係本實施例中半導體裝置之範例。
在本實施例之半導體裝置範例中，使用配置於SOI基板上之場效電晶體及包括氧化物半導體層之場效電晶體。使用該些電晶體使得作業速度改進並減少不必要電流，藉此減少電力消耗。
此外，在本實施例之半導體裝置範例中，配置用於控制配置於SOI基板上之場效電晶體之閾值電壓之控制端子，並控制配置於SOI基板上之場效電晶體之閾值電壓。結果，可減少配置於SOI基板上並處於關閉狀態之場效電晶體之源極與汲極之間流動之電流量，使得可減少半導體裝置之電力消耗。此外，可控制配置於SOI基板上並具有以上結構之每一n通道電晶體或p通道電晶體之閾值電壓。
此外，在本實施例之半導體裝置範例中，SOI基板中所形成之雜質區域充當包括氧化物半導體層之場效電晶體之閘極。所以，由於可藉由共同控制電壓控制第一場效電晶體及第二場效電晶體之閾值電壓，可減少佈線數量，並可減少半導體裝置之電路面積。
此外，在本實施例之半導體裝置範例中，可以與包括氧化物半導體層之第二場效電晶體之源極及汲極之相同步驟形成充當控制端子之導電層。結果，可抑制製造步驟數量增加。
(實施例4)
在本實施例中，將說明算術處理單元之範例作為半導體裝置之一範例。
參照圖9說明本實施例中算術處理單元之結構範例。圖9描繪本實施例中算術處理單元之結構範例。
圖9中所描繪之算術處理單元包括匯流排介面(亦稱為IF)501、控制單元(亦稱為CTL)502、快取記憶體(亦稱為CACH)503、N(N為大於或等於3之自然數)暫存器(亦稱為REG)504(暫存器504_1至504_N)、指令解碼器(亦稱為IDCD)505、及算術邏輯單元(亦稱為ALU)506。
匯流排介面501具有與算術處理單元外部交換信號之功能，及與算術處理單元中電路交換信號之功能等。
控制單元502具有控制算術處理單元中電路作業之功能。
快取記憶體503係藉由控制單元502控制，並具有於算術處理單元作業期間暫時保持資料之功能。請注意，算術處理單元可包括複數快取記憶體503。
N暫存器504係藉由控制單元502控制，並各具有儲 存用於算術處理之資料之功能。例如，一暫存器504可用作算術邏輯單元506之暫存器及另一暫存器504可用作指令解碼器505之暫存器。
例如，N暫存器504可藉由使用複數單元記憶體裝置形成，其各配置：配置於SOI基板上之場效電晶體，及包括以上實施例中所說明之半導體裝置中氧化物半導體層之場效電晶體。
指令解碼器505具有翻譯讀取之指令信號之功能。翻譯之指令信號輸入至控制單元502，且控制單元502根據指令信號而將控制信號輸出至算術邏輯單元506。
算術邏輯單元506係藉由控制單元502控制，並具有根據輸入指令信號而執行算術處理之功能。
參照圖10A及10B及圖11A至11C說明二單元記憶體裝置作為單元記憶體裝置之範例。
首先，參照圖10A說明一單元記憶體裝置之結構。
圖10A中所描繪之單元記憶體裝置包括類比開關611、NOT閘極(亦稱為反向器)612、電晶體613、電容器614、NOT閘極615、NAND閘極616、時脈反向器617、類比開關618、NOT閘極619、時脈NAND閘極620、及NOT閘極621。
資料信號D輸入至類比開關611之資料輸入端子，時脈信號CLK輸入至類比開關611之第一信號輸入端子，及時脈信號CLK之反向信號輸入至類比開關611之第二信號輸入端子。
時脈信號CLK輸入至NOT閘極612之資料輸入端子。
電晶體613之源極及汲極之一電連接至類比開關611之資料輸出端子，及時脈信號CLK輸入至電晶體613之閘極。來自類比開關611之輸出信號輸入至電晶體613之源極及汲極之一。有關電晶體613，例如可使用包括以上實施例中所說明之氧化物半導體層之電晶體。例如，可使用圖1A至1C中電晶體100b、圖7A至7C中電晶體200c、或圖8A至8D中電晶體300b。
電容器614之第一電容器電極電連接至電晶體613之源極及汲極之另一者。低電源電壓Vss輸入至電容器614之第二電容器電極。
NOT閘極615之資料輸入端子電連接至電晶體613之源極及汲極之另一者。
NAND閘極616之第一資料輸入端子電連接至NOT閘極615之資料輸出端子。重置信號RST輸入至NAND閘極616之第二資料輸入端子。
時脈反向器617之資料輸入端子電連接至NAND閘極616之資料輸出端子。時脈信號CLK之反向信號輸入至時脈反向器617之第一信號輸入端子。時脈信號CLK輸入至時脈反向器617之第二信號輸入端子。時脈反向器617之資料輸出端子電連接至NOT閘極615之資料輸出端子。
類比開關618之資料輸入端子電連接至NAND閘極 616之資料輸出端子。時脈信號CLK之反向信號輸入至類比開關618之第一信號輸入端子。時脈信號CLK輸入至類比開關618之第二信號輸入端子。
NOT閘極619之資料輸入端子電連接至類比開關618之資料輸出端子。
時脈NAND閘極620之第一資料輸入端子電連接至NOT閘極619之資料輸出端子。重置信號RST輸入至時脈NAND閘極620之第二資料輸入端子。時脈信號CLK輸入至時脈NAND閘極620之第一信號輸入端子。時脈信號CLK之反向信號輸入至時脈NAND閘極620之第二輸入端子。時脈NAND閘極620之資料輸出端子電連接至類比開關618之資料輸出端子。時脈NAND閘極620例如係以NAND閘極及類比開關形成。
NOT閘極621之資料輸入端子電連接至NOT閘極619之資料輸出端子及時脈NAND閘極620之第一資料輸入端子。資料信號Q係從NOT閘極621之資料輸出端子輸出。
此外，類比開關611、NOT閘極612、NOT閘極615、閂鎖電路651、類比開關618、閂鎖電路652及NOT閘極621之一或多項包括以上實施例中所說明之配置於SOI基板上之場效電晶體，並可使用例如圖1A至1C中電晶體100a、圖7A至7C中電晶體200b、或圖8A至8D中電晶體300a。
其次，參照圖10B說明圖10A中所描繪之單元記憶體 裝置之作業範例。圖10B為時序圖，顯示圖10A中順序電路之作業範例。
在時期691中，電源電壓Vp、時脈信號CLK、及重置信號RST施加於圖10A中所描繪之單元記憶體裝置。此時，重置信號設定為高位準。
當時脈信號CLK設定為高位準時，類比開關611及電晶體613開啟及類比開關618關閉。此時，電容器614之第一電容器電極之電壓變成等於資料信號D之電壓。結果，資料信號D之資料寫入單元記憶體裝置。
當時脈信號CLK設定為低位準時，類比開關611及電晶體613關閉及類比開關618開啟。此時，信號Q之電壓變成資料信號D之資料之電壓，並從單元記憶體裝置輸出資料信號D之寫入資料。
如時期692中所示，為停止單元記憶體裝置之作業，停止時脈信號CLK之供應及重置信號RST之供應，接著停止電源電壓Vp之供應。此時，時脈信號CLK供應之停止時序可與重置信號RST供應之停止時序不同。
此時，儘管停止類比開關611、NOT閘極612、電晶體613、閂鎖電路651、類比開關618、閂鎖電路652、及NOT閘極621之作業，因為電晶體613之關閉狀態電流低，電容器614之第一電容器電極之電壓保持在單元記憶體裝置之作業停止前之時期中資料信號D之電壓達某時期。
此外，若單元記憶體裝置之作業重新開始，如時期693中所示，首先重新開始電源電壓Vp之供應；重新開 始重置信號RST之供應；接著，重新開始時脈信號CLK之供應。
此時，類比開關611、NOT閘極612、電晶體613、閂鎖電路651、類比開關618、閂鎖電路652、及NOT閘極621之作業重新開始。當時脈信號CLK處於低位準時，信號Q之電壓變成寫入單元記憶體裝置之資料信號D之資料之電壓，並從單元記憶體裝置輸出資料信號D之寫入資料。結果，單元記憶體裝置之狀態可返回至單元記憶體裝置之作業停止之前之狀態。
此係圖10A中所描繪之單元記憶體裝置之作業範例。
參照圖11A至11C說明單元記憶體裝置之另一範例。
圖11A中所描繪之單元記憶體裝置輸入資料信號IN71。圖11A中所描繪之單元記憶體裝置輸出資料信號OUT72。圖11A中所描繪之單元記憶體裝置包括電晶體701、電晶體702、記憶體電路703、電容器704、NOT閘極705、切換電路(亦稱為SW)706、及記憶體電路(亦稱為MEM)707。
電壓V1輸入至電晶體701之源極及汲極之一，及信號S53輸入至電晶體701之閘極。
電晶體702具有與電晶體701不同導電類型。電晶體702之源極及汲極之一電連接至電晶體701之源極及汲極之另一者，及信號S53輸入至電晶體702之閘極。
記憶體電路703包括電晶體751、電晶體752、及電容器753。
資料信號IN71輸入至電晶體751之源極及汲極之一，及信號S54輸入至電晶體751之閘極。
有關電晶體751，例如可使用以上實施例中所說明之包括氧化物半導體層之電晶體。例如，可使用圖1A至1C中電晶體100b、圖7A至7C中電晶體200c、或圖8A至8D中電晶體300b。
電晶體752之閘極電連接至電晶體751之源極及汲極之另一者，電晶體752之源極及汲極之一電連接至電晶體702之源極及汲極之另一者，及電壓V2輸入至電晶體752之源極及汲極之另一者。
有關電晶體752，例如可使用以上實施例中所說明之配置於SOI基板上之場效電晶體。例如，可使用圖1A至1C中電晶體100a、圖7A至7C中電晶體200a或200b、或圖8A至8D中電晶體300a。
電容器753之第一電容器電極電連接至電晶體751之源極及汲極之另一者，及電壓V2輸入至電容器753之第二電容器電極。有關電容器753，可使用圖8A至8D中所描繪之電容器。請注意，不一定配置電容器753。
請注意，電壓V1與電壓V2之間之差異為圖11A及11B中電源電壓Vp。
電容器704之第一電容器電極電連接至電晶體701之源極及汲極之另一者，及電壓V2輸入至電容器704之第二電容器電極。
NOT閘極705之資料輸入端子電連接至電晶體701之 源極及汲極之另一者。
信號S51、資料信號IN71、來自NOT閘極705之輸出信號(亦稱為資料信號D71)輸入至切換電路706。切換電路706具有根據信號S51而輸出具有相應於資料信號IN71或資料信號D71之值之資料信號D72之值之功能。
切換電路706包括例如至少二類比開關。例如，當二類比開關之一開啟時，二類比開關之另一者關閉，藉此資料信號D72之資料可切換為相應於資料信號IN71或資料信號D71之值。
資料信號D72從切換電路706輸入至記憶體電路707。記憶體電路707輸出信號S52，其值係根據輸入至記憶體電路707之信號。信號S52變成資料信號OUT72。
記憶體電路707包括例如使用包括單晶半導體層之電晶體形成之正反器。
電晶體701、電晶體702、NOT閘極705、切換電路706、及記憶體電路707係使用例如以上實施例中所說明之配置於SOI基板上之場效電晶體。例如，可使用圖1A至1C中電晶體100a、圖7A至7C中電晶體200a或200b、或圖8A至8D中電晶體300a。
其次，參照圖11B及11C說明圖11A中所描繪之單元記憶體裝置之作業範例。圖11B及11C各為說明圖11A中順序電路之作業範例之時序圖。
在圖11A中所描繪之單元記憶體裝置中，於供應電源電壓Vp期間，信號S51設定為低位準，資料信號D72藉 由切換電路706而變成相應於資料信號IN71之值，且具有相應於資料信號IN71之值之資料信號D72之資料儲存於記憶體電路707中。
如圖11B中所示，為停止單元記憶體裝置之作業，信號S51設定為低位準，接著信號S54之脈衝輸入至電晶體751之閘極。
此時，電晶體751開啟，且電容器753之第一電容器電極之電壓變成等於儲存於記憶體電路707中資料之電壓。接著，在信號S54之脈衝輸入完成後，電晶體751關閉。此時，因為電晶體751之關閉狀態電流低，電容器753之第一電容器電極之電壓保持達某時期。之後，停止供應電源電壓Vp至單元記憶體裝置。
如圖11C中所示，為重新開始單元記憶體裝置之作業，重新開始電源電壓Vp之供應，接著信號S53設定為低位準。此時，信號S51及信號S54各設定為低位準。
此時，電晶體701開啟及電晶體702關閉，使得電容器704之第一電容器電極之電壓變成等於電壓V1。
之後，信號S53設定為高位準。此時，電晶體701關閉及電晶體702開啟，使得電容器704之第一電容器電極之電壓依據於電晶體752之源極與汲極之間流動之電流而改變。於電晶體752之源極與汲極之間流動之電流係藉由電晶體752之閘極之電壓決定，即，依據儲存於電容器之第一電容器電極中而從記憶體電路703輸入之資料決定。因此，當電晶體702開啟時，電容器704之第一電容器電 極之電壓可為相應於資料信號IN71之值。
之後，信號S51設定為高位準，同時信號S53保持高位準。
此時，藉由切換電路706，資料信號D72具有相應於信號D71之值(相應於寫入記憶體電路703之資料之值)，且具有相應於資料信號D71之值的信號D72輸入至記憶體電路707。結果，記憶體電路707之狀態可返回至單元記憶體裝置之作業停止前之狀態。
此即圖11A中所描繪之單元記憶體裝置之作業範例。
在暫存器包括單元記憶體裝置之本實施例之算術處理單元中，甚至當電源電壓之供應停止時，可保持處於電源電壓之供應停止前之狀態的部分內部資料，且當電源電壓重新開始供應時，算術處理單元之狀態可返回至電源電壓之供應停止前之狀態。因此，甚至當藉由選擇性停止供應電源電壓而減少電力消耗時，可縮短電源電壓重新開始供應之後直至正常作業開始之時間。
(實施例5)
在本實施例中，將說明CAAC。
CAAC並非單晶，但並非表示CAAC僅由非結晶成分組成。儘管CAAC包括結晶之部分(結晶部分)，一結晶部分與另一結晶部分之間之邊界有時不清楚。
若CAAC中包括氧，氮可替代CAAC中所包括之部分氧。CAAC中所包括之個別結晶部分之c軸可沿一方向對 齊(例如，垂直於其上形成CAAC之基板表面或CAAC表面之方向)。另一方面，CAAC中所包括之個別結晶部分之a-b平面的法線可沿一方向對齊(例如，垂直於其上形成CAAC之基板表面或CAAC表面之方向)。
CAAC依據其組成等而變成導體、半導體、或絕緣體。CAAC依據其組成等而透射或不透射可見光。
該等CAAC之範例為形成為膜形狀之結晶，當從垂直於膜表面或支撐基板表面之方向觀察時，並具有三角形或六角形原子配置，且當觀察膜之截面時，其中金屬原子係以層級方式配置，或金屬原子及氧原子(或氮原子)係以層級方式配置。
將參照圖13A至13E、圖14A至14C、及圖15A至15C詳細說明CAAC之結晶結構範例。在圖13A至13E、圖14A至14C、及圖15A至15C中，除非特別指明，垂直方向相應於c軸方向，及垂直於c軸方向之平面相應於a-b平面。若簡單地使用「上半」及「下半」表示，係指a-b平面以上上半及a-b平面以下下半(關於a-b平面之上半及下半)。
圖13A描繪包括一個六配位In原子及緊鄰In原子之六個四配位氧(以下稱為四配位O)原子之結構。此處，包括一個金屬原子及緊鄰金屬原子之一個氧原子之結構稱為小群組。圖13A中結構為實際八面體結構，但為求簡單而描繪為平面結構。請注意，三個四配位O原子存在於圖13A之每一上半及下半中。在圖13A中所描繪之小群組中 ，電荷為0。
圖13B描繪包括一個五配位Ga原子、緊鄰Ga原子之三個三配位氧(以下稱為三配位O)原子、及緊鄰Ga原子之二個四配位O原子之結構。所有三配位O原子存在於a-b平面上。一個四配位O原子存在於圖13B之每一上半及下半中。In原子亦可具有圖13B中所描繪之結構，因為In原子可具有五個配位體。在圖13B中所描繪之小群組中，電荷為0。
圖13C描繪包括一個四配位Zn原子及緊鄰Zn原子之四個四配位O原子之結構。在圖13C中，一個四配位O原子存在於上半中，及三個四配位O原子存在於下半中。另一方面，在圖13C中，三個四配位O原子可存在於上半中，及一個四配位O原子可存在於下半中。在圖13C中所描繪之小群組中，電荷為0。
圖13D描繪包括一個六配位Sn原子及緊鄰Sn原子之六個四配位O原子之結構。在圖13D中，三個四配位O原子存在於每一上半及下半中。在圖13D中所描繪之小群組中，電荷為+1。
圖13E描繪包括二個Zn原子之小群組。在圖13E中，一個四配位O原子存在於每一上半及下半中。在圖13E中所描繪之小群組中，電荷為-1。
此處，複數小群組形成中群組，及複數中群組形成大群組(亦稱為單元格)。
現在將說明小群組之間之鍵結規則。圖13A中關於六 配位In原子之上半中三個O原子沿向下方向各具有三個緊鄰In原子，且下半中三個O原子沿向上方向各具有三個緊鄰In原子。關於五配位Ga原子之上半中一個O原子沿向下方向具有一個緊鄰Ga原子，且下半中一個O原子沿向上方向具有一個緊鄰Ga原子。關於四配位Zn原子之上半中一個O原子沿向下方向具有一個緊鄰Zn原子，且下半中三個O原子沿向上方向各具有三個緊鄰Zn原子。以此方式，金屬原子以上四配位O原子之數量等於緊鄰及每一個四配位O原子以下之金屬原子數量。類似地，金屬原子以下之四配位O原子數量等於緊鄰及每一個四配位O原子以上之金屬原子數量。由於四配位O原子之配位數量為4，緊鄰及O原子以下之金屬原子數量及緊鄰及O原子以上之金屬原子數量的總和為4。因此，當金屬原子以上之四配位O原子數量及另一金屬原子以下之四配位O原子數量的總和為4時，包括金屬原子之二種小群組可鍵結。例如，若六配位金屬(In或Sn)原子經由下半中三個四配位O原子鍵結，便鍵結至五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
具有以上配位數量之金屬原子經由c軸方向之四配位O原子而鍵結至具有以上配位數量之另一金屬原子。除了以上之外，可藉由組合複數小群組而以不同方式形成中群組，使得層級結構之總電荷為0。
圖14A描繪In-Sn-Zn-O基材料之層級結構中所包括之中群組模型。圖14B描繪包括三個中群組之大群組。圖 14C描繪若從c軸方向觀察，圖14B中層級結構之配置順序。
在圖14A中，為求簡單，省略三配位O原子，並藉由圓圈顯示四配位O原子；圓圈中數字顯示四配位O原子數量。例如，三個四配位O原子關於Sn原子而存在於每一上半及下半，標示為圓圈3。類似地，在圖14A中，一個四配位O原子關於In原子而存在於每一上半及下半，標示為圓圈1。圖14A亦描繪下半中緊鄰一個四配位O原子之Zn原子，及上半中三個配位O原子，及上半中緊鄰一個四配位O原子之Zn原子，及下半中三個配位O原子。
在圖14A中In-Sn-Zn-O基材料之層級結構中所包括之中群組中，以從頂部開始之順序，每一上半及下半中緊鄰三個四配位O原子之Sn原子鍵結至每一上半及下半中緊鄰一個四配位O原子之In原子，In原子鍵結至上半中緊鄰三個四配位O原子之Zn原子，Zn原子經由關於Zn原子之下半中一個四配位O原子而鍵結至每一上半及下半中緊鄰三個四配位O原子之In原子，In原子鍵結至包括二個Zn原子之小群組，並緊鄰上半中一個四配位O原子，及小群組經由關於小群組之下半中一個四配位O原子而鍵結至每一上半及下半中緊鄰三個四配位O原子之Sn原子。鍵結複數該等中群組，使得形成大群組。
此處，三配位O原子之一鍵的電荷及四配位O原子之一鍵的電荷可分別假設為-0.667及-0.5。例如，(六配 位或五配位)In原子之電荷、(四配位)Zn原子之電荷、及(五配位或六配位)Sn原子之電荷分別為+3、+2、及+4。因此，包括Sn原子之小群組中電荷為+1。因此，需要抵銷+1之-1電荷以形成包括Sn原子之層級結構。有關具有-1電荷之結構，如圖13E中所描繪，可提供包括二個Zn原子之小群組。例如，基於包括二個Zn原子之一個小群組，可抵銷包括Sn原子之一個小群組之電荷，使得層級結構之總電荷可為0。
當圖14B中所描繪之大群組重複時，可獲得In-Sn-Zn-O基結晶(In2SnZn3O8)。請注意，獲得之In-Sn-Zn-O基結晶的層級結構可以組成方程式表示，In2SnZn2O7(ZnO)m(m為0或自然數)。隨著m愈大，In-Sn-Zn-O基結晶之結晶性改進，此係較佳的。
以上說明之規則亦應用於下列：四成分金屬氧化物，諸如In-Sn-Ga-Zn-O基金屬氧化物；三成分金屬氧化物，諸如In-Ga-Zn-O基金屬氧化物(亦稱為IGZO)、In-Al-Zn-O基金屬氧化物、Sn-Ga-Zn-O基金屬氧化物、Al-Ga-Zn-O基金屬氧化物、Sn-Al-Zn-O基金屬氧化物、In-Hf-Zn-O基金屬氧化物、In-La-Zn-O基金屬氧化物、In-Ce-Zn-O基金屬氧化物、In-Pr-Zn-O基金屬氧化物、In-Nd-Zn-O基金屬氧化物、In-Sm-Zn-O基金屬氧化物、In-Eu-Zn-O基金屬氧化物、In-Gd-Zn-O基金屬氧化物、In-Tb-Zn-O基金屬氧化物、In-Dy-Zn-O基金屬氧化物、In-Ho-Zn-O基金屬氧化物、In-Er-Zn-O基金屬氧化物、In-Tm- Zn-O基金屬氧化物、In-Yb-Zn-O基金屬氧化物、或In-Lu-Zn-O基金屬氧化物；二成分金屬氧化物，諸如In-Zn-O基金屬氧化物、Sn-Zn-O基金屬氧化物、Al-Zn-O基金屬氧化物、Zn-Mg-O基金屬氧化物、Sn-Mg-O基金屬氧化物、In-Mg-O基金屬氧化物、或In-Ga-O基金屬氧化物；單成分金屬氧化物，諸如In-O基金屬氧化物、Sn-O基金屬氧化物、或Zn-O基金屬氧化物等。
有關一範例，圖15A描繪In-Ga-Zn-O基材料之層級結構中所包括之中群組模型。
在圖15A中In-Ga-Zn-O基材料之層級結構中所包括之中群組中，以從頂部開始之順序，每一上半及下半中緊鄰三個四配位O原子之In原子鍵結至上半中緊鄰一個四配位O原子之Zn原子，Zn原子經由關於Zn原子之下半中三個四配位O原子而鍵結至每一上半及下半中緊鄰一個四配位O原子之Ga原子，及Ga原子經由關於Ga原子之下半中一個四配位O原子而鍵結至每一上半及下半中緊鄰三個四配位O原子之In原子。鍵結複數該等中群組，使得形成大群組。
圖15B描繪包括三個中群組之大群組。圖15C描繪若從c軸方向觀察，圖15B中層級結構之原子配置。
此處，由於(六配位或五配位)In原子之電荷、(四配位)Zn原子之電荷、及(五配位)Ga原子之電荷分別為+3、+2、及+3，包括任何In原子、Zn原子、及Ga原子之小群組的電荷為0。結果，具有該等小群組之組合之 中群組的總電荷總是為0。
為形成In-Ga-Zn-O基材料之層級結構，不僅使用圖15A中所描繪之中群組，亦使用其中In原子、Ga原子、及Zn原子之配置與圖15A中不同之中群組，而可形成大群組。
(實施例6)
在本實施例中，將說明電晶體之場效移動性。
因為各種原因，絕緣閘極電晶體之實際測量場效移動性可低於其原始移動性；此現象不僅發生於使用氧化物半導體之狀況。移動性減少之因素之一為半導體內部缺陷或半導體與絕緣膜之間介面之缺陷。當使用Levinson模型時，假設半導體內部不存在缺陷，可理論上計算場效移動性。
假設半導體之原始移動性及測量之場效移動性分別為μ0及μ，且半導體存在電位障壁(諸如晶粒邊界)，測量之場效移動性可以下列方程式表示。
此處，E代表電位障壁之高度，k代表Boltzmann常數，及T代表絕對溫度。當假設電位障壁有助於缺陷時，根據Levinson模型，電位障壁之高度可以下列方程式表示。
此處，e代表基本電荷，N代表通道中每單元面積之平均缺陷密度，ε代表半導體之介電常數，n代表通道中每單元面積之載子數量，Cox代表每單元面積之電容，Vg代表閘極電壓，及t代表通道之厚度。若半導體層之厚度為30 nm或更少，通道之厚度可視為與半導體層之厚度相同。線性區域中汲極電流Id可以下列方程式表示。
此處，L代表通道長度及W代表通道寬度，且L及W各為10 μm。此外，Vd代表汲極電壓。當以上方程式兩側同除以Vg，接著兩側採取對數，可獲得下列方程式。
方程式5之右側為Vg之函數。從方程式，發現從線之斜率，其中In(Id/Vg)為縱座標及1/Vg為橫座標，可獲得缺陷密度N。即，從電晶體之Id-Vg特性可評估缺陷密度。其中銦(In)、錫(Sn)、及鋅(Zn)之比例為1 ：1：1之氧化物半導體的缺陷密度N為約1×1012/cm2。
依據以此方式等獲得之缺陷密度，從方程式2及方程式3，μ0可計算為120 cm2/Vs。包括缺陷之In-Sn-Zn氧化物的測量之移動性為約35 cm2/Vs。然而，假設半導體內部及半導體與絕緣膜之間之介面均不存在缺陷，氧化物半導體之移動性μ0可預期為120 cm2/Vs。
請注意，甚至當半導體內部不存在缺陷時，通道與閘極絕緣層之間介面之散射影響電晶體之輸送屬性。換言之，可以下列方程式表示通道與閘極絕緣層之間介面距離x之位置的移動性μ1。
此處，D代表沿閘極方向之電場，及B及G為常數。B及G可從實際測量結果獲得；根據以上測量結果，B為4.75×107 cm/s及G為10 nm(介面散射影響達到深度)。當D增加時(即，當閘極電壓增加時)，方程式6之第二項增加，因此移動性μ1減少。
圖16中顯示其通道包括半導體內部無缺陷之理想氧化物半導體之電晶體之移動性μ2之計算結果。為予計算，使用Synopsys,Inc.製造之裝置模擬軟體Sentaurus Device，並假設帶隙、電子親和性、相對介電常數、及氧化物半導體厚度分別為2.8 eV、4.7 eV、15、及15 nm。該些值係測量藉由濺鍍形成之薄膜而獲得。
此外，假設閘極、源極、及汲極之功函數分別為5.5 eV、4.6 eV、及4.6 eV。閘極絕緣層之厚度假設為100 nm，及其相對介電常數假設為4.1。通道長度及通道寬度各假設為10 μm，及汲極電壓Vd假設為0.1 V。
如圖16中所示，於略高於1 V之閘極電壓，移動性具有100 cm2/Vs或更高之峰值，並隨著閘極電壓變成更高而減少，因為介面散射之影響增加。請注意，為減少介面散射，所欲的是半導體層表面於原子位準為平坦(原子層平坦)。
圖17A至17C、圖18A至18C、及圖19A至19C中顯示使用具有該等移動性之氧化物半導體製造之微小電晶體特性之計算結果。圖20A及20B描繪用於計算之電晶體的截面結構。圖20A及20B中所描繪之電晶體各包括半導體區域2103a及半導體區域2103c，其於氧化物半導體層中具有n+型導電。半導體區域2103a及半導體區域2103c之電阻率為2×10-3 Ωcm。
圖20A中所描繪之電晶體係形成於基底絕緣層2101之上，且嵌入基底絕緣層2101之嵌入絕緣體2102係以氧化鋁形成。電晶體包括半導體區域2103a、半導體區域2103c、充當其間通道形成區域之本質半導體區域2103b、及閘極2105。閘極2105之寬度為33 nm。
閘極絕緣層2104係形成於閘極2105與半導體區域2103b之間。此外，側壁絕緣體2106a及側壁絕緣體2106b係形成於閘極2105之二側面，且絕緣體2107係形 成於閘極2105之上，以避免閘極2105與另一佈線之間之短電路。側壁絕緣體具有5 nm寬度。源極2108a及汲極2108b經配置而分別接觸半導體區域2103a及半導體區域2103c。請注意，此電晶體之通道寬度為40 nm。
圖20B之電晶體與圖20A之電晶體相同，其係形成於基底絕緣層2101及以氧化鋁形成之嵌入絕緣體2102之上，且其包括半導體區域2103a、半導體區域2103c、配置於其間之本質半導體區域2103b、具有33 nm寬度之閘極2105、閘極絕緣層2104、側壁絕緣體2106a、側壁絕緣體2106b、絕緣體2107、源極2108a、及汲極2108b。
於側壁絕緣體2106a及側壁絕緣體2106b下之半導體區域之導電類型方面，圖20B中所描繪之電晶體與圖20A中所描繪之電晶體不同。在圖20A中所描繪之電晶體中，於側壁絕緣體2106a及側壁絕緣體2106b下之半導體區域為具有n+型導電之部分半導體區域2103a及具有n+型導電之部分半導體區域2103c，反之，在圖20B中所描繪之電晶體中，側壁絕緣體2106a及側壁絕緣體2106b下之半導體區域為部分本質半導體區域2103b。換言之，配置具有寬度Loff之區域，其未與半導體區域2103a(半導體區域2103c)或閘極2105重疊。此區域稱為補償區域，且寬度Loff稱為補償長度。如同從圖觀察，補償長度等於側壁絕緣體2106a之寬度(側壁絕緣體2106b)。
以上說明用於計算之其他參數。為予計算，使用Synopsys,Inc.製造之裝置模擬軟體Sentaurus Device。圖 17A至17C顯示具有圖20A中所描繪之結構之電晶體的汲極電流(Id，實線)及移動性(μ，虛線)之閘極電壓(Vg：閘極與源極之間之電位差)相依。汲極電流Id係在汲極電壓(汲極與源極之間之電位差)為+1 V之假設下藉由計算而予獲得，及移動性μ係在汲極電壓為+0.1V之假設下藉由計算而予獲得。
圖17A顯示若閘極絕緣層之厚度為15 nm，電晶體之閘極電壓相依，圖17B顯示若閘極絕緣層之厚度為10 nm，電晶體之閘極電壓相依，及圖17C顯示若閘極絕緣層之厚度為5 nm，電晶體之閘極電壓相依。隨著閘極絕緣層愈薄，特別在關閉狀態之汲極電流Id(關閉狀態電流)顯著減少。相反地，在移動性μ及開啟狀態之汲極電流Id(開啟狀態電流)之峰值未顯著改變。圖中顯示在閘極之電壓約1 V，汲極電流超過10 μA。
圖18A至18C顯示具有圖20B中所描繪之結構之電晶體之汲極電流Id(實線)及移動性μ(虛線)之閘極電壓Vg相依，其中補償長度Loff為5 nm。汲極電流Id係在汲極電壓為+1 V之假設下藉由計算而予獲得，及移動性μ係在汲極電壓為+0.1V之假設下藉由計算而予獲得。圖18A顯示若閘極絕緣層之厚度為15 nm，電晶體之閘極電壓相依，圖18B顯示若閘極絕緣層之厚度為10 nm，電晶體之閘極電壓相依，及圖18C顯示若閘極絕緣層之厚度為5 nm，電晶體之閘極電壓相依。
此外，圖19A至19C顯示具有圖20B中所描繪之結 構之電晶體之汲極電流Id(實線)及移動性μ(虛線)之閘極電壓相依，其中補償長度Loff為15 nm。汲極電流Id係在汲極電壓為+1 V之假設下藉由計算而予獲得，及移動性μ係在汲極電壓為+0.1V之假設下藉由計算而予獲得。圖19A顯示若閘極絕緣層之厚度為15 nm，電晶體之閘極電壓相依，圖19B顯示若閘極絕緣層之厚度為10 nm，電晶體之閘極電壓相依，及圖19C顯示若閘極絕緣層之厚度為5 nm，電晶體之閘極電壓相依。
在任一結構中，隨著閘極絕緣層愈薄，關閉狀態電流顯著減少，反之，移動性μ及開啟狀態電流之峰值未產生顯著改變。
請注意，移動性μ之峰值於圖17A至17C中約80 cm2/Vs，於圖18A至18C中約60 cm2/Vs，於圖19A至19C中約40 cm2/Vs；因而，移動性μ之峰值隨著補償長度Loff增加而減少。此外，相同狀況應用於關閉狀態電流。開啟狀態電流亦隨著補償長度Loff增加而減少；然而，開啟狀態電流之減少較關閉狀態電流之減少緩慢地多。此外，圖中顯示在任一結構中，於閘極之電壓約1 V，汲極電流超過10 μA。
(實施例7)
在本實施例中，將說明其中氧化物半導體包括In、Sn、及Zn作為主要成分之電晶體用作氧化物半導體。
藉由沉積氧化物半導體同時加熱基板，或藉由於氧化 物半導體膜形成之後執行熱處理，其中包括In、Sn、及Zn作為主要成分之氧化物半導體用作通道形成區域的電晶體可具有有利特性。請注意，主要成分係指5原子%或更高成分中所包括之元素。
藉由於包括In、Sn、及Zn作為主要成分之氧化物半導體膜形成之後，刻意加熱基板，可改進電晶體之場效移動性。此外，電晶體之閾值電壓可正向偏移而使電晶體正常關。
有關一範例，圖21A至21C各顯示電晶體之特性，該電晶體包括包括In、Sn、及Zn作為主要成分之氧化物半導體膜，並具有3 μm通道長度L及10 μm通道寬度W，且閘極絕緣層具100 nm厚度。請注意，Vd設定為10 V。
圖21A顯示電晶體之特性，其藉由濺鍍法而未刻意加熱基板，形成包括In、Sn、及Zn作為主要成分之氧化物半導體膜。電晶體之場效移動性為18.8 cm2/Vsec。另一方面，當形成包括In、Sn、及Zn作為主要成分之氧化物半導體膜同時刻意加熱基板時，可改進場效移動性。圖21B顯示電晶體之特性，其形成包括In、Sn、及Zn作為主要成分之氧化物半導體膜，同時以200℃加熱基板。電晶體之場效移動性為32.2 cm2/Vsec。
藉由於包括In、Sn、及Zn作為主要成分之氧化物半導體膜形成之後執行熱處理，可進一步改進場效移動性。圖21C顯示電晶體之特性，其藉由濺鍍法於200℃形成包括In、Sn、及Zn作為主要成分之氧化物半導體膜，接著 於650℃歷經熱處理。電晶體之場效移動性為34.5 cm2/Vsec。
刻意加熱基板預期具有減少藉由濺鍍之沉積期間帶入氧化物半導體膜之濕氣的效果。此外，沉積後之熱處理使氫、羥基、或濕氣從氧化物半導體膜釋放及移除。以此方式，可改進場效移動性。該等場效移動性改進之達成，假定不僅藉由脫水或脫氫而移除雜質，亦藉由減少因密度增加之原子間距離。藉由從氧化物半導體移除雜質而高度純化，可結晶氧化物半導體。若使用該等純化之非單晶氧化物半導體，理想上，預期將達成超過100 cm2/Vsec之場效移動性。
包括In、Sn、及Zn作為主要成分之氧化物半導體可以下列方式結晶：氧離子注入氧化物半導體，藉由熱處理釋放氧化物半導體中所包括之氫、烴基、或濕氣，且氧化物半導體經由熱處理或藉之後執行之熱處理而結晶。藉由該等結晶處理或重新結晶處理，可獲得具有有利結晶性之非單晶氧化物半導體。
於沉積及/或沉積之後熱處理期間刻意加熱基板不僅有助於改進場效移動性，亦有助於使電晶體正常關。在包括In、Sn、及Zn作為主要成分且未刻意加熱基板而形成之氧化物半導體膜用作通道形成區域的電晶體中，閾值電壓傾向於負向偏移。然而，當使用所形成同時刻意加熱基板之氧化物半導體膜時，可解決閾值電壓之負向偏移問題。即，閾值電壓偏移使得電晶體變成正常關；藉由比較圖 21A與21B之間，可確認此傾向。
請注意，藉由改變In、Sn、及Zn之比例，亦可控制閾值電壓；當In、Sn、及Zn之組成比為2：1：3時，預期形成正常關電晶體。此外，藉由設定靶材之組成比如下：In：Sn：Zn=2：1：3，可獲得具有高結晶性之氧化物半導體膜。
刻意加熱基板之溫度或熱處理之溫度為150℃或更高，較佳地為200℃或更高，進一步較佳地為400℃或更高。當以高溫執行沉積或熱處理時，電晶體可為正常關。
藉由於沉積期間刻意加熱基板及/或藉由於沉積之後執行熱處理，可增加針對閘極偏壓應力之穩定性。例如，當於150℃以2 MV/cm強度施加閘極偏壓達一小時，閾值電壓之偏移可低於±1.5 V，較佳地為低於±1.0 V。
在下列二電晶體上執行BT試驗：於氧化物半導體膜形成之後未執行熱處理之樣本1，及於氧化物半導體膜形成之後以650℃執行熱處理之樣本2。
首先，以25℃基板溫度及10 V之Vd測量電晶體之Vg-Id特性。接著，基板溫度設定為150℃及Vd設定為0.1 V。之後，施加20 V之Vg使得施加於閘極絕緣層之電場強度為2 MV/cm，且狀況保持一小時。其次，Vg設定為0 V。接著，以25℃基板溫度及10 V之Vd測量電晶體之Vg-Id特性。此程序稱為正BT試驗。
以類似方式，首先，以25℃基板溫度及10 V之Vd測量電晶體之Vg-Id特性。接著，基板溫度設定為150℃及 Vd設定為0.1 V。之後，施加-20 V之Vg使得施加於閘極絕緣層之電場強度為-2 MV/cm，且狀況保持一小時。其次，Vg設定為0 V。接著，以25℃基板溫度及10 V之Vd測量電晶體之Vg-Id特性。此程序稱為負BT試驗。
圖22A及22B分別顯示樣本1之正BT試驗及負BT試驗之結果。圖23A及23B分別顯示樣本2之正BT試驗及負BT試驗之結果。
因正BT試驗及因負BT試驗之樣本1之閾值電壓之偏移量分別為1.80 V及-0.42 V。因正BT試驗及因負BT試驗之樣本2之閾值電壓之偏移量分別為0.79 V及0.76 V。發現在每一樣本1及樣本2中，BT試驗前、後之間之閾值電壓偏移量小，且其可靠性高。
熱處理可於氧氣中執行；另一方面，首先可於氮或惰性氣體或減壓下，接著在包括氧之氣體中執行熱處理。氧於脫水或脫氫之後施加於氧化物半導體，藉此可進一步增加熱處理之效果。有關脫水或脫氫之後用於供應氧之方法，可採用藉由電場加速氧離子並注入氧化物半導體膜之方法。
在氧化物半導體中或氧化物半導體與堆疊膜之間之介面易於因缺氧造成缺陷；然而，藉由熱處理氧化物半導體中包括過剩氧，可以過剩氧補償經常造成之缺氧。過剩氧主要為存在於晶格之間之氧。當氧之濃度設定介於1×1016/cm3至2×1020/cm3範圍中時，過剩氧可包括於氧化物半導體中而未造成結晶扭曲等。
當執行熱處理使得至少部分氧化物半導體包括結晶時，可獲得更穩定之氧化物半導體膜。例如，當藉由X射線衍射(XRD)分析藉由濺鍍使用具有In：Sn：Zn=1：1：1之組成比的靶材而未刻意加熱基板所形成之氧化物半導體膜時，觀察暈模式。形成之氧化物半導體膜可歷經熱處理而結晶。熱處理之溫度可適當設定；例如當以650℃執行熱處理時，可以X射線衍射分析觀察清晰衍射峰值。
實施In-Sn-Zn-O膜之XRD分析。使用Bruker AXS製造之D8 ADVANCE X射線衍射儀實施XRD分析，並藉由平面外法執行測量。
準備樣本A及樣本B並於其上執行XRD分析。以下將說明樣本A及樣本B之製造方法。
於已歷經脫氫處理之石英基板之上形成具100 nm厚度之In-Sn-Zn-O膜。
In-Sn-Zn-O膜係於氧氣中以濺鍍設備及100 W(DC)電力予以形成。In：Sn：Zn=1：1：1[原子比]之In-Sn-Zn-O靶材用作靶材。請注意，膜形成中基板加熱溫度設定為200℃。以此方式製造之樣本用作樣本A。
其次，由類似於樣本A之方法製造之樣本歷經650℃熱處理。有關熱處理，首先於氮氣中執行熱處理達一小時，進一步於氧氣中執行熱處理達一小時而未降低溫度。以此方式製造之樣本用作樣本B。
圖26顯示樣本A及樣本B之XRD譜。於樣本A中未觀察到源於結晶之峰值，反之，當樣本B中2θ為約35 度及37度至38度時，觀察到源於結晶之峰值。
如以上說明，藉由於包括In、Sn、及Zn作為主要成分之氧化物半導體沉積期間刻意加熱基板及/或藉由於沉積之後執行熱處理，可改進電晶體之特性。
該些基板加熱及熱處理具有避免膜中包括氫及烴基之效果，其為氧化物半導體之不利雜質；或從膜移除氫及烴基之效果。即，藉由從氧化物半導體移除充當供體雜質之氫，可高度純化氧化物半導體，藉此可獲得正常關電晶體。氧化物半導體之高純化使得電晶體之關閉狀態電流為1 aA/μm或更低。此處，關閉狀態電流之單位代表每微米通道寬度電流。
圖27顯示電晶體之關閉狀態電流與測量基板溫度(絕對溫度)之倒數之間之關係。此處，為求簡單，水平軸代表將測量基板溫度之倒數乘以1000所獲得之值(1000/T)。
具體地，如圖27中所示，當基板溫度分別為125℃、85℃、及室溫(27℃)時，關閉狀態電流可為1 aA/μm(1×10-18A/μm)或更低，100 zA/um(1×10-19A/μm)或更低，及1 zA/μm(1×10-21A/μm)或更低。較佳地，當基板溫度分別為125℃、85℃、及室溫時，關閉狀態電流可為0.1 aA/μm(1×10-19A/μm)或更低，10 zA/μm(1×10-20A/μm)或更低，及0.1 zA/μm(1×10-22A/μm)或更低。
請注意，為避免於氧化物半導體膜形成期間包括氫及濕氣，較佳地藉由充分抑制從沉積室外部洩漏及經由沉積 室內壁脫氣，而增加濺鍍氣體之純度。例如，具-70℃或更低之露點的氣體較佳地用作濺鍍氣體，以避免膜中包括濕氣。此外，較佳地使用高度純化之靶材，以便不包括諸如氫及濕氣之雜質。儘管藉由熱處理可從包括In、Sn、及Zn作為主要成分之氧化物半導體之膜移除濕氣，較佳地形成原始未包括濕氣之膜，因為以較包括In、Ga、及Zn作為主要成分之氧化物半導體更高溫度，濕氣便從包括In、Sn、及Zn作為主要成分之氧化物半導體釋放。
評估基板溫度與樣本B之電晶體之電特性之間之關係，熱處理係於氧化物半導體膜形成之後，以650℃於其上執行。
用於測量之電晶體具有3 μm通道長度L、10 μm通道寬度W、0 μm Lov、及0 μm dW。請注意，Vd設定為10 V。請注意，基板溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。此處，在電晶體中，閘極電極與一對電極之一重疊部分之寬度稱為Lov，及該對電極未與氧化物半導體膜重疊部分之寬度稱為dW。
圖24顯示Id(實線)及場效移動性(虛線)之Vg相依。圖25A顯示基板溫度與閾值電壓之間之關係，及圖25B顯示基板溫度與場效移動性之間之關係。
從圖25A，發現隨著基板溫度增加，閾值電壓變得更低。請注意，在-40℃至150℃之範圍內，閾值電壓從1.09 V減少至-0.23 V。
從圖25B，發現隨著基板溫度增加，場效移動性變得 更低。請注意，在-40℃至150℃之範圍內，場效移動性從36 cm2/Vs減少至32 cm2/Vs。因而，發現在以上溫度範圍內，電特性變化小。
在包括In、Sn、及Zn作為主要成分之該等氧化物半導體用作通道形成區域之電晶體中，以維持在1 aA/μm或更低之關閉狀態電流可獲得30 cm2/Vsec或更高之場效移動性，較佳地為40 cm2/Vsec或更高，進一步較佳地為60 cm2/Vsec或更高，其可達成LSI所需開啟狀態電流。例如，在L/W為33 nm/40 nm之FET中，當閘極電壓為2.7 V及汲極電壓為1.0 V時，可流動12 μA或更高之開啟狀態電流。此外，在電晶體作業所需溫度範圍內可確保充分電特性。基於該等特性，甚至當包括氧化物半導體之電晶體亦配置於使用Si半導體形成之積體電路中時，可體現具有新穎功能之積體電路而未減少作業速度。
以下將說明In-Sn-Zn-O膜用作氧化物半導體膜之電晶體範例。
圖28A及28B為具有頂閘頂部接觸結構之共平面電晶體之俯視圖及截面圖。圖28A為電晶體之俯視圖。圖28B描繪沿圖28A中虛線A-B之截面A-B。
圖28B中所描繪之電晶體包括基板1200；配置於基板1200上之基底絕緣層1202；配置於基底絕緣層1202週邊之保護絕緣膜1204；配置於基底絕緣層1202及保護絕緣膜1204之上並包括高電阻區域1206a及低電阻區域1206b之氧化物半導體膜1206；配置於氧化物半導體膜 1206上之閘極絕緣層1208；經配置而與氧化物半導體膜1206重疊且閘極絕緣層1208配置於其間之閘極電極1210；經配置而接觸閘極電極1210側面之側壁絕緣膜1212；經配置而接觸至少低電阻區域1206b之一對電極1214；經配置而覆蓋至少氧化物半導體膜1206、閘極電極1210、及該對電極1214之層際絕緣膜1216；及經配置以經由層際絕緣膜1216中所形成之開口而連接至至少該對電極1214之一之佈線1218。
儘管未描繪，保護膜可經配置以覆蓋層際絕緣膜1216及佈線1218。基於保護膜，可減少藉由層際絕緣膜1216之表面導電產生之微量洩漏電流，因而可減少電晶體之關閉狀態電流。
以下將說明In-sn-Zn-O膜用作氧化物半導體膜之電晶體之另一範例。
圖29A及29B為俯視圖及截面圖，描繪電晶體之結構。圖29A為電晶體之俯視圖。圖29B為沿圖29A中虛線A-B之截面圖。
圖29B中所描繪之電晶體包括基板1600；配置於基板1600上之基底絕緣層1602；配置於基底絕緣層1602上之氧化物半導體膜1606；接觸氧化物半導體膜1606之一對電極1614；配置於氧化物半導體膜1606及該對電極1614上之閘極絕緣層1608；經配置而與氧化物半導體膜1606重疊且閘極絕緣層1608配置於其間之閘極電極1610；經配置而覆蓋閘極絕緣層1608及閘極電極1610之層際 絕緣膜1616；經由層際絕緣膜1616中所形成之開口而連接至該對電極1614之佈線1618；及經配置而覆蓋層際絕緣膜1616及佈線1618之保護膜1620。
有關基板1600，可使用玻璃基板。有關基底絕緣層1602，可使用氧化矽膜。有關氧化物半導體膜1606，可使用In-Sn-Zn-O膜。有關該對電極1614，可使用鎢膜。有關閘極絕緣層1608，可使用氧化矽膜。閘極電極1610可具有氮化鉭膜及鎢膜之堆疊結構。層際絕緣膜1616可具有氧氮化矽膜及聚醯亞胺膜之堆疊結構。佈線1618可各具有鈦膜、鋁膜、及鈦膜依此順序形成之堆疊結構。有關保護膜1620，可使用聚醯亞胺膜。
請注意，在具有圖29A中所描繪之結構的電晶體中，閘極電極1610與該對電極1614之一重疊部分之寬度稱為Lov。類似地，未與氧化物半導體膜1606重疊之該對電極1614之部分之寬度稱為dW。
(實施例8)
在本實施例中，說明各包括以上實施例中半導體裝置之電子裝置範例。
參照圖12A至12D說明本實施例中電子裝置之結構範例。
圖12A中所描繪之電子裝置為個人數位助理之範例。圖12A中所描繪之個人數位助理包括外殼1001a及配置於外殼1001a中之顯示部1002a。
請注意，外殼1001a之側面1003a可配置連接端子，用於連接個人數位助理至外部裝置，及/或按鈕，用於操作圖12A中所描繪之個人數位助理。
圖12A中所描繪之個人數位助理於外殼1001a中包括CPU、記憶體電路、用於傳輸及接收外部裝置與每一CPU及記憶體電路之間信號之介面、及用於傳輸/接收信號至/自外部裝置之天線。
圖12A中所描繪之個人數位助理充當例如電話機、電子書閱讀器、個人電腦、及遊戲機之一或多項。
圖12B中所描繪之電子裝置為折疊式個人數位助理之範例。圖12B中所描繪之個人數位助理包括外殼1001b、配置於外殼1001b中之顯示部1002b、外殼1004、配置於外殼1004中之顯示部1005、及用於連接外殼1001b及外殼1004之鉸鏈1006。
在圖12B中所描繪之個人數位助理中，藉由以鉸鏈1006移動外殼1001b或外殼1004，外殼1001b可堆疊於外殼1004上。
請注意，外殼1001b之側面1003b或外殼1004之側面1007可配置連接端子，用於連接個人數位助理至外部裝置，及/或按鈕，用於操作圖12B中所描繪之個人數位助理。
顯示部1002b及顯示部1005可顯示不同影像或一影像。請注意，不一定配置顯示部1005，可配置為輸入裝置之鍵盤而取代顯示部1005。
圖12B中所描繪之個人數位助理於外殼1001b或外殼1004中包括CPU、記憶體電路、及用於傳輸及接收外部裝置與每一CPU及記憶體電路之間信號之介面。請注意，圖12B中所描繪之個人數位助理可包括天線，用於傳輸/接收信號至/自外部裝置。
圖12B中所描繪之個人數位助理充當例如電話機、電子書閱讀器、個人電腦、及遊戲機之一或多項。
圖12C中所描繪之電子裝置為固定資訊終端機之範例。圖12C中所描繪之固定資訊終端機包括配置於外殼1001c中之外殼1001c及顯示部1002c。
請注意，顯示部1002c可配置於外殼1001c中疊部1008上。
圖12C中所描繪之固定資訊終端機於外殼1001c中包括CPU、記憶體電路、及用於傳輸及接收外部裝置與每一CPU及記憶體電路之間信號之介面。請注意，圖12C中所描繪之固定資訊終端機可包括天線，用於傳輸/接收信號至/自外部裝置。
此外，圖12C中所描繪之固定資訊終端機中外殼1001c之側面1003c可配置輸出票券等之票券輸出部、投幣孔、及紙鈔孔之一或多項。
圖12C中所描繪之固定資訊終端機充當例如自動櫃員機、用於訂票等之資訊通訊終端機(亦稱為多媒體站)、或遊戲機。
圖12D中所描繪之電子裝置為固定資訊終端機之範例 。圖12D中所描繪之固定資訊終端機包括外殼1001d及配置於外殼1001d中之顯示部1002d。請注意，亦可配置用於支撐外殼1001d之支架。
請注意，外殼1001d之側面1003d可配置連接端子，用於連接固定資訊終端機至外部裝置，及/或按鈕，用於操作圖12D中所描繪之固定資訊終端機。
圖12D中所描繪之固定資訊終端機於外殼1001d中可包括CPU、記憶體電路、及用於傳輸及接收外部裝置與每一CPU及記憶體電路之間信號之介面。請注意，圖12D中所描繪之固定資訊終端機可包括天線，用於傳輸/接收信號至/自外部裝置。
圖12D中所描繪之固定資訊終端機例如充當數位相框、監視器、或電視機。
以上實施例中半導體裝置例如用作電子裝置中CPU。例如，以上實施例中半導體裝置用作圖12A至12D中所描繪之電子裝置中CPU之一。
如參照圖12A至12D所說明，本實施例中電子裝置之範例各包括CPU，其包括以上實施例中半導體裝置。
基於該等結構，甚至當未供應電力時，電子裝置中資料可保持某時期。因而，可縮短電源電壓開始供應之後直至正常作業開始之時間，並可減少電力消耗。
本申請案係依據2011年1月28日向日本專利處提出申請之日本專利申請案序號2011-015871，及2011年5月14日向日本專利處提出申請之日本專利申請案序號2011-108880，整個內容係以提及之方式併入本文。
100a、100b、200a、200b、200c、300a、300b、613、701、702、751、752‧‧‧電晶體
101、107、201、203b、207、301、303、307‧‧‧半導體層
102、104、106、109、202、204、206、209、302、304、306、309‧‧‧絕緣層
103_a、103_b1、103_b2、103_c、107_a、107_b1、 107_b2、201_a、201_b、203a_a、203a_b1、203a_b2、203b_a、203b_b1、203b_b2、207_a、207_b1、207_b2、301_a、303_a、303_b1、303_b2、303_c、307_a、307_b1、307_b2‧‧‧區域
105、108a、108b、108c、108d、108e、110、205a、205b、208a、208b、208c、208d、208e、208f、208g、208h、210、305、308a、308b、308c、308d、310a、310b‧‧‧導電層
111a、111b、111c‧‧‧開口
501‧‧‧匯流排介面
502‧‧‧控制單元
503‧‧‧快取記憶體
504‧‧‧暫存器
505‧‧‧指令解碼器
506‧‧‧算術邏輯單元
611、618‧‧‧類比開關
612、615、619、621、705‧‧‧NOT閘極
614、704、753‧‧‧電容器
616‧‧‧NAND閘極
617‧‧‧時脈反向器
620‧‧‧時脈NAND閘極
651、652‧‧‧閂鎖電路
691、692、693‧‧‧時期
703、707‧‧‧記憶體電路
706‧‧‧切換電路
1001a、1001b、1001c、1001d、1004‧‧‧外殼
1002a、1002b、1002c、1002d、1005‧‧‧顯示部
1003a、1003b、1003c、1003d、1007‧‧‧側面
1006‧‧‧鉸鏈
1008‧‧‧疊部
1200、1600‧‧‧基板
1202、1602、2101‧‧‧基底絕緣層
1204‧‧‧保護絕緣膜
1206、1606‧‧‧氧化物半導體膜
1206a‧‧‧高電阻區域
1206b‧‧‧低電阻區域
1208、1608、2104‧‧‧閘極絕緣層
1210、1610‧‧‧閘極電極
1212‧‧‧側壁絕緣膜
1214‧‧‧電極
1216、1616‧‧‧層際絕緣膜
1218、1614、1618‧‧‧佈線
1620‧‧‧保護膜
2102、2107‧‧‧絕緣體
2103a、2103b、2103c‧‧‧半導體區域
2105‧‧‧閘極
2106a、2106b‧‧‧側壁絕緣體
2108a‧‧‧源極
2108b‧‧‧汲極
在附圖中： 圖1A至1C描繪實施例1中半導體裝置之結構範例；圖2A1至2C2描繪實施例1中半導體裝置之製造方法範例；圖3A1至3C2描繪實施例1中半導體裝置之製造方法範例；圖4A1至4B2描繪實施例1中半導體裝置之製造方法範例；圖5A1至5B2描繪實施例1中半導體裝置之製造方法範例；圖6A1至6B2描繪實施例1中半導體裝置之製造方法範例；圖7A至7C描繪實施例2中半導體裝置之結構範例；圖8A至8D描繪實施例3中半導體裝置之結構範例；圖9描繪實施例4中算術處理單元範例；圖10A及10B描繪單元記憶體裝置之結構範例；圖11A至1lC描繪單元記憶體裝置之結構範例；圖12A至12D為示意圖，描繪實施例8中電子裝置範例；圖13A至13E描繪氧化物材料之結構；圖14A至14C描繪氧化物材料之結構；圖15A至15C描繪氧化物材料之結構；圖16顯示藉由計算獲得之移動性之閘極電壓相依；圖17A至17C各顯示藉由計算獲得之汲極電流及移動 性之閘極電壓相依；圖18A至18C各顯示藉由計算獲得之汲極電流及移動性之閘極電壓相依；圖19A至19C各顯示藉由計算獲得之汲極電流及移動性之閘極電壓相依；圖20A及20B描繪用於計算之電晶體截面結構；圖21A至21C各顯示電晶體之特性；圖22A及22B各顯示電晶體之特性；圖23A及23B各顯示電晶體之特性；圖24顯示電晶體之特性；圖25A及25B顯示電晶體之特性；圖26顯示氧化物材料之XRD譜；圖27顯示電晶體之特性，圖28A及28B為半導體裝置之平面圖及截面圖；以及圖29A及29B為半導體裝置之平面圖及截面圖。
103_b1、103_b2、107_b1、107_b2‧‧‧區域
105、108a、108b、108c、108d、108e、110‧‧‧導電層

Claims (15)

  1. 一種半導體裝置，包含：匯流排介面；控制單元；快取記憶體，其係由該控制單元控制並於算術處理期間暫時保持資料；N暫存器，其中，N為大於或等於3之自然數；指令解碼器，其翻譯從至少一該N暫存器讀取之指令信號，並將翻譯之指令信號輸出至該控制單元；以及算術邏輯單元，其係由該控制單元控制，並執行算術處理，其中，該N暫存器包含複數單元記憶體裝置，其中，該複數單元記憶體裝置各包含第一電晶體及第二電晶體，其中，該第一電晶體包含：第一半導體層包含：具有第一導電類型之第一區域；具有該第一導電類型之第二區域；接觸該第一區域及該第二區域之第三區域；以及具有與該第一導電類型相反之第二導電類型並接觸該第三區域之第四區域；該第一半導體層之該第三區域上之第一電極，且第一絕緣層配置於其間；該第一絕緣層上之第二電極，其中，該第二電極電 連接至該第一半導體層之該第一區域；該第一絕緣層上之第三電極，其中，該第三電極電連接至該第一半導體層之該第二區域；以及該第一絕緣層之上並電連接至該第四區域之第四電極，以及其中，該第二電晶體包含包含氧化物半導體之第二半導體層。
  2. 如申請專利範圍第1項之半導體裝置，進一步包含該第一絕緣層上之第二絕緣層，其中，該第二半導體層係配置於該第二絕緣層之上。
  3. 一種半導體裝置，包含：第一記憶體電路，包含：第一電晶體，包含：第一閘極；第一源極；以及第一汲極；第二電晶體，包含：第二閘極，電連接至該第一源極及該第一汲極之一；第二源極；第二汲極；以及第一端子；第一電容器，包含：第二端子，電連接至該第一源極及該第一汲極之 一及該第二閘極；以及第三端子，電連接至該第二源極及該第二汲極之一；第三電晶體，包含：第三閘極；第三源極；以及第三汲極，其中，該第三源極及該第三汲極之一電連接至該第二源極及該第二汲極之另一者；第四電晶體，包含：第四閘極，電連接至該第三閘極；第四源極；以及第四汲極，其中，該第四源極及該第四汲極之一電連接至該第三源極及該第三汲極之另一者；第二電容器，包含：第四端子，電連接至該第三源極及該第三汲極之另一者及該第四源極及該第四汲極之一；以及第五端子，電連接至該第二源極及該第二汲極之一及該第一電容器之該第三端子；NOT閘極，包含：第一輸入端子，電連接至該第三源極及該第三汲極之另一者、該第四源極及該第四汲極之一、及該第二電容器之該第四端子；以及第一輸出端子；切換電路，包含： 第二輸入端子，電連接至該第一源極及該第一汲極之另一者；第三輸入端子，電連接至該NOT閘極之該第一輸出端子；以及第二輸出端子；第二記憶體電路，包含：第四輸入端子，電連接至該切換電路之該第二輸出端子；以及第三輸出端子，電連接至該切換電路之該第二輸入端子及該第一源極及該第一汲極之另一者，其中：該第二電晶體，包含：第一半導體層包含：具有第一導電類型之第一區域；具有該第一導電類型之第二區域；接觸該第一區域及該第二區域之第三區域；以及具有與該第一導電類型相反之第二導電類型並接觸該第三區域之第四區域；該第一半導體層之該第三區域上之該第二閘極，且第一絕緣層配置於其間；該第一絕緣層上之該第二源極，其中，該第二源極電連接至該第一半導體層之該第一區域；以及該第一絕緣層上之該第二汲極，其中，該第二汲極電連接至該第一半導體層之該第二區域； 該第一電晶體包含：包含氧化物半導體之第二半導體層，其中，該第二半導體層係配置於該第一絕緣層之上；該第一源極，電連接至該第二半導體層；該第一汲極，電連接至該第二半導體層；以及該第二半導體層上之該第一閘極，且第二絕緣層配置於其間，以及該第一端子係配置於該第一絕緣層之上，並電連接至該第四區域。
  4. 如申請專利範圍第3項之半導體裝置，其中，該第一半導體層之該第四區域與該第一閘極重疊。
  5. 如申請專利範圍第3項之半導體裝置，進一步包含該第一絕緣層上之第三絕緣層，其中，該第二半導體層、該第一源極、該第一汲極、該第一閘極係配置於該第三絕緣層之上。
  6. 如申請專利範圍第3項之半導體裝置，其中，該第一源極及該第一汲極係配置於該第二半導體層上。
  7. 一種半導體裝置，包含：第一電晶體，包含：第一半導體層，包含：具有第一導電類型之第一區域；具有該第一導電類型之第二區域；接觸該第一區域及該第二區域之第三區域；以及具有與該第一導電類型相反之第二導電類型並 接觸該第三區域之第四區域；該第一半導體層之該第三區域上之第一電極，且第一絕緣層配置於其間；該第一絕緣層上之第二電極，其中，該第二電極電連接至該第一半導體層之該第一區域；該第一絕緣層上之第三電極，其中，該第三電極電連接至該第一半導體層之該第二區域；以及該第一絕緣層上之第四電極，電連接至該第四區域；第二電晶體，包含第二半導體層，該第二半導體層包含氧化物半導體，其中，該第二半導體層係配置於該第一絕緣層之上。
  8. 如申請專利範圍第1或7項之半導體裝置，其中，該第一半導體層之該第四區域與該第二半導體層重疊。
  9. 如申請專利範圍第1或7項之半導體裝置，其中，該第一半導體層係配置於矽基板之上。
  10. 一種半導體裝置，包含：第一電晶體，包含：第二半導體層上之第一半導體層，且第一絕緣層配置於其間，其中，該第一半導體層，包含：具有第一導電類型之第一區域；具有該第一導電類型之第二區域；以及接觸該第一區域及該第二區域之第三區域；以及該第一半導體層之該第三區域上之第一電極，且第 二絕緣層配置於其間；該第二絕緣層上之第二電極，其中，該第二電極電連接至該第一半導體層之該第一區域；該第二絕緣層上之第三電極，其中，該第三電極電連接至該第一半導體層之該第二區域；以及該第二絕緣層上之第四電極，電連接至該第二半導體層；第二電晶體，包含第三半導體層，該第三半導體層包含氧化物半導體，其中，該第三半導體層係配置於該第二絕緣層之上，其中，該第二半導體層具有與該第一導電類型相反之第二導電類型。
  11. 如申請專利範圍第1、3、7及10項中任一項之半導體裝置，其中，該氧化物半導體包含銦、鎵、及鋅。
  12. 如申請專利範圍第10項之半導體裝置，其中，該第二半導體層與該第三半導體層重疊。
  13. 如申請專利範圍第10項之半導體裝置，其中，該第二半導體層為矽基板。
  14. 如申請專利範圍第1、3、7及10項中任一項之半導體裝置，其中，該第一半導體層包含單晶矽。
  15. 一種電子裝置，包含CPU，該CPU包含如申請專利範圍第1、3、7及10項中任一項之半導體裝置，其中，該電子裝置為選自電話機、電子書閱讀器、個人電腦、及遊戲機組成之群組之一者。
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