TWI559301B - 非依電性靜態隨機存取記憶體胞元電路與計時方法 - Google Patents

非依電性靜態隨機存取記憶體胞元電路與計時方法 Download PDF

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Description

非依電性靜態隨機存取記憶體胞元電路與計時方法 相關申請之相互參考
本申請案是在美國35USC119(e)條款之下主張2010年7月12日美國專利暫定申請案第61/363576號之權益，其標題為“非依電性靜態隨機存取記憶體胞元電路與計時方法”，其整體內容併入此處作為參考。
這申請案是關於相同申請人在2010年6月7日申請之申請序號61/352306案，其標題為“多供應對稱驅動器電路與計時方法”；相同申請人在2009年9月11日申請之申請序號12/558451案，其標題為“差分讀取與寫入結構”；以及相同申請人在2009年8月19日申請之申請序號12/544189案，其標題為“動態多狀態記憶體寫入驅動器”，其整體內容將併入此處作為參考。
發明領域
本發明係有關非依電性靜態隨機存取記憶體胞元電路與計時方法。
 發明背景
本發明係關於記憶體積體電路，並且尤其是關於非依電性靜態隨機存取記憶體。
半導體記憶體裝置已被廣泛地使用在電子系統中以儲存資料。通常有二種半導體記憶體型式，包含非依電性以及依電性記憶體。依電性記憶體裝置，例如，一靜態隨機存取記憶體(SRAM)或一動態隨機存取記憶體(DRAM)裝置，當施加至其之電源被關掉時則失去其之資料。相對地，一非依電性半導體記憶體裝置，例如，一快閃可清除及規劃唯讀記憶體(EPROM)或一磁性隨機存取記憶體(MRAM)，即使在施加的電源關掉之後，亦保持其電荷。因此，在不可接受由於電力失效或終止之資料損失情況，一非依電性記憶體被使用以儲存資料。
第1A圖是被使用於形成一自旋轉移矩(STT)磁阻隨機存取記憶體胞元中磁通道接合(MTJ)10結構之簡化截面圖。磁通道接合10被展示，部分地，包含一參考層12、一隧通層14、以及一自由層16。參考層12以及自由層16是鐵磁層。隧通層14是一非磁層。參考層12之磁化方向被固定並且不改變。但是，自由層16之磁化方向，可藉由將一充分大的電流通過該MTJ結構而被變化。於第1A圖中，假設參考層12以及自由層16具有相同的磁化方向，亦即，它們是在平行狀態中。於第1B圖中，假設參考層12以及自由層16具有相對的磁化方向，亦即，它們是在一反平行狀態中。於第1C圖中，假設參考層12以及自由層16具有垂直於藉由自由層16以及隧通層14之界面被形成的一平面之相同磁化方向。於第1D圖中，假設參考層12以及自由層16具有垂直於藉由自由層16以及隧通層14之界面被形成的一平面之相對磁化方向。
為了自平行狀態，如於第1A圖之展示，切換至反平行狀態，如第1B圖之展示，參考層12之電壓電位相對於自由層16而被增加。這電壓差量導致旋轉極化電子從自由層16流動至參考層12，以轉移它們的角動量並且將自由層16之磁化方向改變至反平行狀態，如於第1B圖之展示。為了自反平行狀態切換至平行狀態，自由層16之電壓電位相對於參考層12而被增加。這電壓差量導致旋轉極化電子自參考層12流動至自由層16，以轉移它們的角動量並且將自由層16磁化方向改變至平行狀態，如於第1A圖之展示。
為了自該平行狀態切換至非平行狀態或反之，則施加至MTJ10的電壓以及流經過該MTJ之對應的電流必須較大於一分別組對的臨界數值。必須超出適合於切換發生之一臨界電壓的電壓也被稱為切換電壓Vc。同樣地，必須超出適合於切換發生之一臨界電流的電流也被稱為切換電流Ic。如所習知，當自由層16以及參考層12具有相同磁化方向(平行狀態)時，MTJ10具有一相對低的電阻。相反地，當自由層16以及參考層12具有相反之磁化方向(反平行狀態)時，則MTJ10具有相對高的電阻。由於一MTJ之物理性質，將一MTJ狀態自平行狀態改變至一反平行狀態所需的臨限電流，時常是較大於將MTJ狀態自一反平行狀態改變至平行狀態所需的臨限電流。
第2A圖展現一起形成一自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)胞元30之一MTJ10以及一關聯的選擇電晶體20。由於相對於一P通路金屬氧化物半導體(PMOS)電晶體，N通路金屬氧化物半導體(NMOS)電晶體本質地具有較高電流驅動、較低臨界電壓、以及較小的區域，故電晶體20通常是一NMOS電晶體。如下面之進一步說明，被使用以在MRAM30中寫入一“1”之電流，是不同於被使用以寫入一“0”的電流。在這二種寫入情況期間之電流流動方向的非對稱性，是由於電晶體20之閘極-至-源極電壓中的非對稱性而導致。因此，適用於傳送足夠之電流以寫入一“0”之一寫入驅動器電路，可能是無法提供足夠之電流以寫入一“1”。同樣地，適用於傳送足夠之電流以寫入一“1”之一寫入驅動器電路，可能傳送較大於可接受的電流位準之電流以寫入一“0”。
於下面說明中，當其之關聯的MTJ之自由以及參考層是在平行(P)狀態時，亦即，MTJ展現低電阻時，一MRAM胞元被定義為在一邏輯“0”狀態。這低電阻狀態也另外地被展示如Rlow或Rp狀態。相反地，當其之關聯的MTJ自由以及參考層是在一反平行的(AP)狀態時，亦即，該MTJ展現高電阻時，一MRAM胞元被定義為在一邏輯“1”狀態。這高電阻狀態也另外地被展示如Rhigh或RAP狀態。更進一步地，在下面，假設MTJ之參考層面對其關聯之選擇電晶體，如於第2A圖之展示。因此，依據上面之討論，沿著箭號35方向(向上方向)流動之一電流(i)導致自P狀態至AP狀態之一切換，因此寫入一“1”，(ii)或穩定關聯的MTJ先前所建立的AP狀態。同樣地，沿著箭號40方向(向下方向)流動的一電流(i)導致自AP狀態至P狀態的一切換，因此寫入一“0”，(ii)或穩定關聯的MTJ先前所建立的P狀態。但是，應了解，於其他實施例中，這方向可被倒反，因而MTJ之自由層面對其關聯之選擇電晶體。於此些實施例(未被展示出)中，沿著箭號35方向流動的一電流(i)導致自AP狀態至P狀態的一切換，(ii)或穩定關聯的MTJ先前所建立的P狀態。同樣地，於此些實施例中，沿著箭號40方向流動的電流(i)導致從P狀態至AP狀態之一切換，(ii)或穩定先前先前所建立的AP狀態。第2B圖是第2A圖之MRAM30的分解表示圖，於圖形中MTJ10被展示如其之電阻變化取決於被儲存在其中的資料之一儲存元件。該MTJ改變其之狀態(i)當電流沿著箭號35流動時，自P改變至AP狀態，並且(ii)當電流沿著箭號40流動時，則自AP改變至P狀態。
如上所述，將一MTJ自一AP狀態切換至一P狀態，或反之，所需的電壓，必須超出一臨限數值Vc。對應至這電壓的電流被稱為臨限電流Ic。第3圖代表在各種寫入週期之期間在MTJ狀態(或其之電阻)中之變化。為自P狀態(低電阻狀態)轉變至AP狀態(高電阻狀態)，正的Vc電壓被施加。一旦於AP狀態中，移除被施加的電壓不影響MTJ狀態。同樣地，為自AP狀態轉變至P狀態，負的Vc電壓被施加。一旦於P狀態中，移除被施加電壓將不影響MTJ狀態。當MTJ是在AP狀態中並且接收沒有或非常小的電壓時，其之電阻是Rhigt。同樣地，當MTJ是在P狀態並且沒有接收或接收非常小的電壓時，則MTJ電阻是Rlow。
第4A圖展現一MTJ10被規劃自一反平行狀態(亦即，高電阻狀態，或邏輯“1”狀態)切換至平行狀態，以便儲存一邏輯“0”(亦即，低電阻狀態，或邏輯“0”狀態)。其假設MTJ10初始是在一邏輯“1”或AP狀態。如上所述，為了儲存一“0”，較大於必要電流的電流Ic被引起而以箭號40之方向流動通過電晶體20。為了達成這目的，電晶體20之源極節點(SL)經由一電阻路徑(未被展示出)耦合至接地電位，一正電壓Vpp施加至電晶體20之閘極節點(WL或字組線)，並且一正電壓Vcc施加至電晶體20之汲極節點(BL或位元線)。
第5圖是大約發生在時間25ns以及35ns之間的寫入“0”操作期間、以及大約發生在時間45ns以及55ns之間的寫入“1”操作期間，對於習見的MTJ(例如，第4A以及4B圖中展示之MTJ10)，在節點WL、SL、SN、以及BL的電壓位準之時序圖範例。供應電壓Vcc將被假設為1.8伏特。信號WL以及行選擇信號之信號CS被展示如已被提高至較高的Vpp規劃電壓3.0伏特。在寫入“0”操作期間，在節點BL、SL以及SN之電壓分別地被展示如大約地等於1.43V、0.34V以及0.88V。在寫入“1”操作期間，在節點BL、SL以及SN之電壓分別地被展示如大約地等於0.23V、1.43V以及0.84V。雖然未被展示，對於這電腦模擬的範例，在寫入“0”以及“1”操作期間流動經過MTJ的電流分別地是121μA以及99.2μA。
第4B圖展現正規劃以自平行狀態切換至反平行狀態以便儲存一“1”的MTJ。其假設MTJ10初始是在一邏輯“0”或P狀態。為儲存一“1”，較大於臨限電流的電流Ic被引起而以箭號35方向流動經過電晶體20。為達成這目的，節點SL經由一電阻路徑(未被展示出)被供應電壓Vcc，節點WL被供應電壓Vpp，並且節點BL經由一電阻路徑(未被展示出)耦合至接地電位。因此，在一寫入“1”操作期間，電晶體20之閘極至源極電壓被設定為(VWL-VSN)，並且電晶體20之汲極至源極電壓被設定為(VSL-VSN)。
因為電晶體20之閘極至源極以及汲極至源極電壓，在關於第4A以及5圖之說明的情況下比它們在關於第4B以及5圖之說明的情況下是較高的，當試圖寫入一邏輯“0”時，流動經過MTJ的對應電流是比寫入一邏輯“1”較高的。因此，被設計以產生完成一寫入“0”操作所需的臨限電流之電壓可能不足以完成一寫入“1”操作。在寫入“1”以及寫入“0”操作期間，一非所需的非對稱性因此存在於電流位準中。因此，被選擇以提供寫入一“0”之充分電流之一電晶體尺度，可能無法提供足夠的電流以寫入一“1”。另外地，被選擇以提供寫入一“1”所需的電流之一較大電晶體尺度，當寫入一“0”時可能導致產生超出之電流。此超出之電流可能損害第1圖中展示之MTJ的隧通層。
靜態隨機存取記憶體已廣泛地被使用於記憶體應用中，其中以高速率讀取以及寫入資料。第6A圖展現一具有六個電晶體(6T)之靜態隨機存取記憶體胞元，其中資料被儲存在簡單地利用二個相互耦合之反相器所形成的一個雙穩態鎖定器或正反器上。當施加電源時，一個反相器之輸出驅動另一個反相器之輸入，並且反之亦然。如果一個反相器之輸出，例如，第6A圖中被定向其之輸出至右方之反相器，是在一高邏輯位準，則高位準被施加至第6A圖左側，其之輸出被驅動為低位準的另一反相器之輸入。只要施加電源，則鎖定器或正反器電路將持續這情況。一單一位元之資料，因此分別地依據在鎖定器左側上或在右側上的那一個反相器被驅動為一低位準，而在鎖定器右側上或在左側上之互補高邏輯位準被驅動而被儲存。換言之，在鎖定器左側之信號端點將保持在鎖定器右側上之信號端點的互補資料狀態。被使用於鎖定器之裝置尺度是小的，因而反相器之電流驅動能力是小的，並且當胞元被排列在以列以及行被配置之一記憶體中時，也將使晶片面積最小化。鎖定器之狀態因此可藉由迫使在鎖定器二側上之相對狀態而容易地被改變。在工業上，對於6-T靜態隨機存取記憶體胞元之電晶體尺度是所習知。大體上，存取傳通閘之尺度應是大的足以在一寫入期間克服相互耦合的PMOS以及NMOS電晶體之問題，但卻是小的足以防止讀取干擾。相互耦合之NMOS裝置一般是較強於PMOS裝置。但是最後的尺度則取決於PMOS以及NMOS裝置之相對強度。
第6A圖展現之鎖定器中的各反相器之互補輸出經由n-通道傳通閘被耦合至互補位元線，BL以及BLB。傳通閘藉由可利用一列、y-解碼器或其他邏輯被產生的字組線信號(WL)被控制。當WL被選擇時，鎖定器經由傳通電晶體被耦合至BL以及BLB信號。在讀取操作期間，在BL以及BLB信號上之資料利用該鎖定器被驅動，並且可利用一感應放大器或其他電路系統被感應。在寫入操作期間，在BL以及BLB信號上之資料利用外部電路系統被驅動至所需的互補邏輯位準，其迫使鎖定器之狀態儲存資料。當WL被解除選擇時，傳通電晶體使鎖定器自BL以及BLB信號隔離並且資料持續被儲存在鎖定器上。如果供應至鎖定器之電源被移除或被中斷充分長的時間，則被儲存在鎖定器上之資料將損壞或遺失，因此靜態隨機存取記憶體被稱為依電性記憶體。第6B圖展現相同於第6A圖之電路，除了形成鎖定器之反相器以CMOS邏輯被實作且習知為一個六電晶體(6T)CMOS靜態隨機存取記憶體胞元之外。
 發明概要
依據本發明一實施例，一非依電性靜態隨機存取記憶體胞元，部分地包括，一雙穩態再生電路、第一與第二電晶體以及第一與第二非依電性記憶體胞元。該第一電晶體包括耦合至該雙穩態再生電路之一第一端點的一第一電流攜帶端點，以及耦合至一第一信號線之一第二電流攜帶端點。該第二電晶體包括耦合至該雙穩態再生電路之一第二端點的一第一電流攜帶端點，以及耦合至一第二信號線之一第二電流攜帶端點。該第一非依電性記憶體胞元包括耦合至該雙穩態再生電路第一端點的一第一電流攜帶端點。該第二非依電性記憶體胞元包括耦合至該雙穩態再生電路第二端點之一第一電流攜帶端點。該等第一以及第二非依電性記憶體胞元的控制端點耦合至一第三信號線以及它們的閘極端點耦合至一第四信號線。
於一些實施例中，第一非依電性記憶體胞元部分地包含耦合至一第五信號線的一第二電流攜帶端點。第二非依電性記憶體胞元部分地包含耦合至一第六信號線之一第二電流攜帶端點。於另一實施例中，第一非依電性記憶體胞元部分地包含耦合至第一信號線之一第二電流攜帶端點。第二非依電性記憶體胞元部分地包含耦合至第二信號線之一第二電流攜帶端點。於另一實施例中，第一與第二非依電性記憶體胞元之第二電流攜帶端點耦合至一第五信號線。
於一實施例中，非依電性靜態隨機存取記憶體胞元進一步部分地包含第三以及第四電晶體。第三電晶體部分地包含耦合至雙穩態再生電路之第二端點的一第一電流攜帶端點以及耦合至一第五信號線的一第二電流攜帶端點。第四電晶體部分地包含耦合至雙穩態再生電路第一端點之一第一電流攜帶端點以及耦合至第五信號線之一第二電流攜帶端點。第三以及第四電晶體之閘極端點耦合至一第六信號線。
於一些實施例中，第一與第二非依電性記憶體胞元進一步部分地包含第一與第二磁通道接合以及第三與第四電晶體。第一磁通道接合部分地包含耦合至第一非依電性記憶體胞元之一第二電流攜帶端點的一第一端點。第三電晶體部分地包含耦合至第一非依電性記憶體胞元之第一電流攜帶端點的一第一電流攜帶端點。第三電晶體進一步部分地包含耦合至第一非依電性記憶體胞元之控制端點的一閘極端點以及耦合至第一磁通道接合的一第二端點之一第二電流攜帶端點。第二磁通道接合部分地包含耦合至第二非依電性記憶體胞元的一第二電流攜帶端點之一第一端點。第四電晶體部分地包含耦合至第二非依電性記憶體胞元的第一電流攜帶端點之一第一電流攜帶端點。第四電晶體進一步部分地包含耦合至第二非依電性記憶體胞元之控制端點的一閘極端點以及耦合至第二磁通道接合之一第二端點的一第二電流攜帶端點。於另一實施例中，當第一磁通道接合儲存一邏輯1時，第二磁通道接合則儲存一邏輯0，並且當第一磁通道接合儲存一邏輯0時，則第二磁通道接合儲存一邏輯1。
依據本發明一實施例，一非依電性正反器部分地包含第一與第二非依電性靜態隨機存取記憶體胞元，其各進一步部分地包含一雙穩態再生電路、第一與第二電晶體、以及第一與第二非依電性記憶體胞元。第一電晶體包含耦合至雙穩態再生電路之一第一端點的一第一電流攜帶端點、以及耦合至一第一信號線之一第二電流攜帶端點。第二電晶體包含耦合至雙穩態再生電路之一第二端點的一第一電流攜帶端點、以及耦合至一第二信號線之一第二電流攜帶端點。第一非依電性記憶體胞元包含耦合至雙穩態再生電路之第一端點的一第一電流攜帶端點。第二非依電性記憶體胞元包含耦合至雙穩態再生電路第二端點之一第一電流攜帶端點。第一與第二非依電性記憶體胞元之控制端點耦合至一第三信號線。第一與第二電晶體之閘極端點耦合至一第四信號線。第一與第二非依電性記憶體胞元之第二電流攜帶端點耦合至一第五信號線。正反器之一資料輸入被施加至第一非依電性靜態隨機存取記憶體胞元之第一信號線。正反器之一反相資料輸入被施加至第一非依電性靜態隨機存取記憶體胞元之第二信號線。第一非依電性靜態隨機存取記憶體胞元之第一端點耦合至第二非依電性靜態隨機存取記憶體胞元之第一信號線。第一非依電性靜態隨機存取記憶體胞元之第二端點耦合至第二非依電性靜態隨機存取記憶體胞元之第二信號線。第二非依電性靜態隨機存取記憶體胞元之第一端點耦合至正反器之一資料輸出，並且第二非依電性靜態隨機存取記憶體胞元之第二端點耦合至正反器之一反相資料輸出。
於一些實施例中，一時脈信號被施加至第一非依電性靜態隨機存取記憶體胞元之第四信號線，並且當一第六信號線不被引動時，時脈信號之一反相被施加至第二非依電性靜態隨機存取記憶體胞元之第四信號線。當第六信號線被引動時，第一與第二非依電性靜態隨機存取記憶體胞元之第四信號線耦合至使第一以及第二電晶體中之電流失能之一電位。
於一些實施例中，於各非依電性靜態隨機存取記憶體胞元中之第一與第二非依電性記憶體胞元進一步部分地包含第一與第二磁通道接合，以及第三與第四電晶體。第一磁通道接合部分地包含耦合至第一非依電性記憶體胞元之第二電流攜帶端點的一第一端點。第三電晶體部分地包含耦合至第一非依電性記憶體胞元之第一電流攜帶端點的一第一電流攜帶端點。第三電晶體也部分地包含耦合至第一非依電性記憶體胞元之控制端點的一閘極端點以及耦合至第一磁通道接合之一第二端點的一第二電流攜帶端點。第二磁通道接合部分地包含耦合至第二非依電性記憶體胞元之第二電流攜帶端點的一第一端點。第四電晶體部分地包含耦合至第二非依電性記憶體胞元之第一電流攜帶端點的一第一電流攜帶端點、耦合至第二非依電性記憶體胞元之控制端點的一閘極端點、以及耦合至第二磁通道接合之一第二端點的一第二電流攜帶端點。
依據本發明一實施例，一非依電性靜態隨機存取記憶體胞元部分地包含一雙穩態再生電路、第一與第二電晶體、以及第一與第二非依電性記憶體胞元。第一電晶體部分地包含耦合至雙穩態再生電路之一第一端點之一第一電流攜帶端點、以及耦合至一第一信號線之一第二電流攜帶端點。第二電晶體部分地包含耦合至雙穩態再生電路之一第二端點之一第一電流攜帶端點、以及耦合至一第二信號線之一第二電流攜帶端點。第一非依電性記憶體胞元部分地包含耦合至第一信號線之一第一電流攜帶端點。第二非依電性記憶體胞元部分地包含耦合至第二信號線之一第一電流攜帶端點。第一與第二非依電性記憶體胞元之控制端點耦合至一第三信號線。第一與第二電晶體閘極端點耦合至一第四信號線。第一與第二非依電性記憶體胞元之第二電流攜帶端點耦合至一第五信號線。
於一些實施例中，非依電性靜態隨機存取記憶體胞元進一步部分地包含一第二雙穩態再生電路、以及第三與第四電晶體。第二雙穩態再生電路部分地包含耦合至第一信號線之一第一端點、耦合至一第六信號線之一第三端點、耦合至第二信號線之一第二端點、以及耦合至一第七信號線之一第四端點。第三電晶體部分地包含耦合至第一信號線之一第一電流攜帶端點以及耦合至一第八信號線之一第二電流攜帶端點。第四電晶體部分地包含耦合至第二信號線之一第一電流攜帶端點以及耦合至耦合至一第九信號線之一第二電流電流攜帶端點。第三與第四電流攜帶端點之閘極端點耦合至第六信號線。
依據本發明一實施例，一形成非依電性靜態隨機存取記憶體胞元之方法部分地包含下列步驟，將一雙穩態再生電路之一第一端點連接至一第一電晶體之一第一電流攜帶端點，並且連接至一第一非依電性記憶體胞元之一第一電流攜帶端點。該方法進一步部分地包含將雙穩態再生電路一第二端點連接至一第二電晶體之一第一電流攜帶端點，並且連接至一第二非依電性記憶體胞元之一第一電流攜帶端點、將第一電晶體之一第二電流攜帶端點連接至一第一信號線、將第二電晶體之一第二電流攜帶端點連接至一第二信號線、並且將第一與第二非依電性記憶體胞元之控制端點連接至一第三信號線。該方法進一步部分地包含將第一與第二電晶體之閘極端點連接至一第四信號線、將第一與第二非依電性記憶體胞元之一第二電流攜帶端點連接至一第五信號線、將雙穩態再生電路之一第三端點連接至一第六信號線、並且將雙穩態再生電路之一第四端點連接至一第七信號線。
於一些實施例中，該方法進一步部分地包含提供儲存在雙穩態再生電路之第一端點中之一第一資料，並且提供儲存在雙穩態再生電路第二端點中之第一資料的一邏輯互補資料。該第一資料以及該第一資料之邏輯互補資料是一互補或差分資料位元。該方法進一步部分地包含將第一資料直接儲存在第一非依電性記憶體胞元中，並且將第一資料之邏輯互補資料直接儲存在第二非依電性記憶體胞元中。因此，於雙穩態再生電路中提供的互補或差分資料位元直接儲存在第一與第二非依電性記憶體胞元中。
於一些實施例中，該方法進一步部分地包含提供儲存在第一非依電性記憶體胞元中之一第一資料並且提供儲存在第二非依電性記憶體胞元中之第一資料的一邏輯互補資料。第一資料以及該第一資料之邏輯互補資料是互補或差分資料位元。該方法進一步部分地包含將第一資料直接儲存在雙穩態再生電路第一端點中並且將第一資料之邏輯互補資料直接儲存在雙穩態再生電路第二端點中。因此，在第一與第二非依電性記憶體胞元中提供的互補或差分資料位元直接被儲存在該雙穩態再生電路中。
依據本發明一實施例，一非依電性多工器部分地包含許多非依電性靜態隨機存取記憶體胞元、許多對應的電晶體、一雙穩態再生電路、第一與第二電晶體以及第一與第二非依電性記憶體胞元。複數對應的電晶體各部分地包含耦合至一共用信號線之一第一電流攜帶端點。各非依電性靜態隨機存取記憶體胞元進一步部分地包含一雙穩態再生電路、第一與第二電晶體、以及第一與第二非依電性記憶體胞元。第一電晶體部分地包含耦合至雙穩態再生電路一第一端點之一第一電流攜帶端點，以及耦合至一第一信號線之一第二電流攜帶端點。第二電晶體部分地包含耦合至雙穩態再生電路一第二端點之一第一電流攜帶端點，以及耦合至一第二信號線之一第二電流攜帶端點。第一非依電性記憶體胞元部分地包含耦合至雙穩態再生電路第一端點之一第一電流攜帶端點。第二非依電性記憶體胞元部分地包含耦合至雙穩態再生電路第二端點之一第一電流攜帶端點。第一與第二非依電性記憶體胞元之控制端點耦合至一第三信號線。第一與第二電晶體之閘極端點耦合至一第四信號線。第一與第二非依電性記憶體胞元之第二電流攜帶端點耦合至一第五信號線。於複數非依電性靜態隨機存取記憶體各胞元中之雙穩態再生電路之第一端點耦合至複數對應的電晶體各者之一對應的閘極端點。複數對應的電晶體各者之第二電流攜帶端點耦合至一對應的信號線。
依據本發明一實施例，形成非依電性靜態隨機存取記憶體胞元之方法部分地包含將一第一雙穩態再生電路之一第一端點連接至一第一電晶體之一第一電流攜帶端點、將第一雙穩態再生電路之一第二端點連接至一第二電晶體之一第一電流攜帶端點。該方法進一步部分地包含將第一電晶體之一第二電流攜帶端點連接至一第一信號線、將第二電晶體之一第二電流攜帶端點連接至一第二信號線、將一第一非依電性記憶體胞元之一第一電流攜帶端點連接至第一信號線並且將一第二非依電性記憶體胞元之一第一電流攜帶端點連接至第二信號線。該方法進一步部分地包含將第一與第二非依電性記憶體胞元之控制端點連接至一第三信號線、將第一與第二電晶體閘極端點連接至一第四信號線、並且將第一與第二非依電性記憶體胞元之一第二電流攜帶端點連接至一第五信號線。該方法進一步部分地包含將第一雙穩態再生電路一第三端點連接至一第六信號線並且將第一雙穩態再生電路一第四端點連接至一第七信號線。
於一些實施例中，該方法進一步部分地包含將一第二雙穩態再生電路之一第一端點連接至第一信號線以及連接至一第三電晶體之一第一電流攜帶端點，並且將第二雙穩態再生電路一第二端點連接至一第四電晶體之第二信號線以及一第一電流攜帶端點。該方法進一步部分地包含將第二雙穩態再生電路之一第三端點連接至一第八信號線、並且將第二雙穩態再生電路之第四端點連接至一第九信號線。該方法進一步部分地包含將一第三電晶體之第二電流攜帶端點連接至第十信號、將一第四電晶體之一第二電流攜帶端點連接至一第十一信號線、並且將第三與第四電晶體閘極端點連接至第八信號線。
於一些實施例中，該方法進一步部分地包含將一延遲電路之一輸入端點連接至一第十二信號線、將該延遲電路之一輸出端點連接至第八信號線並且將該延遲電路之一反相輸出端點連接至第九信號線。該方法進一步部分地包含將一感應放大器之一第一輸入端點連接至第一信號線、將該感應放大器之一第二輸入端點連接至第二信號線、並且將該感應放大器之一第一輸出端點連接至第十信號線。該方法進一步部分地包含將該感應放大器一第二輸出端點連接至第十一信號線並且將該感應放大器一第三輸入端點連接至第十二信號線。
於一些實施例中，該方法進一步部分地包含提供儲存在第一雙穩態再生電路之第一端點中之一第一資料、提供儲存在第一雙穩態再生電路之第二端點中的第一資料之一邏輯互補資料。第一資料以及該第一資料之邏輯互補資料是互補或差分資料位元。該方法進一步部分地包含於第二雙穩態再生電路中再產生互補或差分資料位元、將第一資料儲存在第一非依電性記憶體胞元中並且將第一資料之一邏輯互補資料儲存在第二非依電性記憶體胞元中。因此，第一雙穩態再生電路中所提供的互補或差分資料位元被儲存在第一與第二非依電性記憶體胞元中。
於一些實施例中，該方法進一步部分地包含提供儲存在第一雙穩態再生電路第一端點中的第一資料，並且提供儲存在第一雙穩態再生電路第二端點中的第一資料之一邏輯互補資料。第一資料以及該第一資料之邏輯互補資料是互補或差分資料位元。該方法進一步部分地包含感應來自第一雙穩態再生電路之互補或差分資料位元、在第二雙穩態再生電路中再產生互補或差分資料位元、將第一資料儲存在第一非依電性記憶體胞元中並且將第一資料之一邏輯互補資料儲存在第二非依電性記憶體胞元中。因此，於第一雙穩態再生電路中所提供的互補或差分資料位元被儲存在第一與第二非依電性記憶體胞元中。
於一些實施例中，該方法進一步部分地包含提供儲存在第一非依電性記憶體胞元中的一第一資料，並且提供儲存在第二非依電性記憶體胞元中的第一資料之一邏輯互補資料。第一資料以及該第一資料之邏輯互補資料是互補或差分資料位元。該方法進一步部分地包含感應來自第一與第二非依電性記憶體胞元之互補或差分資料位元、於第二雙穩態再生電路中再產生互補或差分資料位元、將第一資料儲存在雙穩態再生電路第一端點中並且將第一資料之邏輯互補資料儲存在雙穩態再生電路之第二端點中。因此，於第一與第二非依電性記憶體胞元中所提供之互補或差分資料位元被儲存在第一雙穩態再生電路中。
圖式簡單說明
第1A圖是先前技術所習知，當以平行磁化狀態被安置時之一磁性隨機存取記憶體胞元的磁通道接合結構之簡化截面圖。
第1B圖展示先前技術所習知，當以一反平行磁化狀態被安置時之第1A圖的磁通道接合結構圖。
第1C圖是先前技術所習知，當以平行磁化狀態被安置時一磁性隨機存取記憶體胞元之磁通道接合結構的簡化截面圖。
第1D圖展示先前技術所習知，當以反平行磁化狀態被安置時第1C圖之磁通道接合結構圖。
第2A圖展示先前技術所習知，耦合至一關聯的選擇電晶體之一些磁通道接合結構層圖。
第2B圖是先前技術所習知之第2A圖磁通道接合結構以及其之關聯的選擇電晶體之分解表示圖。
第3圖展示先前技術所習知，回應於施加之電壓的第2A圖之磁通道接合結構的電阻變化圖。
第4A圖展示先前技術所習知，被規劃以自反平行的狀態切換至平行狀態之磁通道接合結構圖。
第4B圖展示先前技術所習知，被規劃以自平行狀態切換至反平行狀態之磁通道接合結構圖。
第5圖是先前技術所習知，在寫入“0”以及寫入“1”操作期間，關聯於一磁性隨機存取記憶體之一些信號的時序範例圖。
第6A圖是先前技術所習知之靜態隨機存取記憶體胞元的分解圖。
第6B圖是先前技術所習知，以CMOS邏輯實作的靜態隨機存取記憶體胞元之分解圖。
第7圖是依據本發明一實施例，非依電性靜態隨機存取記憶體陣列以及關聯的寫入與讀取電路的部份之分解圖。
第8圖是依據本發明一實施範例，非依電性靜態隨機存取記憶體胞元電路的分解圖。
第9圖是依據本發明一實施範例，具有雙重互補行資料信號的非依電性靜態隨機存取記憶體胞元電路之分解圖。
第10圖是依據一本發明實施範例，被使用於第9圖非依電性靜態隨機存取記憶體記憶體胞元之寫入以及再儲存操作期間的一些信號時序圖。
第11圖是依據本發明一實施範例，具有重置信號之非依電性靜態隨機存取記憶體胞元電路的分解圖。
第12圖是依據本發明一實施範例，在第11圖之非依電性靜態隨機存取記憶體胞元的寫入以及再儲存操作期間被使用之一些信號的時序圖。
第13圖是依據本發明一實施範例，具有空間地可重置記憶體部份之非依電性靜態隨機存取記憶體胞元電路的分解圖。
第14圖是依據本發明一實施範例之一行電路分解圖。
第15圖是依據本發明一實施範例之回寫電路分解圖。
第16圖是依據本發明一實施範例，在第14圖的行寫入以及再儲存操作期間被使用之一些信號的時序圖。
第17圖是依據本發明一實施範例之回寫控制電路的分解圖。
第18圖是依據本發明一實施範例，非依電性靜態隨機存取記憶體暫存器胞元電路的分解圖。
第19圖是依據本發明一實施範例，非依電性汲極型式正反器電路的分解圖。
第20圖是依據本發明一實施範例，非依電性4：1多工器電路的分解圖。
 較佳實施例之詳細說明
依據本發明實施例，被儲存在一依電性靜態隨機存取記憶體中的資料，也可被儲存在分別的非依電性記憶體(NVM)電路中。在系統供電期間，資料可自NVM被裝載進入系統操作將更快地被執行之靜態隨機存取記憶體(SRAM)中。當電源被中斷時，其可能需要將目前在SRAM中之資料轉移至NVM，以便在電源再恢復之後，最近的資料可再供使用。當NVM以及SRAM被實作在一系統中之個別的晶片上時，資料轉移速度受限於被採用以驅動在晶片間之大電容性及/或電感性互連電路負載的相對長時間以及高功率。此外，資料轉移速率受限制於晶片間之窄的資料匯流排寬度。這些限制可藉由整合SRAM以及NVM在相同SOC上而被減低。但是個別的記憶體電路可能仍然需要個別特定之從屬電路，例如，解碼器、感應放大器、以及控制電路，其仍然可導致速率、功率、以及區域損失。由於處理程序的複雜性，結合SRAM以及NVM，例如，在相同SOC上之浮動閘極為基礎之快閃或電子式可清除及規劃唯讀記憶體(EEPROM)，可能是昂貴的。相對地，自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)可能是較容易且較便宜與SRAM整合於一SOC處理程序。整合SRAM以及STT-MRAM在相同記憶體內可進一步地減低上面討論之限制，並且可提供更有成本效益的解決辦法。
依據本發明一實施例，非依電性靜態隨機存取記憶體胞元之依電性記憶體儲存部份包含一雙穩態再生電路元件，其可以是一愛克列斯-喬丹(Eccles-Jordan)形式、一雙穩態多振動器、一鎖定器或一正反器電路，此後將被統稱為鎖定器。非依電性SRAM胞元之鎖定器部份可具有二個輸入/輸出信號，其儲存互補或差分資料，亦即，當第一輸入/輸出信號是高位準時，第二輸入/輸出信號將是在第一信號之互補或低位準。胞元之NVM部份包含一對NVM胞元，其可儲存如被儲存在胞元之依電性記憶體部份中之相同或不同的互補或差分資料。該等NVM胞元可利用電氣可消除且可再規劃之任何類型NVM技術被製造，其包含但是不受限定於使用電子式可清除及規劃唯讀記憶體(EEPROM)、快閃記憶體、FeRAM、PRAM、MRAM或自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)胞元之實施例。各NVM胞元可具有至少三個端點，二個用於攜帶電流以及一個第三控制端點，該控制端點可依據被施加至第三端點之電壓或電流而切斷或允許電流通過NVM胞元。於一實施例中，STT-MRAM胞元組對之各者在相同胞元電路之內直接電氣連接至鎖定器。該胞元之依電性記憶體以及NVM部份可藉由供用於記憶體之一列或字組線(WL)方向中之各部份所提供的個別選擇控制而獨立地操作。儲存在該胞元之依電性或NVM部份上的互補或差分資料位元可快速地並且直接分別地轉移至該胞元之依電性或NVM部份，而不必利用在記憶體胞元之外的從屬感應電路處理該資料。互補資料因此可以快速自依電性記憶體轉移至NVM，以便當電源中斷或由於電力設備故障而損壞時，在資料遺失之前將其儲存。相反地，儲存在NVM胞元組對上之一互補資料位元可直接被寫入至其胞元之依電性記憶體部份，而當電源恢復時可提供快速系統啟動以及供系統於稍後自更快的依電性或SRAM記憶體執行正常操作之能力。其應用是不受限定於，但是包含嵌入式或分佈式場可規劃閘陣列(FPGA)以及供用於SOC之掩蔽式RAM。非依電性SRAM胞元之實施例也可被使用作為暫存器邏輯元件，或許多的此些胞元可被使用在列及行結構之記憶體陣列中。
非依電性SRAM胞元之實施例可被複製以形成列及行排列之記憶體陣列的許多此些胞元。下面關於第7圖的說明是出自於2010年6月7日申請之序號第61/352306案，其整體內容將配合此處作為參考。第7圖是依據本發明一實施例之MRAM陣列以及關聯於寫入與讀取電路系統100之方塊圖，其此後將另外地被稱為MRAM100。MRAM100包含許多利用一行選擇驅動器所選擇的陣列方塊、許多廣域寫入、許多廣域感應放大器(SA)、許多廣域字組線(GWL)電路、以及一控制電路(未被展示出)。各方塊可包含一MRAM胞元(記憶體陣列塊，或MAT)之陣列102，其之列利用一個或多個子字組線(SWL)電路被選擇，並且其之行利用一個或多個區域性行選擇電路(LCS)被選擇。
下面提供的說明參考可在相同胞元內之依電性以及NVM部份之間轉移互補資料之非依電性靜態隨機存取記憶體胞元之實施例。第8圖是依據本發明一實施例之非依電性靜態隨機存取記憶體胞元電路200的分解圖，該非依電性SRAM胞元電路200具有直接電氣連接到相同胞元內之依電性儲存部份的胞元之NVM儲存部份。該記憶體胞元之依電性儲存部份包含一雙穩態再生電路元件210，如以點線矩形之展示。該雙穩態再生電路元件可以是一鎖定器，其包含二個相互耦合的反相器，其可以是如所展示之CMOS反相器。各反相器具有一輸入以及一輸出。一反相器之輸出連接到另一反相器之輸入。鎖定器包含一對互補輸入/輸出(Q以及QB)信號，其可經由一對利用一靜態隨機存取記憶體字組線(SWL)信號被控制的鎖定選擇電晶體之一者，分別地耦合至一對互補位元線(BL以及BLB)信號。利用可在位準上被調整之電壓胞元線(VCEL)，將電源供應至鎖定器，以使自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)胞元之規劃最佳化，其將在下面說明，或可被調整以在待命期間保留鎖定器之電力，或提供更快的鎖定器讀取操作。包含鎖定器、鎖定選擇電晶體、SWL以及互補位元線之胞元的依電性儲存部份可被當作為一常見6T CMOS SRAM胞元，其之操作為熟習本技術者所了解，故將不再詳細說明。
仍然參看至第8圖，胞元100之NVM部份包含二個NVM胞元，其也以點線矩形被展示。一對NVM胞元之一者，在其之點線塊內被標記S，可在相同胞元電路之內在該相同胞元電路內之Q與BL信號之間直接電氣連接。該對NVM胞元之另一者，在其之點線塊內被標記SB，可在相同胞元電路之內在該相同胞元電路之內在QB與BLB信號之間直接電氣連接。於一實施例中，MVM胞元可以是自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)胞元。自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)胞元之各者包含與一MRAM選擇電晶體串列連接的一MTJ元件。兩個MRAM選擇電晶體皆利用一MRAM字組線(MWL)信號被控制。如於第8圖展現之一實施例中，MRAM選擇電晶體分別地直接電氣連接到Q以及QB信號，並且該等MTJ分別地直接電氣連接到BL以及BLB信號。連接到BL之MTJ將被稱為MTJS，並且連接到BLB之MTJ將被稱為MTJSB。於這實施例中，MTJS以及MTJSB兩者藉由它們的自由層(FL)直接連接到MRAM選擇電晶體而被連接。熟習本技術者應了解，MTJ以及MRAM選擇電晶體之串列連接可被交換而不限定本發明。換言之，該等MTJ之FL端點可電氣連接到鎖定器，並且MRAM選擇電晶體可電氣連接到BL/BLB信號。但是，MTJ之FL以及PL端點的方位將取決於如下面將討論之實施例。
第9圖是依據本發明一實施範例之非依電性靜態隨機存取記憶體胞元300之電路分解圖。於這實施例中，胞元300在記憶體之行(或位元線)方向具有雙重互補信號路徑。胞元之NVM部份具有一個別的互補行信號SL/SLB，其是不同於鎖定器的互補行信號BL/BLB。第9圖展現相同如第8圖之元件，除了NVM胞元組對之各者的一端點在相同胞元電路之內，直接電氣連接至一分別的SL與SLB信號，而非連接至分別的BL以及BLB信號。於所展示的一實施例中，該等MTJ分別直接電氣連接到SL以及SLB信號。連接到SL之MTJ將被稱為MTJS，並且連接到SLB之MTJ將被稱為MTJSB。因此，個別的互補行資料感應路徑及/或不同的互補寫入電壓數值，可被施加至胞元300以分別地使對於依電性以及對於胞元之NVM部份的讀取及/或寫入操作最佳化。
第10圖是依據本發明一實施範例，在資料寫入以及資料再儲存操作方法期間關聯於第10圖胞元300之電路系統的節點SWL、MWL、VCEL、SL、SLB、BL、BLB、S、SB、Q以及QB之模擬電壓信號的時序圖。於一實施例中以及對於這申請中之一致性，用以儲存一資料位元=1之定義可藉由在Q上儲存一邏輯高位以及在QB上的一邏輯低位而被定義。於這實施例中，對應至MTJS被規劃為一低電阻(P)狀態以及MTJSB被規劃為一高電阻(AP)狀態，將在下面被說明。該MTJ方位可取決於如將在下面討論的各實施例之實施例。當儲存在Q上之資料是一邏輯低位並且QB是邏輯高位時或當MTJS是在一高電阻(AP)狀態並且MTJSB是在一低電阻(P)狀態時，則資料位元=0可被儲存。應了解，於其他實施例中，藉由將一低邏輯位準儲存在Q上以及將對應的反相邏輯狀態儲存在胞元中其他儲存元件，一資料=1儲存情況可被定義。自T0-T5，第10圖中展示之事件序列代表從記憶體胞元外至鎖定器之寫入資料=1，將資料直接自鎖定器轉移至相同胞元之自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)部份，當記憶體胞元電源中斷時，因此自鎖定器遺失資料，並且將先前所儲存的資料=1從自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)部份，直接再儲存至相同胞元之鎖定器部份。自T5-T10，除了寫入資料=0之外，其重複相同序列。
在T0，SWL、MWL以及VCEL是大約0V或GND，並且SL、SLB、BL、BLB已先前預先充電至大約VCELP/2或大約0.8V。VCELP是大約用以寫入至MTJ元件所需的二倍電壓。VCELP可以是相同於或不同於被使用以驅動晶片上的其他邏輯之一VDD，並且可以是在大約二倍MTJ規劃電壓至大約VPP之間的範圍中。因為選擇信號SWL以及MWL皆不被引動，既沒有電流流經過MTJS亦不經過MTJSB，因此S及SB分別地隨在SL及ASLB之後。供用於模擬目的，Q及QB啟始被設定為0.5V，以較佳地展示隨後的電路動作，但是在真正的操作中，將隨著VCEL=GND情況，而很可能是接近於GND。於第10圖展現之實施例中，如所習知，當接收對應至電壓VCC、VDD、VPP、或中間者的一高邏輯位準時，一信號被確定並且當接收對應至接地電位或在接地電位之下的一低邏輯位準時，則一信號被解除確定。應了解，於其他實施例中，當接收一低邏輯位準時，一信號可被確定，並且當接收一高邏輯位準時，則被解除確定。
一資料位元=1自時間T0-T1被寫入至胞元300之鎖定器部份。於一實施例中，VCEL可被增高至VCELP或大約1.8V。接著BL被驅動至VCELP，而BLB被驅動至大約GND，與寫入一互補資料=1位元一致。SWL可被脈波跳動至足以導通鎖定器選擇電晶體，例如，VDD，但是等於或低於VPP之間的一電壓，因而自SWL耦合的信號不施加超量電壓至MTJ元件。第10圖展現SWL被脈動至VPP或大約3.2V以引動鎖定器選擇電晶體導通並且分別地在SWL上升邊緣上將互補電壓資料自BL以及BLB轉移至Q/QB。雙穩態再生元件在SWL下降邊緣時鎖定資料=0之情況，因此即使在BL以及BLB被帶回至大約一半的VCELP之後，Q以及QB亦分別地保持VCELP以及GND。
繼續參看第10圖，自T1至T2，資料可藉由使MWL脈波跳動至在引動MRAM選擇電晶體的VDD以及VPP之間的一位準，而自鎖定器被寫入至胞元之NVM部份，並且分別地將儲存在Q以及QB上的電壓轉移至MTJS以及MTJSB之一端。MWL位準可被選擇以引動有效的轉移，而不妨礙儲存在鎖定器上之資料，也不使MTJ元件過度加壓。MTJ元件之另一端連接到SL及SLB，其仍然被保持在大約VCELP/2。因為Q及QB是GND或VCELP，取決於儲存在鎖定器上之資料，並且因為SL及SLB線皆是在VCELP/2，一MTJ元件將看見VCELP/2之電位並且電流將經由MTJ而流入胞元，而另一MTJ元件將看見跨越其之端點被施加的一負VCELP/2電位並且電流將流動經過胞元之外的MTJ。因為VCELP/2是寫入至MTJ元件的足夠電位，MTJ元件將依據儲存在Q以及QB上之資料規劃。換言之，MTJS具有一電位=Q-SL=Q-VCELP/2被施加跨越其之端點，而MTJSB具有一電位=QB-SLB=QB-VCELP/2被施加跨越其之端點。因為資料=1先前被儲存在鎖定器中，Q=VCELP並且QB=GND。因此，MTJS以及MTJSB具有VCELP/2以及負VCELP/2分別地被施加跨越它們的端點。於這實施例中，MTJS將規劃至一P或低電阻狀態，並且MTJSB將規劃至一AP或高電阻狀態，除非它們先前已如此被規劃。其藉由連接各MTJ元件上之自由層(FL)端點至其之分別的MRAM選擇電晶體而被配置。這配置之理由，不同於其內容已配合作為參考之先前申請，在當資料自NVM部份再被儲存回至鎖定器時的說明部份將變得更明白。因此，MTJS將規劃使電流經由MTJ而流進其之FL端點，並且從其之PL端點流出。以互補形式，MTJS將規劃使電流經由MTJ流進其之PL端點，並且從其之FL端點流出。資料簡單地藉由使MWL信號脈動而直接自鎖定器轉移至胞元300之NVM部份，而不必藉由任何感應放大器電路去感應鎖定器上之資料。因此，互補資料位元被寫入至胞元300之NVM部份。
自T2至T4，藉由使所有的電壓至GND而模擬電源中斷，因此胞元之鎖定器部份，其是依電性記憶體，失去其中儲存的資料。因為MTJ元件是非依電性，它們的規劃狀態以及因此儲存於其中的互補資料，即使在電源供應中斷或電源出故障期間亦被保存。在T4期間，模擬導致在Q以及QB上之電壓將被設定為GND以完全地保護鎖定器的資料免於遺失。在T4，電源被提升並且SL、SLB、BL、以及BLB再次被提升至大約VCELP/2，而SWL、MWL以及VCEL則仍然被保留在GND。先前被強迫至GND的Q以及QB，不再被強迫，但是初始地保持在GND。
仍然參看至第10圖，自T4-T5，來自胞元300之NVM部份的資料將直接再被儲存至鎖定器，而不必利用在非依電性靜態隨機存取記憶體胞元之外的任何感應放大器電路被感應。在使SL、SLB、BL、以及BLB線穩定在大約VCELP/2之後，MWL被脈動至足以導通MRAM選擇電晶體，例如，VDD，但是低於VPP之間的電壓，因而自MWL耦合之信號不過度地擾亂Q以及QB節點，其兩節點皆啟始地接近或在GND而不施加超量電壓至MTJ元件。於展示之實施例中，MWL線被脈動至大約在VDD或大約在1.8V。在MWL前緣，電流開始自SL以及SLB流動並且經過MTJ元件。因為一MTJ元件已先前被規劃至一P或低電阻狀態，所以Q以及QB皆將以不同的速率開始充電，並且另一MTJ元件以互補形式被規劃至一AP或高電阻狀態。連接到低電阻狀態之MTJ的鎖定器之一端是將比另一端(其具有在鎖定器輸入上產生一小的互補信號之互補高電阻狀態)更快地充電。隨後不久，VCEL被提升至VCELP，其導致鎖定器再產生小的互補信號並且完全地將先前儲存在胞元之NVM部份上的資料再儲存於鎖定器中。在CMOS電路實施例中(如所展示)，小的互補或差分信號藉由CMOS鎖定之再產生動作而再儲存至大約VCELP以及大約GND。在上面實施例的說明中，MTJS被規劃至一P或低電阻狀態並且MTJSB被規劃至一AP或高電阻狀態。其被配置而連接各MTJ元件上之自由層(FL)端點至其之分別的MRAM選擇電晶體。這目的是，當VCEL被提升至VCELP時，將確保Q比QB更快地充電，因而Q將具有比QB稍微較高的電壓，因而在鎖定器中，資料將以再儲存一資料=1之數值而一致再產生或被轉變。模擬展示，在MWL之前緣，其匹配在電源失效期間在Q以及QB被迫為GND之前所儲存的Q以及QB數值之後，因為Q數值是邏輯高位並且QB是邏輯低位，而順利達成再儲存操作。在時間T5-T10之間，如上所述之用於T0-T5的整個順序被重複，除了一互補資料=0被寫入至鎖定器並且再被儲存之外。因此，藉由單一脈波，先前被儲存的資料快速地並且直接地自胞元之NVM部份再被儲存回至相同胞元的鎖定器部份，並且不必利用在胞元之外的感應放大器被感應。
於其他實施例中，對應至儲存一邏輯高電壓的Q之資料=1可藉由將MTJ元件之FL以及PL方向反相而被改變至儲存一邏輯低位之Q。熟習本技術者應明白，MTJ元件可直接地連接到它們分別的Q以及QB節點，並且MRAM選擇電晶體連接在MTJ元件以及它們分別的SL以及SLB線之間，而不會顯著地改變胞元300之操作。
於一實施例中，SL以及SLB之中間位準可被設定至不同於BL以及BLB的中間位準，以便使胞元操作最佳化。於這實施例中，BL以及BLB可以相似於SRAM的習知技術之方式在VCELP以及GND之間(取代中間VCELP/2)被切換並且使用一標準驅動器以取代一個三位準驅動器。於另一實施例中，SL以及SLB被接在一起並且是一個相同的信號。
第10圖中展示的時序圖也可以相似方式被使用，以表示關聯於依據本發明一實施範例在資料寫入以及資料再儲存操作方法中之第8圖所展示的胞元200電路，在節點SWL、MWL、VCEL、BL、BLB、S、SB、Q以及QB之模擬電壓信號。於這實施例中，SL以及BL線被接在一起並且SLB以及BLB線被接在一起。於這實施例中，一個三位準驅動器被使用以在施加寫入脈波至鎖定器之間驅動BL以及BLB，並且這些信號返回至大約VCELP/2。當互補資料在BL以及BLB脈動並且MWL不被引動期間而被寫入至鎖定器時，S以及SB信號將隨著BL以及BLB。胞元200之其餘操作將是相似於上面關於胞元300之敘述。
第11圖是依據本發明之一實施範例，一非依電性靜態隨機存取記憶體胞元400的電路分解圖。第11圖展現相同於第8圖的元件，其具有添加的一對下拉電晶體，該等電晶體利用一重置信號(RST)被控制並且耦合在Q/QB以及GND之間。當RST被引動為高位時，Q以及QB信號皆被放電至接地。於另一實施例(未被展示出)中，一重置電源供應線可被使用以取代GND並且Q以及QB信號被放電至重置電源供應位準而非取代GND。在將資料自NVM部份寫入至鎖定器部份之前，施加重置信號以消除儲存在胞元依電性部份中的任何資料。當Q以及QB節點接近接地時，在再儲存操作期間之較高的互補充電電流以及因此較高的操作速率被得到。該重置信號也可以克服在Q以及QB上MRAM部份欲克服之殘留電荷不平衡的問題。RST信號可藉由控制電路(未被展示出)被產生，並且可在晶片供電以及資料再儲存週期之期間被產生。
第12圖是依據本發明一實施範例，在資料寫入以及資料再儲存操作方法中於第11圖所展示關聯於胞元400電路節點之SWL、MWL、VCEL、BL、BLB、S、SB、Q以及QB的模擬電壓信號時序圖。RST信號在MWL線脈動之前被脈動以將任何殘留電荷自Q以及QB排出至GND。在RST信號不被引動之後，MWL脈波被施加以將來自NVM部份之互補資料的小信號再儲存至胞元之鎖定部份，緊接著將VCEL提升至VCELP以再產生完全邏輯位準至互補資料。
包含重置電晶體特點、接在一起的SL/BL與SLB/BLB線以及個別的SL/BL與SLB/BLB線之不同的實施例，如熟習本技術者可明白，由於設計需要之決定，可使用此處說明之不同組合方式被組合。
於一實施例中，各可儲存至少一互補資料位元之多數個非依電性靜態隨機存取記憶體胞元可耦合至一互補資料行。該等胞元可以列方式被配置在行之內。於另一實施例中，該行被複製以形成以列及行方式配置之非依電性靜態隨機存取記憶體胞元的一陣列。於另一實施例中，可能需求互補資料行之個別實體部份包含該等胞元之依電性記憶體部份，而相同行之不同的實體部份包含NVM部份，個別的依電性以及非依電性胞元部份，即使它們實際地被分開，仍可藉由電路拓撲結構而彼此電氣對應。換言之，一胞元之各依電性部份在相同行上將具有該胞元之一對應的NVM部份。分離鎖定器與NVM胞元部份成為空間上個別可再定位部份並且群集那些部份成為在相同行上個別之NVM與鎖定器部份，可提供於解碼記憶體之晶片佈局區域的節省或較簡單之電路配置。
第13圖是依據本發明之一實施範例，具有空間可再定位記憶體部份之非依電性靜態隨機存取記憶體胞元500的電路分解圖。第13圖展現如第8圖之胞元的相同依電性部份，或更明確地是6T靜態隨機存取記憶體胞元，但是胞元500之NVM部份不同地被連接。NVM胞元組對之一者，在其點線方塊內被標記為S，可在相同胞元電路之內一VCP信號以及一BL信號之間直接電氣連接在相同胞元電路內。該NVM胞元組對之另一者，在其點線方塊內被標記為SB，可在相同胞元電路之內VCP以及BLB信號之間直接電氣連接在相同胞元電路內。於一實施例中，NVM胞元可以是自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)胞元。於一實施例中，MRAM選擇電晶體分別地直接電氣連接到BL以及BLB信號，並且MTJ元件組對如所展示地直接電氣連接到共用之VCP線。胞元之操作是相似於參考至第9圖之說明，除了MTJ元件之一端被接在一起並且耦合至將以相似於第9圖之SL以及SLB的形式被驅動至大約VCELP/2之VCP之外，並且其他的差異性將在下面被說明。
第14圖是依據本發明另一實施範例，包含多數個非依電性靜態隨機存取記憶體胞元500之行電路600的分解圖。於這實施例中，各可儲存至少一個互補資料位元之多數個非依電性靜態隨機存取記憶體胞元可耦合至一互補資料行，BL/BLB。多數個非依電性靜態隨機存取記憶體胞元之一分別的胞元可使用對應至所需的胞元之關聯的SWLN以及MWLN信號線被選擇，並且利用一GWL解碼器(其被展示於第7圖中)被驅動。N對應至連接到該行之胞元數量。如果BL以及BLB具有相對高的電容性負載，則在SRAM以及該胞元之NVM部份之間的資料之直接轉移，由於來自該胞元之差分信號的負載，而可能是不容易的，並且一間接資料轉移可被使用。於一個實施例中，一差分感應放大器620採用來自BL以及BLB之其輸入以快速地自鎖定器或一選擇胞元之NVM部份的任一者讀取資料。感應放大器藉由利用控制邏輯(未被展示出)所產生的一感應放大器引動信號(SAE)被引動。由於感應放大器反應之極性，比較至先前之實施例，MTJ方位已於胞元500中被反相，因此MTJ之FL端點被接至VCP供應線。許多感應放大器之實施例已於建檔於2009年9月11日之申請序號第12/558451案中被說明，其標題為“差分讀取與寫入結構”，並且其之整體內容將配合此處作為參考。除了被使用以感應自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)胞元的放大器之外，其他通常習知的高速差分靜態隨機存取記憶體感應放大器也可被使用。一回寫之寫入驅動器610也耦合至BL以及BLB以區域性地放大來自胞元之微弱的差分信號並且將它們的位準提高至可使用回寫電路將資料儲存在鎖定器或該胞元之NVM部份的任一者上之邏輯位準。驅動器610採用藉由感應放大器自DR、DRB、PU、以及PDB所產生之輸入。驅動器610將也包含利用WR以及DW信號(其是利用控制電路(未被展示)所產生)被控制的二個寫入驅動器電路，一個寫入驅動器是驅動BL並且一個是驅動BLB以引動胞元之NVM部份的規劃，如下列申請案中之說明，其建檔於2009年8月19日之申請序號第12/544189案，標題為“動態多狀態記憶體寫入驅動器”，或建檔於2010年6月7日之申請序號第1061/352306案，標題為“多供應對稱驅動器電路及計時方法”，它們整體內容將配合此處作為參考。上述之參考中，信號WR以及DW可分別地對應至信號ENWR以及GWRL。
第15圖是依據本發明之一實施例，安置在回寫之寫入驅動器中的回寫電路700之分解圖。該回寫電路包含具有較高於鎖定器210之驅動能力的鎖定器710。鎖定器710驅動BL以及BLB至供應於PU以及PDB上的互補位準。這動作是相似於先前關於鎖定器210說明之再生放大或提升。電路700也包含利用PU所控制的一對轉移閘極，以至於當PU不被引動時(GND)，鎖定器710被斷電並且來自感應放大器DR以及DRB之輸出分別地與BL以及BLB信號隔離。當PU是大約為VCELP或其他高位準，而可將資料儲存在胞元中之鎖定器210上時，轉移閘極被引動並且分別地將DR以及DRB自感應放大器耦合至BL以及BLB線，且PDB線被拉至GND，引動鎖定器710以再產生或提高來自感應放大器之差分信號輸入至利用PU以及PDB上之位準被設定的邏輯位準。
第16圖是依據本發明之一實施範例，在一資料再儲存操作方法期間關聯於第14圖胞元電路600的節點SWLN、MWLN、BL、BLB、以及SAE之電壓信號時序圖。於一實施例中，選擇胞元之NVM部份已先前被規劃而使互補資料被儲存並且稍後利用這方法再儲存至相同胞元之鎖定器部份。以這順列，VCP始終被保持在VCELP/2。首先BL以及BLB被重置至GND，而SWLN、MWLN以及SAE信號不被引動。接著，選擇胞元之NVM部份藉由經互補規劃MTJ元件，使充電BL以及BLB信號之MWLN脈動而被讀取。BL或BLB線之一者將比另一者更快地充電並且當感應放大器利用一計時之SAE脈波被引動時，一差分電流差量可利用感應放大器被感應。
參看至第17圖，其是依據本發明之一實施例，供用於回寫入信號PU以及PDB的一自我計時控制電路之分解圖。該自我計時控制電路包含耦合至SAE之一信號延遲元件以及二個反相器。於一實施例中，在啟始感應週期期間，由於一低的SAE，PU以及PDB分別地開始於低位以及高位。在啟始感應週期期間，由於一低的SAE，PU以及PDB分別地開始於低位以及高位，因此回寫電路使BL/BLB與DR/DRB分離。一SAE延遲電路允許電流感應操作以轉換在BL/BLB上之差分電流成為有足夠強度以在鎖定器710中引動可靠之再產生的一差分電壓。延遲電路接著傳送延遲的SAE至分別地驅動PU以及PDB高位以及低位的一對反相器，以耦合在DR/DRB上被輸出之感應放大器之互補電壓資料至BL/BLB上，該資料對應至先前儲存在胞元之NVM部份者。鎖定器710也供應電源並且再產生在BL/BLB上之互補信號至位準PU以及PDB(PDB被驅動至GND)，其是可確實地將資料寫入至在胞元中之鎖定器210。
再次參看至第16圖，SAE信號不被引動並且供用於選擇胞元之SWLN信號被脈動以自BL/BLB傳送互補資料至選擇的胞元中之鎖定器210。信號PDB以及PU因此是利用感應放大器控制時序而自我計時。因此，藉由首先使用轉換資料為互補電壓資料之電流感應放大器被感應，先前被儲存在胞元之NVM部份上的互補資料被再儲存至相同胞元內之鎖定器210。接著，回寫電路再產生自感應放大器輸出的信號至互補邏輯位準，其接著在利用感應放大器之控制信號自我計時控制之下被寫入至所選擇的胞元中之鎖定器。
於另一實施例中，第14圖中展示之多數個非依電性靜態隨機存取記憶體胞元之所選擇的一者的鎖定器部份可被讀取出並且其之互補資料被儲存在相同胞元之NVM部份中。除了MWLN不被脈動以讀取選擇胞元N的NVM部份之外，這以上面關於第13-17圖所說明的相似方式被完成，反而，SWLN被脈動以讀取選擇胞元N之鎖定部份。接著，互補資料感應以及回寫再產生如上所述地利用感應放大器以及回寫電路被完成。接著，MWLN被脈動以使用上面所提之方法將BL/BLB上之互補資料寫入至所選擇胞元N之NVM部份。
於另一實施例中，第14圖展現之多數個非依電性靜態隨機存取記憶體胞元之所選擇一者的鎖定器部份可被讀取出並且其之互補資料被儲存在相同胞元之NVM部份中。除了SWLN被脈動以讀取選擇胞元N之鎖定部份之外，這將以如上面關於第13-17圖之說明的相似方式被完成。接著互補資料感應以及回寫再產生被完成，而不必使用感應放大器，反而是，回寫電路單獨地被作為區域放大器並且再產生直接自選擇胞元之鎖定器部份供應至BL/BLB的互補資料信號，如上所述地。於這實施例中，MTJ元件之極性方向可藉由將FL連接到選擇閘極，取代到VCP線，而被反相(相似於第9圖展現之MTJ元件方向)。接著，MWLN被脈動以使用上面所提之方法將BL/BLB上之互補資料寫入至選擇胞元N之NVM部份。當不需要回寫以及BL/BLB再產生時，感應放大器利用不同的控制信號(未被展示出)被引動以供用於正常感應操作期間所使用。
非依電性靜態隨機存取記憶體胞元之實施例可被使用以代替第7圖中展現的MAT之MRAM胞元。於一實施例中，行500可在MAT102之內被複製，以至於SWLN以及MWLN線沿著列方向共同地被連接。於一實施例中，感應放大器方塊可被提供至各行。於另一實施例中，感應放大器方塊可使用如記憶體晶片所習知的通常技術的多工器或y-解碼器而被多數個行所共用，並且如第7圖之展示。在被配置於MAT中之非依電性靜態隨機存取記憶體胞元上進行之讀取、寫入以及再儲存操作可被達成，不僅僅是每一次在一單一胞元上，同時也是可如在記憶體技術中所習知地，每一次在一位元組、字組、或胞元方塊上被達成。
第18圖是依據本發明之一實施範例之非依電性暫存器胞元800的電路分解圖。於這實施例中，除了第18圖之胞元800取出節點Q以及QB作為暫存器的輸出之外，胞元800是相似於第9圖展現之胞元300。因此，胞元800之鎖定器810的反相器驅動能力可以是較高於胞元300中之鎖定器210。除了VCP取代SL以及SLB之外，胞元800之操作是相似於第10圖說明之胞元300的操作。這實施例可被使用於各種暫存器為基礎的邏輯電路方塊實施例，其中可能需求在電力故障期間維持非依電性記憶體中的一狀態機器之狀態或提供暫存器為基礎的可組態電路(例如，於一FPGA為基礎的設計中)之非常快裝載。此些邏輯電路實施例之二個範例將被討論，一個D型正反器以及一個FPGA為基礎的4：1多工器。於這兩個電路中，當電源被移除時，所有的暫存器狀態可被保留在相同暫存器胞元之內，並且再被儲存至暫存器，而不必自胞元外部之來源裝載資料。這提供當電源被提升時，更快於其中資料自晶片上或晶片外之個別的記憶體電路再裝載進暫存器中之先前技術的系統啟動。
第19圖是依據本發明之一實施範例之非依電性時脈D-型正反器電路900的分解圖。這實施例包含被標記為暫存器0以及暫存器1的二個暫存器胞元800，三個反相器以及二個NOR閘。於正常邏輯模式操作中，RSTR是低位。接著供用於暫存器0之SWL追隨CLK信號，並且供用於暫存器1之SWL追隨反相時脈信號，因為當RST是低位時，NOR閘940以及950實際上作用如反相器。當CLK是低位時，沒有資料可被鎖定在暫存器0中。當CLK上升時，被輸入至BL之D以及被輸入至BLB之DB被鎖定在暫存器0中，並且被輸出至暫存器1之BL以及BLB的輸入，但是因為供用於暫存器1之SWL是低位，故不被鎖定在那兒。當CLK再次下降並且完成其之第一週期時，被鎖定在暫存器0中之D接著被鎖定在暫存器1中並且在暫存器1之Q被輸出。這滿足對於一時脈D-型式正反器之特徵方程式Q(t+1)=D。當RSTR是高位時，無關於CLK，輸入至兩個暫存器的SWL是低的，因此暫緩如一D正反器之操作。在再儲存操作期間，RSTR是高位以關閉鎖定器選擇電晶體，因而再儲存操作通常可發生。接著兩個暫存器胞元之狀態可被儲存在分別相同的胞元之NVM部份中並且在整個電力中斷期間被保留，並且隨後藉由第10圖說明的相同方法以VCP(在第19圖中未被展示出)代替SL以及SLB而再被儲存回至暫存器中。
第20圖是依據本發明之一實施範例之非依電性FPGA為基礎的4：1多工器電路1000之分解圖。這實施例包含各耦合至四個分別的傳通閘輸出之被標記為Q0-Q3之四個暫存器胞元800。該等暫存器耦合至一共用BL/BLB，其可被控制電路(未被展示出)所使用以將資料裝載至控制各個Q0-Q3之狀態的暫存器。所有四個傳通閘的一擴散端點耦合至節點Y。四個傳通閘之其餘的擴散端點分別地耦合至四個輸入A-D。被選擇將傳送至Y之輸入資料被分別的暫存器胞元之QN輸出所控制，其中N=整數0至3。當該等暫存器之一被設定(Q=高位)時，耦合至被設定的暫存器之傳通閘被導通並且在關聯的A-D輸入之間的資料路徑耦合至輸出Y，因此達成4：1多工器之功能。控制電路系統可控制耦合至對應暫存器之SWLN以及MWLN線。所有暫存器胞元的狀態可被儲存在分別的相同胞元之NVM部份中並且在整個電力中斷期間被保留，並且隨後藉由以VCP(未於第20圖中被展示出)代替SL以及SLB的第10圖說明相同方法再儲存回至暫存器上。
本發明上面之實施例是展示性而非限制性。本發明可有各種的變化以及等效者。本發明實施例是不受限定於被使用於記憶體陣列中的磁性隨機存取記憶體胞元之型式或數量。本發明實施例是不受限定於被使用以形成磁通道接合的層數量。本發明實施例是不受限定於被施加至磁記憶體胞元之電壓位準。本發明實施例也不受限定於，在再儲存操作期間被使用以讀取並且儲存於相同所選擇的記憶體胞元之依電性儲存元件上被呈現的互補資料之NVM電路。本發明實施例是不受限定於被使用以選擇一磁通道接合裝置之不同型式的電晶體、PMOS、NMOS、或其他者。本發明實施例是不受限定於本發明可被配置於其中之積體電路型式。本發明實施例亦不受限定於可被使用以製造磁性隨機存取記憶體的任何特定型式之處理技術，例如，CMOS、雙極性、或BICMOS。此處說明之實施例係針對MRAM記憶體讀取以及寫入電路，但是並不限定於此。此處說明之實施例可被使用於相同胞元內非依電性形式之儲存的依電性資料被發現是有用的任何情況。
10．．．磁通道接合
12．．．參考層
14．．．隧通層
16．．．自由層
20．．．電晶體
30．．．MRAM胞元
35．．．電流流動方向(向上方向)
40．．．電流流動方向(向下方向)
100．．．MRAM陣列及寫入、讀取電路系統
102．．．MRAM胞元陣列
200．．．非依電性靜態隨機存取記憶體胞元電路
210．．．鎖定器
300．．．非依電性靜態隨機存取記憶體胞元
400．．．非依電性靜態隨機存取記憶體胞元
500．．．非依電性靜態隨機存取記憶體胞元
600．．．非依電性靜態隨機存取記憶體胞元行電路
610．．．回寫寫入驅動器
620．．．感應放大器
700．．．回寫電路
710．．．鎖定器
800．．．非依電性暫存器胞元
MRAM‧‧‧磁性隨機存取記憶體
S、SB‧‧‧NVM胞元組對
MAT‧‧‧MRAM胞元陣列
SL‧‧‧源極線
LCS‧‧‧區域性行選擇電路
SWL‧‧‧靜態隨機存取記憶體字組線
MTJ‧‧‧磁通道接合
MWL‧‧‧MRAM字組線
VCEL‧‧‧電壓胞元線
Q、QB‧‧‧互補輸入/輸出組對
WL‧‧‧字組線
RST‧‧‧重置信號
第1A圖是先前技術所習知，當以平行磁化狀態被安置時之一磁性隨機存取記憶體胞元的磁通道接合結構之簡化截面圖。
第1B圖展示先前技術所習知，當以一反平行磁化狀態被安置時之第1A圖的磁通道接合結構圖。
第1C圖是先前技術所習知，當以平行磁化狀態被安置時一磁性隨機存取記憶體胞元之磁通道接合結構的簡化截面圖。
第1D圖展示先前技術所習知，當以反平行磁化狀態被安置時第1C圖之磁通道接合結構圖。
第2A圖展示先前技術所習知，耦合至一關聯的選擇電晶體之一些磁通道接合結構層圖。
第2B圖是先前技術所習知之第2A圖磁通道接合結構以及其之關聯的選擇電晶體之分解表示圖。
第3圖展示先前技術所習知，回應於施加之電壓的第2A圖之磁通道接合結構的電阻變化圖。
第4A圖展示先前技術所習知，被規劃以自反平行的狀態切換至平行狀態之磁通道接合結構圖。
第4B圖展示先前技術所習知，被規劃以自平行狀態切換至反平行狀態之磁通道接合結構圖。
第5圖是先前技術所習知，在寫入“0”以及寫入“1”操作期間，關聯於一磁性隨機存取記憶體之一些信號的時序範例圖。
第6A圖是先前技術所習知之靜態隨機存取記憶體胞元的分解圖。
第6B圖是先前技術所習知，以CMOS邏輯實作的靜態隨機存取記憶體胞元之分解圖。
第7圖是依據本發明一實施例，非依電性靜態隨機存取記憶體陣列以及關聯的寫入與讀取電路的部份之分解圖。
第8圖是依據本發明一實施範例，非依電性靜態隨機存取記憶體胞元電路的分解圖。
第9圖是依據本發明一實施範例，具有雙重互補行資料信號的非依電性靜態隨機存取記憶體胞元電路之分解圖。
第10圖是依據一本發明實施範例，被使用於第9圖非依電性靜態隨機存取記憶體記憶體胞元之寫入以及再儲存操作期間的一些信號時序圖。
第11圖是依據本發明一實施範例，具有重置信號之非依電性靜態隨機存取記憶體胞元電路的分解圖。
第12圖是依據本發明一實施範例，在第11圖之非依電性靜態隨機存取記憶體胞元的寫入以及再儲存操作期間被使用之一些信號的時序圖。
第13圖是依據本發明一實施範例，具有空間地可重置記憶體部份之非依電性靜態隨機存取記憶體胞元電路的分解圖。
第14圖是依據本發明一實施範例之一行電路分解圖。
第15圖是依據本發明一實施範例之回寫電路分解圖。
第16圖是依據本發明一實施範例，在第14圖的行寫入以及再儲存操作期間被使用之一些信號的時序圖。
第17圖是依據本發明一實施範例之回寫控制電路的分解圖。
第18圖是依據本發明一實施範例，非依電性靜態隨機存取記憶體暫存器胞元電路的分解圖。
第19圖是依據本發明一實施範例，非依電性汲極型式正反器電路的分解圖。
第20圖是依據本發明一實施範例，非依電性4：1多工器電路的分解圖。
30．．．MRAM胞元
200．．．非依電性靜態隨機存取記憶體胞元電路
210．．．鎖定器
SWL．．．靜態隨機存取記憶體字組線
VCEL．．．電壓胞元線
MWL．．．MRAM字組線
S．．．NVM胞元組對之一胞元
SB．．．NVM胞元組對之一胞元
BL．．．位元線
FL．．．自由層端點
MTJ．．．磁通道接合
QB．．．互補輸入/輸出
BLB．．．互補位元線

Claims (41)

  1. 一種非依電性靜態隨機存取記憶體胞元，其包括：一雙穩態再生電路；一第一電晶體，其包含耦合至該雙穩態再生電路之一第一端點的一第一電流攜帶端點，以及耦合至一第一信號線之一第二電流攜帶端點；一第二電晶體，其包含耦合至該雙穩態再生電路之一第二端點的一第一電流攜帶端點，以及耦合至一第二信號線之一第二電流攜帶端點；一第一非依電性記憶體胞元，其包含耦合至該雙穩態再生電路之該第一端點的一第一電流攜帶端點、耦合至該第一信號線的一第二電流攜帶端點、包含耦合至該第一非依電性記憶體胞元之一第二電流攜帶端點之一第一端點的一第一磁通道接合、以及一第三電晶體，該第三電晶體包含一第一電流攜帶端點、一閘極端點以及一第二電流攜帶端點，該第三電晶體之該第一電流攜帶端點耦合至該第一非依電性記憶體胞元之該第一電流攜帶端點，該第三電晶體的該閘極端點耦合至該第一非依電性記憶體胞元之一控制端點以及該第三電晶體之該第二電流攜帶端點耦合至該第一磁通道接合之一第二端點；一第二非依電性記憶體胞元，其包含耦合至該雙穩態再生電路之該第二端點的一第一電流攜帶端點、耦合至該第二信號線的一第二電流攜帶端點、包含耦合至該 第二非依電性記憶體胞元之一第二電流攜帶端點之一第一端點的一第二磁通道接合、以及一第四電晶體，該第四電晶體包含一第一電流攜帶端點、一閘極端點以及一第二電流攜帶端點，該第四電晶體之該第一電流攜帶端點耦合至該第二非依電性記憶體胞元之該第一電流攜帶端點，該第四電晶體的該閘極端點耦合至該第二非依電性記憶體胞元之一控制端點，以及該第四電晶體之該第二電流攜帶端點耦合至該第二磁通道接合之一第二端點，其中該等第一與第二非依電性記憶體胞元之該等控制端點耦合至一第三信號線並且該等第一與第二電晶體之閘極端點耦合至一第四信號線；一第三電晶體，其具有耦合至該雙穩態再生電路之該第二端點的一第一電流攜帶端點，以及耦合至一第五信號線之一第二電流攜帶端點；以及一第四電晶體，其具有耦合至該雙穩態再生電路之該第一端點的一第一電流攜帶端點以及耦合至該第五信號線之一第二電流攜帶端點，其中該等第三以及第四電晶體之閘極端點耦合至一第六信號線。
  2. 如申請專利範圍第1項之非依電性靜態隨機存取記憶體胞元，其中該雙穩態再生電路之該等第一與第二端點攜帶彼此邏輯互補之電壓信號，並且其中該等第一與第二信號線攜帶彼此邏輯互補之電壓信號。
  3. 如申請專利範圍第1項之非依電性靜態隨機存取記憶體胞元，其中該等第一與第二非依電性記憶體胞元是磁性 隨機存取記憶體(MRAM)或自旋轉移矩磁阻隨機存取記憶體(STT-MRAM)胞元至少其中之一者。
  4. 如申請專利範圍第1項之非依電性靜態隨機存取記憶體胞元，其中該雙穩態再生電路包括一鎖定器。
  5. 如申請專利範圍第1項之非依電性靜態隨機存取記憶體胞元，其中當該第一磁通道接合儲存一邏輯1時，該第二磁通道接合則儲存一邏輯0，並且當該第一磁通道接合儲存一邏輯0時，該第二磁通道接合則儲存一邏輯1。
  6. 一種非依電性靜態隨機存取記憶體胞元，其包括：一雙穩態再生電路；一第一電晶體，其包含耦合至該雙穩態再生電路之一第一端點的一第一電流攜帶端點，以及耦合至一第一信號線之一第二電流攜帶端點；一第二電晶體，其包含耦合至該雙穩態再生電路之一第二端點的一第一電流攜帶端點，以及耦合至一第二信號線之一第二電流攜帶端點；一第一非依電性記憶體胞元，其包含耦合至該雙穩態再生電路之該第一端點的一第一電流攜帶端點；以及一第二非依電性記憶體胞元，其包含耦合至該雙穩態再生電路之該第二端點的一第一電流攜帶端點，其中該等第一與第二非依電性記憶體胞元之控制端點耦合至一第三信號線並且該等第一與第二電晶體之閘極端點耦合至一第四信號線；其中該第一非依電性記憶體胞元之一第二電流攜 帶端點耦合至一第五信號線並且該第二非依電性記憶體胞元之一第二電流攜帶端點耦合至一第六信號線；一第三電晶體，其具有耦合至該雙穩態再生電路之該第二端點的該第一電流攜帶端點，以及耦合至該第五信號線之該第二電流攜帶端點；以及一第四電晶體，其具有耦合至該雙穩態再生電路之該第一端點的該第一電流攜帶端點以及耦合至該第五信號線之該第二電流攜帶端點，其中該等第三以及第四電晶體之閘極端點耦合至該第六信號線。
  7. 一種非依電性正反器，其包括：第一與第二非依電性靜態隨機存取記憶體胞元，各非依電性靜態隨機存取記憶體胞元進一步包括：一雙穩態再生電路；一第一電晶體，其包含耦合至該雙穩態再生電路之一第一端點的一第一電流攜帶端點，以及耦合至一第一信號線之一第二電流攜帶端點；一第二電晶體，其包含耦合至該雙穩態再生電路之一第二端點的一第一電流攜帶端點，以及耦合至一第二信號線之一第二電流攜帶端點；一第一非依電性記憶體胞元，其包含耦合至該雙穩態再生電路之該第一端點的一第一電流攜帶端點；以及一第二非依電性記憶體胞元，其包含耦合至該雙穩態再生電路之該第二端點的一第一電流攜帶 端點，其中該等第一與第二非依電性記憶體胞元之控制端點耦合至一第三信號線並且該等第一與第二電晶體之閘極端點耦合至一第四信號線，並且該等第一與第二非依電性記憶體胞元之第二電流攜帶端點耦合至一第五信號線，並且其中該正反器之一資料輸入施加至該第一非依電性靜態隨機存取記憶體胞元之該第一信號線，該正反器之一反相資料輸入施加至該第一非依電性靜態隨機存取記憶體胞元之該第二信號線，該第一非依電性靜態隨機存取記憶體胞元之該雙穩態再生電路之該第一端點耦合至該第二非依電性靜態隨機存取記憶體胞元之該第一信號線，該第一非依電性靜態隨機存取記憶體胞元之該雙穩態再生電路之該第二端點耦合至該第二非依電性靜態隨機存取記憶體胞元之該第二信號線，該第二非依電性靜態隨機存取記憶體胞元之該雙穩態再生電路之該第一端點耦合至該正反器之一資料輸出，並且該第二非依電性靜態隨機存取記憶體胞元之該雙穩態再生電路之該第二端點耦合至該正反器之一反相資料輸出。
  8. 如申請專利範圍第7項之非依電性正反器，其中當一第六信號線不被啟用時，一時脈信號被施加至該第一非依電性靜態隨機存取記憶體胞元之該第四信號線並且該時脈信號之一反相被施加至該第二非依電性靜態隨機存取記憶體胞元之該第四信號線，並且當該第六信號線 被啟用時，該等第一與第二非依電性靜態隨機存取記憶體胞元之該第四信號線耦合至使該等第一與第二電晶體中之電流失去作用之一電位。
  9. 如申請專利範圍第7項之非依電性正反器，其中於各非依電性靜態隨機存取記憶體胞元中，該雙穩態再生電路之該等第一與第二端點攜帶彼此邏輯互補之電壓信號，並且其中該等第一與第二信號線攜帶彼此邏輯互補之電壓信號。
  10. 如申請專利範圍第7項之非依電性正反器，其中該等第一與第二非依電性記憶體胞元是電子式可清除及規劃唯讀記憶體、快閃記憶體、鐵電隨機存取記憶體、相變隨機存取記憶體、磁性隨機存取記憶體或自旋轉移矩磁阻隨機存取記憶體胞元。
  11. 如申請專利範圍第7項之非依電性正反器，其中該雙穩態再生電路包括一鎖定器。
  12. 如申請專利範圍第7項之非依電性正反器，其中於各非依電性靜態隨機存取記憶體胞元中之該等第一與第二非依電性記憶體胞元進一步包括：一第一磁通道接合，其具有耦合至該第一非依電性記憶體胞元之該第二電流攜帶端點的一第一端點；一第三電晶體，其具有耦合至該第一非依電性記憶體胞元之該第一電流攜帶端點的一第一電流攜帶端點，耦合至該第一非依電性記憶體胞元之該控制端點的一閘極端點以及耦合至該第一磁通道接合之一第二端 點的一第二電流攜帶端點；一第二磁通道接合，其具有耦合至該第二非依電性記憶體胞元之該第二電流攜帶端點的一第一端點；以及一第四電晶體，其具有耦合至該第二非依電性記憶體胞元之該第一電流攜帶端點的一第一電流攜帶端點，耦合至該第二非依電性記憶體胞元之該控制端點的一閘極端點以及耦合至該第二磁通道接合之一第二端點的一第二電流攜帶端點。
  13. 如申請專利範圍第12項之非依電性正反器，其中於各非依電性靜態隨機存取記憶體胞元中，當該第一磁通道接合儲存一邏輯1時，該第二磁通道接合則儲存一邏輯0，並且當該第一磁通道接合儲存一邏輯0時，該第二磁通道接合則儲存一邏輯1。
  14. 一種非依電性靜態隨機存取記憶體胞元，其包括：一雙穩態再生電路；一第一電晶體，其包含耦合至該雙穩態再生電路之一第一端點的一第一電流攜帶端點，以及耦合至一第一信號線之一第二電流攜帶端點；一第二電晶體，其包含耦合至該雙穩態再生電路之一第二端點的一第一電流攜帶端點，以及耦合至一第二信號線之一第二電流攜帶端點；一第一非依電性記憶體胞元，其包含耦合至該第一信號線之一第一電流攜帶端點；一第二非依電性記憶體胞元，其包含耦合至該第二 信號線之一第一電流攜帶端點，其中該等第一與第二非依電性記憶體胞元之控制端點耦合至一第三信號線，該等第一與第二電晶體之閘極端點耦合至一第四信號線並且該等第一與第二非依電性記憶體胞元之第二電流攜帶端點耦合至一第五信號線；一第二雙穩態再生電路，其具有耦合至該第一信號線之一第一端點、耦合至該第二信號線之一第二端點、耦合至一第六信號線之一第三端點、以及耦合至一第七信號線之一第四端點；一第三電晶體，其具有耦合至該第一信號線之一第一電流攜帶端點以及耦合至一第八信號線之一第二電流攜帶端點；以及一第四電晶體，其具有耦合至該第二信號線之一第一電流攜帶端點以及耦合至一第九信號線之一第二電流攜帶端點，其中該等第三與第四電晶體之閘極端點係耦合至該第六信號線。
  15. 如申請專利範圍第14項之非依電性靜態隨機存取記憶體胞元，其中該雙穩態再生電路之該等第一與第二端點攜帶彼此邏輯互補之電壓信號，並且其中該等第一與第二信號線攜帶彼此邏輯互補之電壓信號。
  16. 如申請專利範圍第14項之非依電性靜態隨機存取記憶體胞元，其中該等第一與第二非依電性記憶體胞元是電子式可清除及規劃唯讀記憶體、快閃記憶體、鐵電隨機存取記憶體、相變隨機存取記憶體、磁性隨機存取記憶 體或自旋轉移矩磁阻隨機存取記憶體胞元。
  17. 如申請專利範圍第14項之非依電性靜態隨機存取記憶體胞元，其中該雙穩態再生電路包括一鎖定器。
  18. 如申請專利範圍第14項之非依電性靜態隨機存取記憶體胞元，其中該等第一與第二非依電性記憶體胞元進一步包括：一第一磁通道接合，其具有一第一端點以及一第二端點，該第二端點耦合至該第一非依電性記憶體胞元之該第二電流攜帶端點；一第三電晶體，其具有耦合至該第一非依電性記憶體胞元之該第一電流攜帶端點的一第一電流攜帶端點、耦合至該第一非依電性記憶體胞元之該控制端點的一閘極端點以及耦合至該第一磁通道接合之該第一端點的一第二電流攜帶端點；一第二磁通道接合，其具有一第一端點以及一第二端點，該第二端點耦合至該第二非依電性記憶體胞元之該第二電流攜帶端點；以及一第四電晶體，其具有耦合至該第二非依電性記憶體胞元之該第一電流攜帶端點的一第一電流攜帶端點、耦合至該第二非依電性記憶體胞元之該控制端點的一閘極端點以及耦合至該第二磁通道接合之該第一端點的一第二電流攜帶端點。
  19. 如申請專利範圍第14項之非依電性靜態隨機存取記憶體胞元，其中該第六信號線係耦合至一延遲電路之一輸 出並且該第七信號線係耦合至該延遲電路之一反相輸出。
  20. 如申請專利範圍第18項之非依電性靜態隨機存取記憶體胞元，其中當該第一磁通道接合儲存一邏輯1時，該第二磁通道接合則儲存一邏輯0，並且當該第一磁通道接合儲存一邏輯0時，該第二磁通道接合則儲存一邏輯1。
  21. 一種形成一非依電性靜態隨機存取記憶體胞元之方法，該方法包括下列步驟：連接一雙穩態再生電路之一第一端點至一第一電晶體之一第一電流攜帶端點以及至一第一非依電性記憶體胞元之一第一電流攜帶端點；連接該雙穩態再生電路之一第二端點至一第二電晶體之一第一電流攜帶端點以及至一第二非依電性記憶體胞元之一第一電流攜帶端點；連接該第一電晶體之一第二電流攜帶端點至一第一信號線；連接該第二電晶體之一第二電流攜帶端點至一第二信號線；連接該等第一與第二非依電性記憶體胞元之控制端點至一第三信號線；連接該等第一與第二電晶體之閘極端點至一第四信號線；連接該等第一與第二非依電性記憶體胞元之一第 二電流攜帶端點至一第五信號線；連接該雙穩態再生電路之一第三端點至一第六信號線；並且連接該雙穩態再生電路之一第四端點至一第七信號線；施加一第一電壓至該第六信號線；施加一第二電壓至該第七信號線以及至該第四信號線，該第二電壓是較低於該第一電壓；施加一第三電壓至該第五信號線，該第三電壓是在該等第一與第二電壓之間；並且施加一第四電壓至該第三信號線，該第四電壓是包含地在該第一電壓以及一Vpp電壓之間，該Vpp電壓是較高於該第一電壓。
  22. 如申請專利範圍第21項之方法，其進一步包括下列步驟：提供被儲存在該雙穩態再生電路之該第一端點中的一第一資料；提供被儲存在該雙穩態再生電路之該第二端點中的該第一資料之一邏輯互補，該第一資料以及該第一資料之該邏輯互補是一互補或差分資料位元；直接地將該第一資料儲存於該第一非依電性記憶體胞元中；並且直接地將該第一資料之一邏輯互補儲存於該第二非依電性記憶體胞元中，其中在該雙穩態再生電路中所 提供之該互補或差分資料位元直接地被儲存在該等第一與第二非依電性記憶體胞元中。
  23. 如申請專利範圍第21項之方法，其中該控制電壓使該等第一或第二非依電性記憶體胞元中之一者比另一者能有較高的電流流動。
  24. 如申請專利範圍第21項之方法，其進一步包括下列步驟：提供被儲存在該第一非依電性記憶體胞元中之一第一資料；提供被儲存在該第二非依電性記憶體胞元中之該第一資料的一邏輯互補，該第一資料以及該第一資料之該邏輯互補是一互補或差分資料位元；直接地將該第一資料儲存於該雙穩態再生電路之該第一端點中；並且直接地將該第一資料之該邏輯互補儲存在該雙穩態再生電路之該第二端點中，其中在該等第一與第二非依電性記憶體胞元中所提供之該互補或差分資料位元直接地被儲存在該雙穩態再生電路中。
  25. 如申請專利範圍第21項之方法，其進一步包括下列步驟：連接一第三電晶體之一第一電流攜帶端點至該雙穩態再生電路之該第二端點；連接該第三電晶體之一第二電流攜帶端點至一第八信號線； 連接一第四電晶體之一第一電流攜帶端點至該雙穩態再生電路之該第一端點；連接該第四電晶體之一第二電流攜帶端點至該第八信號線；並且連接該等第一與第二重置電晶體之閘極端點至一第九信號線。
  26. 如申請專利範圍第25項之方法，其進一步包括下列步驟：施加該第一電壓至該第九信號線。
  27. 如申請專利範圍第25項之方法，其進一步包括下列步驟：將該雙穩態再生電路之該等第一與第二端點加以放電。
  28. 一種非依電性多工器，其包括：複數個非依電性靜態隨機存取記憶體胞元；以及複數個對應的電晶體，其各包含耦合至一共同信號線的一第一電流攜帶端點，其中各非依電性靜態隨機存取記憶體胞元進一步包括：一雙穩態再生電路；一第一電晶體，其包含耦合至該雙穩態再生電路之一第一端點的一第一電流攜帶端點，以及耦合至一第一信號線之一第二電流攜帶端點；一第二電晶體，其包含耦合至該雙穩態再生電路之一第二端點的一第一電流攜帶端點，以及耦合 至一第二信號線之一第二電流攜帶端點；一第一非依電性記憶體胞元，其包含耦合至該雙穩態再生電路之該第一端點的一第一電流攜帶端點；以及一第二非依電性記憶體胞元，其包含耦合至該雙穩態再生電路之該第二端點的一第一電流攜帶端點，其中該等第一與第二非依電性記憶體胞元之控制端點耦合至一第三信號線並且該等第一與第二電晶體之閘極端點耦合至一第四信號線，並且該等第一與第二非依電性記憶體胞元之第二電流攜帶端點耦合至一第五信號線，並且其中該等複數個非依電性靜態隨機存取記憶體胞元各者中之該雙穩態再生電路的該第一端點耦合至該等複數個對應的電晶體各者之一對應的閘極端點，並且該等複數個對應的電晶體各者之一第二電流攜帶端點耦合至一對應的信號線。
  29. 如申請專利範圍第28項之非依電性多工器，其中各非依電性靜態隨機存取記憶體胞元中，該雙穩態再生電路之該等第一與第二端點攜帶彼此邏輯互補之電壓信號，並且其中該等第一與第二信號線攜帶彼此邏輯互補之電壓信號。
  30. 如申請專利範圍第32項之非依電性多工器，其中該等第一與第二非依電性記憶體胞元是電子式可清除及規劃唯讀記憶體、快閃記憶體、鐵電隨機存取記憶體、相變 隨機存取記憶體、磁性隨機存取記憶體或自旋轉移矩磁阻隨機存取記憶體胞元。
  31. 如申請專利範圍第28項之非依電性多工器，其中該雙穩態再生電路包括一鎖定器。
  32. 如申請專利範圍第28項之非依電性多工器，其中於各非依電性靜態隨機存取記憶體胞元中，該等第一與第二非依電性記憶體胞元進一步包括：一第一磁通道接合，其具有耦合至該第一非依電性記憶體胞元之該第二電流攜帶端點的一第一端點；一第三電晶體，其具有耦合至該第一非依電性記憶體胞元之該第一電流攜帶端點的一第一電流攜帶端點、耦合至該第一非依電性記憶體胞元之該控制端點的一閘極端點以及耦合至該第一磁通道接合之一第二端點的一第二電流攜帶端點；一第二磁通道接合，其具有耦合至該第二非依電性記憶體胞元之該第二電流攜帶端點的一第一端點；以及一第四電晶體，其具有耦合至該第二非依電性記憶體胞元之該第一電流攜帶端點的一第一電流攜帶端點、耦合至該第二非依電性記憶體胞元之該控制端點的一閘極端點以及耦合至該第二磁通道接合之一第二端點的一第二電流攜帶端點。
  33. 如申請專利範圍第32項之非依電性多工器，其中於各非依電性靜態隨機存取記憶體胞元中，當該第一磁通道接合儲存一邏輯1時，該第二磁通道接合則儲存一邏輯0， 並且當該第一磁通道接合儲存一邏輯0時，該第二磁通道接合則儲存一邏輯1。
  34. 一種形成一非依電性靜態隨機存取記憶體胞元之方法，該方法包括下列步驟：連接一第一雙穩態再生電路之一第一端點至一第一電晶體之一第一電流攜帶端點；連接該第一雙穩態再生電路之一第二端點至一第二電晶體之一第一電流攜帶端點；連接該第一電晶體之一第二電流攜帶端點至一第一信號線；連接該第二電晶體之一第二電流攜帶端點至一第二信號線；連接一第一非依電性記憶體胞元之一第一電流攜帶端點至該第一信號線；連接一第二非依電性記憶體胞元之一第一電流攜帶端點至該第二信號線；連接該等第一與第二非依電性記憶體胞元之控制端點至一第三信號線；連接該等第一與第二電晶體之閘極端點至一第四信號線；連接該等第一與第二非依電性記憶體胞元之一第二電流攜帶端點至一第五信號線；連接該第一雙穩態再生電路之一第三端點至一第六信號線；並且連接該第一雙穩態再生電路之一第四端 點至一第七信號線；連接一第二雙穩態再生電路之一第一端點至該第一信號線以及至一第三電晶體之一第一電流攜帶端點；連接該第二雙穩態再生電路之一第二端點至該第二信號線以及一第四電晶體之一第一電流攜帶端點；連接該第二雙穩態再生電路之一第三端點至一第八信號線；連接該第二雙穩態再生電路之一第四端點至一第九信號線；連接一第三電晶體之一第二電流攜帶端點至一第十信號線；連接一第四電晶體之一第二電流攜帶端點至一第十一信號線；並且連接該等第三以及第四電晶體之閘極端點至該第八信號線。
  35. 如申請專利範圍第34項之方法，其進一步包括下列步驟：連接一延遲電路之一輸入端點至一第十二信號線；連接該延遲電路之一輸出端點至該第八信號線；連接該延遲電路之一反相輸出端點至該第九信號線；連接一感應放大器之一第一輸入端點至該第一信號線；連接該感應放大器之一第二輸入端點至該第二信號線； 連接該感應放大器之一第一輸出端點至該第十信號線；連接該感應放大器之一第二輸出端點至該第十一信號線；並且連接該感應放大器之一第三輸入端點至該第十二信號線。
  36. 如申請專利範圍第34項之方法，其進一步包括下列步驟：施加一第一電壓至該第六信號線；施加一第二電壓至該第七信號線、至該第八信號線，以及至該第九信號線，該第二電壓是較低於該第一電壓；施加一第三電壓至該第五信號線，該第三電壓是在該等第一與第二電壓之間；施加一第四電壓至該第三信號線，該第四電壓是包含地在該第一電壓以及一Vpp電壓之間，該Vpp電壓是較高於該第一電壓；施加一第五電壓至該第四信號線，該第五電壓是包含地在一控制電壓以及一Vpp電壓之間，該Vpp電壓是較高於該第一電壓，並且該控制電壓使電流能於該等第一與第二電晶體中流動；並且施加該第一電壓至該第八信號線。
  37. 如申請專利範圍第34項之方法，其進一步包括下列步驟： 提供儲存在該第一雙穩態再生電路之該第一端點中的一第一資料；提供儲存在該第一雙穩態再生電路之該第二端點中的該第一資料之一邏輯互補，該第一資料以及該第一資料之該邏輯互補是一互補或差分資料位元；於該第二雙穩態再生電路中，再產生該互補或差分資料位元；將該第一資料儲存在該第一非依電性記憶體胞元中；並且將該第一資料之一邏輯互補儲存在該第二非依電性記憶體胞元中，其中在該第一雙穩態再生電路中所提供之該互補或差分資料位元被儲存在該等第一與第二非依電性記憶體胞元中。
  38. 如申請專利範圍第35項之方法，其進一步包括下列步驟：施加一第一電壓至該第六信號線；施加一第二電壓至該第七信號線、至該第八信號線以及至該第九信號線，該第二電壓是較低於該第一電壓；施加一第三電壓至該第五信號線，該第三電壓是在該等第一與第二電壓之間；施加一第四電壓至該第三信號線，該第四電壓是包含地在該第一電壓以及一Vpp電壓之間，該Vpp電壓是較高於該第一電壓；施加一第五電壓至該第四信號線，該第五電壓是包 含地在一控制電壓以及一Vpp電壓之間，該Vpp電壓是較高於該第一電壓，並且該控制電壓使電流能於該等第一與第二電晶體中流動；施加該第一電壓至該第八信號線；並且施加該第一電壓至該第十二信號線。
  39. 如申請專利範圍第35項之方法，其進一步包括下列步驟：提供儲存在該第一雙穩態再生電路之該第一端點中的一第一資料；提供儲存在該第一雙穩態再生電路之該第二端點中的該第一資料之一邏輯互補，該第一資料以及該第一資料之該邏輯互補是一互補或差分資料位元；感應來自該第一雙穩態再生電路之該互補或差分資料位元；於該第二雙穩態再生電路中，再產生該互補或差分資料位元；將該第一資料儲存在該第一非依電性記憶體胞元中；並且將該第一資料的一邏輯互補儲存在該第二非依電性記憶體胞元中，其中在該第一雙穩態再生電路中所提供的該互補或差分資料位元被儲存在該等第一與第二非依電性記憶體胞元中。
  40. 如申請專利範圍第35項之方法，其進一步包括下列步驟： 施加一第一電壓至該第六信號線；施加一第二電壓至該第七信號線，該第二電壓是較低於該第一電壓；施加一第三電壓至該第五信號線，該第三電壓是在該等第一與第二電壓之間；施加一第四電壓至該第三信號線，該第四電壓是包含地在一控制電壓以及一Vpp電壓之間，該Vpp電壓是較高於該第一電壓並且該控制電壓使該等第一或第二非依電性記憶體胞元中之一者比另一者能有較高的電流流動；並且施加一第五電壓至該第四信號線，該第五電壓是包含地在一控制電壓以及一Vpp電壓之間，該Vpp電壓是較高於該第一電壓，並且該控制電壓使電流能於該等第一與第二電晶體中流動；並且施加該第一電壓至該第十二信號線。
  41. 如申請專利範圍第35項之方法，其進一步包括下列步驟：提供被儲存在該第一非依電性記憶體胞元中之一第一資料；提供被儲存在該第二非依電性記憶體胞元中之該第一資料的一邏輯互補，該第一資料以及該第一資料之該邏輯互補是一互補或差分資料位元；感應來自該等第一與第二非依電性記憶體胞元之該互補或差分資料位元； 於該第二雙穩態再生電路中，再產生該互補或差分資料位元；將該第一資料儲存在該雙穩態再生電路之該第一端點中；並且將該第一資料之該邏輯互補儲存在該第一雙穩態再生電路之該第二端點中，其中在該等第一與第二非依電性記憶體胞元中所提供之該互補或差分資料位元被儲存在該第一雙穩態再生電路中。
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