TWI547586B - 膜沉積方法與膜沉積設備 - Google Patents

膜沉積方法與膜沉積設備 Download PDF

Info

Publication number
TWI547586B
TWI547586B TW101108695A TW101108695A TWI547586B TW I547586 B TWI547586 B TW I547586B TW 101108695 A TW101108695 A TW 101108695A TW 101108695 A TW101108695 A TW 101108695A TW I547586 B TWI547586 B TW I547586B
Authority
TW
Taiwan
Prior art keywords
gas
film deposition
etching
film
containing gas
Prior art date
Application number
TW101108695A
Other languages
English (en)
Other versions
TW201241227A (en
Inventor
柿本明修
高木聰
池內俊之
小森克彥
長谷部一秀
Original Assignee
東京威力科創股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京威力科創股份有限公司 filed Critical 東京威力科創股份有限公司
Publication of TW201241227A publication Critical patent/TW201241227A/zh
Application granted granted Critical
Publication of TWI547586B publication Critical patent/TWI547586B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45544—Atomic layer deposition [ALD] characterized by the apparatus
    • C23C16/45546—Atomic layer deposition [ALD] characterized by the apparatus specially adapted for a substrate stack in the ALD reactor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32091—Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/3244—Gas supply means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32733—Means for moving the material to be treated
    • H01J37/32752—Means for moving the material to be treated for moving the material across the discharge
    • H01J37/32761—Continuous moving
    • H01J37/32779—Continuous moving of batches of workpieces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67109—Apparatus for thermal treatment mainly by convection

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Analytical Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)

Description

膜沉積方法與膜沉積設備 【相關專利申請案之交叉參照】
本申請案係以2011年3月18日提出申請於日本專利局之日本專利申請案第2011-061216號為基礎，其全部內容在此併入以作為參考。
本發明係關於膜沉積方法與膜沉積設備，其在具有圖案之基板上沉積氧化矽膜，該圖案包含形成於其上之凹部。
積體電路(IC)之製造方法包含使用如氧化矽來填充線條與間隔圖案之間隔。隨著IC之積集度之提升，舉例來說，線條與間隔圖案之間隔之寬度現在已減少到約30 nm。藉由使用化學氣相沉積(CVD)法來以氧化矽填充這類間隔，矽膜在該間隔之內側壁之頂部中可能較厚，因為前導物很難進一步行進到該間隔之底部。因此，填充於該間隔中之氧化矽中會產生孔隙。在這個情況下，當氧化矽在隨後製程步驟中被蝕刻時，開口會形成於氧化矽之頂部中，如此開口與孔隙相連通。如果此現象發生，蝕刻製程步驟中使用之蝕刻劑會透過開口而流動到孔隙中，如此已流動到孔隙中之蝕刻劑會在隨後製程中造成汙染。或者，在隨後金屬化步驟中，金屬會透過氧化矽中之開口而進入孔隙，如此金屬會產生缺陷。
專利文獻1：日本公開專利公報第2010-73773號。
為了解決這類問題，已企圖依據高密度(HDP)-CVD法在同一時間執行膜沉積與濺鍍蝕刻，藉此改善填充特性。然而，雖然HDP-CVD法可以實施於單晶圓式CVD設備中，在批次式CVD設備(在產能方面為有利的)中不能得到足夠的均勻性。
本發明有鑑於上述而完成，並且提供批次式膜沉積設備與膜沉 積方法，其能實現改善之填充特性。
本發明之第一實施態樣提供一種膜沉積方法，包含以下步驟：將數個基板以架狀形式裝載到反應腔室中，該數個基板之各者包含具凹部之圖案；藉由將含矽氣體與含氧氣體供應到該反應腔室，以在該數個基板上沉積氧化矽膜；藉由將含氟氣體與氨氣供應到該反應腔室，以蝕刻在該沉積步驟中沉積在該數個基板上之該氧化矽膜；以及輪流地重複該沉積步驟與該蝕刻步驟。
本發明之第二實施態樣提供一種膜沉積設備，包含一基板支撐構件，其以架狀形式將數個基板支撐於反應腔室中，該數個基板之各者包含具凹部之圖案；一反應腔室，其具有封閉頂部與開放底部之圓柱形狀，該反應腔室容納該基板支撐構件；一含矽氣體供應部，其將含矽氣體供應到藉由該基板支撐構件所支撐之該數個基板；一含氧氣體供應部，其將含氧氣體供應到藉由該基板支撐構件所支撐之該數個基板；一含氟氣體供應部，其將含氟氣體供應到藉由該基板支撐構件所支撐之該數個基板；一氨氣供應部，其將氨氣供應到藉由該基板支撐構件所支撐之該數個基板；以及一控制部，其控制該含矽氣體供應部、該含氧氣體供應部、該含氟氣體供應部、以及該氨氣供應部，如此可以藉由將該含矽氣體與該含氧氣體供應到該反應腔室以在該數個基板上沉積氧化矽膜、以及藉由將該含氟氣體與氨氣供應到該反應腔室以蝕刻沉積在該數個基板上之該氧化矽膜。
現在將參考隨附圖示來說明本發明之非限制性、示範實施例。在圖示中，相同或一致的構件或元件給予相同或一致的參考數字。應當注意，圖示係用來說明本發明，並且並非意圖指出構件或元件間、或各分層之厚度間之大小或相對比例。因此，明確之厚度或大小應由所屬技術領域中具有通常知識者考慮下面非限制性實施例而決定。
(第一實施例)
圖1係橫剖面圖，說明根據本發明第一實施例之膜沉積設備。圖2係圖1之膜沉積設備之另一橫剖面圖。
參考圖1，膜沉積設備80包含製程腔室1，其具有封閉頂部與開放底部之圓柱形狀，並且舉例來說，其由石英玻璃所組成。舉例來說，由石英玻璃所組成之頂板2係設置在製程腔室1之頂部中。此外，舉例來說，具有圓柱形狀並且由不銹鋼所組成之歧管3透過密封構件4(例如：O形環)而連接到製程腔室1之底部開口。
歧管3包含數個通孔，其形成於歧管3之側壁上，並且數個管連接到對應之通孔，藉此供應對應之氣體。舉例來說，打開或關閉歧管3之底部開口並且由不銹鋼所組成之遮蓋部9係透過密封構件12(例如：由O形環所組成)而連接到歧管3之底部。遮蓋部9在中央具有孔，而旋轉軸10以氣密方式穿過遮蓋部9之中央開口。工作桌8附接在旋轉軸10之頂端部分，而晶舟盒5透過保溫圓筒7(舉例來說：由石英玻璃所組成)而設置在旋轉軸10之頂端部分。晶舟盒5具有三個支柱6(參考圖2)，該支柱6具有凹槽，數片晶圓W藉由該凹槽而支撐。旋轉軸10藉由旋轉機構(未顯示)而圍繞旋轉軸10之中心軸旋轉，如此晶舟盒5亦旋轉。
旋轉軸10之底部附接到手臂13，該手臂藉由升降機構(未顯示)而可升降地支撐著。由於手臂13之向上或向下移動，晶舟盒5被傳送到製程腔室1中或從製程腔室1傳送出。附帶地，磁性流體軸封11設置在旋轉軸10與遮蓋部9之開口之間，藉此使製程腔室1與外部環境隔離。
此外，膜沉積設備80設有含氧氣體供應機構14(其將含氧氣體供應到製程腔室1)、含矽氣體供應機構15、氫氟酸(HF)氣體供應機構210(其將HF氣體供應到製程腔室1)、以及氨(NH3)氣體供應機構240(其將NH3氣體供應到製程腔室1)。使用含氧氣體供應機構14與含矽氣體供應機構15以在製程腔室1內之晶圓W上沉積氧化矽膜，以及使用HF氣體供應機構210與NH3氣體供應機構240以蝕刻沉積在晶圓W上之氧化矽膜(之一部分)。
含氧氣體供應機構14包含含氣氣體供應源17、含氧氣體供應管17L、以及含氧氣體分配噴嘴19，該含氧氣體供應管17L從含氧氣體供應源17導引含氧氣體。含氧氣體分配噴嘴19連接到含氧氣體供應管17L、穿過歧管3、並在製程腔室1內向上彎折。舉例來說，含氧氣體分配噴嘴19由石英玻璃所組成。數個氣體噴射孔19a以預定間隔形成於含氧氣體分配噴嘴19之垂直延伸部分中，如此含氧氣體在水平方向上從數個氣體噴射孔19a之各者均勻地噴射出。
此外，含氧氣體供應管17L設有開/關閥17a與流量控制器17b，該流量控制器17b控制含氧氣體之流量。以此，供應含氧氣體之開始/停止以及含氧氣體之流量受到控制。
含矽氣體供應機構15包含含矽氣體供應源20、含矽氣體供應管20L、以及含矽氣體分配噴嘴22，該含矽氣體供應管20L從含矽氣體供應源20導引含矽氣體。含矽氣體分配噴嘴22連接到含矽氣體供應管20L、穿過歧管3、並在製程腔室1內向上彎折以延伸於垂直方向。舉例來說，含矽氣體分配噴嘴22由石英玻璃所組成。參考圖2，在本實施例中設有兩個含矽氣體分配噴嘴22。數個氣體噴射孔22a以預定間隔形成於各含矽氣體分配噴嘴22之垂直延伸部分，如此含矽氣體在水平方向上從數個氣體噴射孔22a之各者均勻地噴射出。附帶地，含矽氣體分配噴嘴22之數量可以不限制為兩個，並且可以只有一個、或三個以上。
此外，含矽氣體供應管20L設有開/關閥20a、流量控制器20b、緩衝槽180、以及開/關閥20c。舉例來說，當開/關閥20a為打開的而開/關閥20c為關閉的，並且從含矽氣體供應源20供應含矽氣體時，含矽氣體暫時地保留在緩衝槽180中。接著，當開/關閥20a為關閉的而開/關閥20c為打開的時候，保留在緩衝槽中之預定量之含矽氣體會供應到製程腔室1。具備開/關閥20a、20c、以及流量控制器20b，供應含氧氣體之開始/停止以及含氧氣體之流量受到控制。
HF氣體供應機構210包含HF氣體供應源21、HF氣體供應 管21L、以及HF氣體分配噴嘴45，該HF氣體供應管21L連接到HF氣體供應源21並從HF氣體供應源21導引HF氣體。HF氣體分配噴嘴45連接到HF氣體供應管21L、穿過歧管3、並在製程腔室1內向上彎折以延伸於垂直方向。舉例來說，HF氣體分配噴嘴45由陶瓷材料所組成。如圖2中所顯示，數個氣體噴射孔45a以預定間隔形成於各HF氣體分配噴嘴45之垂直延伸部分，如此HF氣體在水平方向上從數個氣體噴射孔45a之各者均勻地噴射出。
此外，HF氣體供應管21L設有開/關閥21a、以及流量控制器21b，該流量控制器21b空制HF氣體之流量。以此，供應HF氣體之開始/停止以及HF氣體之流量受到控制。
NH3氣體供應機構240包含NH3氣體供應源24、NH3氣體供應管24L、以及NH3氣體分配噴嘴46，該NH3氣體供應管24L連接到NH3氣體供應源24並從NH3氣體供應源24導引NH3氣體。NH3氣體分配噴嘴46連接到NH3氣體供應管24L、穿透歧管3、並在製程腔室1內向上彎折。舉例來說，NH3氣體分配噴嘴46由石英玻璃所組成。數個氣體噴射孔46a以預定間隔形成於NH3氣體分配噴嘴46之垂直延伸部分，如此NH3氣體在水平方向上從數個氣體噴射孔46a之各者均勻地噴射出。
此外，NH3氣體供應管24L設有開/關閥24a以及流量控制器24b，該流量控制器24b控制NH3氣體之流量。以此，供應NH3氣體之開始/停止以及NH3氣體之流量受到控制。
電漿產生機構30係形成於製程腔室1之周圍壁之一部分中。電漿產生機構30包含開口31與電漿分隔壁32，該開口31形成於製程腔室1之周圍壁中並具有垂直長方形之形狀，而電漿分隔壁32被熔接以從外側遮蓋開口31。具體而言，電漿分隔壁32具有箱形，該箱形具有足夠遮蓋開口31之垂直長度，並且舉例來說，其由石英玻璃所組成。因為電漿分隔壁32，製程腔室1之周圍壁之一部分呈現向外凹。電漿分隔壁32之內部空間與製程腔室1之內部空間連通。此外，開口31在垂直方向上足夠長，以從裝載於 晶舟盒5中最下面晶圓W橫跨到最上面晶圓W。
此外，電漿產生機構30包含一對電漿電極33、33、以及高頻電源35，該高頻電源35透過饋電線34而將高頻功率供應到電漿電極33、33。電漿電極33、33之一者在靠近電漿分隔壁32之一外側表面延伸於垂直方向，而電漿電極33、33之另一者在靠近電漿分隔壁32之另一外側表面延伸於垂直方向，如此電漿電極33、33跨越電漿分隔壁32而彼此相對。當從高頻電源35供應13.56 MHz之頻率之電力到電漿電極33、33時，電漿會產生於電漿分隔壁32內。附帶地，電力之頻率可以不限制於13.56 MHz，並且舉例來說，可以為400 kHz。
附帶地，如圖1中所顯示，含氧氣體分配噴嘴19向外彎折，並接著在靠近電漿分隔壁32之內表面再次向上彎折，藉此沿著電漿分隔壁32之內表面向上延伸。因此，從含氧氣體分配噴嘴19之數個氣體噴射孔19a噴射出之含氧氣體流經電漿分隔壁32之內部空間，並且藉由供應到電漿電極33、33之電力而被電磁激發，藉此產生電漿。換句話說，含氧氣體被充分地激發以轉變為電漿，並朝向製程腔室1之中間流動。
絕緣保護遮蓋36附接到電漿分隔壁32之外表面上，如此電漿分隔壁32與電漿電極33、33被絕緣保護遮蓋36所遮蓋。此外，冷卻流體導管(未顯示)形成於絕緣保護遮蓋36之內側。當冷卻之氮氣供應到冷卻流體導管時，電漿電極33、33會被冷卻。
兩個含矽氣體分配噴嘴22之一個垂直地延伸於製程腔室1之開口31之一側，而另一個垂直地延伸於開口31之另一側。兩個含矽氣體分配噴嘴22將含矽氣體從對應之含矽氣體分配噴嘴22之數個氣體噴射孔22a朝向製程腔室1之中間部分噴射。
附帶地，可以使用二氯矽烷(DCS，dichlorosilane)、六氯矽烷(HCD，hexachlorodisilane)、甲矽烷(SiH4，monosilane)、乙矽烷(Si2H6，disilane)、六甲基二矽氮烷(HMDS，hexamethyldisilazane)、四氯矽烷(TCS，tetrachlorosilane)、二甲矽烷基胺(DSA，disilylamine)、三甲矽烷基胺(TSA，trisilylaminee)、雙叔丁胺基矽烷(BTBAS ，bis(tertiary-butylamino)silane)、二異丙基胺基矽烷(DIPAS，diisopropylaminosilane)等等作為含矽氣體。此外，可以使用一氧化二氮(N2O)氣體、氧(O2)氣體、臭氧(O3)氣體等等作為含氧氣體。
用來排空製程腔室1之排氣開口37設置在製程腔室1中之開口31之另一側。在本實施例中，排氣開口37具有垂直長方形之形狀，並且藉由去除製程腔室1之周圍壁之一部分而形成。如圖2中所顯示，具有大致U形橫剖面之排氣開口遮蓋構件38熔接到製程腔室1之外周圍表面上以遮蓋排氣開口37。排氣開口遮蓋構件38沿著製程腔室1之外周圍壁向上延伸，並將氣體出口39定義在製程腔室1之頂部。氣體出口39透過主閥MV與壓力控制器PC而連接到真空幫浦VP，如此藉由真空幫浦VP而將製程腔室1排空到所控制之壓力下。真空幫浦VP可以包含機械升壓幫浦與渦輪分子幫浦。
此外，如圖1中所顯示，設置具有圓柱形狀之加熱裝置40以包圍製程腔室1，如此製程腔室1中之晶圓W會受熱。附帶地，圖2中省略加熱裝置40。
膜沉積設備80設有控制器50，該控制器50包含控制膜沉積設備80之運作之微處理器(或電腦)。舉例來說，控制器50控制開/關閥17a、20a、20c、21a與24a之開/關運作，藉此控制氣體之開始/停止；控制流量控制器17b、20b、21b、與24b，藉此調整氣體之流量；以及控制高頻電源35。此外，控制器50控制加熱裝置40，藉此將晶圓W加熱到預定溫度下。控制器50連接使用者介面51，該使用者介面51由鍵盤(未顯示)與顯示器(未顯示)所組成，操作者可以透過該鍵盤輸入製程參數或指令，而該顯示器可以顯示製程狀況。
此外，控制器50連接到記憶部52，該記憶部52儲存控制器50用之程式或配方，以使膜沉積設備80對晶圓W實施各種處理。該程式包含膜沉積程式，藉由該膜沉積程式，膜沉積設備80在控制器50之控制下實施膜沉積方法(之後說明)。此外，程式儲存於電腦可讀取儲存媒體52a中，並下載到記憶部52。電腦可讀取 儲存媒體52a可以為硬碟、半導體記憶體、光碟唯讀記憶體(CD-ROM)、數位多功能光碟(DVD)、快閃記憶體等等。此外，舉例來說，程式可以透過專屬網路而從另一設備下載到記憶部52。
當必要時，可以從記憶部52讀出任意程式以回應來自使用者介面51之指示，並且該任意程式藉由控制器50來執行，如此在控制器50之控制下實施對應之處理。當實施膜沉積程式時，控制器50作為控制單元，其控制膜沉積設備80之元件與零件，藉此完成膜沉積方法。
(第二實施例)
接著，參考圖3與4A來解釋根據本發明第二實施例之膜沉積方法。在本實施例中，膜沉積方法實施於膜沉積設備80中，並且可以實施於在此討論之各種其他實施例中之任何其他膜沉積方法中。圖3係時間圖表，說明此實施例之膜沉積方法，而圖4A係說明在完成對應主要步驟後之晶圓W之橫剖面圖，氧化矽膜藉由膜沉積方法而沉積在該晶圓W上。
參考圖4A之(a)部分，在晶圓W上形成複數線條L，舉例來說，複數線條L之各者具有約30nm之寬度，如此在對應相鄰線條L間形成複數間隔，舉例來說，複數間隔之各者具有約30nm之寬度。舉例來說，這樣的線條與間隔圖案可以藉由雙重圖案化方法而形成。附帶地，在此說明範例中，線條L由矽所組成，但是在其他實施例中，線條L可以由金屬所組成。
首先，各具有圖4A之(a)部分中所顯示之圖案之晶圓W裝載於晶舟盒5中，並且晶舟盒5藉由手臂13而依次傳送到製程腔室1中。接著，主閥MV為打開的並且沒有供應任何氣體到製程腔室1中，而壓力控制器PC之壓力控制閥為完全打開的，藉此藉由真空幫浦VP而將製程腔室1排空到可達到之最低壓力。此外，晶圓W藉由加熱裝置40而被加熱到約10℃到700℃之間之溫度。
接著，氧化矽膜在步驟S1(圖3)中沉積到晶圓W上。具體而言，含氧氣體供應管17L之開/關閥17a為打開的，如此填滿含氧 氣體供應源17之N2O氣體於流量控制器17b所控制之流量下供應到含氧氣體分配噴嘴19。供應到含氧氣體分配噴嘴19之N2O從數個氣體噴射孔19a朝向晶圓W流動。
另一方面，含矽氣體供應管20L之開/關閥20a、20c為打開的，如此填滿含矽氣體供應源20之DCS氣體於流量控制器20b所控制之流量下供應到含矽氣體分配噴嘴22，並接著從數個氣體噴射孔22a朝向晶圓W噴射。DCS氣體與N2O氣體於晶圓W之上表面附近互相反應，如此氧化矽膜61沉積在晶圓W上以遮蓋線條與間隔圖案(如圖4A之(b)部分所顯示)。舉例來說，當氧化矽膜61之膜厚度變成約15 nm時，停止供應DCS氣體與N2O氣體，藉此完成膜沉積步驟(S1)。附帶地，可以依據實施預備實驗所得到之流量來判斷在膜厚度變成約15nm以前所花費之時間。此外，氧化矽膜61(可以稱為高溫氧化物(HTO))在線條L之側壁之頂端周圍變得較厚，如此在橫剖面具有所謂的「突出形狀(over hang shape)」(或「吐司外形(bread loaf profile)」)，以誇大方式顯示於圖4A之(b)部分中。
接著，舉例來說，藉由在條件變更步驟S2(圖3)中控制加熱裝置40來將晶圓W之溫度變更至25℃到300℃。在溫度已穩定之後，實施化學氧化物去除(COR)步驟S3。具體而言，HF氣體供應管21L之開/關閥21a(圖1)為打開的，如此HF氣體於藉由流量控制器21b所控制之流量下(舉例來說：10標準立方厘米/分(sccm)到5000 sccm、最好為200 sccm到1000 sccm)從HF氣體供應源21供應到HF氣體分配噴嘴45。接著，HF氣體從HF氣體分配噴嘴45之數個氣體噴射孔45a朝向晶圓W噴射。同時，NH3氣體供應管24L之開/關閥24a為打開的，如此NH3氣體於流量控制器24b所控制之流量下(舉例來說：10 sccm到5000 sccm、最好為200 sccm到1000 sccm)從NH3氣體供應源24供應到NH3氣體分配噴嘴46。接著，NH3氣體從NH3氣體分配噴嘴46之數個氣體噴射孔46a朝向晶圓W噴射。此時，舉例來說，製程腔室1內之壓力藉由壓力控制器PC而控制到10 Pa至13.3 kPa。
沉積在晶圓W上之氧化物膜61之上表面層與HF氣體和NH3氣體反應而轉變成氟矽酸銨((NH4)2SiF6)。銨在約130℃以上之溫度下會昇華，如此氧化矽膜61被蝕刻而變得更薄，如圖4A之(c)部分所顯示。此外，決定上述條件(HF氣體與NH3氣體之流量、製程腔室1內之壓力、晶圓W之溫度等等)，如此氧化矽膜61在線條L之上表面與線條L之側壁之頂端周圍之蝕刻率為較大的，而在間隔S之底部之蝕刻率為較小。這類條件最好可以由預備實驗或電腦模擬之結果決定。具備這樣的蝕刻率差異，在線條L之頂端部分之突出部H實質上消失，而藉由氧化矽膜61所定義之線條L之開口在底部為狹窄的，並且愈接近頂端變得愈寬。
接著，開/關閥21a、24a為關閉的，藉此停止供應HF氣體與NH3氣體；製程腔室1排空到最低可達壓力；以及調整加熱裝置40，以將晶圓W之溫度變更到膜沉積溫度(條件變更步驟S4)。在溫度已穩定於膜沉積溫度之後，再次實施膜沉積步驟S1。此時，可能不會形成突出形狀，如圖4A之(d)部分所顯示，因為氧化矽進一步沉積在具有開口之氧化矽膜61上，該開口從其底部到頂端而變得更寬(實現於COR步驟S3中)。
接著，以此順序重複條件變更步驟S2、COR步驟S3、條件變更步驟S4、以及膜沉積步驟S1。也就是說，沉積在線條L之側壁上之氧化矽膜61之頂端部分在高蝕刻率下被蝕刻，藉此使間隔S中之氧化矽膜之橫剖面形狀實質上為V形，如圖4A之(e)部分所顯示，並且氧化矽接著沉積在氧化矽膜61上。因此，隨著氧化矽膜61變得更厚，V形變得更淺。
以這樣的方式，重複膜沉積步驟S1、條件變更步驟S2、COR步驟S3、以及條件變更步驟S4，直到晶圓W上之氧化矽膜61之厚度(或線條L上之氧化矽膜61之厚度)變成預定厚度。因此，間隔S被氧化矽膜61填滿，如圖4A之(f)部分所顯示。
如上所述，根據此實施例之膜沉積方法，在相同製程腔室1中輪流地重複執行使用DCS氣體作為含矽氣體與N2O氣體作為含氧氣體之氧化矽膜61之膜沉積(膜沉積步驟S1)、以及使用HF氣 體與NH3氣體之氧化矽膜61之蝕刻(COR步驟S3)。在COR步驟S3中，在線條L之側壁之頂端部分中之蝕刻率高於在間隔S之底部之蝕刻率，如此在間隔S中藉由氧化矽膜61所定義之開口愈接近間隔S之頂部變得愈寬。因此，使用氧化矽從底部(或以從下到上之方式)填充間隔S，並且在所填充之間隔S中沒有留下孔隙。
如果未實施COR步驟S3，並且使用DCS氣體與N2O氣體繼續實施膜沉積步驟S1，突出部H會生長(如圖4B之(a)到(c)部分所顯示)，如此兩相鄰突出部H彼此接觸，於填充間隔S之氧化矽膜610中形成孔隙62(如圖4B之(d)部分所顯示)。對照此結果，根據此實施例之膜沉積方法之效果或優點可以被了解。
(第三實施例)
接著，參考圖5A來解釋根據本發明第三實施例之膜沉積方法。即使在此實施例中，亦使用膜沉積設備80。此外，此實施例之膜沉積方法包含膜沉積步驟S1、條件變更步驟S2、COR步驟S3、以及條件變更步驟S4(顯示於圖3中)。此外，在此實施例中，在膜沉積步驟S1中使用BTBAS氣體作為含矽氣體、以及使用氧氣(O2)作為含氧氣體，如此氧化矽依據原子層沉積法而沉積。在下面說明中，把焦點放在與第二實施例之差異上。
首先，具有線條與間隔圖案(顯示於圖5A之(a)部分)之晶圓W容納於製程腔室1中，並且製程腔室1被排空到最低可達壓力。舉例來說，晶圓W藉由加熱裝置40而加熱到10℃到500℃。同時，在連接含矽氣體源20與製程腔室1之含矽氣體供應管20L中之開/關閥20a為打開的，而開/關閥20c保持關閉，如此BTBAS氣體於流量控制器20b所控制之流量下供應到緩衝槽180，並保留在緩衝槽180中。在這個情況下，可以決定保留於緩衝槽180中之BTBAS氣體之量，如此藉由晶舟盒5所支撐之晶圓W之上表面會被BTBAS氣體分子覆蓋。最好藉由實施預備實驗來決定這樣的BTBAS氣體之量。
接著，當開/關閥20c為打開的而開/關閥20a保持關閉的時候，保留在緩衝槽180中之BTBAS氣體透過含矽氣體供應管20L 與含矽氣體分配噴嘴22而供應到製程腔室1。以此，BTBAS氣體被吸附到晶圓W之上表面上。接著，當開/關閥20c為關閉的，然後含氧氣體供應管17L之開/關閥17a為打開的時候，O2氣體於流量控制器17b所控制之流量下透過含氧氣體供應管17L與含氧氣體分配噴嘴19而供應到製程腔室1。在此，將高頻電力從電漿產生機構30之高頻電源35施加到電極33、33，藉此從O2氣體產生電漿。如此，O2電漿(包含氧自由基、氧離子等等)供應到晶圓W。以此，吸附於晶圓W上之BTBAS氣體被氧化，如此而沉積一或多層氧化矽分子(氧化矽膜61)。接著，重複BTBAS氣體吸附到晶圓W之上表面之吸附製程、以及使用O2電漿氧化BTBAS氣體之氧化製程預定次數，藉此沉積具有預定厚度之氧化矽膜61，如圖5A之(b)部分所顯示。根據這類ALD法，在線條與間隔圖案之線條L之側壁與上表面上、以及在線條與間隔圖案之間隔S之底部上之氧化矽膜61實質上可以具有相同厚度。換句話說，氧化矽膜61具有反映下層圖案(或佈局)之橫剖面形狀、或保形之橫剖面形狀。
接著，以與第二實施例相同之方式實施條件變更步驟S2、然後COR步驟S3。以這些步驟，在線條L之側壁之頂端部分與上表面之氧化矽膜61被蝕刻於較高蝕刻率下(比在間隔S之底部中之蝕刻率高)。因此，藉由氧化矽膜61所定義之間隔S之橫剖面形狀愈接近頂部開得愈大。附帶地，可以第二實施例中描述之相同方式決定COR步驟S3中之條件。
接著，重複條件變更步驟S4、膜沉積步驟S1、條件變更步驟S2、以及COR步驟S3，如此氧化矽膜61變得更厚，如圖5A之(d)與(e)部分所顯示，並且最後間隔S會被氧化矽膜61所填充，並且沒有孔隙。
如果使用BTBAS氣體與O2電漿來實施氧化矽膜之ALD，並且沒有實施COR步驟S3，氧化矽膜611變得更厚並保持保形橫剖面形狀，如圖5B之(b)與(c)部分所顯示。在這個情況下，當氧化矽膜611變得更厚時，沉積在線條L之一側壁上之氧化矽膜611 之表面與沉積在相同線條L之對面側壁上之氧化矽膜611之表面變得更接近彼此。就在兩表面彼此接觸前，兩表面間僅有微小的間隙，其阻礙BTBAS氣體與O2電漿之副產物(例如：由BTBAS氣體產生之有機材料)透過該間隙排出到製程腔室1之內部空間。因此，副產物會結合到氧化矽膜611中，並且具體而言，聚集在兩表面間之邊界(接縫)63。此外，接縫63處會有高濃度的結晶缺陷，因為當兩表面互相接觸時，矽原子與氧原子之間不會形成化學鍵結。也就是說，膜特性在氧化矽膜611之接縫63處會惡化。在這個情況下，會產生以下問題：在隨後針對氧化矽膜611之蝕刻製程中，接縫63會過度地被蝕刻。
然而，根據此實施例之膜沉積設備，藉由在COR步驟S3中使用HF氣體與NH3氣體來蝕刻氧化矽膜61，氧化矽膜61所定義之間隔S愈接近其頂部變得愈寬，而在橫剖面實質成為V形，如圖5A之(c)與(e)部分所顯示。當對具有這樣V形之間隔S輪流地實施膜沉積步驟S1與COR步驟S3時，V形變得更淺。因此，很可能不會形成接縫，其與沉積在間隔S之側壁上之氧化矽膜61互相接觸之情況不同。即根據此實施例，間隔S會被氧化矽膜61填充，而雜質不會局部性地累積，並且缺陷密度也不會局部性地增加。
雖然已參考前面實施例說明本發明，本發明並不受限於所揭露實施例，並且可以在隨附申請專利範圍之範疇內作修改或更換。
雖然在上述實施例中以使用DCS氣體與N2O氣體之HTO法、以及BTBAS氣體與O2電漿之ALD法作為範例，膜沉積步驟S1中所使用之膜沉積方法並不侷限於這些方法。舉例來說，可以利用使用甲矽烷氣體與N2O氣體之膜沉積方法。或者，可以利用使用四乙基正矽酸鹽(TEOS，tetra-ethyl-ortho-silicate)與臭氧(O3)氣體之膜沉積方法。在這個情況下，舉例來說，臭氧產生器可以設置在膜沉積設備80之含氧氣體供應管17L中以產生O3氣體。
此外，可以依據所使用之膜沉積方法而任意地選擇含矽氣體及/或含氧氣體。舉例來說，可以使用NO氣體、N2O氣體、H2O 氣體、或O3氣體(而不是O2氣體)作為ALD法中所使用之含氧氣體。此外，當使用DIPAS氣體(作為含矽氣體)與O2電漿(作為含氧氣體)時，可以在從室溫(例如：約25℃)到約100℃之溫度沉積氧化矽膜。此外，當使用DIPAS氣體與O3氣體時，氧化矽膜之膜沉積溫度為從約20℃到約500℃。
此外，雖然在上述實施例中，在COR步驟S3中使用HF氣體與NH3氣體，在其他實施例中，可以使用NF3氣體以代替HF氣體。當使用NF3氣體時，在COR步驟S3中晶圓W之溫度必須為約600℃。
另一方面，在膜沉積方法S1中使用DCS氣體與N2O氣體之HTO的情況下，在膜沉積步驟S1晶圓W之溫度可以為約700℃到約850℃。因此，在使用DCS氣體與N2O氣體之HTO的情況下，可以減少條件變更步驟S2、S4中所調整之溫差，其可以減少條件變更步驟S2、S4所需之時間周期，藉此改善產能。
反之，當在COR步驟S3中使用HF氣體與NH3氣體時，晶圓W之溫度為約25℃到約300℃。因此，在COR步驟S3中使用HF氣體與NH3氣體的情況下，最好使用BTBAS氣體與O2電漿(或DIPAS氣體與O2電漿)，因為這類氣體的使用可以使氧化矽膜之溫度接近COR溫度。附帶地，當COR步驟S3中使用HF氣體與NH3氣體時，最好設定COR步驟S3中與膜沉積步驟S1中之晶圓W之溫度，如此在COR步驟S3後之條件變更步驟S4中之晶圓W之溫度增加的情況下，氟矽酸銨(ammonium fluorosilicate)會昇華。也就是說，晶圓W之溫度在COR步驟S3中最好設定為低於氟矽酸銨之昇華溫度(130℃)，而在膜沉積步驟S1中最好設定為高於昇華溫度。
此外，根據本發明，雖然上述實施例描述線條與間隔圖案之間隔被氧化矽所填充並且未形成孔隙之情況，晶圓W中所形成之孔會被氧化矽填充。
W‧‧‧晶圓
MV‧‧‧主閥
PC‧‧‧壓力控制器
VP‧‧‧真空幫浦
L‧‧‧線條
S‧‧‧間隔
S1、S2、S3、S4‧‧‧步驟
H‧‧‧突出部
1‧‧‧製程腔室
2‧‧‧頂板
3‧‧‧歧管
4‧‧‧密封構件
5‧‧‧晶舟盒
6‧‧‧支柱
7‧‧‧保溫圓筒
8‧‧‧工作桌
9‧‧‧遮蓋部
10‧‧‧旋轉軸
11‧‧‧磁性流體軸封
12‧‧‧密封構件
13‧‧‧手臂
14‧‧‧含氧氣體供應機構
15‧‧‧含矽氣體供應機構
17‧‧‧含氧氣體供應源
17L‧‧‧含氧氣體供應管
17a‧‧‧開/關閥
17b‧‧‧流量控制器
19‧‧‧含氧氣體分配噴嘴
19a‧‧‧氣體噴射孔
20‧‧‧含矽氣體供應源
20L‧‧‧含矽氣體供應管
20a‧‧‧開/關閥
20b‧‧‧流量控制器
20c‧‧‧開/關閥
21‧‧‧HF氣體供應源
21a‧‧‧開/關閥
21b‧‧‧流量控制器
21L‧‧‧HF氣體供應管
22‧‧‧含矽氣體分配噴嘴
22a‧‧‧氣體噴射孔
24‧‧‧NH3氣體供應源
24a‧‧‧開/關閥
24b‧‧‧流量控制器
24L‧‧‧NH3氣體供應管
30‧‧‧電漿產生機構
31‧‧‧開口
32‧‧‧電漿分隔壁
33‧‧‧電極
34‧‧‧饋電線
35‧‧‧高頻電源
36‧‧‧絕緣保護遮蓋
37‧‧‧排氣開口
38‧‧‧排氣開口遮蓋構件
39‧‧‧氣體出口
40‧‧‧加熱裝置
45‧‧‧HF氣體分配噴嘴
45a‧‧‧氣體噴射孔
46‧‧‧NH3氣體分配噴嘴
46a‧‧‧氣體噴射孔
50‧‧‧控制器
51‧‧‧使用者介面
52‧‧‧記憶部
52a‧‧‧電腦可讀取儲存媒體
61‧‧‧氧化矽膜
62‧‧‧孔隙
63‧‧‧邊界(接縫)
80‧‧‧膜沉積設備
180‧‧‧緩衝槽
210‧‧‧HF氣體供應機構
240‧‧‧NH3氣體供應機構
610‧‧‧氧化矽膜
611‧‧‧氧化矽膜
圖1係根據本發明第一實施例之膜沉積設備之概略圖；圖2係圖1之膜沉積設備之剖面圖；圖3係時間圖表，說明根據第二實施例之膜沉積方法；圖4A係在根據第二實施例之膜沉積方法之對應主要步驟之後，基板與氧化矽膜之概略橫剖面圖；圖4B係在根據比較範例之膜沉積方法之對應主要步驟之後，基板與氧化矽膜之概略橫剖面圖；圖5A係在根據第三實施例之膜沉積方法之對應主要步驟之後，基板與氧化矽膜之概略橫剖面圖；以及圖5B係在根據另一比較範例之膜沉積方法之對應主要步驟之後，基板與氧化矽膜之概略橫剖面圖。
W‧‧‧晶圓
L‧‧‧線條
S‧‧‧間隔
H‧‧‧突出部
61‧‧‧氧化矽膜

Claims (4)

  1. 一種膜沉積方法，包含以下步驟：將數個基板裝載到反應腔室中，該數個基板之各者包含具凹部之圖案，該數個基板以架狀形式彼此相鄰；藉由將含矽氣體與含氧氣體供應到該反應腔室，以在該數個基板上沉積氧化矽膜；藉由將蝕刻氣體供應到該反應腔室，以蝕刻在該沉積步驟中沉積在該數個基板上之該氧化矽膜；以及輪流地重複該沉積步驟與該蝕刻步驟，直到該凹部從該凹部之底部至在該凹部之頂部邊緣之上之高度完全被該氧化矽膜所填滿，其中該蝕刻氣體為包含HF及NH3之混合氣體，其中該HF及NH3在該蝕刻步驟中係以個別的流量加以供應，該個別的流量係決定為俾使在該凹部之該頂部邊緣之該氧化矽膜之蝕刻率大於在該凹部之該底部之該氧化矽膜之蝕刻率，該膜沉積方法更包含降溫步驟，將基板溫度降低至低於130℃之第一溫度，該降溫步驟在該沉積步驟之後實施，該膜沉積方法更包含升溫步驟，將該基板溫度逐漸升高至高於130℃之第二溫度，該沉積步驟在該蝕刻步驟之後實施，其中該蝕刻之副產物係在該升溫步驟中藉由昇華加以去除。
  2. 如申請專利範圍第1項之膜沉積方法，進一步包含設定適合在該蝕刻步驟中使用之蝕刻條件之步驟，在該沉積步驟之後實施該步驟。
  3. 如申請專利範圍第1項之膜沉積方法，進一步包含設定適合在該沉積步驟中使用之沉積條件之步驟，在該蝕刻步驟之後實施該步驟。
  4. 如申請專利範圍第1項之膜沉積方法，其中該HF之流量係設定 為200sccm~1000sccm，該NH3之流量係設定為200sccm~1000sccm。
TW101108695A 2011-03-18 2012-03-14 膜沉積方法與膜沉積設備 TWI547586B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011061216A JP5661523B2 (ja) 2011-03-18 2011-03-18 成膜方法及び成膜装置

Publications (2)

Publication Number Publication Date
TW201241227A TW201241227A (en) 2012-10-16
TWI547586B true TWI547586B (zh) 2016-09-01

Family

ID=46856781

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101108695A TWI547586B (zh) 2011-03-18 2012-03-14 膜沉積方法與膜沉積設備

Country Status (5)

Country Link
US (1) US9005459B2 (zh)
JP (1) JP5661523B2 (zh)
KR (1) KR101514867B1 (zh)
CN (1) CN102691048B (zh)
TW (1) TWI547586B (zh)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637411B2 (en) 2010-04-15 2014-01-28 Novellus Systems, Inc. Plasma activated conformal dielectric film deposition
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US9997357B2 (en) 2010-04-15 2018-06-12 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
JP5544343B2 (ja) * 2010-10-29 2014-07-09 東京エレクトロン株式会社 成膜装置
JP5803552B2 (ja) * 2011-10-14 2015-11-04 東京エレクトロン株式会社 処理装置
JP6538300B2 (ja) 2012-11-08 2019-07-03 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ 感受性基材上にフィルムを蒸着するための方法
SG2013083241A (en) * 2012-11-08 2014-06-27 Novellus Systems Inc Conformal film deposition for gapfill
JP6066847B2 (ja) * 2013-07-09 2017-01-25 東京エレクトロン株式会社 基板処理方法及び制御装置
JP6267881B2 (ja) * 2013-07-03 2018-01-24 東京エレクトロン株式会社 基板処理方法及び制御装置
US9798317B2 (en) 2013-07-03 2017-10-24 Tokyo Electron Limited Substrate processing method and control apparatus
US20150206803A1 (en) * 2014-01-19 2015-07-23 United Microelectronics Corp. Method of forming inter-level dielectric layer
CN103972077A (zh) * 2014-05-20 2014-08-06 上海华力微电子有限公司 一种自对准双层图形的形成方法
JP6225837B2 (ja) * 2014-06-04 2017-11-08 東京エレクトロン株式会社 成膜装置、成膜方法、記憶媒体
JP6435667B2 (ja) * 2014-07-01 2018-12-12 東京エレクトロン株式会社 エッチング方法、エッチング装置及び記憶媒体
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US10566187B2 (en) 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
JP6616094B2 (ja) * 2015-04-16 2019-12-04 株式会社ｉＭｏｔｔ 保護膜の製造方法
JP6502206B2 (ja) * 2015-08-07 2019-04-17 東京エレクトロン株式会社 基板処理装置及び基板処理方法
US10115601B2 (en) * 2016-02-03 2018-10-30 Tokyo Electron Limited Selective film formation for raised and recessed features using deposition and etching processes
JP6584352B2 (ja) * 2016-03-24 2019-10-02 東京エレクトロン株式会社 制御装置、基板処理システム、基板処理方法及びプログラム
US9773643B1 (en) 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
US10062563B2 (en) 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
US10037884B2 (en) 2016-08-31 2018-07-31 Lam Research Corporation Selective atomic layer deposition for gapfill using sacrificial underlayer
US10354923B2 (en) * 2017-05-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for atomic layer deposition of a dielectric over a substrate
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
JP6987021B2 (ja) * 2018-05-28 2021-12-22 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法
KR20210044813A (ko) * 2018-08-21 2021-04-23 도쿄엘렉트론가부시키가이샤 기판 처리 방법 및 기판 처리 장치
JP6953480B2 (ja) * 2019-07-31 2021-10-27 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
JP7259649B2 (ja) * 2019-08-30 2023-04-18 東京エレクトロン株式会社 成膜装置及び成膜方法
JP7257930B2 (ja) 2019-10-08 2023-04-14 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP2021153141A (ja) 2020-03-24 2021-09-30 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7304905B2 (ja) * 2021-01-29 2023-07-07 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
KR20230060463A (ko) 2021-10-27 2023-05-04 도쿄엘렉트론가부시키가이샤 성막 방법 및 성막 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080182382A1 (en) * 2006-12-07 2008-07-31 Applied Materials, Inc. Methods of thin film process
US20090275202A1 (en) * 2006-11-22 2009-11-05 Masahiko Tanaka Silicon structure having an opening which has a high aspect ratio, method for manufacturing the same, system for manufacturing the same, and program for manufacturing the same, and method for manufacturing etching mask for the silicon structure

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68928402T2 (de) * 1988-12-27 1998-03-12 Toshiba Kawasaki Kk Verfahren zur Entfernung einer Oxidschicht auf einem Substrat
JP2839720B2 (ja) * 1990-12-19 1998-12-16 株式会社東芝 熱処理装置
EP0519079B1 (en) * 1991-01-08 1999-03-03 Fujitsu Limited Process for forming silicon oxide film
JP2914041B2 (ja) * 1992-09-24 1999-06-28 日本電気株式会社 絶縁膜の形成方法
US5282925A (en) * 1992-11-09 1994-02-01 International Business Machines Corporation Device and method for accurate etching and removal of thin film
JPH0845852A (ja) * 1994-08-02 1996-02-16 Toshiba Corp 気相成長装置と気相成長方法
US5656827A (en) * 1995-05-30 1997-08-12 Vanderbilt University Chemical sensor utilizing a chemically sensitive electrode in combination with thin diamond layers
US5920791A (en) * 1997-11-06 1999-07-06 Vanguard International Semiconductor Corporation Method of manufacturing intermetal dielectrics for sub-half-micron semiconductor devices
US6030881A (en) * 1998-05-05 2000-02-29 Novellus Systems, Inc. High throughput chemical vapor deposition process capable of filling high aspect ratio structures
US20030045098A1 (en) * 2001-08-31 2003-03-06 Applied Materials, Inc. Method and apparatus for processing a wafer
US6916398B2 (en) * 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US6858532B2 (en) * 2002-12-10 2005-02-22 International Business Machines Corporation Low defect pre-emitter and pre-base oxide etch for bipolar transistors and related tooling
KR100470973B1 (ko) * 2003-02-26 2005-03-10 삼성전자주식회사 고밀도 플라즈마 화학기상증착 공정
US6867086B1 (en) * 2003-03-13 2005-03-15 Novellus Systems, Inc. Multi-step deposition and etch back gap fill process
JP4039385B2 (ja) * 2003-04-22 2008-01-30 東京エレクトロン株式会社 ケミカル酸化膜の除去方法
WO2004095559A1 (ja) 2003-04-22 2004-11-04 Tokyo Electron Limited シリコン酸化膜の除去方法及び処理装置
US7078312B1 (en) * 2003-09-02 2006-07-18 Novellus Systems, Inc. Method for controlling etch process repeatability
US7217658B1 (en) * 2004-09-07 2007-05-15 Novellus Systems, Inc. Process modulation to prevent structure erosion during gap fill
US7482247B1 (en) * 2004-12-30 2009-01-27 Novellus Systems, Inc. Conformal nanolaminate dielectric deposition and etch bag gap fill process
US7195985B2 (en) * 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
JP4475136B2 (ja) * 2005-02-18 2010-06-09 東京エレクトロン株式会社 処理システム、前処理装置及び記憶媒体
WO2007108401A1 (ja) * 2006-03-20 2007-09-27 Hitachi Kokusai Electric Inc. 半導体装置の製造方法および基板処理装置
US7524750B2 (en) * 2006-04-17 2009-04-28 Applied Materials, Inc. Integrated process modulation (IPM) a novel solution for gapfill with HDP-CVD
JP5258229B2 (ja) * 2006-09-28 2013-08-07 東京エレクトロン株式会社 成膜方法および成膜装置
US20080142483A1 (en) * 2006-12-07 2008-06-19 Applied Materials, Inc. Multi-step dep-etch-dep high density plasma chemical vapor deposition processes for dielectric gapfills
US7951683B1 (en) * 2007-04-06 2011-05-31 Novellus Systems, Inc In-situ process layer using silicon-rich-oxide for etch selectivity in high AR gapfill
KR100818714B1 (ko) * 2007-04-10 2008-04-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
KR101002493B1 (ko) * 2007-12-28 2010-12-17 주식회사 하이닉스반도체 반도체 메모리 소자의 소자 분리막 형성 방법
US8252194B2 (en) * 2008-05-02 2012-08-28 Micron Technology, Inc. Methods of removing silicon oxide
US8133797B2 (en) * 2008-05-16 2012-03-13 Novellus Systems, Inc. Protective layer to enable damage free gap fill
US7622369B1 (en) * 2008-05-30 2009-11-24 Asm Japan K.K. Device isolation technology on semiconductor substrate
JP5514420B2 (ja) 2008-09-17 2014-06-04 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7910491B2 (en) * 2008-10-16 2011-03-22 Applied Materials, Inc. Gapfill improvement with low etch rate dielectric liners
JP5044579B2 (ja) * 2009-01-27 2012-10-10 東京エレクトロン株式会社 薄膜形成装置の洗浄方法、薄膜形成方法、薄膜形成装置及びプログラム
KR101566922B1 (ko) * 2009-02-16 2015-11-09 삼성전자주식회사 저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체소자의 금속 실리사이드막 형성 방법
JP2011165854A (ja) * 2010-02-09 2011-08-25 Toshiba Corp 記憶装置及びその製造方法
JP5632687B2 (ja) * 2010-09-10 2014-11-26 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
TWI492298B (zh) * 2011-08-26 2015-07-11 Applied Materials Inc 雙重圖案化蝕刻製程
JP5712874B2 (ja) * 2011-09-05 2015-05-07 東京エレクトロン株式会社 成膜装置、成膜方法及び記憶媒体

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090275202A1 (en) * 2006-11-22 2009-11-05 Masahiko Tanaka Silicon structure having an opening which has a high aspect ratio, method for manufacturing the same, system for manufacturing the same, and program for manufacturing the same, and method for manufacturing etching mask for the silicon structure
US20080182382A1 (en) * 2006-12-07 2008-07-31 Applied Materials, Inc. Methods of thin film process

Also Published As

Publication number Publication date
JP5661523B2 (ja) 2015-01-28
US9005459B2 (en) 2015-04-14
KR20120106650A (ko) 2012-09-26
CN102691048A (zh) 2012-09-26
CN102691048B (zh) 2016-01-20
JP2012199306A (ja) 2012-10-18
KR101514867B1 (ko) 2015-04-23
TW201241227A (en) 2012-10-16
US20120267340A1 (en) 2012-10-25

Similar Documents

Publication Publication Date Title
TWI547586B (zh) 膜沉積方法與膜沉積設備
KR102276878B1 (ko) 가스 공급 노즐, 기판 처리 장치, 반도체 장치의 제조 방법 및 프로그램
KR100861851B1 (ko) 실리콘 산화막 형성 방법 및 장치
TWI460792B (zh) 膜形成方法、膜形成設備及膜形成設備之使用方法
US9401272B2 (en) Cleaning method, method of manufacturing semiconductor device, substrate processing apparatus and non-transitory computer-readable recording medium
JP4506677B2 (ja) 成膜方法、成膜装置及び記憶媒体
KR100954243B1 (ko) 반도체 처리용 성막 장치 및 방법과 컴퓨터로 판독 가능한 매체
KR101086588B1 (ko) 반도체 처리용의 성막 방법 및 장치와, 컴퓨터에서 판독가능한 매체
KR101247828B1 (ko) 반도체 처리용 성막 방법 및 성막 장치와, 컴퓨터로 판독 가능한 매체
CN108122736B (zh) 半导体装置的制造方法、基板处理装置以及存储介质
TWI601209B (zh) Method of manufacturing semiconductor device, substrate processing method, substrate processing apparatus, and recording medium
US20160376699A1 (en) Substrate processing apparatus, and storage medium
KR20080029846A (ko) 실리콘 산화막을 형성하기 위한 성막 방법 및 장치
TW201438061A (zh) 半導體裝置之製造方法、基板處理裝置及記錄媒體
TWI650439B (zh) 基板處理方法及基板處理裝置
CN109671611B (zh) 半导体器件的制造方法、衬底处理装置及记录介质
JP2009170823A (ja) 成膜方法及び成膜装置
WO2018154823A1 (ja) 基板処理装置、半導体装置の製造方法およびプログラム
JP2017112145A (ja) 半導体装置の製造方法、基板処理装置、ガス供給システムおよびプログラム
US8734901B2 (en) Film deposition method and apparatus
TWI606515B (zh) Semiconductor device manufacturing method, substrate processing device, and recording medium
KR20150121150A (ko) 반도체 장치의 제조 방법, 기판 처리 장치 및 기록 매체
JP2017005016A (ja) 半導体装置の製造方法、基板処理装置およびプログラム
US11786946B2 (en) Cleaning method and film forming apparatus
US10720325B2 (en) Method of manufacturing semiconductor device, substrate processing apparatus and non-transitory computer-readable recording medium