JP6584352B2 - 制御装置、基板処理システム、基板処理方法及びプログラム - Google Patents

制御装置、基板処理システム、基板処理方法及びプログラム Download PDF

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Description

本発明は、制御装置、基板処理システム、基板処理方法及びプログラムに関する。
半導体装置の製造においては、半導体ウエハ（ウエハ）等の基板に所定の特性を有する膜を成膜する場合、所定の特性を有する膜が得られる最適な成膜条件を予め算出し、算出した最適な成膜条件を用いて基板に成膜が行われる。最適な成膜条件を算出する場合、半導体製造装置や半導体プロセスに関する知識や経験が必要であり、容易に最適な成膜条件を算出できない場合がある。
従来、最適な成膜条件を算出するシステムとして、操作者が目標膜厚を入力するだけで、制御部が目標膜厚に近づく最適温度を算出する熱処理システムが知られている（例えば、特許文献１参照）。このシステムでは、制御部が膜厚測定器で測定した膜厚データを参照し、最適な成膜条件を算出している。
特開２０１３−２０７２５６号公報
しかしながら、原子層堆積（ＡＬＤ：Atomic Layer Deposition）により基板に所定の特性を有する膜を成膜する場合、複数のパラメータ（例えば温度、ガス流量、圧力、サイクル数）を調整して最適な成膜条件を算出することは困難である。
そこで、一側面では、本発明は、半導体製造装置や半導体プロセスに関する知識や経験の少ない操作者であっても、原子層堆積による膜を基板に成膜する最適な成膜条件を容易に算出することが可能な制御装置を提供することを目的とする。
上記目的を達成するため、本発明の一態様に係る制御装置は、原子層堆積による膜を基板に成膜する基板処理装置の動作を制御する制御装置であって、前記膜の種類に応じた成膜条件を記憶するレシピ記憶部と、前記成膜条件が前記膜の特性に与える影響を表すプロセスモデルを記憶するモデル記憶部と、成膜時の前記成膜条件の実測値を記憶するログ記憶部と、前記レシピ記憶部に記憶された前記成膜条件により成膜された前記膜の特性の測定結果と、前記モデル記憶部に記憶された前記プロセスモデルと、前記ログ記憶部に記憶された前記成膜条件の実測値と、に基づいて、目標とする前記膜の特性を満たす成膜条件を算出する制御部と、を有し、前記成膜条件は、前記基板を加熱するヒータの設定温度及び原子層堆積のサイクル数を含み、前記膜の特性は、膜厚を含み、前記プロセスモデルは、前記基板の温度が成膜された膜の膜厚に与える影響を表す温度−膜厚モデルと、前記原子層堆積のサイクル数が成膜された膜の膜厚に与える影響を表すサイクル数−膜厚モデルと、を含む。
開示の制御装置によれば、半導体製造装置や半導体プロセスに関する知識や経験の少ない操作者であっても、原子層堆積による膜を基板に成膜する最適な成膜条件を容易に算出することができる。
本実施形態の基板処理装置の一例を示す概略構成図 本実施形態の制御装置の一例を示す概略構成図 本実施形態の制御装置の動作の一例を示すフローチャート 調整処理の前後の各ゾーンにおけるヒータの設定温度を示す図 調整処理の前後のＡＬＤのサイクル数を示す図 調整処理の前後の各ゾーンにおけるＳｉＮ膜の膜厚を示す図 調整処理の前後のＳｉＮ膜の膜厚の面間均一性を示す図
以下、本発明を実施するための形態について図面を参照して説明する。なお、本明細書及び図面において、実質的に同一の構成については、同一の符号を付することにより重複した説明を省く。
（基板処理装置）
本実施形態の基板処理装置について説明する。本実施形態の基板処理装置は、基板の一例としての半導体ウエハ（以下「ウエハ」という。）を垂直方向に所定の間隔をおいて多数枚保持した基板保持具を処理容器に収容し、多数枚のウエハに対して同時に原子層堆積（ＡＬＤ：Atomic Layer Deposition）による膜を成膜することが可能なバッチ式の装置である。
以下、図１に基づき説明する。図１は、本実施形態の基板処理装置の一例を示す概略構成図である。
図１に示されるように、基板処理装置は、長手方向が垂直方向である略円筒形の処理容器４を有する。処理容器４は、円筒体の内筒６と、内筒６の外側に同心的に配置された天井を有する外筒８とを備える２重管構造を有する。内筒６及び外筒８は、例えば石英等の耐熱性材料により形成されている。
内筒６及び外筒８は、ステンレス鋼等により形成されるマニホールド１０によって、その下端部が保持されている。マニホールド１０は、例えば図示しないベースプレートに固定されている。なお、マニホールド１０は、内筒６及び外筒８と共に略円筒形の内部空間を形成しているため、処理容器４の一部を形成しているものとする。即ち、処理容器４は、例えば石英等の耐熱性材料により形成される内筒６及び外筒８と、ステンレス鋼等により形成されるマニホールド１０とを備え、マニホールド１０は、内筒６及び外筒８を下方から保持するように処理容器４の側面下部に設けられている。
マニホールド１０は、処理容器４内に、成膜処理に用いられる成膜ガス等の処理ガス、パージ処理に用いられるパージガス等の各種ガスを導入するガス導入部２０を有する。図１では、ガス導入部２０が１つ設けられる形態を示しているが、これに限定されず、使用するガスの種類等に応じて、ガス導入部２０が複数設けられていてもよい。
成膜ガスの種類としては、特に限定されず、成膜する膜の種類等に応じて適宜選択することができる。例えば、ＡＬＤにより、ウエハＷにシリコン窒化膜（ＳｉＮ膜）を成膜する場合、ジクロロシランガス（ＤＣＳガス）及びアンモニアガス（ＮＨ３ガス）を用いることができる。このとき、処理容器４内にＤＣＳガスとＮＨ３ガスとを交互に所定のサイクル数だけ繰り返し供給することで、ウエハＷにＤＣＳガスとＮＨ３ガスとの反応生成物によるＳｉＮ膜を成膜することができる。なお、ＤＣＳガスは第１の処理ガスの一例であり、ＮＨ３ガスは第２の処理ガスの一例である。
パージガスの種類としては特に限定されず、例えば窒素（Ｎ２）ガス等の不活性ガスを用いることができる。
ガス導入部２０には、各種ガスを処理容器４内に導入するための導入配管２２が接続される。なお、導入配管２２には、ガス流量を調整するためのマスフローコントローラ等の流量調整部２４や図示しないバルブ等が介設されている。ガス導入部２０、導入配管２２、流量調整部２４、バルブ等は、ガス供給手段の一例である。
また、マニホールド１０は、処理容器４内を排気するガス排気部３０を有する。ガス排気部３０には、処理容器４内を減圧制御可能な真空ポンプ３２、開度可変弁３４等を含む排気配管３６が接続されている。
マニホールド１０の下端部には、炉口４０が形成されており、炉口４０には、例えばステンレス鋼等により形成される円盤状の蓋体４２が設けられている。蓋体４２は、例えばボートエレベータとして機能する昇降機構４４により昇降可能に設けられており、炉口４０を気密に封止可能に構成されている。
蓋体４２の上には、例えば石英製の保温筒４６が設置されている。保温筒４６の上には、例えば５０枚から１７５枚程度のウエハＷを水平状態で所定の間隔で多段に保持する、例えば石英製のウエハボート４８が載置されている。
ウエハボート４８は、昇降機構４４を用いて蓋体４２を上昇させることで処理容器４内へとロード（搬入）され、ウエハボート４８内に保持されたウエハＷに対して各種の成膜処理が行われる。各種の成膜処理が行われた後には、昇降機構４４を用いて蓋体４２を下降させることで、ウエハボート４８は処理容器４内から下方のローディングエリアへとアンロード（搬出）される。
処理容器４の外周側には、処理容器４を所定の温度に加熱制御可能な、例えば円筒形状のヒータ６０が設けられている。
ヒータ６０は、複数のゾーンに分割されており、鉛直方向上側から下側に向かって、ヒータ６０ａ〜６０ｇが設けられている。ヒータ６０ａ〜６０ｇは、それぞれ電力制御機６２ａ〜６２ｇによって独立して発熱量を制御できるように構成される。また、内筒６の内壁及び／又は外筒８の外壁には、ヒータ６０ａ〜６０ｇに対応して、図示しない温度センサが設置されている。以下、ヒータ６０ａ〜６０ｇが設けられているゾーンを、それぞれゾーン１〜７と称する。なお、図１では、ヒータ６０が７つのゾーンに分割されている形態を示しているが、これに限定されず、例えば鉛直方向上側から下側に向かって、６つ以下のゾーンに分割されていてもよく、８つ以上のゾーンに分割されていてもよい。また、ヒータ６０は、複数のゾーンに分割されていなくてもよい。
ウエハボート４８に載置された多数枚のウエハＷは、１つのバッチを構成し、１つのバッチ単位で各種の成膜処理が行われる。また、ウエハボート４８に載置されるウエハＷの少なくとも１枚以上は、モニタウエハであることが好ましい。また、モニタウエハは分割されるヒータ６０ａ〜６０ｇのそれぞれに対応して配置されることが好ましい。
また、本実施形態の基板処理装置は、装置全体の動作を制御するためのコンピュータ等の制御装置１００を有する。制御装置１００は、有線、無線等の通信手段によって、ホストコンピュータに接続され、基板処理装置は基板処理システムを構成している。
（制御装置）
本実施形態の制御装置１００について、図２に基づき説明する。図２は、本実施形態の制御装置の一例を示す概略構成図である。
図２に示されるように、制御装置１００は、モデル記憶部１０２と、レシピ記憶部１０４と、ログ記憶部１０５と、ＲＯＭ（Read Only Memory）１０６と、ＲＡＭ（Random Access Memory）１０８と、Ｉ／Ｏポート１１０と、ＣＰＵ（Central Processing Unit）１１２と、これらを相互に接続するバス１１４とを有する。
モデル記憶部１０２には、例えばプロセスモデル、熱モデルが記憶されている。
プロセスモデルは、成膜条件が成膜結果に与える影響を表すモデルであり、例えば温度−膜厚モデル、サイクル数−膜厚モデルが挙げられる。温度−膜厚モデルは、ウエハＷの温度が成膜された膜の膜厚に与える影響を表すモデルである。サイクル数−膜厚モデルは、ＡＬＤのサイクル数が成膜された膜の膜厚に与える影響を表すモデルである。
また、他のプロセスモデルとしては、例えばウエハＷの温度、ＡＬＤのサイクル数、成膜ガスの流量、成膜ガスの供給時間、処理容器４内の圧力、パージガスの供給時間、ウエハボート４８の回転数（回転速度）等の成膜条件が、成膜された膜の膜厚、不純物濃度、シート抵抗、反射率等の特性や、これらの特性の面内均一性、面間均一性に与える影響を表すモデルが挙げられる。
なお、モデル記憶部１０２には、前述したプロセスモデルのうちの一部が記憶されていてもよく、すべてが記憶されていてもよい。
前述のプロセスモデルのほか、モデル記憶部１０２は熱モデルを記憶する。
熱モデルは、ウエハＷの温度とヒータ６０の設定温度との関係を表すモデルであり、ウエハＷの温度が、温度−膜厚モデル等のプロセスモデルにより算出されるウエハＷの温度となるように、ヒータ６０の設定温度を決定する際に参照されるモデルである。
また、これらのモデルは、成膜条件や基板処理装置の状態によってデフォルト（既定）値が最適でない場合も考えられるため、ソフトウェアに拡張カルマンフィルタ等を付加して学習機能を搭載することにより、モデルの学習を行うものであってもよい。
レシピ記憶部１０４には、基板処理装置で行われる成膜処理の種類に応じて制御手順を定めるプロセス用レシピが記憶されている。プロセス用レシピは、オペレータ（操作者）が実際に行う成膜処理ごとに用意されるレシピである。プロセス用レシピは、例えば基板処理装置へのウエハＷの搬入から、処理済みのウエハＷの搬出までの、温度変化、圧力変化、各種ガスの供給の開始及び停止のタイミング、各種ガスの供給量等の成膜条件を規定するものである。
ログ記憶部１０５には、ウエハＷに膜を成膜しているときの成膜条件の実測値（以下「ログ情報」という。）が記憶されている。ログ情報としては、膜の成膜時（成膜処理の開始から終了までの期間）における所定時間ごとのヒータ６０の温度、ヒータ６０のパワー、成膜ガスの流量、成膜ガスの供給時間、処理容器４内の圧力、パージガスの供給時間、ウエハボート４８の回転数等の成膜条件の実測値が挙げられる。
ＲＯＭ１０６は、ＥＥＰＲＯＭ（Electrically Erasable Programmable ＲＯＭ）、フラッシュメモリ、ハードディスク等により構成され、ＣＰＵ１１２の動作プログラム等を記憶する記憶媒体である。
ＲＡＭ１０８は、ＣＰＵ１１２のワークエリア等として機能する。
Ｉ／Ｏポート１１０は、温度、圧力、ガス流量等の成膜条件に関する測定信号をＣＰＵ１１２に供給する。また、Ｉ／Ｏポート１１０は、ＣＰＵ１１２が出力する制御信号を各部（電力制御機６２、開度可変弁３４の図示しないコントローラ、流量調整部２４等）へ出力する。また、Ｉ／Ｏポート１１０には、操作者が基板処理装置を操作する操作パネル１１６が接続されている。
ＣＰＵ１１２は、ＲＯＭ１０６に記憶された動作プログラムを実行し、操作パネル１１６からの指示に従って、レシピ記憶部１０４に記憶されているプロセス用レシピに沿って、基板処理装置の動作を制御する。
また、ＣＰＵ１１２は、レシピ記憶部１０４に記憶されたプロセス用レシピにより成膜された膜の特性の測定結果と、モデル記憶部１０２に記憶されたプロセスモデルと、ログ記憶部１０５に記憶されたログ情報と、に基づいて、目標とする膜の特性を満たす成膜条件を算出する。この際、線形計画法や２次計画法等の最適化アルゴリズムを利用して、読み出したプロセス用レシピに記憶された所定の膜厚、膜質等に基づき、ウエハＷの面内均一性、ウエハＷの面間均一性を満たすような成膜条件を算出する。
また、ＣＰＵ１１２は、モデル記憶部１０２に記憶されている熱モデルに基づいて、プロセスモデルにより算出されるウエハＷの温度となるように、ヒータ６０の設定温度を決定する。
バス１１４は、各部の間で情報を伝達する。
ところで、ＡＬＤによりウエハＷに所定の特性を有する膜を成膜する場合、理論的には、ウエハＷに均一な膜を成膜できる。例えば、ウエハＷに十分な成膜ガスが供給され、成膜ガスを活性化させるためのエネルギーが十分に供給され、処理容器４内に残留した反応後の成膜ガスが十分に排気されている場合、ウエハＷに均一な膜を成膜できる。
しかしながら、ウエハＷに均一な膜を成膜するために必要な成膜ガスの供給量、成膜ガスを活性化させるためのエネルギー、処理容器４内に残留した反応後の成膜ガスを十分に排気する時間等の環境は成膜条件ごとに異なる。このため、想定されるすべての成膜条件が上記の環境を満足するようにしようとすると、最適な成膜条件を算出するために多くの時間を要し、製造コストが増加し、生産性が低下する。また、ＡＬＤによりウエハＷに所定の特性を有する膜を成膜する場合、多数のパラメータ（例えば温度、ガス流量、圧力、サイクル数）を調整して最適な成膜条件を算出するため、最適な成膜条件を算出することは容易ではない。
そこで、本実施形態では、レシピ記憶部１０４に記憶されたプロセス用レシピにより成膜された膜の特性の測定結果と、モデル記憶部１０２に記憶されたプロセスモデルと、ログ記憶部１０５に記憶されたログ情報と、に基づいて、目標とする膜の特性を満たす成膜条件を算出する。これにより、半導体製造装置や半導体プロセスに関する知識や経験の少ない操作者であっても、ＡＬＤによる膜をウエハＷに成膜する最適な成膜条件を容易に算出することができる。また、最適な成膜条件を算出するまでに要する時間を短縮することができる。
次に、半導体製造装置や半導体プロセスに関する知識や経験の少ない操作者であっても、ＡＬＤによる膜をウエハＷに成膜する最適な成膜条件を容易に算出することが可能な制御装置の動作（調整処理）について説明する。
以下では、図３に基づき、ＡＬＤによりウエハＷ上にＳｉＮ膜を成膜する場合を例に挙げて説明する。図３は、本実施形態の制御装置の動作の一例を示すフローチャートである。
本実施形態の調整処理は、成膜処理を行う前のセットアップの段階で行ってもよく、成膜処理と同時に行ってもよい。また、調整処理においては、操作者は、操作パネル１１６を操作して、プロセス種別（例えば、ＤＣＳガスとＮＨ３ガスとを用いたＳｉＮ膜の成膜）を選択すると共に、成膜するＳｉＮ膜の膜厚（目標膜厚）をゾーンごとに入力する。
プロセス種別等の必要な情報が入力され、開始指令を受信すると、ＣＰＵ１１２は、入力されたプロセス種別に対応するプロセス用レシピをレシピ記憶部１０４から読み出す（ステップＳ１）。
次に、ウエハＷ上にＳｉＮ膜を成膜する（ステップＳ２：成膜工程）。具体的には、ＣＰＵ１１２は、蓋体４２を下降させ、少なくとも各ゾーンにウエハＷを搭載したウエハボート４８を蓋体４２上に配置する。続いて、ＣＰＵ１１２は、蓋体４２を上昇させ、ウエハボート４８を処理容器４内に搬入する。続いて、ＣＰＵ１１２は、レシピ記憶部１０４から読み出したプロセス用レシピに従って、流量調整部２４、開度可変弁３４、電力制御機６２等を制御して、ウエハＷ上にＳｉＮ膜を成膜する。ＳｉＮ膜は、ＤＣＳガスを供給してウエハＷ上にＤＣＳガスを吸着させる吸着ステップと、ＮＨ３ガスを供給してウエハＷ上に吸着したＤＣＳガスとＮＨ３ガスとを反応させる反応ステップとを交互に所定のサイクル数だけ繰り返すことにより成膜される。
ＳｉＮ膜の成膜が終了すると、ＣＰＵ１１２は、蓋体４２を下降させ、ＳｉＮ膜が成膜されたウエハＷを搬出する。ホストコンピュータは、搬出されたウエハＷを図示しない膜厚測定器等の測定装置に搬送させ、ＳｉＮ膜の膜厚を測定させる（ステップＳ３：測定工程）。膜厚測定器は、ＳｉＮ膜の膜厚を測定すると、測定した膜厚を、ホストコンピュータを介してＣＰＵ１１２に送信する。なお、操作者が操作パネル１１６を操作して、膜厚測定器で測定された膜厚を入力してもよい。
測定されたＳｉＮ膜の膜厚をＣＰＵ１１２が受信すると（ステップＳ４）、ＣＰＵ１１２は、ＳｉＮ膜の膜厚が目標膜厚の許容範囲内の膜厚であるか否かを判定する（ステップＳ５）。許容範囲内とは、入力された目標膜厚から許容可能な所定の範囲内に含まれていることを意味し、例えば入力された目標膜厚から±１％以内の場合をいう。
ＣＰＵ１１２は、ステップＳ５においてＳｉＮ膜の膜厚が目標膜厚の許容範囲内の膜厚であると判定した場合、調整処理を終了する。ＣＰＵ１１２は、ステップＳ５においてＳｉＮ膜の膜厚が目標膜厚の許容範囲内の膜厚ではないと判定した場合、レシピ最適化計算を実行する（ステップＳ６：算出工程）。レシピ最適化計算では、ステップＳ４で受信したＳｉＮ膜の膜厚と、モデル記憶部１０２に記憶されている温度−膜厚モデル及びサイクル数−膜厚モデルと、ログ記憶部１０５に記憶されているヒータ６０の温度の実測値と、に基づいて、目標膜厚となるような各ゾーンにおけるウエハＷの温度及びＡＬＤのサイクル数を算出する。その際、前述のように、線形計画法や２次計画法等の最適化アルゴリズムを用途に応じて用いてもよい。また、モデル記憶部１０２に記憶されている熱モデルに基づいて、プロセスモデル等により算出されるウエハＷの温度となるように、ヒータ６０の設定温度を算出する。また、例えばレシピ記憶部１０４に記憶されているヒータ６０の設定温度と、ログ記憶部１０５に記憶されているヒータ６０の温度の実測値及びヒータ６０のパワーの実測値と、に基づいて、ヒータ６０のパワーが飽和しないように、ヒータ６０の設定温度を調整する。
続いて、ＣＰＵ１１２は、読み出したプロセス用レシピのヒータ６０の設定温度及びＡＬＤのサイクル数を、ステップＳ６で算出したヒータ６０の設定温度及びＡＬＤのサイクル数に更新し（ステップＳ７）、ステップＳ２へ戻る。プロセス用レシピの更新は、既存のプロセス用レシピを上書きするものであってもよく、既存のプロセス用レシピとは別に新たなプロセス用レシピを作成するものであってもよい。
（実施例）
以下、実施例において本発明を具体的に説明するが、本発明は実施例に限定して解釈されるものではない。
図４は、調整処理の前後の各ゾーンにおけるヒータの設定温度を示す図であり、横軸はゾーンを表し、縦軸はヒータの設定温度（℃）を表している。図５は、調整処理の前後のＡＬＤのサイクル数（回）を示す図である。図６は、調整処理の前後の各ゾーンにおけるＳｉＮ膜の膜厚を示す図であり、横軸はゾーンを表し、縦軸は膜厚（ｎｍ）を表している。図７は、調整処理の前後のＳｉＮ膜の膜厚の面間均一性（±％）を示す図である。なお、図４から図７では、調整処理の前の設定値及び実測値を「Ｂｅｆｏｒｅ」で示し、１回目の調整処理の後の設定値及び実測値を「１ｓｔ」で示し、２回目の調整処理の後の設定値及び実測値を「２ｎｄ」で示している。
まず、図４及び図５に示されるように、ヒータ６０ａ〜６０ｇの設定温度を６００℃、ＡＬＤのサイクル数を３０６回とし（図４及び図５の「Ｂｅｆｏｒｅ」参照）、ウエハＷ上にＳｉＮ膜を成膜し、成膜したＳｉＮ膜の膜厚を測定した。なお、目標膜厚、成膜ガス、プロセスモデル及びログ情報は以下の通りである。
（成膜条件）
・目標膜厚：３０．０ｎｍ
・成膜ガス：ＤＣＳガス（２ｓｌｍ、２５秒／サイクル）、ＮＨ３ガス（２０ｓｌｍ、３５秒／サイクル）
・プロセスモデル：温度−膜厚モデル、サイクル数−膜厚モデル
・ログ情報：ヒータ６０の温度の実測値、ヒータ６０のパワーの実測値
図６に示されるように、ＳｉＮ膜の膜厚は、すべてのゾーン（ゾーン１〜７）において、目標値（３０ｎｍ）よりも厚い値であった。また、図７に示されるように、ＳｉＮ膜の膜厚の面間均一性は、±１．５％程度であった。
続いて、ＳｉＮ膜の膜厚の測定結果を用いて、前述した調整処理（以下「１回目の調整処理」という。）を行い、ヒータ６０の設定温度及びＡＬＤのサイクル数を算出した。また、算出したヒータ６０の設定温度及びＡＬＤのサイクル数に更新した成膜条件（図４及び図５の「１ｓｔ」参照）でウエハＷ上にＳｉＮ膜を成膜し、成膜したＳｉＮ膜の膜厚を測定した。
図６に示されるように、１回目の調整処理の後に成膜したＳｉＮ膜の膜厚は、調整処理の前に成膜したＳｉＮ膜の膜厚よりも目標値に近い値であった。また、図７に示されるように、１回目の調整処理の後に成膜したＳｉＮ膜の膜厚の面間均一性は、調整処理の前に成膜したＳｉＮ膜の膜厚の面間均一性よりも改善し、±０．３％程度であった。
続いて、１回目の調整処理の後のＳｉＮ膜の膜厚の測定結果を用いて、前述した調整処理（以下「２回目の調整処理」という。）を行い、ヒータ６０の設定温度及びＡＬＤのサイクル数を算出した。また、２回目の調整処理により算出したヒータ６０の設定温度及びＡＬＤのサイクル数に更新した成膜条件（図４及び図５の「２ｎｄ」参照）でウエハＷ上にＳｉＮ膜を成膜し、成膜したＳｉＮ膜の膜厚を測定した。
図６に示されるように、２回目の調整処理の後に成膜したＳｉＮ膜の膜厚は、１回目の調整処理の後に成膜したＳｉＮ膜の膜厚よりも目標値に近い値であった。また、図７に示されるように、２回目の調整処理の後に成膜したＳｉＮ膜の膜厚の面間均一性は、１回目の調整処理の後に成膜したＳｉＮ膜の膜厚の面間均一性よりも改善し、±０．２％程度であった。
このように、本実施形態の調整処理を行うことで、最適な成膜条件を容易に算出することができた。具体的には、実施例においては、２回の調整処理を行うことで、すべてのゾーン（ゾーン１〜７）において、目標膜厚とほぼ同等の膜厚を得ることができた。
以上に説明したように、本実施形態では、制御装置１００が、レシピ記憶部１０４に記憶されたプロセス用レシピにより成膜された膜の特性の測定結果と、モデル記憶部１０２に記憶されたプロセスモデルと、ログ記憶部１０５に記憶されたログ情報と、に基づいて、目標とする膜の特性を満たす成膜条件を算出する。これにより、半導体製造装置や半導体プロセスに関する知識や経験の少ない操作者であっても、ＡＬＤによる膜をウエハＷに成膜する最適な成膜条件を容易に算出することができる。また、最適な成膜条件を算出するまでに要する時間を短縮することができる。
以上、制御装置、基板処理システム、基板処理方法及びプログラムを上記実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能である。
本実施形態では、レシピ最適化計算によりヒータ６０の設定温度及びＡＬＤのサイクル数を調整する形態を説明したが、これに限定されず、例えばヒータ６０の設定温度又はＡＬＤのサイクル数のいずれか一つを調整してもよい。また、その他の成膜条件、例えば成膜ガスの流量、成膜ガスの供給時間、処理容器４内の圧力、パージガスの供給時間、ウエハボート４８の回転数（回転速度）から選択される一つの成膜条件を調整してもよい。さらに、これらの成膜条件から選択される複数の成膜条件を同時に調整してもよい。
また、本実施形態では、ウエハボート４８に載置された多数枚のウエハＷにより１つのバッチを構成し、１つのバッチ単位で成膜処理を行うバッチ式の装置を例に挙げて説明したが、これに限定されない。例えばホルダ上に載置した複数のウエハＷに対して一括して成膜処理を行うセミバッチ式の装置であってもよく、一枚ずつ成膜処理を行う枚葉式の装置であってもよい。
また、本実施形態では、基板処理装置の動作を制御する制御装置１００が調整処理を行う場合を例に挙げて説明したが、これに限定されず、例えば複数の装置を一元管理する制御装置（群コントローラ）やホストコンピュータで行ってもよい。
また、本実施形態では、制御対象の一例として成膜された膜の膜厚を例に挙げて説明したが、これに限定されず、例えば成膜された膜の不純物濃度、シート抵抗、反射率等の特性であってもよい。
４８ ウエハボート
１００ 制御装置
１０２ モデル記憶部
１０４ レシピ記憶部
１０５ ログ記憶部
１０６ ＲＯＭ
１０８ ＲＡＭ
１１０ Ｉ／Ｏポート
１１２ ＣＰＵ
１１４ バス
１１６ 操作パネル
Ｗ ウエハ

Claims (9)

  1. 原子層堆積による膜を基板に成膜する基板処理装置の動作を制御する制御装置であって、
    前記膜の種類に応じた成膜条件を記憶するレシピ記憶部と、
    前記成膜条件が前記膜の特性に与える影響を表すプロセスモデルを記憶するモデル記憶部と、
    成膜時の前記成膜条件の実測値を記憶するログ記憶部と、
    前記レシピ記憶部に記憶された前記成膜条件により成膜された前記膜の特性の測定結果と、前記モデル記憶部に記憶された前記プロセスモデルと、前記ログ記憶部に記憶された前記成膜条件の実測値と、に基づいて、目標とする前記膜の特性を満たす成膜条件を算出する制御部と、
    を有し、
    前記成膜条件は、前記基板を加熱するヒータの設定温度及び原子層堆積のサイクル数を含み、
    前記膜の特性は、膜厚を含み、
    前記プロセスモデルは、前記基板の温度が成膜された膜の膜厚に与える影響を表す温度−膜厚モデルと、前記原子層堆積のサイクル数が成膜された膜の膜厚に与える影響を表すサイクル数−膜厚モデルと、を含む、制御装置。
  2. 前記成膜条件は、前記基板の温度を含み、
    前記モデル記憶部には、前記基板の温度と前記基板を加熱するヒータの設定温度との関係を表す熱モデルが更に記憶されており、
    前記制御部は、前記モデル記憶部に記憶された前記熱モデルに基づいて、前記基板の温度が前記プロセスモデルにより算出される温度となるように、前記ヒータの設定温度を決定する、
    請求項１に記載の制御装置。
  3. 前記制御部は、前記ログ記憶部に記憶された前記成膜条件の実測値に基づいて、前記ヒータのパワーが飽和しないように、前記成膜条件を調整する、
    請求項２に記載の制御装置。
  4. 前記制御部は、最適化アルゴリズムを利用して目標とする前記膜の特性を満たす成膜条件を算出する、
    請求項1乃至３のいずれか一項に記載の制御装置。
  5. 原子層堆積による膜を基板に成膜する基板処理装置と、
    前記基板処理装置の動作を制御する制御装置と、
    を有し、
    前記制御装置は、
    前記膜の種類に応じた成膜条件を記憶するレシピ記憶部と、
    前記成膜条件が前記膜の特性に与える影響を表すプロセスモデルを記憶するモデル記憶部と、
    成膜時の前記成膜条件の実測値を記憶するログ記憶部と、
    前記レシピ記憶部に記憶された前記成膜条件により成膜された前記膜の特性の測定結果と、前記モデル記憶部に記憶された前記プロセスモデルと、前記ログ記憶部に記憶された前記成膜条件の実測値と、に基づいて、目標とする前記膜の特性を満たす成膜条件を算出する制御部と、
    を有し、
    前記成膜条件は、前記基板を加熱するヒータの設定温度及び原子層堆積のサイクル数を含み、
    前記膜の特性は、膜厚を含み、
    前記プロセスモデルは、前記基板の温度が成膜された膜の膜厚に与える影響を表す温度−膜厚モデルと、前記原子層堆積のサイクル数が成膜された膜の膜厚に与える影響を表すサイクル数−膜厚モデルと、を含む、基板処理システム。
  6. 前記基板処理装置は、
    前記基板を垂直方向に所定の間隔をおいて多数枚保持する基板保持具と、
    前記基板保持具を収容する処理容器と、
    前記処理容器内に、第１の処理ガスと、前記第１の処理ガスと反応する第２の処理ガスとを供給するガス供給手段と、
    を有する、
    請求項５に記載の基板処理システム。
  7. 前記第１の処理ガスは、ジクロロシランガスであり、
    前記第２の処理ガスは、アンモニアガスである、
    請求項６に記載の基板処理システム。
  8. 原子層堆積により所定の成膜条件で基板に膜を成膜する成膜工程と、
    前記成膜工程で成膜された前記膜の特性を測定する測定工程と、
    前記測定工程で測定された前記膜の特性の測定結果と、前記成膜条件が前記膜の特性に与える影響を表すプロセスモデルと、成膜時の前記成膜条件の実測値と、に基づいて、目標とする前記膜の特性を満たす成膜条件を算出する算出工程と、
    を有し、
    前記成膜条件は、前記基板を加熱するヒータの設定温度及び原子層堆積のサイクル数を含み、
    前記膜の特性は、膜厚を含み、
    前記プロセスモデルは、前記基板の温度が成膜された膜の膜厚に与える影響を表す温度−膜厚モデルと、前記原子層堆積のサイクル数が成膜された膜の膜厚に与える影響を表すサイクル数−膜厚モデルと、を含む、基板処理方法。
  9. 請求項８に記載の基板処理方法をコンピュータに実行させる、プログラム。
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