KR20170113217A - 제어 장치, 기판 처리 시스템, 기판 처리 방법 및 프로그램 - Google Patents

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KR20170113217A
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은 반도체 제조 장치나 반도체 프로세스에 관한 지식이나 경험이 적은 조작자라도, 원자층 퇴적에 의한 막을 기판에 성막하는 최적의 성막 조건을 용이하게 산출하는 것이 가능한 제어 장치를 제공하는 것을 과제로 한다.
본 실시형태의 제어 장치는, 원자층 퇴적에 의한 막을 기판에 성막하는 기판 처리 장치의 동작을 제어하는 제어 장치로서, 상기 막의 종류에 따른 성막 조건을 기억하는 레시피 기억부와, 상기 성막 조건이 상기 막의 특성에 부여하는 영향을 나타내는 프로세스 모델을 기억하는 모델 기억부와, 성막 시의 상기 성막 조건의 실측값을 기억하는 로그 기억부와, 상기 레시피 기억부에 기억된 상기 성막 조건에 의해 성막된 상기 막의 특성의 측정 결과와, 상기 모델 기억부에 기억된 상기 프로세스 모델과, 상기 로그 기억부에 기억된 상기 성막 조건의 실측값에 기초하여, 목표로 하는 상기 막의 특성을 만족시키는 성막 조건을 산출하는 제어부를 갖는다.

Description

제어 장치, 기판 처리 시스템, 기판 처리 방법 및 프로그램{CONTROL DEVICE, SUBSTRATE PROCESSING SYSTEM, SUBSTRATE PROCESSING METHOD, AND PROGRAM}
본 발명은 제어 장치, 기판 처리 시스템, 기판 처리 방법 및 프로그램에 관한 것이다.
반도체 장치의 제조에 있어서는, 반도체 웨이퍼(웨이퍼) 등의 기판에 미리 정해진 특성을 갖는 막을 성막하는 경우, 미리 정해진 특성을 갖는 막이 얻어지는 최적의 성막 조건을 미리 산출하고, 산출한 최적의 성막 조건을 이용하여 기판에 성막이 행해진다. 최적의 성막 조건을 산출하는 경우, 반도체 제조 장치나 반도체 프로세스에 관한 지식이나 경험이 필요하며, 용이하게 최적의 성막 조건을 산출할 수 없는 경우가 있다.
종래, 최적의 성막 조건을 산출하는 시스템으로서, 조작자가 목표 막 두께를 입력하는 것만으로, 제어부가 목표 막 두께에 근접하는 최적 온도를 산출하는 열 처리 시스템이 알려져 있다(예컨대, 특허문헌 1 참조). 이 시스템에서는, 제어부가 막 두께 측정기로 측정한 막 두께 데이터를 참조하여, 최적의 성막 조건을 산출하고 있다.
특허문헌 1: 일본 특허 공개 제2013-207256호 공보
그러나, 원자층 퇴적(ALD: Atomic Layer Deposition)에 의해 기판에 미리 정해진 특성을 갖는 막을 성막하는 경우, 복수의 파라미터(예컨대 온도, 가스 유량, 압력, 사이클수)를 조정하여 최적의 성막 조건을 산출하는 것은 곤란하다.
그래서, 일측면에서는, 본 발명은, 반도체 제조 장치나 반도체 프로세스에 관한 지식이나 경험이 적은 조작자라도, 원자층 퇴적에 의한 막을 기판에 성막하는 최적의 성막 조건을 용이하게 산출하는 것이 가능한 제어 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일양태에 따른 제어 장치는, 원자층 퇴적에 의한 막을 기판에 성막하는 기판 처리 장치의 동작을 제어하는 제어 장치로서, 상기 막의 종류에 따른 성막 조건을 기억하는 레시피 기억부와, 상기 성막 조건이 상기 막의 특성에 부여하는 영향을 나타내는 프로세스 모델을 기억하는 모델 기억부와, 성막 시의 상기 성막 조건의 실측값을 기억하는 로그 기억부와, 상기 레시피 기억부에 기억된 상기 성막 조건에 따라 성막된 상기 막의 특성의 측정 결과와, 상기 모델 기억부에 기억된 상기 프로세스 모델과, 상기 로그 기억부에 기억된 상기 성막 조건의 실측값에 기초하여, 목표로 하는 상기 막의 특성을 만족시키는 성막 조건을 산출하는 제어부를 갖는다.
개시된 제어 장치에 따르면, 반도체 제조 장치나 반도체 프로세스에 관한 지식이나 경험이 적은 조작자라도, 원자층 퇴적에 의한 막을 기판에 성막하는 최적의 성막 조건을 용이하게 산출할 수 있다.
도 1은 본 실시형태의 기판 처리 장치의 일례를 나타내는 개략 구성도이다.
도 2는 본 실시형태의 제어 장치의 일례를 나타내는 개략 구성도이다.
도 3은 본 실시형태의 제어 장치의 동작의 일례를 나타내는 흐름도이다.
도 4는 조정 처리 전후의 각 존에 있어서의 히터의 설정 온도를 나타내는 도면이다.
도 5는 조정 처리 전후의 ALD의 사이클수를 나타내는 도면이다.
도 6은 조정 처리 전후의 각 존에 있어서의 SiN막의 막 두께를 나타내는 도면이다.
도 7은 조정 처리 전후의 SiN막의 막 두께의 면간 균일성을 나타내는 도면이다.
이하, 본 발명을 실시하기 위한 형태에 대해서 도면을 참조하여 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 대해서는, 동일한 부호를 붙임으로써 중복하는 설명을 생략한다.
(기판 처리 장치)
본 실시형태의 기판 처리 장치에 대해서 설명한다. 본 실시형태의 기판 처리 장치는, 기판의 일례로서의 반도체 웨이퍼(이하 「웨이퍼」라고 함)를 수직 방향에 미리 정해진 간격을 두고 다수매 유지한 기판 유지구를 처리 용기에 수용하며, 다수매의 웨이퍼에 대하여 동시에 원자층 퇴적(ALD: Atomic Layer Deposition)에 의한 막을 성막하는 것이 가능한 배치(batch)식의 장치이다.
이하, 도 1에 기초하여 설명한다. 도 1은 본 실시형태의 기판 처리 장치의 일례를 나타내는 개략 구성도이다.
도 1에 나타내는 바와 같이, 기판 처리 장치는, 길이 방향이 수직 방향인 대략 원통형의 처리 용기(4)를 갖는다. 처리 용기(4)는, 원통체의 내측통(6)과, 내측통(6)의 외측에 동심적으로 배치된 천장을 갖는 외측통(8)을 구비하는 2중관 구조를 갖는다. 내측통(6) 및 외측통(8)은, 예컨대 석영 등의 내열성 재료에 의해 형성되어 있다.
내측통(6) 및 외측통(8)은, 스테인리스강 등에 의해 형성되는 매니폴드(10)에 의해, 그 하단부가 유지되어 있다. 매니폴드(10)는, 예컨대 도시하지 않는 베이스 플레이트에 고정되어 있다. 또한, 매니폴드(10)는, 내측통(6) 및 외측통(8)과 함께 대략 원통형의 내부 공간을 형성하고 있기 때문에, 처리 용기(4)의 일부를 형성하고 있는 것으로 한다. 즉, 처리 용기(4)는, 예컨대 석영 등의 내열성 재료에 의해 형성되는 내측통(6) 및 외측통(8)과, 스테인리스강 등에 의해 형성되는 매니폴드(10)를 구비하며, 매니폴드(10)는, 내측통(6) 및 외측통(8)을 하방으로부터 유지하도록 처리 용기(4)의 측면 하부에 마련되어 있다.
매니폴드(10)는, 처리 용기(4) 내에, 성막 처리에 이용되는 성막 가스 등의 처리 가스, 퍼지 처리에 이용되는 퍼지 가스 등의 각종 가스를 도입하는 가스 도입부(20)를 갖는다. 도 1에서는, 가스 도입부(20)가 1개 마련되는 형태를 나타내고 있지만, 이것에 한정되지 않고, 사용하는 가스의 종류 등에 따라, 가스 도입부(20)가 복수 마련되어 있어도 좋다.
성막 가스의 종류로서는, 특별히 한정되지 않고, 성막하는 막의 종류 등에 따라 적절하게 선택할 수 있다. 예컨대, ALD에 의해, 웨이퍼(W)에 실리콘 질화막(SiN막)을 성막하는 경우, 디클로로실란 가스(DCS 가스) 및 암모니아 가스(NH3 가스)를 이용할 수 있다. 이때, 처리 용기(4) 내에 DCS 가스와 NH3 가스를 교대로 미리 정해진 사이클수만큼 반복 공급함으로써, 웨이퍼(W)에 DCS 가스와 NH3 가스의 반응 생성물에 의한 SiN막을 성막할 수 있다. 또한, DCS 가스는 제1 처리 가스의 일례이며, NH3 가스는 제2 처리 가스의 일례이다.
퍼지 가스의 종류로서는 특별히 한정되지 않고, 예컨대 질소(N2) 가스 등의 불활성 가스를 이용할 수 있다.
가스 도입부(20)에는, 각종 가스를 처리 용기(4) 내에 도입하기 위한 도입 배관(22)이 접속된다. 또한, 도입 배관(22)에는, 가스 유량을 조정하기 위한 매스플로우 컨트롤러 등의 유량 조정부(24)나 도시하지 않는 밸브 등이 개재되어 있다. 가스 도입부(20), 도입 배관(22), 유량 조정부(24), 밸브 등은, 가스 공급 수단의 일례이다.
또한, 매니폴드(10)는, 처리 용기(4) 내를 배기하는 가스 배기부(30)를 갖는다. 가스 배기부(30)에는, 처리 용기(4) 내를 감압 제어 가능한 진공 펌프(32), 개방도 가변 밸브(34) 등을 포함하는 배기 배관(36)이 접속되어 있다.
매니폴드(10)의 하단부에는, 노구(40)가 형성되어 있고, 노구(40)에는, 예컨대 스테인리스강 등에 의해 형성되는 원반형의 덮개(42)가 마련되어 있다. 덮개(42)는, 예컨대 보트 엘리베이터로서 기능하는 승강 기구(44)에 의해 승강 가능하게 마련되어 있고, 노구(40)를 기밀하게 밀봉 가능하게 구성되어 있다.
덮개(42)의 위에는, 예컨대 석영제의 보온통(46)이 설치되어 있다. 보온통(46) 위에는, 예컨대 50장 내지 175장 정도의 웨이퍼(W)를 수평 상태로 미리 정해진 간격으로 다단으로 유지하는, 예컨대 석영제의 웨이퍼 보트(48)가 배치되어 있다.
웨이퍼 보트(48)는, 승강 기구(44)를 이용하여 덮개(42)를 상승시킴으로써 처리 용기(4) 내에 로드(반입)되고, 웨이퍼 보트(48) 내에 유지된 웨이퍼(W)에 대하여 각종 성막 처리가 행해진다. 각종 성막 처리가 행해진 후에는, 승강 기구(44)를 이용하여 덮개(42)를 하강시킴으로써, 웨이퍼 보트(48)는 처리 용기(4) 내로부터 하방의 로딩 영역에 언로드(반출)된다.
처리 용기(4)의 외주측에는, 처리 용기(4)를 미리 정해진 온도로 가열 제어 가능한, 예컨대 원통 형상의 히터(60)가 마련되어 있다.
히터(60)는, 복수의 존으로 분할되어 있고, 연직 방향 상측으로부터 하측을 향하여, 히터(60a∼60g)가 마련되어 있다. 히터(60a∼60g)는, 각각 전력 제어기(62a∼62g)에 의해 독립적으로 발열량을 제어할 수 있도록 구성된다. 또한, 내측통(6)의 내벽 및/또는 외측통(8)의 외벽에는, 히터(60a∼60g)에 대응하여, 도시하지 않는 온도 센서가 설치되어 있다. 이하, 히터(60a∼60g)가 마련되어 있는 존을, 각각 존 1∼7이라고 칭한다. 또한, 도 1에서는, 히터(60)가 7개의 존으로 분할되어 있는 형태를 나타내고 있지만, 이것에 한정되지 않고, 예컨대 연직 방향 상측으로부터 하측을 향하여, 6개 이하의 존으로 분할되어 있어도 좋고, 8개 이상의 존으로 분할되어 있어도 좋다. 또한, 히터(60)는, 복수의 존으로 분할되어 있지 않아도 좋다.
웨이퍼 보트(48)에 배치된 다수매의 웨이퍼(W)는, 하나의 배치(batch)를 구성하며, 하나의 배치(batch) 단위로 각종 성막 처리가 행해진다. 또한, 웨이퍼 보트(48)에 배치되는 웨이퍼(W)의 적어도 1장 이상은, 모니터 웨이퍼인 것이 바람직하다. 또한, 모니터 웨이퍼는 분할되는 히터(60a∼60g)의 각각에 대응하여 배치되는 것이 바람직하다.
또한, 본 실시형태의 기판 처리 장치는, 장치 전체의 동작을 제어하기 위한 컴퓨터 등의 제어 장치(100)를 갖는다. 제어 장치(100)는, 유선, 무선 등의 통신 수단에 의해, 호스트 컴퓨터에 접속되며, 기판 처리 장치는 기판 처리 시스템을 구성하고 있다.
(제어 장치)
본 실시형태의 제어 장치(100)에 대해서, 도 2에 기초하여 설명한다. 도 2는 본 실시형태의 제어 장치의 일례를 나타내는 개략 구성도이다.
도 2에 나타내는 바와 같이, 제어 장치(100)는, 모델 기억부(102)와, 레시피 기억부(104)와, 로그 기억부(105)와, ROM(Read Only Memory)(106)과, RAM(Random Access Memory)(108)과, I/O 포트(110)와, CPU(Central Processing Unit)(112)와, 이들을 서로 접속하는 버스(114)를 갖는다.
모델 기억부(102)에는, 예컨대 프로세스 모델, 열 모델이 기억되어 있다.
프로세스 모델은, 성막 조건이 성막 결과에 부여하는 영향을 나타내는 모델이며, 예컨대 온도-막 두께 모델, 사이클수-막 두께 모델을 들 수 있다. 온도-막 두께 모델은, 웨이퍼(W)의 온도가 성막된 막의 막 두께에 부여하는 영향을 나타내는 모델이다. 사이클수-막 두께 모델은, ALD의 사이클수가 성막된 막의 막 두께에 부여하는 영향을 나타내는 모델이다.
또한, 다른 프로세스 모델로서는, 예컨대 웨이퍼(W)의 온도, ALD의 사이클수, 성막 가스의 유량, 성막 가스의 공급 시간, 처리 용기(4) 내의 압력, 퍼지 가스의 공급 시간, 웨이퍼 보트(48)의 회전수(회전 속도) 등의 성막 조건이, 성막된 막의 막 두께, 불순물 농도, 시트 저항, 반사율 등의 특성이나, 이들 특성의 면내 균일성, 면간 균일성에 부여하는 영향을 나타내는 모델을 들 수 있다.
또한, 모델 기억부(102)에는, 전술한 프로세스 모델 중의 일부가 기억되어 있어도 좋고, 전부가 기억되어 있어도 좋다.
전술한 프로세스 모델 외에, 모델 기억부(102)는 열 모델을 기억한다.
열 모델은, 웨이퍼(W)의 온도와 히터(60)의 설정 온도의 관계를 나타내는 모델이며, 웨이퍼(W)의 온도가, 온도-막 두께 모델 등의 프로세스 모델에 의해 산출되는 웨이퍼(W)의 온도가 되도록, 히터(60)의 설정 온도를 결정할 때에 참조되는 모델이다.
또한, 이들 모델은, 성막 조건이나 기판 처리 장치의 상태에 따라 디폴트(기정)값이 최적이 아닌 경우도 생각되기 때문에, 소프트웨어에 확장 칼만 필터 등을 부가하여 학습 기능을 탑재함으로써, 모델의 학습을 행하는 것이어도 좋다.
레시피 기억부(104)에는, 기판 처리 장치에서 행해지는 성막 처리의 종류에 따라 제어 순서를 정하는 프로세스용 레시피가 기억되어 있다. 프로세스용 레시피는, 오퍼레이터(조작자)가 실제로 행하는 성막 처리마다 준비되는 레시피이다. 프로세스용 레시피는, 예컨대 기판 처리 장치에의 웨이퍼(W)의 반입으로부터, 처리 완료된 웨이퍼(W)의 반출까지의, 온도 변화, 압력 변화, 각종 가스의 공급의 개시 및 정지의 타이밍, 각종 가스의 공급량 등의 성막 조건을 규정하는 것이다.
로그 기억부(105)에는, 웨이퍼(W)에 막을 성막하고 있을 때의 성막 조건의 실측값(이하 「로그 정보」라고 함)이 기억되어 있다. 로그 정보로서는, 막의 성막 시(성막 처리의 개시로부터 종료까지의 기간)에 있어서의 미리 정해진 시간마다의 히터(60)의 온도, 히터(60)의 파워, 성막 가스의 유량, 성막 가스의 공급 시간, 처리 용기(4) 내의 압력, 퍼지 가스의 공급 시간, 웨이퍼 보트(48)의 회전수 등의 성막 조건의 실측값을 들 수 있다.
ROM(106)은, EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리, 하드 디스크 등에 의해 구성되며, CPU(112)의 동작 프로그램 등을 기억하는 기억 매체이다.
RAM(108)은, CPU(112)의 워크 에어리어 등으로서 기능한다.
I/O 포트(110)는, 온도, 압력, 가스 유량 등의 성막 조건에 관한 측정 신호를 CPU(112)에 공급한다. 또한, I/O 포트(110)는, CPU(112)가 출력하는 제어 신호를 각 부[전력 제어기(62), 개방도 가변 밸브(34)의 도시하지 않는 컨트롤러, 유량 조정부(24) 등]에 출력한다. 또한, I/O 포트(110)에는, 조작자가 기판 처리 장치를 조작하는 조작 패널(116)이 접속되어 있다.
CPU(112)는, ROM(106)에 기억된 동작 프로그램을 실행하고, 조작 패널(116)로부터의 지시에 따라, 레시피 기억부(104)에 기억되어 있는 프로세스용 레시피를 따라, 기판 처리 장치의 동작을 제어한다.
또한, CPU(112)는, 레시피 기억부(104)에 기억된 프로세스용 레시피에 의해 성막된 막의 특성의 측정 결과와, 모델 기억부(102)에 기억된 프로세스 모델과, 로그 기억부(105)에 기억된 로그 정보에 기초하여, 목표로 하는 막의 특성을 만족시키는 성막 조건을 산출한다. 이때, 선형 계획법이나 2차 계획법 등의 최적화 알고리즘을 이용하여, 읽어낸 프로세스용 레시피에 기억된 미리 정해진 막 두께, 막질 등에 기초하여, 웨이퍼(W)의 면내 균일성, 웨이퍼(W)의 면간 균일성을 만족시키는 성막 조건을 산출한다.
또한, CPU(112)는, 모델 기억부(102)에 기억되어 있는 열 모델에 기초하여, 프로세스 모델에 의해 산출되는 웨이퍼(W)의 온도가 되도록, 히터(60)의 설정 온도를 결정한다.
버스(114)는, 각 부의 사이에서 정보를 전달한다.
그런데, ALD에 의해 웨이퍼(W)에 미리 정해진 특성을 갖는 막을 성막하는 경우, 이론적으로는, 웨이퍼(W)에 균일한 막을 성막할 수 있다. 예컨대, 웨이퍼(W)에 충분한 성막 가스가 공급되어, 성막 가스를 활성화시키기 위한 에너지가 충분히 공급되고, 처리 용기(4) 내에 잔류한 반응 후의 성막 가스가 충분히 배기되고 있는 경우, 웨이퍼(W)에 균일한 막을 성막할 수 있다.
그러나, 웨이퍼(W)에 균일한 막을 성막하기 위해 필요한 성막 가스의 공급량, 성막 가스를 활성화시키기 위한 에너지, 처리 용기(4) 내에 잔류한 반응 후의 성막 가스를 충분히 배기하는 시간 등의 환경은 성막 조건마다 상이하다. 이 때문에, 상정되는 모든 성막 조건이 상기 환경을 만족시키도록 하고자 하면, 최적의 성막 조건을 산출하기 위해 많은 시간을 요하여, 제조 비용이 증가하고, 생산성이 저하한다. 또한, ALD에 의해 웨이퍼(W)에 미리 정해진 특성을 갖는 막을 성막하는 경우, 다수의 파라미터(예컨대 온도, 가스 유량, 압력, 사이클수)를 조정하여 최적의 성막 조건을 산출하기 때문에, 최적의 성막 조건을 산출하는 것은 용이하지 않다.
그래서, 본 실시형태에서는, 레시피 기억부(104)에 기억된 프로세스용 레시피에 의해 성막된 막의 특성의 측정 결과와, 모델 기억부(102)에 기억된 프로세스 모델과, 로그 기억부(105)에 기억된 로그 정보에 기초하여, 목표로 하는 막의 특성을 만족시키는 성막 조건을 산출한다. 이에 의해, 반도체 제조 장치나 반도체 프로세스에 관한 지식이나 경험이 적은 조작자라도, ALD에 의한 막을 웨이퍼(W)에 성막하는 최적의 성막 조건을 용이하게 산출할 수 있다. 또한, 최적의 성막 조건을 산출할 때까지 요하는 시간을 단축할 수 있다.
다음에, 반도체 제조 장치나 반도체 프로세스에 관한 지식이나 경험이 적은 조작자라도, ALD에 의한 막을 웨이퍼(W)에 성막하는 최적의 성막 조건을 용이하게 산출하는 것이 가능한 제어 장치의 동작(조정 처리)에 대해서 설명한다.
이하에서는, 도 3에 기초하여, ALD에 의해 웨이퍼(W) 상에 SiN막을 성막하는 경우를 예로 들어 설명한다. 도 3은 본 실시형태의 제어 장치의 동작의 일례를 나타내는 흐름도이다.
본 실시형태의 조정 처리는, 성막 처리를 행하기 전의 셋업의 단계에서 행하여도 좋고, 성막 처리와 동시에 행하여도 좋다. 또한, 조정 처리에 있어서는, 조작자는, 조작 패널(116)을 조작하여, 프로세스 종별(예컨대, DCS 가스와 NH3 가스를 이용한 SiN막의 성막)을 선택하며, 성막하는 SiN막의 막 두께(목표 막 두께)를 존마다 입력한다.
프로세스 종별 등의 필요한 정보가 입력되고, 개시 지령을 수신하면, CPU(112)는, 입력된 프로세스 종별에 대응하는 프로세스용 레시피를 레시피 기억부(104)로부터 읽어낸다(단계 S1).
다음에, 웨이퍼(W) 상에 SiN막을 성막한다(단계 S2: 성막 공정). 구체적으로는, CPU(112)는, 덮개(42)를 하강시키고, 적어도 각 존에 웨이퍼(W)를 탑재한 웨이퍼 보트(48)를 덮개(42) 상에 배치한다. 계속해서, CPU(112)는, 덮개(42)를 상승시켜, 웨이퍼 보트(48)를 처리 용기(4) 내에 반입한다. 계속해서, CPU(112)는, 레시피 기억부(104)로부터 읽어낸 프로세스용 레시피에 따라, 유량 조정부(24), 개방도 가변 밸브(34), 전력 제어기(62) 등을 제어하여, 웨이퍼(W) 상에 SiN막을 성막한다. SiN막은, DCS 가스를 공급하여 웨이퍼(W) 상에 DCS 가스를 흡착시키는 흡착 단계와, NH3 가스를 공급하여 웨이퍼(W) 상에 흡착한 DCS 가스와 NH3 가스를 반응시키는 반응 단계를 교대로 미리 정해진 사이클수만큼 반복함으로써 성막된다.
SiN막의 성막이 종료하면, CPU(112)는, 덮개(42)를 하강시켜, SiN막이 성막된 웨이퍼(W)를 반출한다. 호스트 컴퓨터는, 반출된 웨이퍼(W)를 도시하지 않는 막 두께 측정기 등의 측정 장치에 반송시켜, SiN막의 막 두께를 측정시키킨다(단계 S3: 측정 공정). 막 두께 측정기는, SiN막의 막 두께를 측정하면, 측정한 막 두께를, 호스트 컴퓨터를 통해 CPU(112)에 송신한다. 또한, 조작자가 조작 패널(116)을 조작하여, 막 두께 측정기로 측정된 막 두께를 입력하여도 좋다.
측정된 SiN막의 막 두께를 CPU(112)가 수신하면(단계 S4), CPU(112)는, SiN막의 막 두께가 목표 막 두께의 허용 범위 내의 막 두께인지의 여부를 판정한다(단계 S5). 허용 범위 내란, 입력된 목표 막 두께로부터 허용 가능한 미리 정해진 범위 내에 포함되어 있는 것을 의미하며, 예컨대 입력된 목표 막 두께로부터 ±1％ 이내의 경우를 말한다.
CPU(112)는, 단계 S5에 있어서 SiN막의 막 두께가 목표 막 두께의 허용 범위 내의 막 두께라고 판정한 경우, 조정 처리를 종료한다. CPU(112)는, 단계 S5에 있어서 SiN막의 막 두께가 목표 막 두께의 허용 범위 내의 막 두께가 아니라고 판정한 경우, 레시피 최적화 계산을 실행한다(단계 S6: 산출 공정). 레시피 최적화 계산에서는, 단계 S4에서 수신한 SiN막의 막 두께와, 모델 기억부(102)에 기억되어 있는 온도-막 두께 모델 및 사이클수-막 두께 모델과, 로그 기억부(105)에 기억되어 있는 히터(60)의 온도의 실측값에 기초하여, 목표 막 두께가 되는 각 존에 있어서의 웨이퍼(W)의 온도 및 ALD의 사이클수를 산출한다. 그때, 전술한 바와 같이, 선형 계획법이나 2차 계획법 등의 최적화 알고리즘을 용도에 따라 이용하여도 좋다. 또한, 모델 기억부(102)에 기억되어 있는 열 모델에 기초하여, 프로세스 모델 등에 의해 산출되는 웨이퍼(W)의 온도가 되도록, 히터(60)의 설정 온도를 산출한다. 또한, 예컨대 레시피 기억부(104)에 기억되어 있는 히터(60)의 설정 온도와, 로그 기억부(105)에 기억되어 있는 히터(60)의 온도의 실측값 및 히터(60)의 파워의 실측값에 기초하여, 히터(60)의 파워가 포화하지 않도록, 히터(60)의 설정 온도를 조정한다.
계속해서, CPU(112)는, 읽어낸 프로세스용 레시피의 히터(60)의 설정 온도 및 ALD의 사이클수를, 단계 S6에서 산출한 히터(60)의 설정 온도 및 ALD의 사이클수로 갱신하고(단계 S7), 단계 S2로 되돌아간다. 프로세스용 레시피의 갱신은, 기존의 프로세스용 레시피를 덮어쓰는 것이어도 좋고, 기존의 프로세스용 레시피와는 별도로 새로운 프로세스용 레시피를 작성하는 것이어도 좋다.
(실시예)
이하, 실시예에 있어서 본 발명을 구체적으로 설명하지만, 본 발명은 실시예에 한정하고 해석되는 것이 아니다.
도 4는 조정 처리 전후의 각 존에 있어서의 히터의 설정 온도를 나타내는 도면이고, 횡축은 존을 나타내며, 종축은 히터의 설정 온도(℃)를 나타내고 있다. 도 5는 조정 처리 전후의 ALD의 사이클수(회)를 나타내는 도면이다. 도 6은 조정 처리 전후의 각 존에 있어서의 SiN막의 막 두께를 나타내는 도면이고, 횡축은 존을 나타내며, 종축은 막 두께(㎚)를 나타내고 있다. 도 7은 조정 처리 전후의 SiN막의 막 두께의 면간 균일성(±％)을 나타내는 도면이다. 또한, 도 4 내지 도 7에서는, 조정 처리 전의 설정값 및 실측값을 「이전(Before)」으로 나타내고, 1회째의 조정 처리 후의 설정값 및 실측값을 「제1(1st)」로 나타내며, 2회째의 조정 처리 후의 설정값 및 실측값을 「제2(2nd)」로 나타내고 있다.
먼저, 도 4 및 도 5에 나타내는 바와 같이, 히터(60a∼60g)의 설정 온도를 600℃, ALD의 사이클수를 306회로 하며(도 4 및 도 5의 「이전」 참조), 웨이퍼(W) 상에 SiN막을 성막하고, 성막한 SiN막의 막 두께를 측정하였다. 또한, 목표 막 두께, 성막 가스, 프로세스 모델 및 로그 정보는 이하와 같다.
(성막 조건)
·목표 막 두께: 30.0 ㎚
·성막 가스: DCS 가스(2 slm, 25초/사이클), NH3 가스(20 slm, 35초/사이클)
·프로세스 모델: 온도-막 두께 모델, 사이클수-막 두께 모델
·로그 정보: 히터(60)의 온도의 실측값, 히터(60)의 파워의 실측값
도 6에 나타내는 바와 같이, SiN막의 막 두께는, 모든 존(존 1∼7)에 있어서, 목표값(30 ㎚)보다 두꺼운 값이었다. 또한, 도 7에 나타내는 바와 같이, SiN막의 막 두께의 면간 균일성은, ±1.5％ 정도였다.
계속해서, SiN막의 막 두께의 측정 결과를 이용하여, 전술한 조정 처리(이하 「1회째의 조정 처리」라고 함)를 행하고, 히터(60)의 설정 온도 및 ALD의 사이클수를 산출하였다. 또한, 산출한 히터(60)의 설정 온도 및 ALD의 사이클수에 갱신한 성막 조건(도 4 및 도 5의 「제1」 참조)으로 웨이퍼(W) 상에 SiN막을 성막하고, 성막한 SiN막의 막 두께를 측정하였다.
도 6에 나타내는 바와 같이, 1회째의 조정 처리 후에 성막한 SiN막의 막 두께는, 조정 처리 전에 성막한 SiN막의 막 두께보다 목표값에 가까운 값이었다. 또한, 도 7에 나타내는 바와 같이, 1회째의 조정 처리 후에 성막한 SiN막의 막 두께의 면간 균일성은, 조정 처리 전에 성막한 SiN막의 막 두께의 면간 균일성보다 개선되어, ±0.3％ 정도였다.
계속해서, 1회째의 조정 처리 후의 SiN막의 막 두께의 측정 결과를 이용하여, 전술한 조정 처리(이하 「2회째의 조정 처리」라고 함)를 행하고, 히터(60)의 설정 온도 및 ALD의 사이클수를 산출하였다. 또한, 2회째의 조정 처리에 의해 산출한 히터(60)의 설정 온도 및 ALD의 사이클수에 갱신한 성막 조건(도 4 및 도 5의 「제2」 참조)으로 웨이퍼(W) 상에 SiN막을 성막하고, 성막한 SiN막의 막 두께를 측정하였다.
도 6에 나타내는 바와 같이, 2회째의 조정 처리 후에 성막한 SiN막의 막 두께는, 1회째의 조정 처리 후에 성막한 SiN막의 막 두께보다 목표값에 가까운 값이었다. 또한, 도 7에 나타내는 바와 같이, 2회째의 조정 처리 후에 성막한 SiN막의 막 두께의 면간 균일성은, 1회째의 조정 처리 후에 성막한 SiN막의 막 두께의 면간 균일성보다 개선되어, ±0.2％ 정도였다.
이와 같이, 본 실시형태의 조정 처리를 행함으로써, 최적의 성막 조건을 용이하게 산출할 수 있었다. 구체적으로는, 실시예에 있어서는, 2회의 조정 처리를 행함으로써, 모든 존(존 1∼7)에 있어서, 목표 막 두께와 거의 동등한 막 두께를 얻을 수 있었다.
이상에서 설명한 바와 같이, 본 실시형태에서는, 제어 장치(100)가, 레시피 기억부(104)에 기억된 프로세스용 레시피에 의해 성막된 막의 특성의 측정 결과와, 모델 기억부(102)에 기억된 프로세스 모델과, 로그 기억부(105)에 기억된 로그 정보에 기초하여, 목표로 하는 막의 특성을 만족시키는 성막 조건을 산출한다. 이에 의해, 반도체 제조 장치나 반도체 프로세스에 관한 지식이나 경험이 적은 조작자라도, ALD에 의한 막을 웨이퍼(W)에 성막하는 최적의 성막 조건을 용이하게 산출할 수 있다. 또한, 최적의 성막 조건을 산출할 때까지 요하는 시간을 단축할 수 있다.
이상, 제어 장치, 기판 처리 시스템, 기판 처리 방법 및 프로그램을 상기 실시예에 의해 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니며, 본 발명의 범위 내에서 여러 가지의 변형 및 개량이 가능하다.
본 실시형태에서는, 레시피 최적화 계산에 의해 히터(60)의 설정 온도 및 ALD의 사이클수를 조정하는 형태를 설명하였지만, 이것에 한정되지 않고, 예컨대 히터(60)의 설정 온도 또는 ALD의 사이클수 중 어느 하나를 조정하여도 좋다. 또한, 그 외의 성막 조건, 예컨대 성막 가스의 유량, 성막 가스의 공급 시간, 처리 용기(4) 내의 압력, 퍼지 가스의 공급 시간, 웨이퍼 보트(48)의 회전수(회전 속도)에서 선택되는 하나의 성막 조건을 조정하여도 좋다. 또한, 이들 성막 조건으로부터 선택되는 복수의 성막 조건을 동시에 조정하여도 좋다.
또한, 본 실시형태에서는, 웨이퍼 보트(48)에 배치된 다수매의 웨이퍼(W)에 의해 하나의 배치(batch)를 구성하고, 하나의 배치(batch) 단위로 성막 처리를 행하는 배치식의 장치를 예로 들어 설명하였지만, 이것에 한정되지 않는다. 예컨대 홀더 상에 배치한 복수의 웨이퍼(W)에 대하여 일괄하여 성막 처리를 행하는 세미 배치식의 장치여도 좋고, 1장씩 성막 처리를 행하는 매엽식의 장치여도 좋다.
또한, 본 실시형태에서는, 기판 처리 장치의 동작을 제어하는 제어 장치(100)가 조정 처리를 행하는 경우를 예로 들어 설명하였지만, 이것에 한정되지 않고, 예컨대 복수의 장치를 일괄 관리하는 제어 장치(군(群)컨트롤러)나 호스트 컴퓨터로 행하여도 좋다.
또한, 본 실시형태에서는, 제어 대상의 일례로서 성막된 막의 막 두께를 예로 들어 설명하였지만, 이것에 한정되지 않고, 예컨대 성막된 막의 불순물 농도, 시트 저항, 반사율 등의 특성이어도 좋다.
48 웨이퍼 보트
100 제어 장치
102 모델 기억부
104 레시피 기억부
105 로그 기억부
106 ROM
108 RAM
110 I/O 포트
112 CPU
114 버스
116 조작 패널
W 웨이퍼

Claims (10)

  1. 원자층 퇴적에 의한 막을 기판에 성막하는 기판 처리 장치의 동작을 제어하는 제어 장치에 있어서,
    상기 막의 종류에 따른 성막 조건을 기억하는 레시피 기억부와,
    상기 성막 조건이 상기 막의 특성에 부여하는 영향을 나타내는 프로세스 모델을 기억하는 모델 기억부와,
    성막 시의 상기 성막 조건의 실측값을 기억하는 로그 기억부와,
    상기 레시피 기억부에 기억된 상기 성막 조건에 따라 성막된 상기 막의 특성의 측정 결과와, 상기 모델 기억부에 기억된 상기 프로세스 모델과, 상기 로그 기억부에 기억된 상기 성막 조건의 실측값에 기초하여, 목표로 하는 상기 막의 특성을 만족시키는 성막 조건을 산출하는 제어부
    를 포함하는, 제어 장치.
  2. 제1항에 있어서,
    상기 성막 조건은, 상기 기판의 온도를 포함하고,
    상기 모델 기억부에는, 상기 기판의 온도와 상기 기판을 가열하는 히터의 설정 온도의 관계를 나타내는 열 모델이 또한 기억되어 있고,
    상기 제어부는, 상기 모델 기억부에 기억된 상기 열 모델에 기초하여, 상기 기판의 온도가 상기 프로세스 모델에 의해 산출되는 온도가 되도록, 상기 히터의 설정 온도를 결정하는 것인, 제어 장치.
  3. 제2항에 있어서,
    상기 제어부는, 상기 로그 기억부에 기억된 상기 성막 조건의 실측값에 기초하여, 상기 히터의 파워가 포화되지 않도록, 상기 성막 조건을 조정하는 것인, 제어 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제어부는, 최적화 알고리즘을 이용하여 목표로 하는 상기 막의 특성을 만족시키는 성막 조건을 산출하는 것인, 제어 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 막의 특성은 막 두께인 것인, 제어 장치.
  6. 기판 처리 시스템에 있어서,
    원자층 퇴적에 의한 막을 기판에 성막하는 기판 처리 장치와,
    상기 기판 처리 장치의 동작을 제어하는 제어 장치
    를 포함하고,
    상기 제어 장치는,
    상기 막의 종류에 따른 성막 조건을 기억하는 레시피 기억부와,
    상기 성막 조건이 상기 막의 특성에 부여하는 영향을 나타내는 프로세스 모델을 기억하는 모델 기억부와,
    성막 시의 상기 성막 조건의 실측값을 기억하는 로그 기억부와,
    상기 레시피 기억부에 기억된 상기 성막 조건에 따라 성막된 상기 막의 특성의 측정 결과와, 상기 모델 기억부에 기억된 상기 프로세스 모델과, 상기 로그 기억부에 기억된 상기 성막 조건의 실측값에 기초하여, 목표로 하는 상기 막의 특성을 만족시키는 성막 조건을 산출하는 제어부
    를 포함하는 것인, 기판 처리 시스템.
  7. 제6항에 있어서,
    상기 기판 처리 장치는,
    상기 기판을 수직 방향에 미리 정해진 간격을 두고 다수매 유지하는 기판 유지구와,
    상기 기판 유지구를 수용하는 처리 용기와,
    상기 처리 용기 내에, 제1 처리 가스와, 상기 제1 처리 가스와 반응하는 제2 처리 가스를 공급하는 가스 공급 수단
    을 포함하는 것인, 기판 처리 시스템.
  8. 제7항에 있어서,
    상기 제1 처리 가스는 디클로로실란 가스이고,
    상기 제2 처리 가스는 암모니아 가스인 것인, 기판 처리 시스템.
  9. 기판 처리 방법에 있어서,
    원자층 퇴적에 의해 미리 정해진 성막 조건으로 기판에 막을 성막하는 성막 공정과,
    상기 성막 공정에서 성막된 상기 막의 특성을 측정하는 측정 공정과,
    상기 측정 공정에서 측정된 상기 막의 특성의 측정 결과와, 상기 성막 조건이 상기 막의 특성에 부여하는 영향을 나타내는 프로세스 모델과, 성막 시의 상기 성막 조건의 실측값에 기초하여, 목표로 하는 상기 막의 특성을 만족시키는 성막 조건을 산출하는 산출 공정
    을 포함하는 것인, 기판 처리 방법.
  10. 제9항에 기재된 기판 처리 방법을 컴퓨터에서 실행시키는, 매체에 저장된 프로그램.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10741426B2 (en) * 2017-09-27 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method for controlling temperature of furnace in semiconductor fabrication process
JP6959190B2 (ja) 2018-07-24 2021-11-02 旭化成エレクトロニクス株式会社 学習処理装置、学習処理方法、化合物半導体の製造方法およびプログラム
JP7161896B2 (ja) * 2018-09-20 2022-10-27 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置および基板処理システム
TWI830812B (zh) * 2018-11-21 2024-02-01 日商東京威力科創股份有限公司 基板處理之條件設定支援方法、基板處理系統、記錄媒體及學習模型
JP2020143333A (ja) * 2019-03-06 2020-09-10 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 基板処理装置、半導体装置の製造方法及びプログラム
JP7190380B2 (ja) * 2019-03-19 2022-12-15 旭化成エレクトロニクス株式会社 学習処理装置、学習処理方法、化合物半導体の製造方法およびプログラム
JP7163229B2 (ja) * 2019-03-22 2022-10-31 旭化成エレクトロニクス株式会社 学習処理装置、学習処理方法、化合物半導体の製造方法およびプログラム
CN115298355A (zh) * 2020-03-25 2022-11-04 东京毅力科创株式会社 基板的处理方法和基板处理装置
JP7442407B2 (ja) * 2020-07-14 2024-03-04 東京エレクトロン株式会社 制御装置、システム及び制御方法
JP2023000903A (ja) * 2021-06-18 2023-01-04 株式会社Sumco 枚葉式エピタキシャル成長装置の制御装置及び制御方法、並びにエピタキシャルウェーハの製造システム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291143A (ja) * 1992-04-15 1993-11-05 Nec Corp 減圧気相成長装置
JP2009170823A (ja) * 2008-01-19 2009-07-30 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2013207256A (ja) 2012-03-29 2013-10-07 Tokyo Electron Ltd 熱処理システム、熱処理方法、及び、プログラム
JP2015018879A (ja) * 2013-07-09 2015-01-29 東京エレクトロン株式会社 基板処理方法及び制御装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH097963A (ja) * 1995-06-19 1997-01-10 Kokusai Electric Co Ltd 電気炉のデータ処理方法
JP2005236248A (ja) * 2004-01-20 2005-09-02 Hitachi Kokusai Electric Inc 温度検出システム
US7524750B2 (en) * 2006-04-17 2009-04-28 Applied Materials, Inc. Integrated process modulation (IPM) a novel solution for gapfill with HDP-CVD
JP4942174B2 (ja) * 2006-10-05 2012-05-30 東京エレクトロン株式会社 基板処理システムの処理レシピ最適化方法，基板処理システム，基板処理装置
JP5661523B2 (ja) * 2011-03-18 2015-01-28 東京エレクトロン株式会社 成膜方法及び成膜装置
JP6106519B2 (ja) * 2013-05-09 2017-04-05 東京エレクトロン株式会社 基板処理方法、プログラム、制御装置、成膜装置及び基板処理システム
US9798317B2 (en) * 2013-07-03 2017-10-24 Tokyo Electron Limited Substrate processing method and control apparatus

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05291143A (ja) * 1992-04-15 1993-11-05 Nec Corp 減圧気相成長装置
JP2009170823A (ja) * 2008-01-19 2009-07-30 Tokyo Electron Ltd 成膜方法及び成膜装置
JP2013207256A (ja) 2012-03-29 2013-10-07 Tokyo Electron Ltd 熱処理システム、熱処理方法、及び、プログラム
JP2015018879A (ja) * 2013-07-09 2015-01-29 東京エレクトロン株式会社 基板処理方法及び制御装置

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