KR102147563B1 - 제어 장치, 기판 처리 시스템, 기판 처리 방법 및 프로그램 - Google Patents

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Abstract

본 발명은, 적층막의 성막 조건을 용이하게 조정하는 것이 가능한 제어 장치를 제공하는 것을 목적으로 한다.
본 실시형태의 제어 장치는, 기판에 제1 막을 성막한 후에 제2 막을 성막하여 적층막을 형성하는 기판 처리 장치의 동작을 제어하는 제어 장치로서, 상기 제1 막을 성막하는 제1 성막 조건과, 상기 제2 막을 성막하는 제2 성막 조건을 포함하는 성막 조건을 기억하는 레시피 기억부와, 상기 제1 성막 조건이 상기 제1 막의 특성에 부여하는 영향을 나타내는 제1 프로세스 모델과, 상기 제2 성막 조건이 상기 제2 막의 특성에 부여하는 영향을 나타내는 제2 프로세스 모델을 포함하는 프로세스 모델을 기억하는 모델 기억부와, 상기 레시피 기억부에 기억된 상기 제1 성막 조건 및 상기 제2 성막 조건에 의해 성막된 상기 제1 막과 상기 제2 막을 포함하는 상기 적층막의 특성의 측정치와, 상기 모델 기억부에 기억된 상기 제2 프로세스 모델에 기초하여, 상기 제2 성막 조건을 조정하고, 상기 제1 성막 조건 및 조정된 상기 제2 성막 조건에 의해 상기 적층막을 형성하는 경우에 예측되는 상기 적층막의 특성의 예측치에 기초하여, 상기 제1 성막 조건을 조정할지 여부를 판정하는 제어부를 갖는다.

Description

제어 장치, 기판 처리 시스템, 기판 처리 방법 및 프로그램{CONTROL DEVICE, SUBSTRATE PROCESSING SYSTEM, SUBSTRATE PROCESSING METHOD, AND PROGRAM}
본 발명은, 제어 장치, 기판 처리 시스템, 기판 처리 방법 및 프로그램에 관한 것이다.
반도체 장치의 제조에서는, 반도체 웨이퍼(웨이퍼) 등의 기판에 미리 정해진 특성을 갖는 막을 성막하는 경우, 미리 정해진 특성을 갖는 막이 얻어지는 최적의 성막 조건을 미리 산출하고, 산출된 최적의 성막 조건을 이용하여 기판에 성막이 행해진다. 최적의 성막 조건을 산출하는 경우, 반도체 제조 장치나 반도체 프로세스에 관한 지식이나 경험이 필요하여, 용이하게 최적의 성막 조건을 산출할 수 없는 경우가 있다.
종래, 최적의 성막 조건을 산출하는 시스템으로서, 조작자가 목표 막 두께를 입력하는 것만으로, 제어부가 목표 막 두께에 근접한 최적 온도를 산출하는 열처리 시스템이 알려져 있다(예컨대, 특허문헌 1 참조).
[특허문헌 1] 일본 특허 공개 2013-207256호 공보
그런데, 반도체 장치의 제조에서는, 동일한 처리 용기 내에서, 성막 가스의 종류 등의 성막 조건을 달리하여 연속 성막함으로써, 복수의 막을 적층한 적층막을 기판에 형성하는 경우가 있다. 이러한 적층막 중에는, 예컨대 적층막을 구성하는 각각의 막의 굴절률의 차이가 작기 때문에, 적층된 상태에서 각각의 막의 막 두께를 측정하는 것이 곤란한 것이 있다.
이러한 적층막에서 최적의 성막 조건을 산출하는 경우, 우선, 기판 위에 제1 막을 성막하고, 성막된 제1 막의 특성의 측정치를 이용하여 제1 막의 성막 조건을 조정한다. 계속해서, 제1 막 위에 제2 막을 성막하고, 형성된 적층막의 특성의 측정치를 이용하여 제2 막의 성막 조건을 조정한다. 이와 같이, 적층막의 성막 조건을 조정하는 절차는 복잡하기 때문에, 적층막의 성막 조건을 용이하게 조정하는 것이 곤란하다.
또한, 제1 막의 성막 조건의 조정이 충분히 행해지지 않고, 제1 막 위에 제2 막을 성막한 경우, 제2 막의 성막 조건을 아무리 조정하여도 목표로 하는 미리 정해진 특성을 갖는 적층막을 얻을 수 없는 경우가 있다. 또한, 적층막을 형성하기 전에, 어느 정도의 특성을 얻을 수 있을 때까지 제1 막의 성막 조건을 조정해 두는 것이 좋은지를 판단하는 것은 용이하지 않다.
그래서, 일 측면에서는, 본 발명은, 적층막의 성막 조건을 용이하게 조정하는 것이 가능한 제어 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 일 양태에 따른 제어 장치는, 기판에 제1 막을 성막한 후에 제2 막을 성막하여 적층막을 형성하는 기판 처리 장치의 동작을 제어하는 제어 장치로서, 상기 제1 막을 성막하는 제1 성막 조건과, 상기 제2 막을 성막하는 제2 성막 조건을 포함하는 성막 조건을 기억하는 레시피 기억부와, 상기 제1 성막 조건이 상기 제1 막의 특성에 부여하는 영향을 나타내는 제1 프로세스 모델과, 상기 제2 성막 조건이 상기 제2 막의 특성에 부여하는 영향을 나타내는 제2 프로세스 모델을 포함하는 프로세스 모델을 기억하는 모델 기억부와, 상기 레시피 기억부에 기억된 상기 제1 성막 조건 및 상기 제2 성막 조건에 의해 성막된 상기 제1 막과 상기 제2 막을 포함하는 상기 적층막의 특성의 측정치와, 상기 모델 기억부에 기억된 상기 제2 프로세스 모델에 기초하여, 상기 제2 성막 조건을 조정하고, 상기 제1 성막 조건 및 조정된 상기 제2 성막 조건에 의해 상기 적층막을 형성하는 경우에 예측되는 상기 적층막의 특성의 예측치에 기초하여, 상기 제1 성막 조건을 조정할지 여부를 판정하는 제어부를 갖는다.
개시된 제어 장치에 따르면, 적층막의 성막 조건을 용이하게 조정할 수 있다.
도 1은 본 실시형태의 기판 처리 장치의 일례를 도시한 개략 구성도.
도 2는 본 실시형태의 제어 장치의 일례를 도시한 개략 구성도.
도 3은 본 실시형태의 기판 처리 시스템의 동작의 일례를 설명하기 위한 흐름도.
도 4는 적층막의 예측 막 두께와 적층막의 목표 막 두께의 관계를 설명하기 위한 도면.
도 5는 D-poly막의 목표 막 두께를 산출하는 방법을 설명하기 위한 도면.
이하, 본 발명을 실시하기 위한 형태에 대해서 도면을 참조하여 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 대해서는 동일한 부호를 붙임으로써 중복된 설명을 생략한다.
(기판 처리 장치)
본 실시형태의 기판 처리 장치에 대해서 설명한다. 본 실시형태의 기판 처리 장치는, 기판의 일례로서의 반도체 웨이퍼(이하 「웨이퍼」라고 함)가 수직 방향으로 미리 정해진 간격을 두고 다수 매 유지한 기판 유지구를 처리 용기에 수용하고, 다수 매의 웨이퍼에 대하여 동시에 막을 성막하는 것이 가능한 배치(batch)식 장치이다.
도 1은 본 실시형태의 기판 처리 장치의 일례를 도시한 개략 구성도이다.
도 1에 도시된 바와 같이, 기판 처리 장치는, 길이 방향이 수직 방향인 대략 원통형의 처리 용기(4)를 갖는다. 처리 용기(4)는, 원통체의 내통(6)과, 내통(6)의 외측에 동심적으로 배치된 천장을 갖는 외통(8)을 구비하는 2중관 구조를 갖는다. 내통(6) 및 외통(8)은, 예컨대 석영 등의 내열성 재료에 의해 형성되어 있다.
내통(6) 및 외통(8)은, 스테인리스강 등에 의해 형성되는 매니폴드(10)에 의해, 그 하단부가 유지되어 있다. 매니폴드(10)는, 예컨대 도시하지 않은 베이스 플레이트에 고정되어 있다. 또한, 매니폴드(10)는, 내통(6) 및 외통(8)과 함께 대략 원통형의 내부 공간을 형성하고 있기 때문에, 처리 용기(4)의 일부를 형성하고 있는 것으로 한다. 즉, 처리 용기(4)는, 예컨대 석영 등의 내열성 재료에 의해 형성되는 내통(6) 및 외통(8)과, 스테인리스강 등에 의해 형성되는 매니폴드(10)를 구비하고, 매니폴드(10)는, 내통(6) 및 외통(8)을 아래쪽에서 유지하도록 처리 용기(4)의 측면 하부에 설치되어 있다.
매니폴드(10)는, 처리 용기(4) 내에, 성막 처리에 이용되는 성막 가스, 첨가 가스 등의 처리 가스, 퍼지 처리에 이용되는 퍼지 가스 등의 각종 가스를 도입하는 가스 도입부(20)를 갖는다. 도 1에서는, 가스 도입부(20)가 하나 설치되는 형태를 나타내고 있지만, 이것에 한정되지 않고, 사용하는 가스의 종류 등에 따라 가스 도입부(20)가 복수 설치되어 있어도 좋다.
처리 가스의 종류로서는, 특별히 한정되지 않고, 성막하는 막의 종류 등에 따라 적절하게 선택할 수 있다. 예컨대, 인(P)을 첨가한 폴리실리콘막(이하 「D-poly막」이라고 함)을 성막하는 경우, 성막 가스로서 모노실란 가스(SiH4 가스), 첨가 가스로서 포스핀 가스(PH3 가스)를 이용할 수 있다. 또한, 예컨대 비정질 실리콘막(이하 「a-Si막」이라고 함)을 성막하는 경우, 성막 가스로서 SiH4 가스를 이용할 수 있다.
퍼지 가스의 종류로서는 특별히 한정되지 않고, 예컨대 질소(N2) 가스 등의 불활성 가스를 이용할 수 있다.
가스 도입부(20)에는 각종 가스를 처리 용기(4) 내에 도입하기 위한 도입 배관(22)이 접속된다. 또한, 도입 배관(22)에는 가스 유량을 조정하기 위한 매스플로우 컨트롤러 등의 유량 조정부(24)나 도시하지 않은 밸브 등이 개설되어 있다.
또한, 매니폴드(10)는, 처리 용기(4) 내를 배기하는 가스 배기부(30)를 갖는다. 가스 배기부(30)에는 처리 용기(4) 내를 감압 제어 가능한 진공 펌프(32), 개방도 가변 밸브(34) 등을 포함하는 배기 배관(36)이 접속되어 있다.
매니폴드(10)의 하단부에는, 노구(爐口)(40)가 형성되어 있고, 노구(40)에는, 예컨대 스테인리스강 등에 의해 형성되는 원반 형상의 덮개(42)가 설치되어 있다. 덮개(42)는, 예컨대 보우트 엘리베이터로서 기능하는 승강 기구(44)에 의해 승강 가능하게 설치되어 있고, 노구(40)를 기밀하게 밀봉 가능하게 구성되어 있다.
덮개(42) 위에는 예컨대 석영제의 보온통(46)이 설치되어 있다. 보온통(46) 위에는 예컨대 50장∼175장 정도의 웨이퍼(W)를 수평 상태에서 미리 정해진 간격에 의해 다단으로 유지하는 예컨대 석영제의 웨이퍼 보우트(48)가 배치되어 있다.
웨이퍼 보우트(48)는, 승강 기구(44)를 이용하여 덮개(42)를 상승시킴으로써 처리 용기(4) 내로 로드(반입)되고, 웨이퍼 보우트(48) 내에 유지된 웨이퍼(W)에 대하여 각종 성막 처리가 행해진다. 각종 성막 처리가 행해진 후에는, 승강 기구(44)를 이용하여 덮개(42)를 하강시킴으로써 웨이퍼 보우트(48)는 처리 용기(4) 내로부터 아래쪽의 로딩 영역으로 언로드(반출)된다.
처리 용기(4)의 외주측에는, 처리 용기(4)를 미리 정해진 온도로 가열 제어 가능한 예컨대 원통 형상의 히터(60)가 설치되어 있다.
히터(60)는, 복수의 존으로 분할되어 있고, 수직 방향 상측으로부터 하측을 향해, 히터(60a∼60g)가 설치되어 있다. 히터(60a∼60g)는 각각 전력 제어기(62a∼62g)에 의해 독립적으로 발열량을 제어할 수 있도록 구성된다. 또한, 내통(6)의 내벽 및/또는 외통(8)의 외벽에는, 히터(60a∼60g)에 대응하여, 도시하지 않은 온도 센서가 설치되어 있다. 이하, 히터(60a∼60g)가 설치되어 있는 존을, 각각 존 1∼7이라 부른다. 또한, 도 1에서는, 히터(60)가 7개의 존으로 분할되어 있는 형태를 나타내고 있지만, 이것에 한정되지 않고, 예컨대 수직 방향 상측으로부터 하측을 향해, 6개 이하의 존으로 분할되어 있어도 좋고, 8개 이상의 존으로 분할되어 있어도 좋다. 또한, 히터(60)는 복수의 존으로 분할되어 있지 않어도 좋다.
웨이퍼 보우트(48)에 배치된 다수 매의 웨이퍼(W)는, 하나의 배치를 구성하고, 하나의 배치 단위로 각종 성막 처리가 행해진다. 또한, 웨이퍼 보우트(48)에 배치되는 웨이퍼(W)의 적어도 1장 이상은, 모니터 웨이퍼인 것이 바람직하다. 또한, 모니터 웨이퍼는 분할되는 히터(60a∼60g)의 각각에 대응하여 배치되는 것이 바람직하다.
또한, 본 실시형태의 기판 처리 장치는, 장치 전체의 동작을 제어하기 위한 컴퓨터 등의 제어 장치(100)를 갖는다. 제어 장치(100)는, 유선 또는 무선 등의 통신 수단에 의해 호스트 컴퓨터에 접속되고, 기판 처리 장치는 기판 처리 시스템을 구성하고 있다.
(제어 장치)
본 실시형태의 제어 장치(100)에 대해서, 도 2에 기초하여 설명한다. 도 2는 본 실시형태의 제어 장치의 일례를 도시한 개략 구성도이다.
도 2에 도시된 바와 같이, 제어 장치(100)는, 모델 기억부(102)와, 레시피 기억부(104)와, ROM(106)과, RAM(108)과, I/O 포트(110)와, CPU(112)와, 이들을 서로 접속하는 버스(114)를 갖는다.
모델 기억부(102)에는, 예컨대 프로세스 모델, 열 모델이 기억되어 있다.
프로세스 모델은, 막 두께 등의 성막 조건이 성막 결과에 부여하는 영향을 나타내는 모델이고, 예컨대 온도-막 두께 모델, 시간-막 두께 모델, 압력-막 두께 모델, 가스 유량-막 두께 모델을 들 수 있다. 온도-막 두께 모델은, 웨이퍼(W)의 온도가 성막된 막의 막 두께에 부여하는 영향을 나타내는 모델이다. 시간-막 두께 모델은, 성막 시간이 성막된 막의 막 두께에 부여하는 영향을 나타내는 모델이다. 압력-막 두께 모델은, 처리 용기(4) 내의 압력이 성막된 막의 막 두께에 부여하는 영향을 나타내는 모델이다. 가스 유량-막 두께 모델은, 성막 가스의 유량이 성막된 막의 막 두께에 부여하는 영향을 나타내는 모델이다.
또한, 다른 프로세스 모델로서는, 예컨대 웨이퍼(W)의 온도, 성막 시간, 처리 용기(4) 내의 압력, 성막 가스의 유량 등의 성막 조건이, 성막된 막의 불순물 농도, 시트 저항, 반사율 등의 막질에 부여하는 영향을 나타내는 모델을 들 수 있다.
프로세스 모델은, 막의 종류마다 준비된다.
또한, 모델 기억부(102)에는, 전술한 프로세스 모델 중의 일부가 기억되어 있어도 좋고, 전부가 기억되어 있어도 좋다.
전술한 프로세스 모델 외에, 모델 기억부(102)는 열 모델을 기억한다.
열 모델은, 웨이퍼(W)의 온도와 히터(60)의 설정 온도의 관계를 나타내는 모델이며, 웨이퍼(W)의 온도가, 온도-막 두께 모델 등의 프로세스 모델에 의해 산출되는 웨이퍼(W)의 온도가 되도록, 히터(60)의 설정 온도를 결정할 때에 참조되는 모델이다.
또한, 이들 모델은, 성막 조건이나 기판 처리 장치의 상태에 따라 디폴트(기정)값이 최적이 아닌 경우도 생각할 수 있기 때문에, 소프트웨어에 확장 칼만 필터 등을 부가하여 학습 기능을 탑재함으로써, 모델의 학습을 행하는 것이어도 좋다.
레시피 기억부(104)에는, 기판 처리 장치에서 행해지는 성막 처리의 종류에 따라 제어 절차를 정하는 프로세스용 레시피가 기억되어 있다. 프로세스용 레시피는, 오퍼레이터(조작자)가 실제로 행하는 성막 처리마다 준비되는 레시피이다. 프로세스용 레시피는, 예컨대 기판 처리 장치로의 웨이퍼(W)의 반입으로부터, 처리를 완료한 웨이퍼(W)의 반출까지의, 온도 변화, 압력 변화, 각종 가스의 공급의 개시 및 정지의 타이밍, 각종 가스의 공급량 등의 성막 조건을 규정하는 것이다.
ROM(106)은, EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리, 하드디스크 등에 의해 구성되고, CPU(112)의 동작 프로그램 등을 기억하는 기억 매체이다.
RAM(108)은 CPU(112)의 작업 영역 등으로서 기능한다.
I/O 포트(110)는, 온도, 압력, 가스 유량 등의 성막 조건에 관한 측정 신호를 CPU(112)에 공급한다. 또한, I/O 포트(110)는, CPU(112)가 출력하는 제어 신호를 각부(전력 제어기(62), 개방도 가변 밸브(34)의 도시하지 않은 컨트롤러, 유량 조정부(24) 등)에 출력한다. 또한, I/O 포트(110)에는, 조작자가 기판 처리 장치를 조작하는 조작 패널(116)이 접속되어 있다.
CPU(112)는, ROM(106)에 기억된 동작 프로그램을 실행하고, 조작 패널(116)로부터의 지시에 따라, 레시피 기억부(104)에 기억되어 있는 프로세스용 레시피에 따라 기판 처리 장치의 동작을 제어한다.
또한, CPU(112)는, 모델 기억부(102)에 기억되어 있는 프로세스 모델에 기초하여, 최적의 성막 조건을 산출한다. 이 때, 선형 계획법이나 2차 계획법 등의 최적화 알고리즘을 이용하여, 독출한 프로세스용 레시피에 기억된 미리 정해진 막 두께, 막질, 에칭량 등에 기초하여, 웨이퍼(W)의 면내 균일성, 웨이퍼(W)간의 면간 균일성을 만족하는 성막 조건을 산출한다.
또한, CPU(112)는, 모델 기억부(102)에 기억되어 있는 열 모델에 기초하여, 프로세스 모델에 의해 산출되는 웨이퍼(W)의 온도가 되도록, 히터(60)의 설정 온도를 결정한다.
버스(114)는, 각부의 사이에서 정보를 전달한다.
그런데, 반도체 장치의 제조에서는, 동일한 처리 용기 내에서, 성막 가스의 종류 등의 성막 조건을 달리하여 연속 성막함으로써, 복수의 막을 적층한 적층막을 웨이퍼(W)에 형성하는 경우가 있다. 이러한 적층막 중에는, 적층막을 구성하는 각각의 막의 특성(예컨대, 굴절률)의 차이가 작기 때문에, 적층된 상태에서 각각의 막의 특성(예컨대, 막 두께)을 측정하는 것이 곤란한 것이 있다.
예컨대, 제1 막 위에, 제1 막과 동일한 원소를 포함하는 제2 막을 성막한 적층막에서는, 제1 막과 제2 막의 특성의 차이가 작다. 이 때문에, 적층된 상태에서 제1 막의 특성과 제2 막의 특성을 분리하여 측정하는 것이 곤란하다.
또한, 예컨대 제1 막을 성막한 후, 에칭 처리 등의 미리 정해진 처리를 행한 후, 처리된 제1 막 위에 제1 막을 성막한 조건과 동일한 조건으로 제2 막을 성막한 적층막에서는, 제1 막과 제2 막의 특성의 차이가 없다. 이 때문에, 적층된 상태에서 제1 막의 특성과 제2 막의 특성을 분리하여 측정하는 것이 곤란하다.
이러한 적층막에서 최적의 성막 조건을 산출하는 경우, 우선, 기판 위에 제1 막을 성막하고, 성막된 제1 막의 특성의 측정치를 이용하여 제1 막의 성막 조건(이하 「제1 성막 조건」이라 함)을 조정한다. 계속해서, 제1 막 위에 제2 막을 성막하고, 형성된 적층막의 특성의 측정치를 이용하여 제2 막의 성막 조건(이하 「제2 성막 조건」이라 함)을 조정한다. 이와 같이, 적층막의 성막 조건을 조정하는 절차는 복잡하여, 적층막의 성막 조건을 조정하는 것은 용이하지 않다.
또한, 제1 막의 성막 조건의 조정이 충분히 행해지지 않고, 제1 막 위에 제2 막을 성막한 경우, 제2 막의 성막 조건을 아무리 조정하여도 목표로 하는 미리 정해진 특성을 갖는 적층막을 얻을 수 없는 경우가 있다. 또한, 적층막을 형성하기 전에, 어느 정도의 특성을 얻을 수 있을 때까지 제1 막의 성막 조건을 조정해 두는 것이 좋은지를 판단하는 것은 용이하지 않다.
그래서, 본 실시형태에서는, 제어 장치(100)가, 우선, 제1 막 위에 제2 막이 성막된 적층막의 특성의 측정치와, 모델 기억부(102)에 기억된 제2 성막 조건이 제2 막의 특성에 부여하는 영향을 나타내는 프로세스 모델에 기초하여, 제2 성막 조건을 조정한다. 계속해서, 제어 장치(100)가, 조정된 제2 성막 조건을 이용하여 적층막을 형성하는 경우에 예측되는 적층막의 특성의 예측치에 기초하여, 제1 성막 조건을 조정할지 여부를 판정한다. 이에 따라, 반도체 제조 장치나 반도체 프로세스에 관한 지식이나 경험이 적은 조작자라도, 적층막의 성막 조건을 용이하게 조정할 수 있다.
다음에, 본 실시형태의 제어 장치(100)의 동작(조정 처리)에 대해서 설명한다. 이하에서는, 웨이퍼(W)에 D-poly막을 성막한 후에 a-Si막을 성막하여 적층막을 형성하는 경우를 예를 들어 설명한다. D-poly막은 제1 막의 일례이며, a-Si막은 제2 막의 일례이다.
도 3은 본 실시형태의 기판 처리 시스템의 동작의 일례를 설명하기 위한 흐름도이다.
본 실시형태의 조정 처리는, 성막 처리를 행하기 전의 셋업 단계에서 행하여도 좋고, 성막 처리와 함께 행하여도 좋다. 또한, 조정 처리에서는, 조작자는, 조작 패널(116)을 조작하여, 프로세스 종별(예컨대, D-poly막과 a-Si막의 적층막의 형성)을 선택함과 더불어, 형성하는 적층막의 막 두께의 목표치(목표 막 두께)를 존마다 입력한다.
프로세스 종별 등의 필요한 정보가 입력되고, 개시 지령을 수신하면, CPU(112)는, 입력된 프로세스 종별에 대응하는 프로세스용 레시피를 레시피 기억부(104)로부터 독출한다(단계 S1).
다음에, 웨이퍼(W)에 D-poly막과 a-Si막의 적층막을 형성한다(단계 S2: 성막 공정). 구체적으로는, CPU(112)는, 덮개(42)를 하강시켜, 적어도 각 존에 웨이퍼(W)를 탑재한 웨이퍼 보우트(48)를 덮개(42) 위에 배치한다. 계속해서, CPU(112)는, 덮개(42)를 상승시켜, 웨이퍼 보우트(48)를 처리 용기(4) 내로 반입한다. 계속해서, CPU(112)는, 레시피 기억부(104)로부터 독출한 프로세스용 레시피에 따라, 유량 조정부(24), 개방도 가변 밸브(34), 전력 제어기(62a∼62g) 등을 제어하여, 웨이퍼(W)에 D-poly막과 a-Si막이 이 순서로 적층된 적층막을 형성시킨다. D-poly막은, 웨이퍼(W)에 SiH4 가스와 PH3 가스의 혼합 가스를 공급하고, 기상에서의 화학 반응에 의해 막을 퇴적시킴으로써 성막된다. a-Si막은, D-poly막이 성막된 웨이퍼(W)에 SiH4 가스를 공급하고, 기상에서의 화학 반응에 의해 막을 퇴적시킴으로써 성막된다. 또한, D-poly막을 성막한 후, D-poly막에 대하여 에칭 처리 등의 미리 정해진 처리를 행한 후, a-Si막을 성막하여도 좋다.
적층막이 형성된 후, CPU(112)는, 덮개(42)를 하강시켜, 적층막이 형성된 웨이퍼(W)를 반출시킨다. 호스트 컴퓨터는, 반출된 웨이퍼(W)를 도시하지 않은 막 두께 측정기로 반송시켜, 적층막의 막 두께를 측정하게 한다(단계 S3: 측정 공정). 막 두께 측정기는, 적층막의 막 두께를 측정하면, 측정한 막 두께를, 호스트 컴퓨터를 통해 CPU(112)에 송신한다. 또한, 조작자가 조작 패널(116)을 조작하여, 막 두께 측정기로 측정된 막 두께를 입력하여도 좋다.
측정된 적층막의 막 두께를 CPU(112)가 수신하면(단계 S4), CPU(112)는, 적층막의 막 두께가 적층막의 목표 막 두께의 허용 범위 내의 막 두께인지 여부를 판정한다(단계 S5). 허용 범위 내란, 입력된 적층막의 목표 막 두께로부터 허용 가능한 미리 정해진 범위 내에 포함되어 있는 것을 의미하고, 예컨대 입력된 적층막의 목표 막 두께로부터 ±1% 이내의 경우를 말한다.
CPU(112)는, 단계 S5에서 적층막의 막 두께가 적층막의 목표 막 두께의 허용 범위 내의 막 두께라고 판정한 경우, 조정 처리를 종료한다. CPU(112)는, 단계 S5에서 적층막의 막 두께가 적층막의 목표 막 두께의 허용 범위 내의 막 두께가 아니라고 판정한 경우, a-Si막의 레시피 최적화 계산을 실행한다(단계 S6: 조정 공정). 레시피 최적화 계산에서는, 단계 S4에서 수신한 적층막의 막 두께와, 모델 기억부(102)에 기억된 a-Si막의 성막 조건이 a-Si막의 특성에 부여하는 영향을 나타내는 프로세스 모델에 기초하여, 웨이퍼(W)의 온도, 성막 시간 등의 a-Si막의 성막 조건을 최적화한다. 그 때, 선형 계획법이나 2차 계획법 등의 최적화 알고리즘을 이용하여, 적층막의 막 두께가 목표 막 두께가 되는 각 존에서의 웨이퍼(W)의 온도, 성막 시간 등의 a-Si막의 성막 조건을 산출한다. 또한, 모델 기억부(102)에 기억되어 있는 열 모델에 기초하여, a-Si막의 성막 조건이 a-Si막의 특성에 부여하는 영향을 나타내는 프로세스 모델에 의해 산출되는 웨이퍼(W)의 온도가 되도록, 히터(60a∼60g)의 설정 온도를 산출한다. 또한, a-Si막의 레시피 최적화 계산에서는, D-poly막 단일체의 막 두께를 적어도 1회 측정하고, 측정된 D-poly막 단일체의 막 두께의 상태를 파악하여, 계산에 사용하는 것이 보다 바람직하다. 또한, a-Si막의 성막 조건은 제2 성막 조건의 일례이고, a-Si막의 성막 조건이 a-Si막의 특성에 부여하는 영향을 나타내는 프로세스 모델은 제2 프로세스 모델의 일례이다.
계속해서, CPU(112)는, 레시피 기억부(104)에 기억된 D-poly막의 성막 조건 및 단계 S6에서 산출된 a-Si막의 성막 조건에 의해 적층막을 형성하는 경우에 예측되는 막 두께(이하 「예측 막 두께」라고 함)가 적층막의 목표 막 두께의 허용 범위 내의 막 두께인지 여부를 판정한다(단계 S7: 판정 공정). 이 때, 적층막의 예측 막 두께를 다수 매의 웨이퍼(W)에 대하여 산출하고 있는 경우, 적어도 1장의 웨이퍼(W)에서의 적층막의 예측 막 두께가 적층막의 목표 막 두께의 허용 범위 내의 막 두께인지 여부에 기초하여 판정할 수 있다. 또한, 다수 매의 웨이퍼(W)에서의 적층막의 예측 막 두께의 편차(면간 균일성)가 적층막의 목표 막 두께의 허용 범위 내의 막 두께인지 여부에 기초하여 판정하여도 좋다. 또한, D-poly막의 성막 조건은, 제1 성막 조건의 일례이다.
도 4는 적층막의 예측 막 두께와 적층막의 목표 막 두께의 관계를 설명하기 위한 도면이다. 도 4에서는, 존마다의 적층막의 예측 막 두께와 적층막의 목표 막 두께의 관계를 나타내고 있고, 도 4 중, 적층막의 예측 막 두께를 굵은 파선으로 나타내며, 적층막의 목표 막 두께를 가는 점선으로 나타내고 있다.
도 4의 예에서는, 모든 존(존 1∼7)에서, 적층막의 예측 막 두께가 적층막의 목표 막 두께(100 ㎚)의 허용 범위(±1 ㎚) 내의 막 두께가 아니기 때문에, CPU(112)는, 적층막의 예측 막 두께가 적층막의 목표 막 두께의 허용 범위 내의 막 두께가 아니라고 판정한다.
한편, 도 4의 예와는 달리, CPU(112)가 단계 S7에서 적층막의 예측 막 두께가 목표 막 두께의 허용 범위 내의 막 두께라고 판정한 경우, 단계 S1에서 독출한 프로세스용 레시피를 갱신한다(단계 S8). 구체적으로는, CPU(112)는, 단계 S1에서 독출한 프로세스용 레시피의 a-Si막의 성막 조건을, 단계 S6에서 산출한 성막 조건으로 갱신한다. 프로세스용 레시피를 갱신한 후, 단계 S2로 되돌아간다. 프로세스용 레시피의 갱신은, 기존의 프로세스용 레시피를 덮어쓰기하는 것이어도 좋고, 기존의 프로세스용 레시피와는 별도로 새로운 프로세스용 레시피를 작성하는 것이어도 좋다.
CPU(112)는, 단계 S7에서 적층막의 예측 막 두께가 목표 막 두께의 허용 범위 내의 막 두께가 아니라고 판정한 경우, D-poly막의 성막 조건의 조정이 필요하다는 것을 통지한다(단계 S9). 예컨대, CPU(112)는, D-poly막의 성막 조건의 조정이 필요하다는 것을 조작 패널(116)에 표시한다.
계속해서, CPU(112)는, D-poly막의 레시피 최적화 계산을 실행할 때에 이용되는 D-poly막의 목표 막 두께를 산출한다(단계 S10). D-poly막의 목표 막 두께의 산출에서는, 적층막의 예측 막 두께가 적층막의 목표 막 두께와 일치하도록 D-poly막의 목표 막 두께를 산출한다. 구체적으로는, D-poly막의 목표 막 두께는 하기의 식 (1) 및 식 (2)에 의해 산출할 수 있다.
(D-poly막의 목표 막 두께)=(D-poly 막의 막 두께의 측정치)+(막 두께 조정량) (1)
(막 두께 조정량)=(적층막의 목표 막 두께)-(적층막의 예측 막 두께) (2)
도 5는 D-poly막의 목표 막 두께를 산출하는 방법을 설명하기 위한 도면이다. 도 5에서는, 존마다의 적층막의 예측 막 두께, 적층막의 목표 막 두께, D-poly막의 막 두께의 측정치 및 D-poly막의 목표 막 두께를 나타내고 있다. 도 5 중, 적층막의 예측 막 두께를 굵은 파선으로 나타내고, 적층막의 목표 막 두께를 가는 점선으로 나타내며, D-poly막의 막 두께의 측정치를 가는 실선으로 나타내고, D-poly막의 목표 막 두께를 가는 파선으로 나타내고 있다.
도 5에 도시된 바와 같이, 예컨대 존 1에서의 적층막의 예측 막 두께(102 ㎚)는, 적층막의 목표 막 두께(100 ㎚)보다도 2 ㎚만큼 두꺼운 막 두께로 되어 있다. 즉, 막 두께 조정량은, 식 (2)에 의해 -2 ㎚가 된다. 따라서, D-poly막의 목표 막 두께는, 식 (1)에 의해, D-poly막의 막 두께의 측정치(86 ㎚)에 막 두께 조정량(-2 ㎚)을 가산하여, 84 ㎚로 산출할 수 있다.
계속해서, CPU(112)는, D-poly막의 레시피 최적화 계산을 실행한다(단계 S11). 레시피 최적화 계산에서는, 단계 S4에서 수신한 적층막의 막 두께와, 모델 기억부(102)에 기억된 D-poly막의 성막 조건이 성막 결과에 부여하는 영향을 나타내는 프로세스 모델에 기초하여, D-poly막의 성막 조건을 최적화한다. 그 때, 선형 계획법이나 2차 계획법 등의 최적화 알고리즘을 이용하여, D-poly막의 막 두께가 단계 S10에서 산출한 D-poly막의 목표 막 두께가 되는 각 존에서의 웨이퍼(W)의 온도, 성막 시간 등의 D-poly막의 성막 조건을 산출한다. 또한, 조정 처리 전에 레시피 기억부(104)에 기억된 D-poly막의 성막 조건으로 D-poly막(단일막)을 성막하고, 성막한 D-poly막의 막 두께를 측정하고 있는 경우에는, 단계 S4에서 수신한 적층막의 막 두께 대신에, D-poly막의 막 두께를 이용하여도 좋다. 또한, D-poly막의 성막 조건이 성막 결과에 부여하는 영향을 나타내는 프로세스 모델은, 제1 프로세스 모델의 일례이다.
계속해서, CPU(112)는, 단계 S1에서 독출한 프로세스용 레시피를 갱신한다(단계 S8). 구체적으로는, CPU(112)는, 단계 S1에서 독출한 프로세스용 레시피의 D-poly막의 성막 조건을, 단계 S11에서 산출한 D-poly막의 성막 조건으로 갱신한다. 또한, CPU(112)는 단계 S1에서 독출한 프로세스용 레시피의 a-Si막의 성막 조건을, 단계 S6에서 산출한 a-Si막의 성막 조건으로 갱신한다. 프로세스용 레시피를 갱신한 후, 단계 S2로 되돌아간다. 프로세스용 레시피의 갱신은, 기존의 프로세스용 레시피를 덮어쓰기하는 것이어도 좋고, 기존의 프로세스용 레시피와는 별도로 새로운 프로세스용 레시피를 작성하는 것이어도 좋다.
이상에 의해, 적층막의 성막 조건을 조정할 수 있다. 또한, 이 조정 처리는 일례이며, 예컨대 CPU(112)가 단계 S7에서 적층막의 예측 막 두께가 목표 막 두께의 허용 범위 내의 막 두께가 아니라고 판정한 경우, 단계 S9를 행하지 않고, 단계 S10 및 단계 S11을 행하여도 좋다. 또한, 예컨대 CPU(112)가 단계 S7에서 적층막의 예측 막 두께가 목표 막 두께의 허용 범위 내의 막 두께가 아니라고 판정한 경우, 단계 S9에서 D-poly막의 성막 조건의 조정이 필요하다는 것을 통지하는 것만으로도 좋다. 이 경우, 조작자에 의해 처리를 속행하는 조작이 행해질 때까지 처리를 중단하여도 좋다.
이상으로 설명한 바와 같이, 본 실시형태에서는, 제어 장치(100)가, 우선, D-poly막 위에 a-Si막이 성막된 적층막의 특성의 측정치와, 모델 기억부(102)에 기억된 a-Si막의 성막 조건이 a-Si막의 특성에 부여하는 영향을 나타내는 프로세스 모델에 기초하여 a-Si막의 성막 조건을 조정한다. 계속해서, 제어 장치(100)가, 조정된 a-Si막의 성막 조건을 이용하여 적층막을 형성하는 경우에 예측되는 적층막의 특성의 예측치에 기초하여, D-poly막의 성막 조건을 조정할지 여부를 판정한다. 이에 따라, 반도체 제조 장치나 반도체 프로세스에 관한 지식이나 경험이 적은 조작자라도, 적층막의 성막 조건을 용이하게 조정할 수 있다. 또한, 적층막의 최적의 성막 조건을 산출할 때까지 소요되는 시간을 단축할 수 있다.
이상, 제어 장치, 기판 처리 시스템, 기판 처리 방법 및 프로그램을 상기 실시형태에 의해 설명하였지만, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 범위 내에서 여러 가지의 변형 및 개량이 가능하다.
본 실시형태에서는, SiH4 가스와 PH3 가스의 혼합 가스를 이용하여 인을 첨가한 폴리실리콘막을 성막하는 경우를 예를 들어 설명하였지만, 성막 가스는 SiH4 가스에 한정되지 않고, 예컨대 디실란 가스(Si2H6 가스)여도 좋다. 또한, 첨가하는 불순물은 인에 한정되지 않고, 예컨대 붕소(B)여도 좋다.
또한, 본 실시형태에서는, SiH4 가스를 이용하여 a-Si막을 성막하는 경우를 예를 들어 설명하였지만, 성막 가스는 SiH4 가스에 한정되지 않고, a-Si막을 성막하는 것이 가능한 다른 성막 가스여도 좋다.
또한, 본 실시형태에서는, D-poly막과 a-Si막의 적층막을 형성하는 경우를 예를 들어 설명하였지만, 적층막은 이것에 한정되지 않는다. 적층막으로서는, 적층된 상태에서 각각의 막의 특성을 측정하는 것이 곤란한 막인 것이 바람직하고, 예컨대 동일한 원소를 포함하는 막에 의해 형성되는 적층막을 들 수 있다. 구체적으로는, 적층막은, 성막 조건이 상이한 2개의 폴리실리콘막이어도 좋고, 성막 조건이 상이한 2개의 a-Si막이어도 좋다. 또한, 적층막을 형성하는 방법은, 특별히 한정되지 않고, 예컨대 화학 기상 퇴적(CVD: Chemical Vapor Deposition)이어도 좋고, 원자층 퇴적(ALD: Atomic Layer Deposition)이어도 좋다.
또한, 본 실시형태에서는, 2개의 막에 의해 형성되는 적층막을 예를 들어 설명하였지만, 적층막은 이것에 한정되지 않는다. 적층막으로서는, 3개 이상의 막에 의해 형성되는 막이어도 좋다.
또한, 본 실시형태에서는, 레시피 최적화 계산에 의해 히터(60)의 설정 온도 및 성막 시간을 조정하는 경우를 예를 들어 설명하였지만, 히터(60)의 설정 온도만을 조정하여도 좋고, 성막 시간만을 조정하여도 좋다. 또한, 그 밖의 성막 조건, 예컨대 성막 가스의 유량, 성막 가스의 공급 시간, 처리 용기(4) 내의 압력, 퍼지 가스의 공급 시간, 웨이퍼 보우트(48)의 회전수(회전 속도)로부터 선택되는 하나의 성막 조건을 조정하여도 좋다. 또한, 이들 성막 조건으로부터 선택되는 복수의 성막 조건을 동시에 조정하여도 좋다.
또한, 본 실시형태에서는, 미리 정해진 막 두께를 갖는 적층막을 형성하는 경우를 예를 들어 설명하였지만, 적층막의 특성은 이것에 한정되지 않고, 예컨대 적층막의 불순물 농도, 시트 저항, 반사율, 에칭 내성 등의 다른 특성이어도 좋다. 이 경우, 웨이퍼(W)의 온도, 성막 시간, 처리 용기(4) 내의 압력, 성막 가스의 유량 등의 성막 조건이, 성막된 막의 불순물 농도, 시트 저항, 반사율 등의 막질에 부여하는 영향을 나타내는 프로세스 모델을 사용하면 좋다.
또한, 본 실시형태에서는, 웨이퍼 보우트에 배치된 다수 매의 웨이퍼(W)에 의해 하나의 배치를 구성하고, 하나의 배치 단위로 성막 처리를 행하는 배치식의 장치를 예를 들어 설명하였지만, 이것에 한정되지 않는다. 예컨대 홀더 상에 배치하는 다수 매의 웨이퍼(W)에 대하여 일괄적으로 성막 처리를 행하는 세미 배치식의 장치여도 좋고, 1매씩 성막 처리를 행하는 매엽식 장치여도 좋다.
또한, 본 실시형태에서는, 기판 처리 장치의 동작을 제어하는 제어 장치(100)가 조정 처리를 행하는 경우를 예를 들어 설명하였지만, 이것에 한정되지 않고, 예컨대 복수의 장치를 일원(一元) 관리하는 제어 장치(군 컨트롤러)나 호스트 컴퓨터로 행하여도 좋다.
100 : 제어 장치 102 : 모델 기억부
104 : 레시피 기억부 106 : ROM
108 : RAM 110 : I/O 포트
112 : CPU 114 : 버스
116 : 조작 패널 W : 웨이퍼

Claims (14)

  1. 기판에 제1 막을 성막한 후에 제2 막을 성막하여 적층막을 형성하는 기판 처리 장치의 동작을 제어하는 제어 장치에 있어서,
    상기 제1 막을 성막하는 제1 성막 조건과, 상기 제2 막을 성막하는 제2 성막 조건을 포함하는 성막 조건을 기억하는 레시피 기억부와,
    상기 제1 성막 조건이 상기 제1 막의 특성에 부여하는 영향을 나타내는 제1 프로세스 모델과, 상기 제2 성막 조건이 상기 제2 막의 특성에 부여하는 영향을 나타내는 제2 프로세스 모델을 포함하는 프로세스 모델을 기억하는 모델 기억부와,
    상기 레시피 기억부에 기억된 상기 제1 성막 조건 및 상기 제2 성막 조건에 의해 성막된 상기 제1 막과 상기 제2 막을 포함하는 상기 적층막의 특성의 측정치와, 상기 모델 기억부에 기억된 상기 제2 프로세스 모델에 기초하여, 상기 제2 성막 조건을 조정하고, 상기 제1 성막 조건 및 조정된 상기 제2 성막 조건에 의해 상기 적층막을 형성하는 경우에 예측되는 상기 적층막의 특성의 예측치에 기초하여, 상기 제1 성막 조건을 조정할지 여부를 판정하는 제어부
    를 포함하는 제어 장치.
  2. 제1항에 있어서, 상기 제어부는, 상기 적층막의 특성의 예측치가 상기 적층막의 특성의 목표치를 만족하고 있지 않은 경우, 상기 제1 성막 조건을 조정한다고 판정하는 것인 제어 장치.
  3. 제1항 또는 제2항에 있어서, 상기 제어부는, 상기 제1 성막 조건을 조정한다고 판정한 경우, 상기 제1 성막 조건의 조정이 필요하다는 것을 통지하는 것인 제어 장치.
  4. 제1항 또는 제2항에 있어서, 상기 제어부는, 상기 제1 성막 조건을 조정한다고 판정한 경우, 상기 레시피 기억부에 기억된 상기 제1 성막 조건 및 상기 제2 성막 조건에 의해 성막된 상기 제1 막과 상기 제2 막을 포함하는 상기 적층막의 특성의 측정치와, 상기 모델 기억부에 기억된 상기 제1 프로세스 모델에 기초하여, 상기 적층막의 특성의 예측치가 상기 적층막의 특성의 목표치와 일치하도록 상기 제1 성막 조건을 조정하는 것인 제어 장치.
  5. 제4항에 있어서, 상기 제어부는, 상기 제1 성막 조건을 조정한다고 판정한 경우, 조정된 상기 제1 성막 조건과 조정된 상기 제2 성막 조건에 의해, 상기 적층막을 형성하도록 상기 기판 처리 장치의 동작을 제어하는 것인 제어 장치.
  6. 제1항 또는 제2항에 있어서, 상기 적층막은, 상기 기판 처리 장치에서 연속하여 성막되는 막인 것인 제어 장치.
  7. 제1항 또는 제2항에 있어서, 상기 제1 막과 상기 제2 막은 동일한 원소를 포함하는 막인 것인 제어 장치.
  8. 제1항 또는 제2항에 있어서, 상기 적층막의 특성은 막 두께인 것인 제어 장치.
  9. 제1항 또는 제2항에 있어서, 상기 적층막의 특성은 불순물 농도인 것인 제어 장치.
  10. 기판 처리 시스템에 있어서,
    기판에 제1 막을 성막한 후에 제2 막을 성막하여 적층막을 형성하는 기판 처리 장치와,
    상기 기판 처리 장치의 동작을 제어하는 제어 장치
    를 구비하며,
    상기 제어 장치는,
    상기 제1 막을 성막하는 제1 성막 조건과, 상기 제2 막을 성막하는 제2 성막 조건을 포함하는 성막 조건을 기억하는 레시피 기억부와,
    상기 제1 성막 조건이 상기 제1 막의 특성에 부여하는 영향을 나타내는 제1 프로세스 모델과, 상기 제2 성막 조건이 상기 제2 막의 특성에 부여하는 영향을 나타내는 제2 프로세스 모델을 포함하는 프로세스 모델을 기억하는 모델 기억부와,
    상기 레시피 기억부에 기억된 상기 제1 성막 조건 및 상기 제2 성막 조건에 의해 성막된 상기 제1 막과 상기 제2 막을 포함하는 상기 적층막의 특성의 측정치와, 상기 모델 기억부에 기억된 상기 제2 프로세스 모델에 기초하여, 상기 제2 성막 조건을 조정하고, 상기 제1 성막 조건 및 조정된 상기 제2 성막 조건에 의해 상기 적층막을 형성하는 경우에 예측되는 상기 적층막의 특성의 예측치에 기초하여, 상기 제1 성막 조건을 조정할지 여부를 판정하는 제어부
    를 포함하는 것인 기판 처리 시스템.
  11. 기판에 제1 성막 조건으로 제1 막을 성막하는 제1 성막 공정과, 상기 제1 막 위에 제2 성막 조건으로 제2 막을 성막하는 제2 성막 공정을 포함하는 성막 공정과,
    상기 성막 공정에서 성막된 상기 제1 막과 상기 제2 막을 포함하는 적층막의 특성을 측정하는 측정 공정과,
    상기 측정 공정에서 측정된 상기 적층막의 특성의 측정치와, 상기 제2 성막 조건이 상기 제2 막의 특성에 부여하는 영향을 나타내는 제2 프로세스 모델에 기초하여, 상기 제2 성막 조건을 조정하는 조정 공정과,
    상기 제1 성막 조건 및 상기 조정 공정에서 조정된 상기 제2 성막 조건에 의해 상기 적층막을 형성하는 경우에 예측되는 상기 적층막의 특성의 예측치에 기초하여, 상기 제1 성막 조건을 조정할지 여부를 판정하는 판정 공정
    을 포함하는 기판 처리 방법.
  12. 제11항에 있어서, 상기 성막 공정은, 상기 제1 막에 대하여 미리 정해진 처리를 행하는 처리 공정을 포함하고,
    상기 처리 공정은, 상기 제1 성막 공정 후로서, 상기 제2 성막 공정 전에 행해지는 것인 기판 처리 방법.
  13. 제12항에 있어서, 상기 미리 정해진 처리는, 상기 제1 막을 에칭하는 에칭 처리를 포함하는 것인 기판 처리 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 기재된 기판 처리 방법을 컴퓨터에 실행시키는, 매체에 저장된 프로그램.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6959191B2 (ja) 2018-07-25 2021-11-02 旭化成エレクトロニクス株式会社 学習処理装置、学習処理方法、化合物半導体の製造方法、および、プログラム
JP7161896B2 (ja) * 2018-09-20 2022-10-27 株式会社Ｓｃｒｅｅｎホールディングス 基板処理装置および基板処理システム
TWI830812B (zh) * 2018-11-21 2024-02-01 日商東京威力科創股份有限公司 基板處理之條件設定支援方法、基板處理系統、記錄媒體及學習模型
CN110442930B (zh) * 2019-07-19 2023-12-15 Tcl华星光电技术有限公司 虚拟量测方法和虚拟量测装置
JP7442407B2 (ja) 2020-07-14 2024-03-04 東京エレクトロン株式会社 制御装置、システム及び制御方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130306945A1 (en) 2012-05-18 2013-11-21 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element, light-emitting device, display device, electronic device, and lighting device
US20140335693A1 (en) 2013-05-09 2014-11-13 Tokyo Electron Limited Substrate processing method, program, control apparatus, film forming apparatus, and substrate processing system
KR101565896B1 (ko) 2012-03-28 2015-11-05 도쿄엘렉트론가부시키가이샤 연속 처리 시스템, 연속 처리 방법 및, 프로그램이 기록된 컴퓨터 판독가능 기록매체

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05190457A (ja) * 1992-01-17 1993-07-30 Fuji Electric Co Ltd 学習指示機能付半導体製造装置
JPH0766291A (ja) * 1993-08-31 1995-03-10 Nippondenso Co Ltd 半導体装置の製造方法
JP3901958B2 (ja) * 2000-08-24 2007-04-04 東京エレクトロン株式会社 熱処理装置設定温度の作成方法、および熱処理方法
US8257546B2 (en) * 2003-04-11 2012-09-04 Applied Materials, Inc. Method and system for monitoring an etch process
US20050287806A1 (en) * 2004-06-24 2005-12-29 Hiroyuki Matsuura Vertical CVD apparatus and CVD method using the same
JP4511488B2 (ja) * 2006-03-31 2010-07-28 株式会社堀場製作所 有機ｅｌ素子の製造装置
US7467064B2 (en) * 2006-02-07 2008-12-16 Timbre Technologies, Inc. Transforming metrology data from a semiconductor treatment system using multivariate analysis
JP4942174B2 (ja) * 2006-10-05 2012-05-30 東京エレクトロン株式会社 基板処理システムの処理レシピ最適化方法，基板処理システム，基板処理装置
JP4464979B2 (ja) * 2007-03-05 2010-05-19 東京エレクトロン株式会社 処理システム、処理方法、及び、プログラム
JP5212281B2 (ja) * 2009-07-03 2013-06-19 日立電線株式会社 半導体光素子基板の製造方法
JP2012004542A (ja) * 2010-05-20 2012-01-05 Tokyo Electron Ltd シリコン膜の形成方法およびその形成装置
JP5766647B2 (ja) * 2012-03-28 2015-08-19 東京エレクトロン株式会社 熱処理システム、熱処理方法、及び、プログラム
JP5788355B2 (ja) * 2012-03-29 2015-09-30 東京エレクトロン株式会社 熱処理システム、熱処理方法、及び、プログラム
JP2014127627A (ja) * 2012-12-27 2014-07-07 Tokyo Electron Ltd 薄膜形成装置の洗浄方法、薄膜形成方法、薄膜形成装置、及び、プログラム
US9797042B2 (en) * 2014-05-15 2017-10-24 Lam Research Corporation Single ALD cycle thickness control in multi-station substrate deposition systems

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101565896B1 (ko) 2012-03-28 2015-11-05 도쿄엘렉트론가부시키가이샤 연속 처리 시스템, 연속 처리 방법 및, 프로그램이 기록된 컴퓨터 판독가능 기록매체
US20130306945A1 (en) 2012-05-18 2013-11-21 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element, light-emitting device, display device, electronic device, and lighting device
US20140335693A1 (en) 2013-05-09 2014-11-13 Tokyo Electron Limited Substrate processing method, program, control apparatus, film forming apparatus, and substrate processing system

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