TWI543182B - 記憶體裝置 - Google Patents

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TWI543182B
TWI543182B TW103126265A TW103126265A TWI543182B TW I543182 B TWI543182 B TW I543182B TW 103126265 A TW103126265 A TW 103126265A TW 103126265 A TW103126265 A TW 103126265A TW I543182 B TWI543182 B TW I543182B
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Description

記憶體裝置
本文描述之實施例大體上係關於一種記憶體裝置。
存在使用一電阻變化記憶體元件之一記憶體裝置。使用電阻變化記憶體元件之此記憶體裝置需要可靠地讀取並寫入資料。
1‧‧‧記憶體元件
1r‧‧‧記憶體元件之複本
3‧‧‧行控制電路
4A‧‧‧列控制電路
5‧‧‧寫入電路
6‧‧‧讀取電路
9‧‧‧單元陣列
9A‧‧‧記憶體單元陣列
10‧‧‧記憶體裝置
13‧‧‧恆定電流產生電路
14‧‧‧恆定電流產生電路
20‧‧‧記憶體裝置
23a‧‧‧洩漏電流複本電路
23b‧‧‧洩漏電流複本電路
24‧‧‧洩漏電流複本電路
34‧‧‧洩漏電流複本電路
43b‧‧‧洩漏電流複本電路
50‧‧‧源電路
51‧‧‧散熱電路
60‧‧‧感測放大器
70‧‧‧電阻元件
81‧‧‧固定層
82‧‧‧記錄層
83‧‧‧絕緣層
84‧‧‧反鐵磁層
85‧‧‧電極層
86‧‧‧電極層
BL‧‧‧位元線
CELL_Tr‧‧‧單元電晶體
CELL_Tr.r‧‧‧單元電晶體之複本
CP‧‧‧讀取電流路徑
D0‧‧‧分佈
DH‧‧‧分佈
DL‧‧‧分佈
GBL‧‧‧全域位元線
GSL‧‧‧全域源極線
GWL‧‧‧全域字線
ILEAK‧‧‧讀取電流
IREP‧‧‧複本電流
IREF‧‧‧參考電流
IREAD‧‧‧讀取電流
In1‧‧‧輸入節點
In2‧‧‧輸入節點
LY‧‧‧信號
LYSW‧‧‧局部行開關
LYSWr‧‧‧局部行開關之複本
LM23a‧‧‧洩漏監控電路
LM24‧‧‧洩漏監控電路
LM34‧‧‧洩漏監控電路
MC‧‧‧記憶體單元
MCr‧‧‧記憶體單元之複本
PS1‧‧‧恆定電流源
PS2‧‧‧恆定電流源
QN2‧‧‧電晶體
QN11‧‧‧電晶體
QN12‧‧‧電晶體
QN13‧‧‧電晶體
QN14‧‧‧電晶體
QN21‧‧‧電晶體
QN23‧‧‧電晶體
QN24‧‧‧電晶體
QN31‧‧‧電晶體
QN32‧‧‧電晶體
QP1‧‧‧電晶體
QP2‧‧‧電晶體
QP3‧‧‧電晶體
QP4‧‧‧電晶體
QP41‧‧‧電晶體
QP42‧‧‧電晶體
QP43‧‧‧電晶體
QP44‧‧‧電晶體
QP51‧‧‧電晶體
QP52‧‧‧電晶體
R1‧‧‧電阻器
R2‧‧‧電阻器
RC‧‧‧參考單元
REN‧‧‧信號
RP‧‧‧參考電流路徑
SEN1‧‧‧電晶體之閘極
SEN2‧‧‧電晶體之閘極
SL‧‧‧源極線
SO‧‧‧信號/輸出節點
SOb‧‧‧信號/輸出節點
VCLAMP‧‧‧電位
VREF‧‧‧參考電位
VDD‧‧‧節點
VDD2A‧‧‧電源供應器節點
VSS‧‧‧接地節點
VSS_SA‧‧‧接地節點
W‧‧‧閘極寬度
WL‧‧‧字線
圖1係示意地展示根據第一實施例之一記憶體裝置之組態之一實例之一方塊圖；圖2係示意地展示根據第一實施例之記憶體裝置之讀取電流路徑上之電路之組態之一實例之一方塊圖；圖3係展示根據第一實施例之記憶體裝置中產生之一參考電流之單元電晶體溫度相依性之一實例之一圖表；圖4係用於解釋一Z值之定義之一圖表；圖5係示意地展示根據第二實施例之一記憶體裝置之讀取電流路徑上之電路之組態之一實例之一方塊圖；圖6係展示一參考電流之最佳值對使用一Z值作為一指標之一洩漏電流之相依性之一圖表；圖7係展示當洩漏電流改變時參考電流之最佳值之變化量之轉變之一圖表；圖8係展示當根據第二實施例及一比較實例之記憶體裝置中產生 洩漏電流時Z值變化之一圖表；圖9係示意地展示根據另一實施例之一記憶體裝置之讀取電流路徑上之電路之組態之一實例之一方塊圖；圖10係展示提供於一記憶體裝置中之一記憶體元件之一實例之一截面圖；圖11展示各者繪示當一記憶體單元包含一電阻變化記憶體元件時一讀取電流與一參考電流之間之關係之示意圖表；及圖12係展示流至根據比較實例之記憶體裝置之一洩漏電流之單元電晶體溫度相依性之一實例之一圖表。
存在一種記憶體裝置，其包含使用一電阻變化記憶體元件等等之一記憶體單元。此一記憶體裝置包含(例如)複數個記憶體單元。為自(例如)一特定記憶體單元讀取資料，比較自目標記憶體單元輸出之一電流值與自一參考單元輸出之一電流值之間之差作為一判定準則。因為一記憶體單元之電流值相對於一參考單元之電流值取決於由個別記憶體單元保存之資料區別而改變，所以可區分由記憶體單元保存之資料。
然而，一洩漏電流可產生於除讀取目標以外之一記憶體單元中。尤其當一記憶體單元處於一高溫狀態等等時，容易產生洩漏電流。所產生之洩漏電流被添加至(例如)來自讀取目標記憶體單元之電流值，且使得來自記憶體單元之顯現輸出值大於實際輸出值。因為記憶體單元之顯現電流值與參考單元之電流值之間之差因此變小，所以不可能正確地讀取資料。
根據下文描述之實施例，可獲得改良之資料讀取可靠性之一記憶體裝置。更具體言之，根據一實施例之記憶體裝置包含一感測放大器，其包含一第一輸入節點及一第二輸入節點，且經組態以基於該第 一輸入節點及該第二輸入節點處之輸入值之間之一差輸出一信號；一第一路徑，其包含選擇性地連接至該第一輸入節點之一記憶體單元且提供於該第一輸入節點與一接地節點之間；及一第二路徑，其包含選擇性地連接至該第二輸入節點之一參考單元且提供於該第二輸入節點與該接地節點之間。該感測放大器之該第二輸入節點處之該輸入值經改變使得在高於該記憶體單元之一第一溫度區域中之溫度之一溫度下一第二溫度區域中之兩個不同溫度T2與(T2+△T)之間之該輸入值之一變化量變得大於該記憶體單元之該第一溫度區域中之兩個不同溫度T1與(T1+△T)之間之該輸入值之變化量，其中△T係該溫度之一增量。
現在將參考隨附圖式描述實施例。在圖式內相同參考數字標示相同部分。必要時將給定一重複描述。
<第一實施例>
下文將參考圖1、圖2、圖3、圖4、圖11及圖12描述根據此實施例之一記憶體裝置。
(1)記憶體裝置之組態之實例
將首先參考圖1描述根據此實施例之一記憶體裝置之組態之一實例。圖1係示意地展示根據此實施例之一記憶體裝置10之組態之一實例之一方塊圖。
[核心區域]
如圖1中所示，根據此實施例之記憶體裝置10包含一或多個單元陣列9。單元陣列9構成記憶體裝置10之核心區域，且包含一記憶體單元陣列9A及一或多個參考單元RC。
記憶體單元陣列9A包含複數個記憶體單元MC。
一全域位元線GBL、一位元線BL、一全域源極線GSL、一源極線SL、一全域字線GWL及一字線WL提供在記憶體單元陣列9A中。全 域位元線GBL、位元線BL、全域源極線GSL及源極線SL在X方向(行方向)上延伸。全域字線GWL及字線WL在Y方向(列方向)上延伸。複數個記憶體單元MC配置在記憶體單元陣列9A中之一矩陣中且經提供以連接至線GBL、BL、GSL、SL、GWL及WL。
更具體言之，X方向上排成陣列之複數個記憶體單元MC連接至共同的一對位元線BL及源極線SL。為記憶體單元MC所連接之位元線BL及源極線SL經由局部行開關LYSW分別連接至全域位元線GBL及全域源極線GSL。局部行開關LYSW係一場效電晶體，諸如一n型金屬氧化物半導體場效電晶體(MOSFET)。當高位準之一信號LY供應至特定局部行開關LYSW之閘極時，局部行開關LYSW接通，且選擇對應於其等之記憶體單元MC。Y方向上排成陣列之複數個記憶體單元MC連接至一共同字線WL。為記憶體單元MC所連接之字線WL連接至全域字線GWL。
記憶體單元MC包含(例如)一記憶體元件1及一單元電晶體CELL_Tr。在根據此實施例之記憶體裝置10中，例如，一電阻變化記憶體元件用作記憶體元件1。當給定等於或大於某一臨限值之一電流、電壓或能量(例如，熱量)時，電阻變化記憶體元件之電阻狀態改變。更具體言之，電阻變化記憶體元件根據將儲存之資料改變為一高電阻狀態或一低電阻狀態。因此，例如，當讀取資料時，輸出電流值或電位根據被供應一讀取電流IREAD之電阻變化記憶體元件之電阻值之量值而改變。基於根據電阻值之量值之一變化量(讀取信號或讀取輸出)區分儲存於電阻變化記憶體元件中之資料。例如，使用一磁阻元件作為電阻變化記憶體元件。單元電晶體CELL_Tr係一場效電晶體，諸如一n型MOSFET。當單元電晶體CELL_Tr接通時，對應於其之記憶體元件1連接在成對形成之位元線BL與源極線SL之間。
在單元陣列9中，一或多個參考單元RC連接至參考單元RC之全 域位元線GBL。
參考單元RC產生一參考電流IREF作為對由提供於記憶體單元MC中之記憶體元件1之電阻值引起之電流/電位之變化量之一資料讀取判定準則(讀取位準)。參考電流IREF係藉由(例如)供應一電流至具有介於處於一高電阻狀態之記憶體元件1之電阻值與處於一低電阻狀態之記憶體元件1之電阻值之間之一中間量值之一電阻值(下文亦稱作一中間電阻值)之一電阻器而產生。參考單元RC包含經組態以產生中間電阻值之一或多個電阻元件70。
[周邊區域]
諸如一列控制電路4A、一行控制電路3、一寫入電路5及一讀取電路6之周邊電路提供在單元陣列9之周邊區域中。
列控制電路4A連接至自單元陣列9延伸之全域字線GWL之一端。列控制電路4A經由全域字線GWL基於一外部位址信號控制個別字線WL之啟動/撤銷啟動。
行控制電路3連接至自單元陣列9延伸之全域位元線GBL及全域位元線GSL。行控制電路3基於一外部位址信號控制個別位元線BL及源極線SL至寫入電路5及讀取電路6之連接。個別位元線BL及源極線SL經由全域位元線GBL及全域源極線GSL以及局部行開關LYSW連接至寫入電路5及讀取電路6。
寫入電路5經由行控制電路3連接至成對形成之個別位元線BL及源極線SL。寫入電路5包含諸如用於產生諸如一寫入電流或寫入電壓之一寫入脈衝之一電流源或電壓源之一源電路50及吸收寫入脈衝之一散熱電路51。在資料寫入時，寫入電路5供應寫入脈衝至一外部選定特定記憶體單元MC。例如，若提供於記憶體單元MC中之記憶體元件1係一電阻變化記憶體元件，則當供應寫入脈衝時改變選定記憶體單元MC中之記憶體元件1之電阻狀態(電阻值)。
讀取電路6經由行控制電路3連接至成對形成之個別位元線BL及源極線SL之一端側。讀取電路6包含用於產生讀取電流IREAD之一電壓源或電流源、偵測並放大一讀取信號之一感測放大器60及暫時保存資料之一鎖存電路。讀取電路6偵測讀取電流IREAD之電流值或位元線BL之電位，且比較其與由參考單元MC產生之參考電流IREF，藉此讀取儲存於記憶體單元MC中之資料。
(2)讀取路徑上之電路之組態之實例
接著參考圖2描述記憶體裝置10之感測放大器60周圍之讀取路徑上之電路之組態之一實例。圖2係示意地展示根據此實施例之記憶體裝置之讀取路徑上之電路之組態之一實例之一方塊圖。
如圖2中所示，記憶體裝置10之讀取路徑包含感測放大器60、用作一第一路徑之一讀取電流路徑CP、用作一第二路徑之一參考電流路徑RP、用作經組態以產生用以調整讀取電流路徑CP上之電位之一鉗位電位之一電流產生電路之一恆定電流產生電路13及用作經組態以產生用以調整參考電流路徑RP上之電位之一鉗位電位之一參考電流產生電路之一恆定電流產生電路14。
[感測放大器及恆定電流產生電路]
下文將詳細描述感測放大器60及恆定電流產生電路13及14。如上所述，此等電路位於記憶體裝置10之周邊區域中。
感測放大器60包含用作一第一輸入節點之一輸入節點In1及用作一第二輸入節點之一輸入節點In2，且基於輸入節點In1及In2之輸入值之間之差輸出信號SO及SOb。信號SOb之最後的「b」指示元件之反相邏輯。
如圖2中所示，感測放大器60包含係一p型MOSFET等等之一電晶體QP1及係n型MOSFET等等之電晶體QN11及QN12，電晶體QP1及電晶體QN11及QN12串聯連接在一接地節點VSS_SA與具有一電源供應 器電位之一節點(電源供應器節點)VDD2A之間。感測放大器60亦包含係一p型MOSFET等等之一電晶體QP2及係n型MOSFET等等之電晶體QN13及QN14，電晶體QP2及電晶體QN13及QN14串聯連接在節點VDD2A與接地節點VSS_SA之間。
電晶體QP1與QN11之間之連接節點輸出信號SOb。輸出信號SOb之輸出節點SOb連接至電晶體QP2及QN13之閘極。電晶體QP2與QN13之間之連接節點輸出信號SO。輸出信號SO之輸出節點SO連接至電晶體QP1及QN11之閘極。電晶體QN12之閘極連接至電晶體QN14之閘極(SEN2)。
輸出節點SOb及SO分別經由係p型MOSFET等等之電晶體QP3及QP4連接至節點VDD2A。電晶體QP3之閘極連接至電晶體QP4之閘極(SEN1)。
感測放大器60進一步包含係n型MOSFET等等之電晶體QN21及QN23。電晶體QN21之汲極連接至電晶體QN11與電晶體QN12之間之連接節點，且電晶體QN21之源極形成感測放大器60之輸入節點In1。電晶體QN23之汲極連接至電晶體QN13與電晶體QN14之間之連接節點，且電晶體QN23之源極形成感測放大器60之輸入節點In2。當高位準之信號REN供應至電晶體QN21及QN23之閘極時，啟用感測放大器60。
感測放大器60之輸入節點In1連接至係一n型MOSFET等等之一電晶體QN2之汲極。電晶體QN2之源極連接至單元側上之全域位元線GBL。電晶體QN2之閘極接收一電位VCLAMP。電晶體QN2之源極之電壓藉由電晶體QN2及電位VCLAMP鉗位至一特定值。電位VCLAMP係供應自恆定電流產生電路13。恆定電流產生電路13包含一恆定電流源PS1、係一n型MOSFET等等之一電晶體QN31及一電阻器R1，其等串聯連接在一節點VDD與一接地節點VSS之間。電晶體QN31之閘極連 接至其自身之汲極及電晶體QN2之閘極。
感測放大器60之輸入節點In2連接至係一n型MOSFET等等之一電晶體QN24之汲極。電晶體QN24之源極連接至參考側上之全域位元線GBL。電晶體QN24之閘極接收一電位VREF。電晶體QN24之源極之電壓藉由電晶體QN24及電位VREF鉗位至一特定值。電位VREF係供應自恆定電流產生電路14。恆定電流產生電路14包含一恆定電流源PS2、係一n型MOSFET等等之一電晶體QN32及一電阻器R2，其等串聯連接在節點VDD與接地節點VSS之間。電晶體QN32之閘極連接至其自身之汲極及電晶體QN24之閘極。恆定電流產生電路14可包含於恆定電流產生電路13中。
[讀取電流路徑及參考電流路徑]
下文將詳細描述讀取電流路徑CP及參考電流路徑RP。其等位於記憶體裝置10之核心區域中。
用作第一路徑之讀取電流路徑CP包含選擇性地連接至感測放大器60之輸入節點In1之記憶體單元MC且提供在輸入節點In1與接地節點VSS_SA之間。
更具體言之，當讀取資料時，為讀取目標記憶體單元MC所屬之行之局部行開關LYSW藉由高位準之信號LY而接通。此外，連接至讀取目標記憶體單元MC之字線WL改變至高位準以接通讀取目標記憶體單元MC之單元電晶體CELL_Tr。讀取目標記憶體單元MC因此連接在全域源極線GSL與全域位元線GBL之間。因此，包含選定記憶體單元MC之讀取電流路徑CP形成於輸入節點In1與接地節點VSS_SA之間。如上所述，讀取電流路徑CP包含一組電路，其等可包含於接地節點VSS_SA與感測放大器60之輸入節點In1之間。
更具體言之，讀取電流路徑CP主要包含為寫入電路5所連接之一組全域位元線GBL、局部行開關LYSW、位元線BL、提供於記憶體單 元MC中之單元電晶體CELL_Tr、源極線SL、局部行開關LYSW及全域源極線GSL。
用作第二路徑之參考電流路徑RP包含選擇性地連接至感測放大器60之輸入節點In2之參考單元RC且提供於輸入節點In2與接地節點VSS_SA之間。更具體言之，參考電流路徑RP主要包含一組全域位元線GBL、提供於參考單元RC中之電阻元件70及全域源極線GSL。
當讀取資料時，啟用感測放大器60。因此，對應於讀取目標記憶體單元MC之電阻狀態之讀取電流IREAD流過讀取電流路徑CP，且參考電流IREF流過參考電流路徑RP。
流過讀取電流路徑CP之讀取電流IREAD在輸入節點In1處偵測為感測放大器60之輸入值。流過參考電流路徑RP之參考電流IREF在輸入節點In2處偵測為感測放大器60之輸入值。感測放大器60比較用作輸入節點In1處之輸入值之讀取電流IREAD與用作輸入節點In2處之輸入值之參考電流IREF。基於讀取電流IREAD是否大於或小於參考電流IREF，感測放大器60輸出對應信號SO或SOb。即，區分記憶體單元MC之電阻狀態，且讀取由記憶體單元MC保存之資料。注意，輸入節點In1及In2處之輸入值可為電壓、電位等等。
輸入節點In1處之讀取電流IREAD在理想狀況下具有對應於由讀取目標記憶體單元MC保存之資料之一量值。然而，在如上所述之讀取電流路徑CP中，一洩漏電流ILEAK可流至(例如)一未選定單元電晶體CELL_Tr及/或局部行開關LYSW。洩漏電流ILEAK之量值根據記憶體單元MC之狀態(例如，記憶體單元MC之一高溫狀態)改變。
更具體言之，記憶體單元MC之狀態係(例如)單元電晶體CELL_Tr之溫度狀態。當例如單元電晶體CELL_Tr處於一高溫狀態時，洩漏電流ILEAK容易流至單元電晶體CELL_Tr。當單元電晶體CELL_Tr具有(例如)一低臨限電壓規格以實現一高速操作時，洩漏電 流ILEAK尤其變得更大。記憶體單元MC之狀態可為(例如)局部行開關LYSW之溫度狀態。當局部行開關LYSW處於一高溫狀態且特定言之具有一高速操作規格時，洩漏電流ILEAK變大。
洩漏電流ILEAK可添加至經由選定記憶體單元MC流動之讀取電流IREAD，且整個讀取電流路徑CP中之實質讀取電流IREAD可變得大於理想值。即，輸入節點In1處之輸入值可為實際讀取電流IREAD與洩漏電流ILEAK之和。因此，資料讀取精確度可降低或資料讀取不可行，這係因為讀取電流IREAD與參考電流IREF並未進行正確比較。
在此實施例中，洩漏電流複本電路23a、23b及24提供於記憶體裝置10之周邊區域中以根據產生於單元側上之洩漏電流ILEAK的量改變參考電流IREF之值。
[洩漏電流複本電路]
用作一複本電路之洩漏電流複本電路24連接至提供於恆定電流產生電路14中與恆定電流產生電路14之恆定電流源PS2並聯之電晶體QN32，且產生對應於讀取電流路徑CP中之洩漏電流ILEAK之一複本電流IREP。
更具體言之，係提供於洩漏電流複本電路24中之一p型MOSFET等等之一電晶體QP41之汲極連接至電晶體QN32之汲極。電晶體QP41之源極連接至節點VDD。係一p型MOSFET等等之一電晶體QP42之閘極連接至電晶體QP41之閘極。
一洩漏監控電路LM24連接至電晶體QP42之汲極。洩漏監控電路LM24具有其中記憶體單元MC之一複本MCr及局部行開關LYSW之一複本LYSWr並聯連接之一組態。
電晶體QP42及複本MCr串聯連接在節點VDD與接地節點VSS之間。電晶體QP42及複本LYSWr串聯連接在節點VDD與接地節點VSS之間。電晶體QP42之汲極亦連接至電晶體QP41與電晶體QP42之間之連 接節點。
複本MCr包含(例如)記憶體元件1之一複本1r及單元電晶體CELL_Tr之一複本CELL_Tr.r。複本1r係由(例如)與記憶體元件1相同之類型之一記憶體元件(例如，一電阻變化記憶體元件)形成，且經組態以展現出與記憶體元件1相同之行為。更具體言之，複本1r具有實質上與記憶體元件1相同之結構且實質上係形成於與記憶體元件1相同之程序步驟中。換言之，複本1r包含(例如)形成為記憶體元件1之複數個結構之一者。
複本CELL_Tr.r係由諸如一n型MOSFET(如例如單元電晶體CELL_Tr)之一場效電晶體形成，且經組態以展現出與單元電晶體CELL_Tr相同之行為。複本CELL_Tr.r之閘極連接至例如接地節點VSS。更具體言之，複本CELL_Tr.r具有實質上與單元電晶體CELL_Tr相同之結構且實質上形成於與單元電晶體CELL_Tr相同之程序步驟中。換言之，複本CELL_Tr.r包含(例如)形成為單元電晶體CELL_Tr之複數個結構之一者。
複本LYSWr係由諸如一n型MOSFET(如例如局部行開關LYSW)之一場效電晶體形成，且經組態以展現出與局部行開關LYSW相同之行為。複本LYSWr之閘極連接至例如接地節點VSS。更具體言之，複本LYSWr具有實質上與局部行開關LYSW相同之結構且實質上形成於與局部行開關LYSW相同之程序步驟中。換言之，複本LYSWr包含(例如)形成為局部行開關LYSW之複數個結構之一者。
運用此等結構，洩漏電流複本電路24產生對應於產生於單元側上之洩漏電流ILEAK之複本電流IREP。更具體言之，洩漏電流複本電路24構成為一1：1電流鏡電路，其將電晶體QP42之側上之輸出以1：1返回至電晶體QP41之側。即，電晶體QP41及QP42具有相同閘極寬度W，且就擴展而言具有相同功率驅動能力。在電晶體QP42之側上之輸出 處，洩漏電流複本電路24使洩漏監控電路LM24產生具有實質上與洩漏電流ILEAK相同之量值之一電流。在電晶體QP41之側上之輸出處，洩漏電流複本電路24產生具有實質上與電晶體QP42之側上之輸出相同之量值之複本電流IREP。
當洩漏電流複本電路24連接至恆定電流產生電路14時，具有對應於複本電流IREP之一量值之一電位被添加至電位VREF。此外，對應於電位VREF之參考電流IREF在輸入節點In2處偵測為感測放大器60之輸入值。即，因為具有實質上相同量值之電流流至形成一電流鏡電路之電晶體QN24及QN32之源極側，所以添加有複本電流IREP之參考電流IREF在輸入節點In2處變為感測放大器60之輸入值。
用作一複本電路之洩漏電流複本電路23a連接至提供於恆定電流產生電路13中與恆定電流產生電路13之恆定電流源PS1並聯之電晶體QN31，且產生對應於讀取電流路徑CP中之洩漏電流ILEAK之複本電流IREP。
更具體言之，洩漏電流複本電路23a具有與洩漏電流複本電路24相同之組態。即，洩漏電流複本電路23a包含係p型MOSFET等等之電晶體QP43及QP44。電晶體QP43及QP44分別對應於電晶體QP41及QP42。洩漏電流複本電路23a包含一洩漏監控電路LM23a。洩漏監控電路LM23a對應於洩漏監控電路LM24且具有與洩漏監控電路LM24相同之組態。即，洩漏監控電路LM23a包含複本MCr，其包含複本1r及複本CELL_Tr.r；及複本LYSWr。洩漏電流複本電路23a亦構成為一1：1電流鏡電路，其將電晶體QP44之側上之輸出以1：1返回至電晶體QP43之側。
本發明者已發現，並非產生於讀取電流路徑CP中之所有洩漏電流ILEAK皆反映在恆定電流產生電路13之恆定電流源PS1上。因此，當參考側上由洩漏電流複本電路24產生之複本電流IREP直接添加至參考 電流IREF時，參考電流IREF可過度移位。根據本發明者，當洩漏電流複本電路23a連接至恆定電流產生電路13時，對應於產生於單元側上之洩漏電流ILEAK之複本電流IREP被添加至恆定電流產生電路13。即，洩漏電流複本電路23a可補償恆定電流產生電路13之電壓且獲得與添加至參考側之複本電流IREP之一平衡。
用作一洩漏監控電路之洩漏電流複本電路23b連接至提供於恆定電流產生電路13中之電晶體QN31之源極，且校正電晶體QN31之源極電壓。
更具體言之，洩漏電流複本電路23b具有與洩漏監控電路LM23及LM24相同之組態。即，洩漏電流複本電路23b具有其中包含複本1r及複本CELL_Tr.r之複本MCr以及複本LYSWr與電晶體QN31串聯連接之一組態。複本MCr及複本LYSWr彼此並聯連接且連接至接地節點VSS。
具有實質上相同量值之電流流至形成一電流鏡電路之電晶體QN2及QN31之源極側。當係讀取電流路徑CP之複本之洩漏電流複本電路23b被添加至電晶體QN31之源極側時，電晶體QN2及QN31之源極側上之電阻值可具有幾乎相同量值。因此可更加可靠地等化電晶體QN2及QN31之源極側上之電流之量值。
注意，根據此實施例之記憶體裝置10無須總是包含洩漏電流複本電路23a。無須總是在記憶體裝置10中進行恆定電流產生電路13之電壓補償。根據此實施例之記憶體裝置10無須總是包含洩漏電流複本電路23b。記憶體裝置10中無須總是進行該兩個電晶體QN2及QN31之源極電壓校正。
注意，由洩漏監控電路LM23或LM24產生具有實質上與洩漏電流ILEAK相同之量值之一電流亦可稱作藉由洩漏監控電路LM23或LM24監控讀取電流路徑CP中之洩漏電流ILEAK。
(3)此實施例之效果
根據此實施例，可獲得下文描述之一或複數個效果。
(A)根據此實施例，輸入節點In2處之輸入值(即，參考電流IREF)經組態以根據單元電晶體CELL_Tr及/或局部行開關LYSW之狀態而改變。此可改良記憶體裝置10之資料讀取可靠性。
如上所述，單元電晶體CELL_Tr等等可改變至(例如)一高溫狀態。單元電晶體CELL_Tr等等可具有一高速操作規格。高速操作規格係藉由設計單元電晶體CELL_Tr等等使其具有例如一低臨限電壓而實施。特定言之，高速操作規格之單元電晶體CELL_Tr等等之溫度狀態影響流至單元電晶體CELL_Tr等等之洩漏電流ILEAK。圖12展示產生於單元側上之一洩漏電流之單元電晶體溫度相依性之一實例。圖表之橫座標表示一記憶體單元之攝氏溫度(度C)，且圖表之縱座標表示一單元電晶體中之洩漏電流值(NA：任意單位)。如圖12中所示，在高溫狀態中高速操作規格(圖表中之◆)之一單元電晶體中之洩漏電流值與一正常操作規格及低速操作規格(圖表中之■及△)之單元電晶體相比突然增加。即，圖表之梯度在用作低於一特定溫度(接近圖12之圖表之實例中之室溫)之一溫度之一第一溫度區域之一低溫區域與用作高於特定溫度之一溫度之一第二溫度區域之一高溫區域之間突然改變。每全域位元線之洩漏電流隨著單元陣列中之位元線之數目或連接至一位元線之記憶體單元之數目增加而進一步增加。
因此，在根據其中(例如)參考電流不改變之一比較實例之一記憶體裝置中，若高速操作規格之一單元電晶體處於一高溫狀態，則如由(例如)圖11之第二圖表(洩漏)指示，實質讀取電流增加，且可發生一讀取誤差。圖11展示各者繪示當一記憶體單元包含一電阻變化記憶體元件時一讀取電流與一參考電流之間之關係之示意圖表。圖11之橫座標表示一電流值，且縱座標表示電阻變化記憶體元件及參考單元之存 在概率、展現出某一電流值之元件數目。
圖11之最上面的圖表(無洩漏)展示無洩漏電流產生於單元側上之一情況。作為假設，此時，由參考單元產生之參考電流之一分佈D0位於(例如)流至一高電阻狀態之記憶體單元之讀取電流之一分佈DH與流至一低電阻狀態之記憶體單元之讀取電流之一分佈DL之間之中間位置。因此，可比較讀取電流之量值與參考電流之量值，且可讀取一記憶體單元之資料。然而，在其中參考電流固定之比較實例中，如底部圖表(洩漏)指示，當單元側上產生一洩漏電流時，例如分佈DH及DL移位至高電流側，且形成其中分佈DH與分佈D0重疊之一區域。在此一區域中，不能比較讀取電流值之量值與參考電流之量值。因此，可降低來自一記憶體單元之資料讀取精確度或資料讀取自身不可行。
根據此實施例，因為參考電流IREF根據單元電晶體CELL_Tr等等之狀態而改變(如圖11之額外底部圖表(第一實施例)指示)，分佈D0可移位幾乎等於(例如)分佈DH及分佈DL之移位量之一量。因此可更穩定地自記憶體單元MC讀取資料。
圖3展示根據單元電晶體CELL_Tr等等之狀態改變之參考電流IREF之單元電晶體溫度相依性之一實例。圖表之橫座標表示一記憶體單元之攝氏溫度(度C)，且圖表之縱座標表示參考電流IREF、IREF移位之一變化量(NA：任意單位)。如由圖3可知，如圖12中所示之單元側上之洩漏電流之行為一樣，當單元電晶體CELL_Tr處於一高溫狀態時，參考電流IREF之變化量之梯度突然增加。
即，根據此實施例，輸入節點In2處之輸入值(即，參考電流IREF)經改變使得根據處於一高溫狀態之單元電晶體CELL_Tr等等之溫度變化之變化量變得大於對應於根據處於一低溫狀態之單元電晶體CELL_Tr等等之溫度變化之變化量。更具體言之，參考電流IREF經改變使得記憶體單元之一高溫區域中之兩個不同溫度T2與(T2+△T)之 間之輸入值之變化量變得大於記憶體單元之一低溫區域中之兩個不同溫度T1與(T1+△T)之間之輸入值之變化量，其中△T係溫度之增量。此可改良記憶體裝置10之資料讀取可靠性。
(B)根據此實施例，具備產生對應於讀取電流路徑CP中之洩漏電流ILEAK之複本電流IRFP之洩漏電流複本電路24之恆定電流產生電路14連接至感測放大器60之輸入節點In2。此可改良記憶體裝置10之資料讀取可靠性。
資料讀取可靠性可使用例如一Z值作為一指標而評估。Z值係由以下項給定Z值=(Iu-Icrit)/σ一特定參考電流IREF之Z值愈大，一記憶體單元之讀取裕度愈寬。
圖4係關於上述等式之一解釋視圖。圖4之橫座標表示一電流值，且縱座標表示一特定讀取電流值之相同電阻狀態中記憶體元件之存在概率、元件數目。如圖4中所示，上述等式之Iu係流至記憶體單元MC之讀取電流IREAD之平均值；σ係流至記憶體單元MC之讀取電流IREAD之標準差；且Icrit係實現自記憶體單元MC之資料讀取之下限電流值。
若如上所述參考電流固定，則以上述方式定義之Z值隨著洩漏電流ILEAK產生而大幅降低(Z下降)。此係因為(例如)如圖11中之比較實例之圖表(洩漏)中所示，不能充分確保記憶體單元之讀取裕度。
根據此實施例，可使記憶體單元MC之讀取裕度為寬，且可抑制Z值中藉由洩漏電流ILEAK之一增加引起之一突然降低。即，可維持一大的Z值且確保記憶體單元MC之讀取裕度。
(C)根據此實施例，具備產生對應於讀取電流路徑CP中之洩漏電流ILEAK之一電流之洩漏電流複本電路23a及校正電晶體QN31之源極電壓之洩漏電流複本電路23b之恆定電流產生電路13連接至感測放大器 60之輸入節點In1。即，洩漏電流複本電路23a及23b在電晶體QN31之汲極側上產生對應於讀取電流路徑CP中之洩漏電流ILEAK之一電流，且給電晶體QN31之源極側給定對應於整個讀取電流路徑CP之電阻值之一電阻值。對應於添加至參考側之複本電流IREP之複本電流IREP因此被添加至單元側上之恆定電流源PS1。此外，可校正電晶體QN2及QN31之源極電壓，且可更加穩定地執行記憶體裝置10中之資料讀取。
(D)根據此實施例，洩漏電流複本電路23a、23b及24提供於記憶體裝置10之周邊電路中。此消除改變單元陣列9(其係記憶體裝置10之核心區域)之必要性。因此易於(例如)將一現有電路組態改變為此實施例之特徵。此外，記憶體裝置10之核心區域無須擴大，且可將電路之整個面積抑制為小。
<第二實施例>
接著將參考圖5、圖6、圖7、圖8及圖11描述根據此實施例之一記憶體裝置。根據此實施例之一記憶體裝置20與上述實施例的不同之處在於：用作產生對應於一讀取電流路徑CP中之一洩漏電流ILEAK之一複本電流IREP之一複本電路之一洩漏電流複本電路34在參考側上產生與單元側上之洩漏電流ILEAK成比例之複本電流IREP。
(1)讀取路徑上之電路之組態之實例
圖5係示意地展示根據此實施例之記憶體裝置20之讀取路徑上之電路之組態之一實例之一方塊圖。如圖5中所示，洩漏電流複本電路34連接至記憶體裝置20之一恆定電流產生電路14。
洩漏電流複本電路34連接至提供於恆定電流產生電路14中與恆定電流產生電路14之一恆定電流源PS2並聯之一電晶體QN32。
洩漏電流複本電路34具有與洩漏電流複本電路23a及24相同之組態。更具體言之，洩漏電流複本電路34包含係p型MOSFET等等之電 晶體QP51及QP52。電晶體QP51及QP52分別對應於洩漏電流複本電路24之電晶體QP41及QP42。然而，電晶體QP51及QP52具有例如彼此不同之閘極寬度。洩漏電流複本電路34包含具有與洩漏監控電路LM24相同之組態之一洩漏監控電路LM34。更具體言之，洩漏監控電路LM34包含一複本MCr，其包含一複本1r及一複本CELL_Tr.r；及一複本LYSWr。洩漏電流複本電路34構成一1：N電流鏡電路，其將電晶體QP52之側上之輸出以大1/N倍返回至電晶體QP51之側。N係大於1之一值。
為使洩漏電流複本電路34構成作為一1：N電流鏡電路，例如電晶體QP51及QP52經形成使得電晶體QP52具有比電晶體QP51之閘極寬度大N倍之一閘極寬度W。替代地，可形成具有相同閘極寬度W之電晶體QP51及QP52，且可藉由一修整信號將產生於電晶體QP52之側上之電流值修整為1/N。
運用上述特徵，洩漏電流複本電路34產生與產生於單元側上之洩漏電流ILEAK成比例且具有小於1之一比例常數(即，例如1/N之一比例常數)之複本電流IREP。具有對應於複本電流IREP之一量值之一電位被添加至一電位VREF，且對應於電位VREF之一參考電流IREF輸入至(例如)一輸入節點In2作為一輸入值。即，因為具有實質上相同量值之電流流至形成一電流鏡電路之電晶體QN24及QN32之源極側，所以添加有具有比洩漏電流ILEAK大1/N倍之一量值之複本電流IREP之參考電流IREF在輸入節點In2處變為一感測放大器60之輸入值。
如上所述，本發明者已發現，並非產生於讀取電流路徑CP中之所有洩漏電流ILEAK皆反映在恆定電流產生電路13之恆定電流源PS1上。因此，參考電流IREF之最佳值不一定係移位洩漏電流ILEAK之一值，且可為藉由使洩漏電流ILEAK倍乘小於1之一特定比例常數獲得之一移位值。本發明者考慮根據洩漏電流ILEAK之變化量調整參考側上之 參考電流IREF以獲得最佳參考電流IREF。更具體言之，如最佳參考電流IREF之變化量一樣，使複本電流IREP具有等於洩漏電流ILEAK與小於1之一特定比例常數之積之一值。實現此概念之一電路之一實例係上述電路組態。複本電流IREP與洩漏電流ILEAK成比例之比例常數係藉由(例如)如圖6及圖7中所示般事先擷取記憶體單元MC之資料而決定。
圖6係展示參考電流IREF之最佳值對使用一Z值作為一指標之洩漏電流ILEAK之相依性之一圖表。圖表之橫座標表示參考電流IREF，且縱座標表示Z值。
在此圖表中，●及○指示未產生洩漏電流ILEAK之一狀態中當一高電阻狀態(●)之一記憶體單元及一低電阻狀態(○)之一記憶體單元中改變參考電流IREF時Z值之標繪圖。在此圖表中，■及□指示產生特定洩漏電流ILEAK之一狀態中當一高電阻狀態(■)之一記憶體單元及一低電阻狀態(□)之一記憶體單元中改變參考電流IREF時Z值之標繪圖。在此圖表中，◆及◇指示產生比■及□之標繪圖大兩倍之洩漏電流ILEAK之一狀態中當一高電阻狀態(◆)之一記憶體單元及一低電阻狀態(◇)之一記憶體單元中改變參考電流IREF時Z值之標繪圖。
如圖6中所示，在標繪圖之任一者中，在高電阻狀態之記憶體單元中，Z值隨著參考電流IREF增加而變大。在低電阻狀態之記憶體單元中，Z值隨著參考電流IREF降低而變大。因此，參考電流IREF之最佳值係高電阻狀態中之標繪圖與低電阻狀態中之標繪圖之間之交叉點(由圖表中之箭頭指示之●及○之標繪圖之間之交叉點、■及□之標繪圖之間之交叉點及◆及◇之標繪圖之間之交叉點)處之值。
如上所述，根據本發明者，圖6之結果可指示洩漏電流ILEAK之變化量且參考電流IREF之最佳值之變化量不具有一一對應。此時例如藉由實驗如圖7之圖表中獲得參考電流IREF對洩漏電流ILFAK之比例常數。
圖7展示當洩漏電流ILEAK改變時參考電流IREF之最佳值(IREF移位)之變化量之轉變。根據圖7，參考電流IREF之變化量與產生於單元側上之洩漏電流ILEAK成比例，且具有小於1之一比例常數。換言之，當洩漏電流ILEAK係1(NA：任意單位)時參考電流IREF之變化量(NA：任意單位)可用作參考電流IREF對洩漏電流ILEAK之比例常數。複本電流IREP之比例常數係參考電流IREF自身之上述比例常數。由洩漏電流複本電路34給定之上述1/N係複本電流IREP之因此獲得之比例常數之一實例。
(2)此實施例之效果
根據此實施例，具備洩漏電流複本電路34且產生與讀取電流路徑CP中之洩漏電流ILEAK成比例且具有小於1之一比例常數之複本電流IREP之恆定電流產生電路14連接至感測放大器60之輸入節點In2。根據記憶體單元MC之狀態改變之參考電流IREF之變化量具有與讀取電流路徑CP中之洩漏電流ILEAK成比例之一值，且具有小於1之一比例常數。運用上述特徵之至少一者，除上述實施例之效果以外亦可獲得下文描述之一或複數個效果。
(A)根據此實施例之特徵，可進一步改良記憶體裝置10中之資料讀取可靠性。
如上述圖6及圖7中所示，參考電流IREF之最佳值不一定係移位洩漏電流ILEAK之一值，且可為藉由使洩漏電流ILEAK倍乘小於1之一特定比例常數獲得之一移位值。在此一情況下，可藉由使用與洩漏電流ILEAK成比例之複本電流IREP基於特定比例常數獲得一更適當的參考電流IREF。在此情況下，一讀取電流IREAD及參考電流IREF保持如(例如)由圖11之最下面的圖表(第二實施例)指示之一關係。即，可使用更適當的參考電流IREF進一步抑制讀取電流IREAD之分佈DH及DL與參考電流IREF之一分佈D0之重疊。因此可更加正確地讀取記憶體單元MC之資料。
亦在根據此實施例之特徵中，可使用Z值作為一指標來評估資料讀取可靠性。圖8係展示產生洩漏電流ILEAK時Z值之變化之一圖表。在此圖表中，●指示當其中施加此實施例之參考電流IREF之一情況下改變洩漏電流ILEAK時Z值之標繪圖。在此圖表中，■指示當其中參考電流IREF未改變且維持使洩漏電流ILEAK為0之最佳值之一情況下改變洩漏電流ILEAK時Z值之標繪圖。如由圖8可明白，當參考電流IREF維持使洩漏電流ILEAK為0之最佳值時，Z值隨著洩漏電流ILEAK增加而突然降低。另一方面，當具有小於1之一特定比例常數之複本電流IREP被添加至參考電流IREF時，如在此實施例中，可將Z值之降低抑制為極小。
據信上述圖6亦可為相同情況。考慮其中產生特定洩漏電流ILEAK並同時維持使洩漏電流ILEAK為0之參考電流IREF之最佳值(圖6中之●及○之標繪圖之間之交叉點)之一情況(例如，圖6中之■之標繪圖)。Z值突然自●及○之標繪圖之間之交叉點處之值降低至■之標繪圖與自交叉點位置垂直延伸之交替長及短虛線之間之交叉點處之值。另一方面，當參考電流IREF改變時，Z值幾乎維持使洩漏電流ILEAK為0之位準，但是Z值之轉變中觀察到自●及○之標繪圖之間之交叉點至■及□之標繪圖之間之交叉點及至◆及◇之標繪圖之間之交叉點之一輕微降低。
根據此實施例之特徵，可進一步抑制Z值中藉由洩漏電流ILEAK之一增加引起之一突然降低(Z下降)。
(B)根據此實施例之特徵，僅必須將洩漏電流複本電路34連接至恆定電流產生電路14，且可更容易形成記憶體裝置20。
<其他實施例>
在上述實施例中，諸如洩漏電流複本電路23a、23b、24及34之新穎的組件提供在記憶體裝置10或20之周邊電路中。然而，本發明不限 於此。例如，如圖9中所示，一洩漏電流複本電路43b可提供在核心電路中，例如介於參考電流路徑RP之接地節點VSS_SA與全域源極線GSL之間。洩漏電流複本電路43b可具有與(例如)上述洩漏電流複本電路23b相同之組態。
在上述實施例中，包含恆定電流源PS2之恆定電流產生電路14用作促成參考電流IREF之產生之一電路。然而，本發明不限於此。可使用包含經組態以根據一記憶體單元之溫度狀態線性地改變參考電流之一電流源之一電流產生電路。此電流產生電路的使用使其可應付(例如)讀取目標記憶體單元自身之電阻值根據溫度狀態之一變化。當此實施例之特徵應用於電流產生電路時，可產生一更適當的參考電流。此實質亦可應用於提供在恆定電流產生電路13中之恆定電流源PS1。
在上述實施例中，記憶體單元MC中可使用一電阻變化記憶體元件。然而，本發明不限於此。例如，記憶體單元中可使用一電阻隨機存取記憶體(ReRAM)中使用之一元件或一PRAM或相變隨機存取記憶體(PCRAM)中使用之一元件。
圖10展示用作一磁阻元件之一磁性穿隧接面(MTJ)元件之結構之一實例作為一磁阻隨機存取記憶體(MRAM)中使用之一電阻變化記憶體元件之一實例。
MTJ元件經組態以獲得取決於一電流流過元件之方向而改變之一穩定電阻狀態。取決於狀態展現出一不同電阻之現象稱作一磁阻效應，且MTJ元件藉由使用此現象保存資料。如圖10中所示，MTJ元件之一磁性穿隧接面(MTJ)包含至少一固定層81、一記錄層82及介於其等之間之一絕緣層83。固定層81之磁化係由一反鐵磁層84固定。記錄層82具有根據一寫入電流流過該層之方向而改變之一磁化。MTJ元件取決於固定層81之磁化方向與記錄層82之磁化方向之間之相對關係展現出一不同電阻狀態。該複數個不同電阻狀態分別與(例如)1位元資 料之兩個值相關聯。電極層85及86經提供以夾置MTJ元件。
雖然已描述某些實施例，但是此等實施例係僅藉由實例呈現且不旨在限制本發明之範疇。實際上，本文描述之新穎的實施例可以多種其他形式具體實施；此外，在不脫離本發明之精神之情況下，可以本文描述之方法及系統之形式作出各種省略、替換及改變。隨附申請專利範圍及其等等效物旨在涵蓋如將落在本發明之範疇及精神內之此等形式或修改。
1r‧‧‧記憶體元件之複本
5‧‧‧寫入電路
10‧‧‧記憶體裝置
13‧‧‧恆定電流產生電路
14‧‧‧恆定電流產生電路
23a‧‧‧洩漏電流複本電路
23b‧‧‧洩漏電流複本電路
24‧‧‧洩漏電流複本電路
60‧‧‧感測放大器
70‧‧‧電阻元件
BL‧‧‧位元線
CELL_Tr‧‧‧單元電晶體
CELL_Tr.r‧‧‧單元電晶體之複本
CP‧‧‧讀取電流路徑
GBL‧‧‧全域位元線
GSL‧‧‧全域源極線
ILEAK‧‧‧讀取電流
IREP‧‧‧複本電流
IREF‧‧‧參考電流
IREAD‧‧‧讀取電流
In1‧‧‧輸入節點
In2‧‧‧輸入節點
LY‧‧‧信號
LYSW‧‧‧局部行開關
LYSWr‧‧‧局部行開關之複本
LM23a‧‧‧洩漏監控電路
LM24‧‧‧洩漏監控電路
MCr‧‧‧記憶體單元之複本
PS1‧‧‧恆定電流源
PS2‧‧‧恆定電流源
QN2‧‧‧電晶體
QN11‧‧‧電晶體
QN12‧‧‧電晶體
QN13‧‧‧電晶體
QN14‧‧‧電晶體
QN21‧‧‧電晶體
QN23‧‧‧電晶體
QN24‧‧‧電晶體
QN31‧‧‧電晶體
QN32‧‧‧電晶體
QP1‧‧‧電晶體
QP2‧‧‧電晶體
QP3‧‧‧電晶體
QP4‧‧‧電晶體
QP41‧‧‧電晶體
QP42‧‧‧電晶體
QP43‧‧‧電晶體
QP44‧‧‧電晶體
R1‧‧‧電阻器
R2‧‧‧電阻器
REN‧‧‧信號
RP‧‧‧參考電流路徑
SEN1‧‧‧電晶體之閘極
SEN2‧‧‧電晶體之閘極
SL‧‧‧源極線
SO‧‧‧信號
SOb‧‧‧信號
VCLAMP‧‧‧電位
VREF‧‧‧參考電位
VDD‧‧‧節點
VDD2A‧‧‧電源供應器節點
VSS‧‧‧接地節點
VSS_SA‧‧‧接地節點
W‧‧‧閘極寬度
WL‧‧‧字線

Claims (19)

  1. 一種記憶體裝置，其包括：一感測放大器，其包含一第一輸入節點及一第二輸入節點，且經組態以基於該第一輸入節點及該第二輸入節點處之輸入值之間之一差輸出一信號；一第一路徑，其包含選擇性地連接至該第一輸入節點之一記憶體單元且設置於該第一輸入節點與一接地節點之間；及一第二路徑，其包含選擇性地連接至該第二輸入節點之一參考單元且設置於該第二輸入節點與該接地節點之間，其中該感測放大器之該第二輸入節點處之該輸入值經改變使得在該記憶體單元之高於一第一溫度區域中之溫度的溫度下之一第二溫度區域中之兩個不同溫度T2與(T2+△T)之間之該輸入值之一變化量大於該記憶體單元之該第一溫度區域中之兩個不同溫度T1與(T1+△T)之間之該輸入值之該變化量，其中△T係該溫度之一增量。
  2. 如請求項1之記憶體裝置，其中該第二輸入節點處之該輸入值之該變化量與該第一路徑中之一洩漏電流成比例且具有小於1之一比例常數。
  3. 如請求項1之記憶體裝置，其中具備一複本電路之一參考電流產生電路連接至該感測放大器之該第二輸入節點。
  4. 如請求項3之記憶體裝置，其中該複本電路包括經組態以監控該第一路徑中之一洩漏電流之一洩漏監控電路。
  5. 如請求項4之記憶體裝置，其中該洩漏監控電路包括該記憶體單元之一複本。
  6. 如請求項4之記憶體裝置，其中該洩漏監控電路包括經組態以選 擇或未選擇該記憶體單元之一局部行開關(local column switch)之一複本。
  7. 如請求項1之記憶體裝置，其中具備一複本電路之一電流產生電路連接至該感測放大器之該第一輸入節點。
  8. 如請求項1之記憶體裝置，其中該記憶體單元包括一電阻變化記憶體元件作為一記憶體元件。
  9. 如請求項1之記憶體裝置，其中該記憶體單元包括一磁阻元件作為一記憶體元件。
  10. 一種記憶體裝置，其包括：一感測放大器，其包含一第一輸入節點及一第二輸入節點，且經組態以基於該第一輸入節點及該第二輸入節點處之輸入值之間之一差輸出一信號；一第一路徑，其包含選擇性地連接至該第一輸入節點之一記憶體單元且設置於該第一輸入節點與一接地節點之間；及一第二路徑，其包含選擇性地連接至該第二輸入節點之一參考單元且設置於該第二輸入節點與該接地節點之間，其中具備一複本電路之一參考電流產生電路連接至該感測放大器之該第二輸入節點，且該複本電路產生與該第一路徑中之一洩漏電流成比例且具有小於1之一比例常數之一電流。
  11. 如請求項10之記憶體裝置，其中該複本電路包括經組態以監控該第一路徑中之一洩漏電流之一洩漏監控電路。
  12. 如請求項11之記憶體裝置，其中該洩漏監控電路包括該記憶體單元之一複本。
  13. 如請求項11之記憶體裝置，其中該洩漏監控電路包括經組態以選擇或未選擇該記憶體單元之一局部行開關之一複本。
  14. 如請求項10之記憶體裝置，其中具備一複本電路之一電流產生 電路連接至該感測放大器之該第一輸入節點。
  15. 如請求項14之記憶體裝置，其中設置於該電流產生電路中之該複本電路包括經組態以監控該第一路徑中之一洩漏電流之一洩漏監控電路。
  16. 如請求項14之記憶體裝置，其中設置於該電流產生電路中之該複本電路包括該記憶體單元之一複本。
  17. 如請求項14之記憶體裝置，其中設置於該電流產生電路中之該複本電路包括經組態以選擇或未選擇該記憶體單元之一局部行開關之一複本。
  18. 如請求項10之記憶體裝置，其中該記憶體單元包括一電阻變化記憶體元件作為一記憶體元件。
  19. 如請求項10之記憶體裝置，其中該記憶體單元包括一磁阻元件作為一記憶體元件。
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