TWI539463B - 熔絲電路及其控制方法 - Google Patents

Description

熔絲電路及其控制方法

本發明係關於一半導體裝置，尤其是一種半導體裝置的一熔絲電路。

半導體裝置包含了各種熔絲選擇，其係可被用於修復半導體裝置中的缺陷。使用熔絲選擇的其中之一，在半導體裝置(例如像記憶體裝置)中的修復記憶體單元，可取代半導體裝置中儲存資料的缺陷記憶體單元。

熔絲電路中使用各種類型的熔絲，且熔絲電路可為例如熔絲選擇。其中一種熔絲的種類係為電熔絲，其係可具有反熔絲的功能。一般而言，該電熔絲係指一種熔絲，其係具有高電阻以防止電流流通，並且當所施加電壓位準等於或高於預定位準而允許電流流通時會短路。因此，包含電熔絲之熔絲電路可配合應用具有等於或高於預定位準之電壓(例如程式化電壓)，來執行熔絲程式化。

第1圖係一方塊圖，其說明典型熔絲電路之組態。參照第1圖，熔絲電路包含一位址輸入緩衝器10、複數個熔絲組FS1至FSn及一環式記數器20。該位址輸入緩衝器10係配置成產生位址信號ADD<1:n>，其係可表示熔絲組FS1至FSn所提供的熔絲是否程式化的訊息。

複數個熔絲組FS1至FSn係配置成產生熔絲信號FUSEOUT1至FUSEOUTn，以回應由環式記數器20輸出的位址信號ADD<1:n>、測試模式信號TM及熔絲程式化信號Q1至Qn。假如其中一些熔絲已程式化時，複數個熔絲組FS1至FSn中所對應的熔絲組，利用程式化電壓VPP將熔絲信號FUSEOUT1至FUSEOUTn的位準反相。

環式記數器20係配置成接收時脈信號CLK及重設信號RST、產生熔絲程式化信號Q1至Qn用於實際執行熔絲程式化及提供熔絲程式化信號Q1至Qn到熔絲組FS1至FSn。據此，假如測試模式信號TM在測試模式中被賦能時，熔絲電路可程式化熔絲組FS1至FSn所提供的熔絲，以回應熔絲程式信號Q1至Qn及位址信號ADD<1:n>。

第2圖係為一時序圖，其說明第1圖中所示之熔絲電路的操作。參照第1圖及第2圖，典型熔絲電路的操作將如下所述。當測試模式信號TM在測試模式中被賦能且重設信號RST被停用時，環式記數器20產生熔絲程式化信號Q1至Qn，其係依序被賦能。環式記數器20可包含串聯的正反器，其中串聯的正反器可產生熔絲程式化信號Q1至Qn，在其預定之週期期間(如第2圖所示)依序地被賦能。

假如熔絲程式化信號Q1被賦能時，熔絲組FS1的熔絲利用程式化電壓VPP可被程式化，而假如熔絲程式化信號Q2被賦能時，熔絲組FS2的熔絲利用程式化電壓VPP可被程式化。假如熔絲組FS1及FS2之每一個熔絲被程式化時，對應熔絲信號FUSEOUT1或FUSEOUT2之位準相應地被改變。

如上所述並參照第1圖及第2圖，複數個熔絲組FS1及FS2的熔絲程式化可依序被執行。然而，當熔絲程式化持續執行及程式化電壓VPP頻繁使用時，程式化電壓VPP的位準會變化。因此，當利用降低確定位準的程式化電壓VPP執行熔絲程式化時，會發生錯誤程式化的問題。

以下描述一種熔絲電路，其藉由偵測程式化電壓之位準來穩定地執行熔絲程式化。

根據本發明之一態樣，一種熔絲電路包含：複數個熔絲組，其係配置成執行熔絲程式化並產生熔絲信號，以回應熔絲程式化信號；以及一熔絲控制單元，其係配置成根據程式化電壓之位準來產生該熔絲程式化信號。

根據本發明之另一態樣，一種熔絲電路包含：一內部時脈產生部，其係配置成偵測一程式化電壓之一位準，以及由一時脈信號產生一內部時脈信號；一熔絲程式化信號產生部，其係配置成產生熔絲程式化信號，以回應該內部時脈信號及一偵測信號；以及複數個熔絲組，其係配置成執行熔絲程式化並產生熔絲信號，以回應該等熔絲程式化信號。

根據本發明再另一態樣，一種控制方法，其利用一程式化電壓來程式化一半導體裝置中第一及第二熔絲組之熔絲，包含：程式化該第一熔絲組之熔絲；偵測該程式化電壓之一位準；以及根據該程式化電壓之一偵測位準，來程式化該第二熔絲組之熔絲。

以下將參照所附圖式連同具體實施例來詳細說明本發明的一種熔絲電路及其控制方法。

第3圖係一方塊圖，其說明根據本發明具體實施例之熔絲電路的組態。參照第3圖，根據本發明具體實施例的熔絲電路1包含複數個個熔絲組FS1至FSn及熔絲電路控制單元100。複數個熔絲組FS1至FSn之每一個包含一或多熔絲。複數個熔絲組FS1至FSn根據熔絲是否被程式化，來產生熔絲信號FUSEOUT1至FUSEOUTn。假如以反熔絲(例如電熔絲)作為熔絲，當熔絲被程式化時，熔絲組FS1至FSn賦能熔絲信號FUSEOUT1至FUSEOUTn；而當熔絲未被程式化時，熔絲組FS1至FSn停用熔絲信號FUSEOUT1至FUSEOUTn。複數個熔絲組FS1至FSn之每一個執行熔絲的程式化，以分別回應熔絲程式化信號FP1至FPn。

熔絲控制單元100配置成產生熔絲程式化信號FP1至FPn。熔絲控制單元100根據程式化電壓VPP之位準，來產生熔絲程式化信號FP1至FPn，其中程式化電壓VPP被用於程式化熔絲組FS1至FSn的熔絲。當程式化電壓VPP之位準等於或高於預定位準時，熔絲控制單元100產生熔絲程式化信號FP1至FPn；而當程式化電壓VPP之位準低於預定位準時，熔絲控制單元100不產生熔絲程式化信號FP1至FPn。熔絲控制單元100接收偵測信號DET並判定程式化電壓VPP之位準是否等於或高於預定位準。偵測信號DET代表程式化電壓VPP之位準訊息，並將於以下描述。

同樣參照第3圖，熔絲控制單元100配置成接收時脈信號CLK、重設信號RST及偵測信號DET，並產生熔絲程式化信號FP1至FPn。如第3圖所示，熔絲控制單元100產生第1熔絲程式化信號FP1至第n熔絲程式化信號FPn，其係分別被輸入第1熔絲組FS1至第n熔絲組FSn。當程式化電壓VPP等於或高於預定位準時，熔絲控制單元100產生熔絲程式化信號FP1至FPn，以回應偵測信號DET的停用狀態。相反地，當程式化電壓VPP低於預定位準時，熔絲控制單元100不會產生熔絲程式化信號FP1至FPn，以回應偵測信號DET的賦能狀態。當偵測信號DET被停用時，熔絲控制單元100可依序產生第1熔絲程式化信號FP1至第n熔絲程式化信號FPn，以回應時脈信號CLK及重設信號RST。

參照第3圖，根據本發明一具體實施例的熔絲電路1可進一步包含程式化電壓產生單元200，其配置成產生程式化電壓VPP及偵測信號DET。程式化電壓產生單元200提供程式化電壓VPP至熔絲組FS1至FSn。利用程式化電壓VPP來程式化熔絲組FS1至FSn的熔絲。作為程式化電壓VPP，通常使用高電壓(例如抽取電壓)來程式化電熔絲。然而，本發明不限於使用高電壓(例如抽取電壓)，並可了解即使用較低電壓程式化熔絲時應用本發明的技術概念，其係不悖離本發明技術主旨。

如第3圖所示，程式化電壓產生單元200包含偵測部210、振盪器220及電壓泵(VPP泵)230。偵測部210配置成連同程式化電壓VPP一起被回饋，並在程式化電壓VPP之位準低於預定位準時，賦能偵測信號DET。當偵測信號DET被賦能時，振盪器220產生振盪信號OSC。電壓泵230提升程式化電壓VPP之位準，以回應振盪信號OSC。假如程式化電壓VPP之位準被提升且達到預定位準時，偵測部210停用偵測信號DET。據此，熔絲控制單元100利用偵測信號DET可判定程式化電壓VPP之位準是否等於或高於預定位準，偵測信號DET係藉由程式化電壓產生單元200之偵測部210產生。其可瞭解任何用於產生高電壓的泵電路可被用來作為程式化電壓產生單元200。

如第3圖所示，根據本發明具體實施例之熔絲電路1可進一步包含位址輸入緩衝器10，其係配置成產生位址信號ADD<1:n>。位址信號ADD<1:n>代表熔絲組FS1至FSn之熔絲是否程式化的訊息。換句話說，位址輸入緩衝器10接收複數個熔絲組FS1至FSn中之熔絲被程式化的訊息，其係來自熔絲電路1所連接的使用者或控制器，並產生相對應的位址信號ADD<1:n>。因此，當熔絲程式化信號FP1至FPn輸入時，在複數個個熔絲組FS1至FSn中，由位址信號ADD<1:n>所指定的熔絲組之熔絲可被程式化。

第4圖係一電路圖，其說明第3圖所示之熔絲控制單元的組態。參照第4圖，熔絲控制單元100包含內部時脈產生部110及熔絲程式化信號產生部120。內部時脈產生信號110被配置成接收時脈信號CLK及偵測信號DET，並當偵測信號DET停用時產生內部時脈信號CLK_int。因此，只有在程式化電壓VPP之位準等於或高於預定位準時，內部時脈產生部110由時脈信號CLK產生內部時脈信號CLK_int。

如第4圖所示，內部時脈產生部110包含第一反相器IV1、第二反相器IV2及第一NAND閘ND1。第一反相器IV1反相偵測信號DET。第一NAND閘ND1接收時脈信號CLK及第一反相器IV1之輸出。第二反相器IV2反相第一NAND閘ND1之輸出，並產生內部時脈信號CLK_int。因此，只有在偵測信號DET被停用為一低位準時，內部時脈產生部110由時脈信號CLK產生內部時脈信號CLK_int。

熔絲程式化信號產生部120配置成接收內部時脈信號CLK_int、重設信號RST及偵測信號DET，並產生熔絲程式化信號FP1至FPn。

熔絲程式化信號產生部120包含環式記數部121及輸出元件122。環式記數元件121接收重設信號RST及內部時脈信號CLK_int。當重設信號RST輸入時，環式記數元件121依序輸出高位準脈衝信號FP1_pre至FPn_pre，以回應內部時脈信號CLK_int。環式記數元件121包含第一正反器FF1至第n正反器FFn。當重設信號RST變成賦能狀態時，第一正反器FF1至第n正反器FFn被初始化。當重設信號RST輸入時，第n正反器FFn輸出高位準脈衝信號FPn_pre。第n正反器FFn的輸出FPn_pre輸入至第一正反器FF1，且當重設信號RST被停用時，第一正反器FF1輸出高位準脈衝信號FP1_pre，其係與內部時脈信號CLK_int同步。第二正反器FF2接收第一正反器FF1的輸出FP1_pre，並輸出高位準脈衝信號FP2_pre，其係與內部時脈信號CLK_int同步。第三正反器FF3至第n正反器FFn以類似方法接收前一正反器的輸出。因此，用於產生第一熔絲程式化信號FP1至第n熔絲程式化信號FPn的高位準脈衝信號FP1_pre至FPn_pre可被依序產生。

當內部時脈信號CLK_int未輸入時，第一正反器FF1至第n正反器FFn不產生高位準脈衝信號FP1_pre至FPn_pre，而只有在內部時脈信號CLK_int輸入時，輸出高位準脈衝信號FP1_pre至FPn_pre。例如，當第二正反器FF2接收第一正反器FF1的輸出FP1_pre時，若內部時脈信號CLK_int未輸入，第二正反器FF2不會輸出高位準時脈信號FP2_pre，直到內部時脈信號CLK_int輸入。此後，當內部時脈信號CLK_int輸入至第2正反器FF2時，第二正反器FF2輸出高位準脈衝信號FP2_pre。第3至第n正反器以和第2正反器FF2相同之方式操作。據此，從第一正反器FF1至第n正反器FFn輸出的高位準脈衝信號FP1_pre至FPn_pre，可被依序的產生。

輸出元件122接收環式記數元件121的輸出FP1_pre至FPn_pre及偵測信號DET，並產生熔絲程式化信號FP1至FPn。輸出元件122包含和熔絲程式化信號FP1至FPn相同數量的NAND閘，以及兩倍熔絲程式化信號FP1至FPn的數量之反相器。例如，在第4圖中，輸出元件122包含第二NAND閘ND2至第四NAND閘ND4，以及第三反相器IV3至第八反相器IV8。第三反相器IV3、第五反相器IV5及第七反相器IV7反相偵測信號DET。第二NAND閘ND2接收第三反相器IV3的輸出及第一正反器FF1的輸出FP1_pre。第四反相器IV4反相第二NAND閘ND2的輸出，並輸出第一熔絲程式化信號FP1。第三NAND閘ND3接收第五反相器IV5的輸出及第二正反器FF2的輸出FP2_pre。第六反相器IV6反相第三NAND閘ND3的輸出，並輸出第二熔絲程式化信號FP2。第四NAND閘ND4接收第七反相器IV7的輸出及第n正反器FFn的輸出FPn_pre。第八反相器IV8反相第四NAND閘ND4的輸出，並輸出第n熔絲程式化信號FPn。據此，只有當偵測信號DET被停用時，輸出元件122可提供從第一正反器FF1至第n正反器FFn產生的高位準脈衝信號FP1_pre至FPn_pre作為熔絲程式化信號FP1至FPn。

第5圖係一電路圖，其說明第3圖所示之熔絲組的組態。第5圖代表性顯示複數個熔絲組FS1至FSn中的第一熔絲組FS1之組態。如第5圖所示，第一熔絲組FS1包含第一NAND閘ND11及第二NAND閘ND12、第一反相器IV11至第三反相器IV13、NOR閘NOR11、通道閘PG、第一P型金屬氧化半導體P11及第二P型金屬氧化半導體P12及熔絲FUSE。第一NAND閘ND11接收測試模式信號TM、位址信號其中之一ADD<1>及熔絲程式化信號FP1。第一P型金屬氧化半導體P11具有接收第一NAND閘ND11之輸出的閘極、施加程式化電壓VPP的源極及連接第一節點A的汲極。熔絲FUSE連結於第一節點A及接地電壓VSS之間。開啟通道閘PG以回應第一NAND閘ND11的輸出及藉由第一反相器IV11反相第一NAND閘ND11的輸出所獲得之信號，並連結第一節點A至第二節點B。

第二反相器IV12反相測試模式信號TM，且第二NAND閘ND12接收第一NAND閘ND11之輸出及第二反相器IV12之輸出。NOR閘NOR11具有連結至第二節點B之一輸入端，以及接收第二NAND閘ND12的輸出之另一輸入端。第三反相器IV13反相NOR閘NOR11之輸出，並產生熔絲信號FUSEOUT1，其係被停用為一高位準。第二P型金屬氧化半導體P12具有接收NOR閘NOR11之輸出的閘極、施加電源電壓VDD的源極以及連接至第二節點B的汲極。

在第一熔絲組FS1的熔絲FUSE程式化前，第二節點B藉由第二P型金屬氧化半導體P12及NOR閘NOR11而維持在一高位準。當測試模式信號TM、位址信號ADD<1>及熔絲程式化信號FP1被賦能以程式化第一熔絲組FS1之熔絲FUSE時，第一NAND閘ND11輸出低位準信號。接者，第一P型金屬氧化半導體P11藉由第一NAND閘ND11的低位準輸出而開啟，並施加程式化電壓VPP於第一節點A。同時，由於通道閘PG被關閉，施加於第一節點A的程式化電壓VPP被施加至熔絲FUSE，而熔絲FUSE可被程式化。如上所述，因為熔絲FUSE可包含反熔絲，當施加程式化電壓VPP時，熔絲FUSE為短路並使第一節點A具有接地電壓VSS之位準。

當熔絲FUSE的程式化完成且測試模式信號TM被停用時，第一NAND閘ND11之輸出改變成一高位準，且第二NAND閘ND12之輸出同樣改變為一高位準。同時，第一節點A藉由短路熔絲FUSE而具有一低位準，且連結至第一節點A的第二節點B藉由開啟通道閘PG而同樣具有一低位準。因此，NOR閘NOR11可輸出高位準信號，且第三反向器IV13可產生熔絲信號FUSEOUT1，其係被賦能為一低位準。第二熔絲組FS2至第n熔絲組FSn具有與第一熔絲組FS1相同的組態。在此方面，應注意的是熔絲組FS1至FSn之組態並不限於第5圖所示，且如上所述之相似操作的各種電路組態係落於本發明之範圍內。

第6圖係一時序圖，其解釋根據本發明一具體實施例之熔絲電路的操作。根據本發明具體實施例的熔絲電路1之操作將參照第3至第6圖於以下描述。測試模式信號TM被賦能以執行熔絲程式化，且重設信號RST被停用以產生熔絲程式化信號FP1至FPn。當程式化電壓VPP具有之位準等於或高於預定位準時，偵測信號DET被停用，且內部時脈產生部110產生內部時脈信號CLK_int，以回應時脈信號CLK及偵測信號DET。環式記數元件121的第一正反器FF1輸出信號FP1_pre，當重設信號RST被賦能時與內部時脈信號CLK_int同步，其中該環式計數元件121已儲存當重設信號RST被賦能時而產生的第n正反器FFn之輸出FPn_pre，該信號FP1_pre具有對應內部時脈信號CLK_int之一週期的脈衝寬度。

輸出元件122輸出第一熔絲程式化信號FP1，以回應停用偵測信號DET。當第一熔絲組FS1接收第一熔絲程式化信號FP1時，第一熔絲組FS1利用程式化電壓VPP程式化熔絲FUSE。當然，此時為了允許第一熔絲組FS1的熔絲FUSE被程式化，而必須施加一高位準的位址信號ADD<1>。

假如程式化電壓VPP之位準由於第一熔絲組FS1的熔絲程式化而下降至低於預定位準時，偵測信號DET被賦能，且內部時脈產生部110中斷內部時脈信號CLK_int的產生。因此，即使環式記數元件121的第二正反器FF2接收第一正反器FF1之輸出FP1_pre，其不會輸出高位準脈衝信號FP2_pre。此後，假如程式化電壓VPP之位準藉由程式化電壓產生單元200提升到或高於預定位準時，偵測信號DET被停用，且內部時脈產生部110再次產生內部時脈信號CLK_int。據此，第二正反器FF2產生與內部時脈信號CLK_int同步的高位準脈衝信號FP2_pre，且輸出元件122產生第二熔絲程式化信號FP2。因此，第二熔絲組FS2之熔絲的程式化可被執行。第三熔絲組FS3至第n熔絲組FSn的程式化可以相同方法來執行。

之後，當測試模式信號TM被停用時，藉由熔絲組FS1至FSn產生的熔絲信號FUSEOUT1至FUSEOUTn之位準根據熔絲是否程式化而改變。

前文中雖既已說明數項具體實施例，然應瞭解所述具體實施例僅為示範性質，因此本發明所揭示之熔絲電路及控制方法不應受限於所述具體實施例。相反地，當連同於前文說明及隨附圖式，本發明所揭示之熔絲電路及控制方法應僅受限於後載之申請專利範圍。

1．．．熔絲電路

10．．．位址輸入緩衝器

20．．．環式記數器

100．．．熔絲電路控制單元

110．．．內部時脈產生部

120．．．熔絲程式化信號產生部

121．．．環式記數元件

122．．．輸出元件

200．．．程式化電壓產生單元

210．．．偵測部

220．．．振盪器

230．．．電壓泵

以下配合所附圖式描述特徵、態樣，及具體實施例，其中：

第1圖係一方塊圖，其說明典型熔絲電路之組態。

第2圖係一時序圖，其說明第1圖之熔絲電路的操作。

第3圖係一方塊圖，其說明根據本發明具體實施例之熔絲電路的組態。

第4圖係一電路圖，其說明第3圖所示之熔絲控制單元的組態。

第5圖係一電路圖，其說明第3圖所示之熔絲組的組態。

第6圖係一時序圖，其解釋根據本發明具體實施例之熔絲電路的操作。

1．．．熔絲電路

10．．．位址輸入緩衝器

100．．．熔絲電路控制單元

200．．．程式化電壓產生單元

210．．．偵測部

220．．．振盪器

230．．．電壓泵

Claims (10)

1. 一種熔絲電路，包含：複數個熔絲組，其係配置成執行熔絲程式化並產生熔絲信號，以回應熔絲程式化信號；以及一熔絲控制單元，其係配置成產生一內部時脈信號，以回應一偵測信號，並產生該等熔絲程式化信號，以回應該內部時脈信號及該偵測信號，其中該偵測信號具有一程式化電壓之位準的訊息。
2. 如申請專利範圍第1項所述之熔絲電路，其中當該程式化電壓等於或高於一預定位準時，該熔絲控制單元產生該等熔絲程式化信號。
3. 如申請專利範圍第1項所述之熔絲電路，其中該熔絲控制單元包含：一內部時脈產生部，其係配置成產生該內部時脈信號，以回應一時脈信號及該偵測信號；以及一熔絲程式化信號產生部，其係配置成產生該等熔絲程式化信號，以回應該內部時脈信號及該偵測信號。
4. 如申請專利範圍第3項所述之熔絲電路，其中該熔絲程式化信號產生部包含：一環式計數元件，其係配置成產生該等熔絲程式化信號，以回應該內部時脈信號及一重設信號；以及一輸出元件，其係配置成輸出該等熔絲程式化信號，以回應該偵測信號。
5. 如申請專利範圍第3項所述之熔絲電路，進一步包含： 一程式化電壓產生單元，其配置成產生該程式化電壓及該偵測信號。
6. 一種熔絲電路，包含：一內部時脈產生部，其係配置成偵測一程式化電壓之一位準，以及由一時脈信號產生一內部時脈信號；一熔絲程式化信號產生部，其係配置成產生熔絲程式化信號，以回應該內部時脈信號及一偵測信號；以及複數個熔絲組，其係配置成執行熔絲程式化並產生熔絲信號，以回應該等熔絲程式化信號。
7. 如申請專利範圍第6項所述之熔絲電路，其中當該程式化電壓等於或高於一預定位準時，內部時脈產生部由該時脈信號產生該內部時脈信號。
8. 如申請專利範圍第6項所述之熔絲電路，其中熔絲程式化信號產生部包含：一環式計數元件，其係配置成產生該等熔絲程式化信號，以回應該內部時脈信號及一重設信號；以及一輸出元件，其係配置成輸出該等熔絲程式化信號，以回應該偵測信號。
9. 如申請專利範圍第8項所述之熔絲電路，其中該偵測信號具有該程式化電壓之位準的訊息。
10. 如申請專利範圍第8項所述之熔絲電路，進一步包含：一程式化電壓產生部，其係配置成產生該程式化電壓及該偵測信號。