TWI520310B - 背面通道蝕刻金屬氧化物薄膜電晶體及製程 - Google Patents

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張世昌
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Description

背面通道蝕刻金屬氧化物薄膜電晶體及製程 對相關申請案之交叉參考
本申請案根據35 U.S.C.§ 119(e)主張2012年6月15日申請之題為「背面通道蝕刻金屬氧化物薄膜電晶體及製程(Back Channel Etch Metal-Oxide Thin Film Transistor and Process)」之美國臨時專利申請案第61/660,626號的權利，該案之全部內容以引用的方式併入本文中。
本文所論述之實施例大體係關於薄膜電晶體電路及薄膜電晶體製程。
併有薄膜電晶體之使用的電子裝置之速度及效能可取決於裝置內之電容的充電及放電時間。在一些例子中，此等內部電容在於不同層中繞線之金屬線或導線重疊的區域中出現。兩個金屬層及金屬層之間的介電質或其他材料可產生電容，該電容在金屬線所連接至的電晶體切換時充電或放電。因此，為了至少改良速度及效能，需要減小薄膜電晶體電子裝置中之內部電容。
在各種實施例中，本發明係關於一種製造金屬氧化物薄膜電晶體之方法，其包含：形成第一金屬層，第一金屬層包括電晶體閘極及 經繞線穿過重疊區域且連接至電晶體閘極之閘極線；在重疊區域中且不在對應於電晶體之區域中於第一金屬層上方形成鈍化層；及在鈍化層上方形成第二金屬層，該第二金屬層包括電晶體電極及經繞線穿過重疊區域且連接至電晶體電極之資料線；其中鈍化層將重疊區域內之閘極線及資料線間隔開。
在一些實施例中，形成第一金屬層之操作包含：將一層金屬施加至暴露基板；及根據第一遮罩移除金屬之不合需要部分。
一些實施例進一步包含藉由在已根據第一遮罩移除金屬之不合需要部分之後將一層閘極絕緣材料施加至暴露表面而形成閘極絕緣層。
一些實施例進一步包含：在已根據第一遮罩移除金屬之不合需要部分之後將一層金屬氧化物施加至暴露表面；及根據第二遮罩移除金屬氧化物層之不合需要部分。
在一些實施例中，形成鈍化層之操作進一步包含：在已根據第二遮罩移除金屬氧化物之不合需要部分之後將一層鈍化材料施加至暴露表面；根據第三遮罩移除鈍化材料之不合需要部分。
在一些實施例中，形成第二金屬層之操作進一步包含：在已根據第三遮罩移除鈍化材料之不合需要部分之後將一層金屬施加至暴露表面；及根據第四遮罩移除金屬之不合需要部分。
一些實施例在已根據第四遮罩移除金屬之不合需要部分之後進一步將鈍化材料及有機材料施加至暴露表面；及根據第五遮罩移除鈍化材料及有機材料之不合需要部分。
一些實施例進一步包含：在已根據第五遮罩移除鈍化材料之不合需要部分之後將陽極材料施加至暴露表面；及根據第六遮罩移除陽極材料之不合需要部分。
一些實施例進一步包含：在已根據第六遮罩移除陽極材料之不 合需要部分之後將組材料施加至暴露表面；及根據第七遮罩移除組材料之不合需要部分。
在各種實施例中，本發明係關於一種製造金屬氧化物薄膜電晶體之方法，其包含：形成第一金屬層，該第一金屬層包括電晶體閘極及經繞線穿過重疊區域且連接至電晶體閘極之閘極線；在第一金屬層上方形成金屬氧化物層；在重疊區域中且不在對應於電晶體之區域中於金屬氧化物層上方形成鈍化層；及在金屬氧化物層及鈍化層上方形成第二金屬層，該第二金屬層包括電晶體電極及經繞線穿過重疊區域且連接至電晶體電極之資料線；其中金屬氧化物層及鈍化層將重疊區域內之閘極線與資料線間隔開。
在一些實施例中，形成第一金屬層之操作包含：將一層金屬施加至暴露基板；及根據第一遮罩移除金屬之不合需要部分。
一些實施例進一步包含藉由在已根據第一遮罩移除金屬之不合需要部分之後將一層閘極絕緣材料施加至暴露表面而形成閘極絕緣層。
在一些實施例中，形成鈍化層之操作進一步包含：將一層金屬氧化物施加至閘極絕緣層之暴露表面；將一層鈍化材料施加至該層金屬氧化物之暴露表面；根據第二遮罩移除鈍化材料的不合需要部分。
在一些實施例中，形成第二金屬層之操作進一步包含：在已根據第二遮罩移除鈍化材料之不合需要部分之後將一層金屬施加至暴露表面；及根據第三遮罩移除金屬之不合需要部分。
在一些實施例中，根據第三遮罩移除金屬之不合需要部分的操作另外移除在形成鈍化層之操作中所施加的金屬氧化物層之不合需要部分。
在一些實施例中，該第三遮罩為半色調遮罩，該半色調遮罩將光阻施加至暴露表面之第一部分且不施加至暴露表面之第二部分，光 阻以具有全厚度區域及半厚度區域之圖案施加於第一區域中；全厚度區域位於金屬及金屬氧化物皆不被移除之區域中；半厚度位於將移除金屬且不移除金屬氧化物的區域中；且暴露表面之未施加光阻的第二部分位於金屬及金屬氧化物兩者皆將被移除的區域中。
在一些實施例中，重疊區域包括於全厚度區域中，使得金屬層、鈍化層及金屬氧化物層在形成第二金屬層之操作中不被移除。
在一些實施例中，對應於電晶體之區域包括在全厚度區域中之區域，使得金屬層及金屬氧化物層在形成第二金屬層之操作中不被移除，使得用於電晶體的電極得以形成；且對應於電晶體之區域包括在半厚度區域中之區域，使得金屬層經移除且金屬氧化物層在形成第二金屬層之操作中不被移除，使得用於電晶體的通道得以形成。
在一些實施例中，孔隙區域包括於未施加光阻之第二部分中，使得金屬層及金屬氧化物層兩者在形成第二金屬層之操作中被移除，以在孔隙區域中暴露底層閘極絕緣材料。
一些實施例進一步包含：在已根據第三遮罩移除金屬之不合需要部分之後將鈍化材料及有機材料施加至暴露表面；及根據第四遮罩移除鈍化材料及有機材料之不合需要部分。
一些實施例進一步包含：在已根據第四遮罩移除鈍化材料之不合需要部分之後將陽極材料施加至暴露表面；及根據第五遮罩移除陽極材料之不合需要部分。
一些實施例進一步包含：在已根據第五遮罩移除陽極材料之不合需要部分之後將組材料施加至暴露表面；及根據第六遮罩移除組材料之不合需要部分。
在一些實施例中，提供一種用於製造有機發光二極體(OLED)顯示器之方法。該方法包括形成薄膜電晶體(TFT)基板。該TFT具有由第一金屬層形成之閘電極、由第二金屬層形成之源電極及汲電極，其 中該第二金屬層藉由閘極絕緣體層與第一金屬層分離，且通道區域係在源電極與汲電極之間。該方法亦包括：在第二金屬層之上沈積第一鈍化層；及在通道區域及儲存電容器區域之上形成第三金屬層。該第三金屬層經組態以連接至第二金屬層之第一部分，第二金屬層經組態以在穿過閘極絕緣體及第一鈍化層之第一通孔中連接至第一金屬層。該方法進一步包括：在第三金屬層之上沈積第二鈍化層；及在第二鈍化層之上形成陽極層。陽極經組態以連接至第三金屬層之第二部分，第三金屬層經組態以在第一鈍化層及第二鈍化層之第二通孔中連接至第二金屬層。該第三金屬層之第一部分藉由第二鈍化層與第三金屬層的第二部分分離。
100‧‧‧主動式矩陣有機發光二極體面板
104‧‧‧像素
108‧‧‧閘極線
112‧‧‧資料線
204‧‧‧有機發光二極體(OLED)
208‧‧‧像素電路
304‧‧‧驅動器電晶體
308‧‧‧開關電晶體
312‧‧‧寄生電容器
316‧‧‧補償電路
320‧‧‧第一重疊區域/重疊電容C-overlap 1
322‧‧‧控制信號
324‧‧‧第二重疊/重疊區域
326‧‧‧發射啟用信號
328‧‧‧第三重疊區域
332‧‧‧閘極-汲極電容
336‧‧‧儲存電容器/C-storage
400‧‧‧時序圖
404‧‧‧閘極信號
408‧‧‧閘極/資料信號
412‧‧‧RC延遲
416‧‧‧像素充電時間
420‧‧‧列時間
500‧‧‧蝕刻終止電路
504‧‧‧金屬氧化物薄膜電晶體
508‧‧‧重疊區域
512‧‧‧metal1層
516‧‧‧metal2層
520‧‧‧閘極絕緣層
524‧‧‧蝕刻終止層
528‧‧‧金屬氧化物
600‧‧‧背面通道蝕刻電路
604‧‧‧金屬氧化物薄膜電晶體
608‧‧‧重疊區域
612‧‧‧metal1層
616‧‧‧metal2層
620‧‧‧閘極絕緣層
700‧‧‧重疊區域
704‧‧‧基板
708‧‧‧metal1層
712‧‧‧閘極絕緣層
713‧‧‧金屬氧化物層
714‧‧‧附加鈍化層
716‧‧‧metal2層
720‧‧‧鈍化層
724‧‧‧有機層
726‧‧‧陽極層
728‧‧‧護堤層
800‧‧‧重疊區域
804‧‧‧基板
808‧‧‧metal1層
812‧‧‧閘極絕緣層
813‧‧‧金屬氧化物層
814‧‧‧附加鈍化層
816‧‧‧metal2層
820‧‧‧鈍化層
824‧‧‧有機層
826‧‧‧陽極層
828‧‧‧護堤層
900‧‧‧重疊區域
904‧‧‧基板
908‧‧‧metal1層
912‧‧‧閘極絕緣體層/閘極絕緣層
913‧‧‧金屬氧化物層
916‧‧‧metal2層
920‧‧‧鈍化層
924‧‧‧有機層
926‧‧‧陽極層
927‧‧‧metal3層
928‧‧‧護堤層
1000‧‧‧重疊區域
1004‧‧‧基板
1008‧‧‧metal1層
1012‧‧‧閘極絕緣層
1013‧‧‧金屬氧化物層
1016‧‧‧metal2層
1020‧‧‧鈍化層
1024‧‧‧有機層
1026‧‧‧陽極層
1027‧‧‧metal3層
1028‧‧‧護堤層
1100‧‧‧重疊區域
1104‧‧‧基板
1108‧‧‧metal1層
1112‧‧‧閘極絕緣層
1113‧‧‧金屬氧化物層
1116‧‧‧metal2層
1120‧‧‧鈍化層
1124‧‧‧有機層
1126‧‧‧陽極層
1128‧‧‧護堤層
1200‧‧‧重疊區域
1204‧‧‧基板
1208‧‧‧metal1層
1212‧‧‧閘極絕緣層
1213‧‧‧金屬氧化物層
1216‧‧‧metal2層
1220‧‧‧鈍化層
1224‧‧‧有機層
1226‧‧‧陽極層
1228‧‧‧護堤層
1300‧‧‧像素電路
1304‧‧‧驅動器電晶體
1308‧‧‧開關電晶體
1312‧‧‧儲存電容器
1316‧‧‧孔隙區域
1400‧‧‧像素電路
1404‧‧‧驅動器電晶體
1408‧‧‧開關電晶體
1412‧‧‧儲存電容器
1416‧‧‧孔隙區域
1500‧‧‧像素電路
1504‧‧‧驅動器電晶體
1508‧‧‧開關電晶體
1512‧‧‧儲存電容器
1516‧‧‧孔隙區域
1600‧‧‧像素電路
1604‧‧‧驅動器電晶體
1608‧‧‧開關電晶體
1612‧‧‧儲存電容器
1616‧‧‧孔隙區域
1700‧‧‧像素電路
1704‧‧‧驅動器電晶體
1708‧‧‧開關電晶體
1712‧‧‧儲存電容器
1716‧‧‧孔隙區域
1800‧‧‧像素電路
1804‧‧‧驅動器電晶體
1808‧‧‧開關電晶體
1812‧‧‧儲存電容器
1816‧‧‧孔隙區域
1900‧‧‧像素電路/完成電路
1901‧‧‧重疊區域
1903‧‧‧電晶體
1904‧‧‧基板
1908‧‧‧metal1層
1912‧‧‧閘極絕緣層
1913‧‧‧金屬氧化物層
1914‧‧‧附加鈍化層
1916‧‧‧metal2層
1924‧‧‧有機層
1926‧‧‧陽極層
1927‧‧‧metal3層
1928‧‧‧護堤層
2000‧‧‧像素電路/完成電路
2001‧‧‧重疊區域
2003‧‧‧電晶體
2004‧‧‧基板
2008‧‧‧metal1層
2012‧‧‧閘極絕緣層
2013‧‧‧金屬氧化物層
2014‧‧‧附加鈍化層
2024‧‧‧有機層
2026‧‧‧陽極層
2027‧‧‧metal3層
2028‧‧‧護堤層
2100‧‧‧像素電路/完成電路
2101‧‧‧重疊區域
2103‧‧‧電晶體
2104‧‧‧基板
2106‧‧‧絕緣體層
2108‧‧‧metal1層
2112‧‧‧閘極絕緣層
2113‧‧‧金屬氧化物層
2114‧‧‧附加鈍化層
2124‧‧‧有機層
2126‧‧‧陽極層
2127‧‧‧metal3層
2128‧‧‧護堤層
2200‧‧‧像素電路/完成電路
2201‧‧‧重疊區域
2202‧‧‧光阻
2203‧‧‧電晶體
2204‧‧‧基板
2206‧‧‧光阻層
2208‧‧‧metal1層
2212‧‧‧閘極絕緣層
2213‧‧‧金屬氧化物層
2214‧‧‧附加鈍化層
2224‧‧‧有機層
2226‧‧‧陽極層
2227‧‧‧metal3層
2228‧‧‧護堤層
2300‧‧‧主動式矩陣有機發光二極體(AMOLED)/AMOLED像 素電路
2302‧‧‧通孔(VIA)
2302A‧‧‧第二通孔VIA/第一部分
2302B‧‧‧第二通孔VIA/第二部分
2304‧‧‧陰極
2306‧‧‧通孔(VIA)
2306A‧‧‧第一通孔(VIA)/第二部分
2306B‧‧‧第一通孔(VIA)/第一部分
2312‧‧‧陽極
2402‧‧‧第三金屬層(M3)
2406‧‧‧第二金屬層/源極端子(M2)
2408‧‧‧通道
2410A‧‧‧M3至M2連接或接點
2410B‧‧‧M1至M2接點/M2至M1連接
2410C‧‧‧M3至陽極或ITO接點
2410D‧‧‧M2至M3接點
2412‧‧‧閘極絕緣體
2414‧‧‧像素界定層(PDL)
2414A‧‧‧像素界定層(PDL)
2414B‧‧‧像素界定層(PDL)
2416A‧‧‧第一鈍化層PV1
2416B‧‧‧第二鈍化層(PV2)
2418‧‧‧間距
2420‧‧‧間距
2502‧‧‧平坦化層(PLN)/有機絕緣體
2504‧‧‧通孔
2602‧‧‧LS M3
2602A‧‧‧陽極
2604‧‧‧區域
2606‧‧‧第一通孔
2606A‧‧‧第一部分/通孔
2606B‧‧‧第二部分/通孔
2606C‧‧‧第二VIA
2608‧‧‧通道區域/垂直虛線
2702‧‧‧PLN層
A‧‧‧節點
C‧‧‧節點
Cstorage1‧‧‧電容
Cstorage2‧‧‧第二儲存電容
Cstorage3‧‧‧第三電容
M1‧‧‧第一金屬層
M2‧‧‧第二金屬層
M3‧‧‧第三金屬層
T1‧‧‧電晶體
T2‧‧‧電晶體
圖1為根據本文所論述之實施例的主動式矩陣有機發光二極體面板之示意性說明；圖2為圖1中所示之二極體面板的信號像素之放大視圖的示意性說明；圖3為圖2中所示之像素電路的電路圖；圖4為用於圖3中所示之像素電路的時序圖；圖5為用先前技術蝕刻終止類型製程所製造之金屬氧化物薄膜電晶體及重疊區域的橫截面圖；圖6為用先前技術背面通道蝕刻類型製程所製造之金屬氧化物薄膜電晶體及重疊區域的橫截面圖；圖7為根據第一製程實施例所製造之金屬氧化物薄膜電晶體電路實施例之重疊區域的橫截面圖；圖8為根據第二製程實施例所製造之金屬氧化物薄膜電晶體電路實施例之重疊區域的橫截面圖；圖9為根據第三製程實施例所製造之金屬氧化物薄膜電晶體電路 實施例之重疊區域的橫截面圖；圖10為根據第四製程實施例所製造之金屬氧化物薄膜電晶體電路實施例之重疊區域的橫截面圖；圖11為根據第五製程實施例所製造之金屬氧化物薄膜電晶體電路實施例之重疊區域的橫截面圖；圖12為根據第六製程實施例所製造之金屬氧化物薄膜電晶體電路實施例之重疊區域的橫截面圖；圖13A至圖13E為說明第一製程實施例之流程的像素電路之接連橫截面圖；圖14A至圖14H為說明第二製程實施例之流程的像素電路之接連橫截面圖；圖15A至圖15E為說明第三製程實施例之流程的像素電路之接連橫截面圖；圖16A至圖16E為說明第四製程實施例之流程的像素電路之接連橫截面圖；圖17A至圖17E為說明第五製程實施例之流程的像素電路之接連橫截面圖；圖18A至圖18E為說明第六製程實施例之流程的像素電路之接連橫截面圖；圖19A至圖19F為說明第七製程實施例之流程的像素電路之接連橫截面圖；圖20A至圖20E為說明第八製程實施例之流程的像素電路之接連橫截面圖；圖21A至圖21D為說明第九製程實施例之流程的像素電路之接連橫截面圖；及圖22A至圖22B為說明第十製程實施例之流程的像素電路之接連 橫截面圖。
圖23說明在圖3之替代性實施例中之AMOLED像素電路的示意圖。
圖24A說明根據本發明之實施例的圖23之像素電路的電晶體及儲存電容器佈局。
圖24B說明根據本發明之實施例的在將第三金屬層添加至圖24A之情況下的電晶體及儲存電容器佈局。
圖24C說明根據本發明之實施例的圖24B之儲存電容器區域的橫截面圖。
圖25說明在替代性實施例中的圖24B之儲存電容器區域的橫截面圖。
圖26A說明在替代性實施例中的圖23之像素電路的電晶體及儲存電容器佈局。
圖26B說明圖26A之儲存電容器區域及圖23之重疊區域的橫截面圖。
圖27說明在替代性實施例中的圖26B之儲存電容器區域的橫截面圖。
本文所論述之實施例係針對薄膜電晶體電路及薄膜電晶體製程。一方面，本文所揭示之薄膜電晶體電路可在主動式矩陣有機發光二極體(「AMOLED」)顯示面板中使用，以便減小像素閘極線及資料線上之RC延遲。本文所揭示之薄膜電晶體製程減少在背面通道蝕刻中所使用之遮罩的數目，以及降低針對在高解析度AMOLED顯示器(諸如，適於供計算裝置使用之顯示器)中所使用之裝置的行動性要求。
AMOLED顯示器面板之綜述
圖1為可使用本文所論述之薄膜電晶體製程實施例製造的主動式矩陣有機發光二極體面板100之樣本部分的示意性說明。面板100包括配置成列及行的像素104之陣列。面板100中之每一列可使用閘極線108獨立地存取。面板100中之每一行可使用資料線112存取。確證像素之閘極線108及像素之資料線112兩者可存取面板中的每一個別像素104。
圖2為信號像素104之示意性說明。如在圖2中可見，像素104區域之部分係由有機發光二極體(OLED)204佔據。像素104之有機發光二極體204部分為發光元件。有機發光二極體204為電流驅動裝置。像素104區域之剩餘部分係由像素電路208佔據，像素電路208含有電晶體、電容器及金屬佈線。像素電路208控制有機發光二極體204，且在進行控制時向有機發光二極體204提供驅動裝置所需的電流。
圖3為像素電路208之電路圖。像素電路208包括驅動器電晶體304。驅動器電晶體304串聯連接至有機發光二極體204，以便調節穿過有機發光二極體204之電流。特定言之，驅動器電晶體304之源極連接至有機發光二極體204之輸入端子。驅動器電晶體304上之汲極連接至VDD。開關電晶體308用以將所要電壓施加至驅動器電晶體304之閘極。特定言之，開關電晶體308之源極連接至驅動器電晶體304之閘極。開關電晶體308之閘極連接至閘極線108，且開關電晶體308之汲極連接至資料線112。存在寄生電容器312，其連接於有機發光二極體204之陰極與資料線112之間。亦存在儲存電容器336，其連接於驅動器電晶體304之閘極與源極之間。
如圖3中所示，像素電路208另外包括補償電路316。補償電路316包括輸入/輸出信號，諸如控制信號322及發射啟用信號326，該等信號連接至在補償電路316內部之電晶體及電容器。一方面，補償電路316操作以補償可在驅動器電晶體304中出現之空間變化。舉例而 言，臨限電壓可由於製程非均一性而在空間上變化。補償電路316亦補償可在驅動器電晶體304中隨時間出現的改變。舉例而言，驅動器電晶體304係接通的歷時整個訊框時間，且隨時間而經受穩定性降級。此降級展現為電晶體臨限電壓及行動性隨時間的改變。補償電路316亦補償有機發光二極體204之接通電壓的增大，且補償跨越有機發光二極體204之IR下降。補償電路316提供此等補償以至少確保有機發光二極體204經供應有適當的電流，使得像素104產生正確明度。
AMOLED面板中之列時間及RC延遲
圖4為用於圖3中所示之像素電路208的時序圖400。時序圖400說明操作以接通像素104之信號的序列。時序圖400包括閘極信號404及下一閘極/資料信號408。像素104藉由首先將閘極信號404驅動為低位準來斷開。閘極信號404在與閘極線108相關聯之RC延遲412之後達成其低值。一旦閘極信號404為低位準，則閘極/資料信號408被驅動為高位準。信號404在與資料線112相關聯之RC延遲412之後達成其高值。一旦資料信號408為高位準，則資料信號408在像素104被充電之同時維持於高位準。資料線保持為高位準之間隔被稱為像素充電時間416。如在圖4中可見，像素104之列時間420可劃分為閘極線108之RC延遲412、資料線112之RC延遲412，及像素充電時間416。因此，列時間420計算如下：
(1)列時間(RT)=像素充電時間+2 * RC_Delay
在信號或電力線之間的重疊可大大地促進RC延遲412，且由此促進列時間420。重疊可(例如)在以下情況下出現：繞線於metal2層中之信號或電力線橫過繞線於metal1層中的信號或電力線。歸因於安置於metal1與metal2之間的介電材料，產生寄生電容器。如在圖3中可見，像素電路208含有信號線重疊之若干點。作為實例，資料線112具有資料線112橫跨VDD線之第一重疊區域320。資料線112上之大負載亦歸 因於第二重疊324而出現，第二重疊324出現於資料線112與補償電路316之輸入/輸出信號之間。第三重疊區域328存在於閘極線108與資料線112之間。除此等重疊區域之外，開關電晶體308之閘極-汲極電容332及寄生電容器312亦促進RC延遲412，且由此促進列時間420。以下方程式表達用於圖3中所示之像素電路208的資料線負載：
(2)資料線負載=C-overlap1+C-overlap2+C-overlap3+C-gd+C-cathode
方程式(2)之資料線負載係作為實例而非限制而提供。其他電路實施可產生不同的資料線負載特性。舉例而言，陰極層(VSS)可為資料線112上之電容性負載的額外來源。針對大型面板，VDD經水平地及垂直地繞線，且此繞線亦可呈現資料線112上之附加負載。然而，無關於特定電路拓撲，RC延遲412可大大地促進有機發光二極體顯示器中之列時間420。確實，在高解析度有機發光二極體顯示器中，列時間中之大部分可由RC延遲分量佔用。
AMOLED面板中之薄膜電晶體
在像素電路208中所使用之電晶體為薄膜電晶體(TFT)，其可用不同的製程實現。本文所論述之實施例係針對在金屬氧化物薄膜電晶體製程中所實現之薄膜電晶體，其中作用層係用金屬氧化物形成。針對製造金屬氧化物薄膜電晶體之選項包括蝕刻終止(ES)類型製程及背面通道蝕刻(BCE)類型製程。
圖5為用先前技術蝕刻終止類型製程所製造之電路500之部分的橫截面圖。電路500包括金屬氧化物薄膜電晶體504及重疊區域508。電路500包括藉由閘極絕緣層520分離之metal1層512及metal2層516。metal1形成電晶體504之閘極，而metal2形成電晶體504之源電極及汲電極。在重疊區域508中，繞線於metal1中之線與繞線於metal2中之線重疊。電路500係用蝕刻終止製程形成，且由此具有安置於閘極絕緣 層520與metal2層516之間的蝕刻終止層524。在電晶體504中，蝕刻終止層524出現在金屬氧化物528之頂部，金屬氧化物528形成於電晶體504之通道中。在重疊區域508中，除閘極絕緣層520之間距之外，蝕刻終止層524亦在metal1層512與metal2層516之間提供添加的間距。
圖6為用先前技術背面通道蝕刻類型製程所製造之電路600之部分的橫截面圖。電路600包括金屬氧化物薄膜電晶體604及重疊區域608。電路600包括藉由閘極絕緣層620分離之metal1層612及metal2層616。metal1形成電晶體604之閘極，而metal2形成電晶體604之源電極及汲電極。在重疊區域608中，繞線於metal1中之線與繞線於metal2中之線重疊。電路600係用背面通道蝕刻類型製程形成，且由此無蝕刻終止層。因此，背面通道蝕刻電路600無在metal1與metal2之間的額外間距，該間距存在於蝕刻終止電路500中。
當與背面通道蝕刻製程之製造程序比較時，蝕刻終止可提供較容易的製造程序。儘管如此，當與蝕刻終止類型製程比較時，背面通道蝕刻類型製程提供若干優點。舉例而言，背面通道蝕刻製程可具有較少之遮罩步驟、減小之電晶體負載，及/或較大的縱橫比。如本文所使用，「縱橫比」指代電晶體之寬度對其長度比率之比率(寬度/長度)。由於藉由背面通道蝕刻類型製程所提供之優點(諸如，減少之遮罩步驟)，背面通道蝕刻類型製程針對在主動式矩陣有機發光二極體顯示面板中使用係合乎需要的。
如上文所提到，蝕刻終止電路500中之重疊區域508在metal1層512與metal2層516之間的閘極絕緣體520之頂部上具有蝕刻終止層524；而背面通道蝕刻電路600中之重疊區域608僅具有在metal1層612與metal2層616之間的閘極絕緣層620。由於背面通道蝕刻電路600中之較薄的介電質，在繞線於metal1及metal2中之線之間的寄生電容在標準背面通道蝕刻製程中係較大的。當使用標準背面通道蝕刻製程來 製造具有若干重疊區域之電路(諸如，圖3中所示之像素電路208)時，此較薄之介電質的效應可為顯著的。參看圖3及方程式(1)，當與可歸於重疊區域320、324及328之RC延遲比較時，開關電晶體308歸因於閘極-汲極電容332而置於資料線112上的負載為相當小的。相同情況針對閘極線108為成立的。即使電晶體負載在背面通道蝕刻類型製程中較小，資料線112及閘極線108上之總體負載針對主動式矩陣有機發光二極體仍為較大的。表1比較蝕刻終止製程與背面通道蝕刻製程：
由於metal1至metal2重疊區域中之較薄的介電質，背面通道蝕刻類型製程中之較大的RC延遲出現。結果，電晶體行動性要求在背面通道蝕刻製程中為較大的。此電容性負載暗示：應使像素充電時間較小以保持總體列時間固定。更特定言之，為達成固定的小的列時間(例如，高解析度)以適應資料線及/或閘極線上之較大的RC延遲，像素充電時間在背面通道蝕刻電路中應較快。
在某一程度上，較快的像素充電時間可用較大的縱橫比達成。因為背面通道蝕刻電路無蝕刻終止層且因為背面通道蝕刻具有較小電晶體設計規則，所以與蝕刻終止類型電路相比，電晶體長度在背面通道蝕刻電路中可為較小的。由於背面通道蝕刻類型製程中之較小的電晶體長度，背面通道蝕刻類型製程可使用大於蝕刻終止類型製程可使用的縱橫比。舉例而言，標準背面通道蝕刻類型製程可適應電晶體縱橫比5/4(=1.25)。作為比較，蝕刻終止類型製程通常使用電晶體縱橫比5/8(=0.625)。較大的縱橫比可減少像素充電時間，藉此針對給定 列時間允許較大的RC延遲。特定言之，自方程式(1)繼續，列時間可表達如下：
(3)列時間(RT)=~4 * RON_average * Cst+2 * RC_Delay
(4)列時間(RT)=~4 * K * Cst+2 * RC_Delay Mu *(W/L)
藉由背面通道蝕刻製程所產生之較大的縱橫比可減少像素充電時間，但並不足以抵銷RC延遲之增大。此外，增大縱橫比亦增大線上之負載及RC延遲。通常，存在可與某一行動性值一起使用之最佳縱橫比。因此，包括多個metal1至metal2交叉之標準背面通道蝕刻類型製程需要高於標準蝕刻終止類型製程的行動性。因此，儘管具有較好的縱橫比，但標準背面通道蝕刻電晶體需要較高的電晶體行動性。有鑒於此等考慮因素，以下本發明闡述用減小寄生負載之背面通道蝕刻製程實施例所製造的電晶體實施例。在一實施例中，所揭示之背面通道蝕刻類型電晶體製程將金屬氧化物行動性要求降低至10。
薄膜電晶體電路實施例
圖7至圖12各自展示符合本發明的金屬氧化物薄膜電晶體電路實施例之部分的橫截面圖。圖7至圖12中所示之電路的部分係根據本文所論述之實施例根據背面通道蝕刻製程製造。與根據標準背面通道蝕刻製程所製造之電路相比，歸因於在某些區域中在metal1與metal2之間的增大之間距，圖7至圖12中所示之電路具有改良的RC延遲。特定言之，圖7至圖12中所示之電路在信號及/或電力線重疊之彼等電路區域中在metal1與metal2之間具有增大的間距。為了強調電路實施例之此態樣，圖7至圖12說明重疊區域，而省略電路之其他部分。
圖7為根據第一製程實施例所製造之金屬氧化物薄膜電晶體電路實施例之重疊區域700的橫截面圖。重疊區域700在基板704上包括metal1層708。閘極絕緣層712安置於metal1層708之頂部。在一實施例 中，閘極絕緣層712由SiO2/SiNx構成。附加鈍化層714安置於閘極絕緣層712之頂部。在一實施例中，附加鈍化層714由二氧化矽(SiO2)構成。metal2層716安置於附加鈍化層714之頂部。在一實施例中，metal2層716由SD構成。鈍化層720安置於metal2層716之頂部。在一實施例中，鈍化層720由二氧化矽(SiO2)構成。有機層724安置於鈍化層720之頂部。護堤層728安置於有機層724之頂部。
當與根據標準背面通道蝕刻製程所製造之電路的重疊區域比較時，圖7中所示之重疊區域700在metal1層708與metal2層716之間具有較大的間距。特定言之，附加鈍化層714在metal1層708與metal2層716之間提供額外間隔。在metal1層708與metal2層716之間的額外間隔減小在信號線(諸如，閘極或資料)中所產生之RC延遲，該等信號線可經由重疊區域700繞線於metal1層708或metal2層716中。圖13A至圖13E說明用於製造包括重疊區域700(諸如展示於圖7中)之電路的製程。
圖8為根據第二製程實施例所製造之金屬氧化物薄膜電晶體電路實施例之重疊區域800的橫截面圖。重疊區域800在基板804上包括metal1層808。閘極絕緣層812安置於metal1層808之頂部。在一實施例中，閘極絕緣層812由SiO2/SiNx構成。金屬氧化物層813安置於閘極絕緣層812之頂部。在一實施例中，金屬氧化物層813由氧化銦鎵鋅(IGZO)構成。附加鈍化層814安置於金屬氧化物層813之頂部。在一實施例中，附加鈍化層814由二氧化矽(SiO2)構成。metal2層816安置於附加鈍化層814之頂部。在一實施例中，metal2層816由SD構成。鈍化層820安置於附加鈍化層814之頂部。在一實施例中，鈍化層820由二氧化矽(SiO2)構成。有機層824安置於鈍化層820之頂部。護堤層828安置於有機層824之頂部。
當與根據標準背面通道蝕刻製程所製造之電路的重疊區域比較時，圖8中所示之重疊區域800在metal1層808與metal2層816之間具有 較大的間距。特定言之，金屬氧化物層813及附加鈍化層814在metal1層808與metal2層816之間提供額外間隔。在metal1層808與metal2層816之間的額外間隔減小在信號線(諸如，閘極或資料)中所產生之RC延遲，該等信號線可經由重疊區域800繞線於metal1層808或metal2層816中。圖14A至圖14H說明用於製造包括重疊區域800(諸如展示於圖8中)之電路的製程。
圖9為根據第三製程實施例所製造之金屬氧化物薄膜電晶體電路實施例之重疊區域900的橫截面圖。重疊區域900在基板904上包括metal1層908。閘極絕緣體層912安置於metal1層908之頂部。在一實施例中，閘極絕緣層912由SiO2/SiNx構成。鈍化層920安置於閘極絕緣層912之頂部。在一實施例中，鈍化層920由二氧化矽(SiO2)構成。有機層924安置於鈍化層920之頂部。陽極層926安置於有機層924之頂部。在一實施例中，陽極層926由氧化銦錫(ITO)構成。metal3層927安置於陽極層926之頂部。護堤層928安置於metal3層927之頂部。
具有如圖9中所示之重疊區域900的電路包括metal3層927，信號或電力線可藉由metal3層927而繞線穿過重疊區域900。不需要穿過重疊區域900之信號或電力線可繞線於metal2層(未展示於圖9中)中。當與根據標準背面通道蝕刻製程所製造之電路的重疊區域比較時，圖9中所示之重疊區域900在金屬層(即，metal1層908與metal3層927)之間具有較大的間距。特定言之，鈍化層920、有機層924及陽極層926在metal1層908與metal3層927之間提供增大的間隔。在metal1層908與metal3層927之間的增大之間隔減小在信號線(諸如，閘極或資料)中所產生之RC延遲，該等信號線可經由重疊區域900繞線於metal1層908或metal3層927中。圖15A至圖15E說明用於製造包括重疊區域900(諸如展示於圖9中)之電路的製程。
圖10為根據第四製程實施例所製造之金屬氧化物薄膜電晶體電 路實施例之重疊區域1000的橫截面圖。重疊區域1000在基板1004上包括metal1層1008。閘極絕緣層1012安置於metal1層1008之頂部。在一實施例中，閘極絕緣層1012由SiO2/SiNx構成。鈍化層1020安置於閘極絕緣層1012之頂部。在一實施例中，鈍化層1020由二氧化矽(SiO2)構成。有機層1024安置於鈍化層1020之頂部。陽極層1026安置於有機層1024之頂部。在一實施例中，陽極層1026由氧化銦錫(ITO)構成。metal3層1027安置於陽極層1026之頂部。護堤層1028安置於metal3層1027之頂部。
具有如圖10中所示之重疊區域1000的電路包括metal3層1027，信號或電力線可藉由metal3層1027而繞線穿過重疊區域1000。不需要穿過重疊區域1000之信號或電力線可繞線於metal2層(未展示於圖10中)中。當與根據標準背面通道蝕刻製程所製造之電路的重疊區域比較時，圖10中所示之重疊區域1000在金屬層(即，metal1層1008與metal3層1027)之間具有較大的間距。特定言之，鈍化層1020、有機層1024及陽極層1026在metal1層1008與metal3層1027之間提供增大的間隔。在metal1層1008與metal3層1027之間的增大之間隔減小在信號線(諸如，閘極或資料)中所產生之RC延遲，該等信號線可經由重疊區域1000繞線於metal1層1008或metal3層1027中。圖16A至圖16E說明用於製造包括重疊區域1000(諸如展示於圖10中)之電路的製程。
圖11為根據第五製程實施例所製造之金屬氧化物薄膜電晶體電路實施例之重疊區域1100的橫截面圖。重疊區域1100在基板1104上包括metal1層1108。閘極絕緣層1112安置於metal1層1108之頂部。在一實施例中，閘極絕緣層1112由SiO2/SiNx構成。鈍化層1120安置於閘極絕緣層1112之頂部。在一實施例中，鈍化層1120由二氧化矽(SiO2)構成。有機層1124安置於鈍化層1120之頂部。陽極層1126安置於有機層1124之頂部。在一實施例中，陽極層1126由氧化銦錫(ITO)構成。 metal2層1116安置於陽極層1126之頂部。在一實施例中，metal2層1116由SD構成。護堤層1128安置於metal2層1116之頂部。
當與根據標準背面通道蝕刻製程所製造之電路的重疊區域比較時，圖11中所示之重疊區域1100在metal1層1108與metal2層1116之間具有較大的間距。特定言之，鈍化層1120、有機層1124及陽極層1126在metal1層1108與metal2層1116之間提供額外間隔。在metal1層1108與metal2層1116之間的額外間隔減小在信號線(諸如，閘極或資料)中所產生之RC延遲，該等信號線可經由重疊區域1100繞線於metal1層1108或metal2層1116中。圖17A至圖17E說明用於製造包括重疊區域1100(諸如展示於圖11中)之電路的製程。
圖12為根據第六製程實施例所製造之金屬氧化物薄膜電晶體電路實施例之重疊區域1200的橫截面圖。重疊區域1200在基板1204上包括metal1層1208。閘極絕緣層1212安置於metal1層1208之頂部。在一實施例中，閘極絕緣層1212由SiO2/SiNx構成。鈍化層1220安置於閘極絕緣層1212之頂部。在一實施例中，鈍化層1220由二氧化矽(SiO2)構成。有機層1224安置於鈍化層1220之頂部。當與鄰近於重疊區域1200之電路區域比較時，有機層1224包括增大之厚度。陽極層1226安置於有機層1224之頂部。在一實施例中，陽極層1226由氧化銦錫(ITO)構成。metal2層1216安置於陽極層1226之頂部。在一實施例中，metal2層1216由SD構成。護堤層1228安置於metal2層1216之頂部。
當與根據標準背面通道蝕刻製程所製造之電路的重疊區域比較時，圖12中所示之重疊區域1200在metal1層1208與metal2層1216之間具有較大的間距。特定言之，鈍化層1220、有機層1224及陽極層1226在metal1層1208與metal2層1216之間提供額外間隔。有機層1224之增大的厚度亦提供添加之間隔。在metal1層1208與metal2層1216之間的額外間隔減小在信號線(諸如，閘極或資料)中所產生之RC延遲，該等 信號線可經由重疊區域1200繞線於metal1層1208或metal2層1216中。圖18A至圖18E說明用於製造包括重疊區域1200(諸如展示於圖12中)之電路的製程。
製程實施例
根據第一製程實施例，像素電路係用七遮罩背面通道蝕刻製程製造。圖13A至圖13E為說明第一製程實施例之流程的像素電路1300之接連橫截面圖。圖13A至圖13E各自展示像素電路1300之若干組件的橫截面圖：儲存電容器1336、開關電晶體1308及驅動器電晶體1304。儲存電容器1312對應於在圖3中示意性地說明之儲存電容器312。開關電晶體1308對應於在圖3中示意性地說明之開關電晶體308。驅動器電晶體1304對應於在圖3中示意性地說明之驅動器電晶體304。圖13A至圖13E中所示之像素電路1300另外包括孔隙區域1316，孔隙區域1316對應於圖2中所示的有機發光二極體204。圖13A至圖13E中所示之像素電路1300亦包括圖7中所示的重疊區域700。
圖13A展示在施加第一遮罩及第二遮罩之後的像素電路1300。第一遮罩將metal1層708施加至基板704上。metal1層708形成電晶體閘電極。又，閘極線108繞線於metal1層708中。在施加metal1層708之後，將閘極絕緣層712施加於metal1層708之頂部。在一實施例中，SiO2/SiNx經施加以形成閘極絕緣層712。在施加閘極絕緣層712之後，第二遮罩選擇性地將金屬氧化物層713施加於閘極絕緣層713之頂部，以便形成電晶體通道。在一實施例中，氧化銦鎵鋅(IGZO)經施加以形成電晶體通道。
圖13B展示在施加第三遮罩之後的像素電路1300。第三遮罩在重疊區域700中將附加鈍化層714施加於閘極絕緣層712之頂部。在一實施例中，二氧化矽(SiO2)經施加以形成附加鈍化層714。因為第一製程實施例在附加鈍化層714與閘極絕緣層712之間不包括選擇性蝕刻，所 以藉由第三遮罩施加附加鈍化層714可能導致閘極絕緣層712之一定程度的損失。閘極絕緣層712之可能損失的此問題在第二製程實施例中得以避免，如下文更詳細地描述。
圖13C展示在施加第四遮罩之後的像素電路1300。第四遮罩將metal2層716施加至圖13B中所示之結構上。最初，將一層金屬施加至圖13B中所示之結構的整個暴露表面。第四遮罩將圖案施加至表面，且接著根據第四遮罩之圖案蝕刻掉金屬。在蝕刻之後保留的金屬針對某些電路線包括電晶體電極及信號跡線。舉例而言，資料線112繞線於metal2層716中。在重疊區域700中，繞線於metal2層716中之資料線112與繞線於metal1層708中之閘極線108重疊。
圖13D展示在施加第五遮罩之後的像素電路1300。第五遮罩施加鈍化層720及有機層724兩者。第五遮罩首先將鈍化層720施加於圖13C中所示之結構的頂部。在一實施例中，將鈍化層720施加為二氧化矽SiO2層。第五遮罩接著將有機層724施加於鈍化層720之頂部。
圖13E展示在施加第六遮罩及第七遮罩之後的像素電路1300。第六遮罩施加陽極層726，以便在驅動器電晶體1304與孔隙區域1316之間進行適當的電連接。在一實施例中，陽極層726由氧化銦錫(ITO)構成。第七遮罩將護堤層728施加於陽極層726之頂部。
根據第二製程實施例，像素電路係用六遮罩背面通道蝕刻製程製造。圖14A至圖14H為說明第二製程實施例之流程的像素電路之接連橫截面圖。圖14A至圖14H各自展示像素電路1400之若干組件的橫截面圖：儲存電容器1412、開關電晶體1408及驅動器電晶體1404。儲存電容器1436對應於在圖3中示意性地說明之儲存電容器312。開關電晶體1408對應於在圖3中示意性地說明之開關電晶體308。驅動器電晶體1404對應於在圖3中示意性地說明之驅動器電晶體304。圖14A至圖14H中所示之像素電路1400另外包括孔隙區域1416，孔隙區域1416對 應於圖2中所示的有機發光二極體204。圖14A至圖14H中所示之像素電路1400亦包括圖8中所示的重疊區域800。
圖14A展示在施加第一遮罩及第二遮罩之後的像素電路1400。第一遮罩將metal1層808施加至基板804上。metal1層808形成電晶體閘電極。又，閘極線108繞線於metal1層808中。在施加metal1層808之後，將閘極絕緣層812施加於metal1層808之頂部。在一實施例中，SiO2/SiNx經施加以形成閘極絕緣層812。在施加閘極絕緣層812之後，將金屬氧化物層813施加至閘極絕緣層812之整個暴露表面。在一實施例中，將氧化銦鎵鋅(IGZO)施加為金屬氧化物層813。第二遮罩在重疊區域800中將附加鈍化層814施加於金屬氧化物層813之頂部。在一實施例中，二氧化矽(SiO2)經施加以形成附加鈍化層814。
圖14B展示在施加第三遮罩之後的像素電路1400。最初，將一層金屬施加至圖14A中所示之結構的整個暴露表面。第三遮罩將圖案施加至表面，以為根據第三遮罩之圖案蝕刻掉金屬或金屬及金屬氧化物作準備。因為第二製程實施例在附加鈍化層814與閘極絕緣層812之間包括選擇性蝕刻，所以藉由第二遮罩施加附加鈍化層814不會導致閘極絕緣層812的損失。因此，閘極絕緣層之可能損失的問題(如上文結合第一製程實施例所述)得以避免。
圖14C展示在金屬或金屬及金屬氧化物已被蝕刻之後的像素電路1400。如在圖14C中可見，在諸如開關電晶體1408與驅動器電晶體1404之間的一些位置，該蝕刻移除metal2層816及金屬氧化物層813兩者。在諸如電晶體通道之其他位置，該蝕刻移除metal2層816，但不移除金屬氧化物層813。在諸如電晶體端子及重疊區域800之其他位置，該蝕刻既不移除metal2層816亦不移除金屬氧化物層813。在重疊區域800中，繞線於metal2層816中之資料線112與繞線於metal1層808中之閘極線108重疊。由於在第二製程實施例中施加金屬氧化物之方 式，資料線112與閘極線108藉由附加鈍化層814及金屬氧化物層813兩者分離。
圖14D至圖14F說明可用以獲得圖14C中所示之結構的逐步製程蝕刻製程。首先，如圖14D中所示，執行蝕刻步驟，該蝕刻步驟在此蝕刻為所要之彼等位置移除metal2層816及金屬氧化物層813兩者。其次，如圖14E中所示，在PR灰化步驟中自表面移除遮罩圖案之部分。特定言之，遮罩圖案之彼等部分係自電晶體通道上方移除，其中底層金屬待移除。最後，如圖14F中所示，執行背面通道蝕刻以形成電晶體通道。此處，背面通道蝕刻移除暴露金屬，從而使底層之金屬氧化物層813完整無缺。
圖14G展示在施加第四遮罩之後的像素電路1400。第四遮罩施加鈍化層820及有機層824兩者。第四遮罩首先將鈍化層820施加於圖14C中所示之結構的頂部。在一實施例中，將鈍化層820施加為二氧化矽SiO2層。第四遮罩接著將有機層824施加於鈍化層820之頂部。
圖14H展示在施加第五遮罩及第六遮罩之後的像素電路1400。第五遮罩施加陽極層826，以便在驅動器電晶體1404與孔隙區域1416之間進行適當的電連接。在一實施例中，陽極層826由氧化銦錫(ITO)構成。第六遮罩將護堤層828施加於陽極層826之頂部。
根據第三製程實施例，像素電路係用六遮罩背面通道蝕刻製程製造。圖15A至圖15E為說明第三製程實施例之流程的像素電路之接連橫截面圖。圖15A至圖15E各自展示像素電路1500之若干組件的橫截面圖：儲存電容器1536、開關電晶體1508及驅動器電晶體1504。儲存電容器1512對應於在圖3中示意性地說明之儲存電容器312。開關電晶體1508對應於在圖3中示意性地說明之開關電晶體308。驅動器電晶體1504對應於在圖3中示意性地說明之驅動器電晶體304。圖15A至圖15E中所示之像素電路1500另外包括孔隙區域1516，孔隙區域1516對 應於圖2中所示的有機發光二極體204。圖15A至圖15E中所示之像素電路1500亦包括圖9中所示的重疊區域900。
圖15A展示在施加第一遮罩及第二遮罩之後的像素電路1500。第一遮罩將metal1層908施加至基板904上。metal1層908形成電晶體閘電極。又，閘極線108繞線於metal1層908中。在施加metal1層908之後，閘極絕緣層912施加於metal1層908之頂部。在一實施例中，SiO2/SiNx經施加以形成閘極絕緣層912。在施加閘極絕緣層912之後，第二遮罩選擇性地將金屬氧化物層913施加於閘極絕緣層913之頂部，以便形成電晶體通道。在一實施例中，氧化銦鎵鋅(IGZO)經施加以形成電晶體通道。
圖15B展示在施加第三遮罩之後的像素電路1500。第三遮罩將metal2層916施加至圖15A中所示之結構上。最初，將一層金屬施加至圖15A中所示之結構的整個暴露表面。第三遮罩將圖案施加至表面，且接著根據第三遮罩之圖案蝕刻掉金屬。在蝕刻之後保留的金屬針對某些電路線包括電晶體電極及信號跡線。在第三製程實施例中，延行穿過重疊區域900之某些線(諸如，資料線112)並未繞線於metal2層916中。實情為，此等線繞線於在後續處理步驟中所施加之metal3層927中。
圖15C展示在施加第四遮罩之後的像素電路1400。第四遮罩施加鈍化層920及有機層924兩者。第四遮罩首先將鈍化層920施加於圖15C中所示之結構的頂部。在一實施例中，將鈍化層920施加為二氧化矽SiO2層。第四遮罩接著將有機層924施加於鈍化層920之頂部。
圖15D展示在施加第五遮罩之後的像素電路1500。第五遮罩施加陽極層926，以便在驅動器電晶體1504與孔隙區域1516之間進行適當的電連接。在一實施例中，陽極層926由氧化銦錫(ITO)構成。第五遮罩亦將metal3層927施加於陽極層926之頂部。延行穿過重疊區域900 之某些線(諸如，資料線112)繞線於metal3層927中。以此方式，資料線112與閘極線108藉由包括鈍化層920及有機層924之若干層在重疊區域900中分離。
圖15E展示在施加第六遮罩之後的像素電路1500。第六遮罩將護堤層928施加於metal3層927之頂部。
根據第四製程實施例，像素電路係用五遮罩背面通道蝕刻製程製造。圖16A至圖16E為說明第四製程實施例之流程的像素電路之接連橫截面圖。圖16A至圖16E各自展示像素電路1600之若干組件的橫截面圖：儲存電容器1636、開關電晶體1608及驅動器電晶體1604。儲存電容器1612對應於在圖3中示意性地說明之儲存電容器312。開關電晶體1608對應於在圖3中示意性地說明之開關電晶體308。驅動器電晶體1604對應於在圖3中示意性地說明之驅動器電晶體304。圖16A至圖16E中所示之像素電路1600另外包括孔隙區域1616，孔隙區域1616對應於圖2中所示的有機發光二極體204。圖16A至圖16E中所示之像素電路1600亦包括圖10中所示的重疊區域1000。
圖16A展示在施加第一遮罩之後的像素電路1600。第一遮罩將metal1層1008施加至基板1004上。metal1層1008形成電晶體閘電極。又，閘極線108繞線於metal1層1008中。在施加metal1層1008之後，將閘極絕緣層1012施加於metal1層1008之頂部(圖16B中所示)。在一實施例中，SiO2/SiNx經施加以形成閘極絕緣層1012。
圖16B展示在施加第二遮罩之後的像素電路1600。最初，在施加閘極絕緣層1012之後，將金屬氧化物層1013施加至閘極絕緣層1012之整個暴露表面。在一實施例中，將氧化銦鎵鋅(IGZO)施加為金屬氧化物層1013。接著，將metal2層1016施加於金屬氧化物層1013之頂部。第二遮罩將圖案施加至表面，以為根據第二遮罩之圖案蝕刻掉金屬或金屬及金屬氧化物作準備。
圖16C展示在已蝕刻金屬或金屬及金屬氧化物之後的像素電路1600。如在圖16C中可見，在諸如開關電晶體1608與驅動器電晶體1604之間的一些位置，該蝕刻移除metal2層1016及金屬氧化物層1013兩者。在諸如電晶體通道之其他位置，該蝕刻移除metal2層1016，但不移除金屬氧化物層1013。在諸如電晶體端子之其他位置，該蝕刻既不移除metal2層1016亦不移除金屬氧化物層1013。在第四製程實施例中，延行穿過重疊區域1000之某些線(諸如，資料線112)並未繞線於metal2層1016中。實情為，此等線繞線於在後續處理步驟中所施加之metal3層1027中。圖16C亦展示在施加第三遮罩之後的像素電路1600。第三遮罩施加鈍化層1020及有機層1024兩者。在蝕刻發生之後，第三遮罩首先將鈍化層1020施加於圖16B中所示之結構的頂部。在一實施例中，鈍化層1020係施加為二氧化矽SiO2層。第三遮罩接著將有機層1024施加於鈍化層1020之頂部。
圖16D展示在施加第四遮罩之後的像素電路1600。第四遮罩施加陽極層1026，以便在驅動器電晶體1604與孔隙區域1616之間進行適當的電連接。在一實施例中，陽極層1026由氧化銦錫(ITO)構成。第四遮罩亦將metal3層1027施加於陽極層1026之頂部。延行穿過重疊區域1000之某些線(諸如，資料線112)繞線於metal3層1027中。以此方式，資料線112與閘極線108藉由包括鈍化層1020及有機層1024之若干層在重疊區域1000中分離。
圖16E展示在施加第五遮罩之後的像素電路1600。第五遮罩將護堤層1028施加於metal3層1027之頂部。
根據第五製程實施例，像素電路係用五遮罩背面通道蝕刻製程製造。圖17A至圖17E為說明第五製程實施例之流程的像素電路之接連橫截面圖。圖17A至圖17E各自展示像素電路1700之若干組件的橫截面圖：儲存電容器1736、開關電晶體1708及驅動器電晶體1704。儲 存電容器1312對應於在圖3中示意性地說明之儲存電容器312。開關電晶體1708對應於在圖3中示意性地說明之開關電晶體308。驅動器電晶體1704對應於在圖3中示意性地說明之驅動器電晶體304。圖17A至圖17E中所示之像素電路1700另外包括孔隙區域1716，孔隙區域1716對應於圖2中所示的有機發光二極體204。圖17A至圖17E中所示之像素電路1700亦包括圖11中所示的重疊區域1100。
圖17A展示在施加第一遮罩之後的像素電路1700。第一遮罩將metal1層1108施加至基板1104上。metal1層1108形成電晶體閘電極。又，閘極線108繞線於metal1層1108中。在施加metal1層1108之後，將閘極絕緣層1112施加於metal1層1108之頂部。在一實施例中，SiO2/SiNx經施加以形成閘極絕緣層1112。
圖17B展示在施加第二遮罩之後的像素電路1700。在施加閘極絕緣層1112之後，第二遮罩選擇性地將金屬氧化物層1113施加於閘極絕緣層1112之頂部，以便形成電晶體通道。另外，第二遮罩在儲存電容器1712區域中將金屬氧化物層1113施加於閘極絕緣層1112之頂部。在一實施例中，將氧化銦鎵鋅(IGZO)施加為金屬氧化物。
圖17C展示在施加第三遮罩之後的像素電路1700。第三遮罩施加鈍化層1120及有機層1124兩者。第三遮罩首先將鈍化層1120施加於圖17B中所示之結構的頂部。在一實施例中，將鈍化層1120施加為二氧化矽SiO2層。第三遮罩接著將有機層1124施加於鈍化層1120之頂部。
圖17D展示在施加第四遮罩之後的像素電路1700。第四遮罩施加陽極層1126，以便在驅動器電晶體1704與孔隙區域1716之間進行適當的電連接。在一實施例中，陽極層1126由氧化銦錫(ITO)構成。第四遮罩亦將metal2層1116施加於陽極層1126之頂部。在第五製程實施例中，資料線112繞線於metal2層1116中。因此，資料線112與閘極線108藉由包括鈍化層1120及有機層1124之若干層在重疊區域1100中分 離。
圖17E展示在施加第五遮罩之後的像素電路1700。第五遮罩將護堤層1128施加於metal2層1116之頂部。
根據第六製程實施例，像素電路係用五遮罩背面通道蝕刻製程製造。圖18A至圖18E為說明第六製程實施例之流程的像素電路之接連橫截面圖。圖18A至圖18E各自展示像素電路1800之若干組件的橫截面圖：儲存電容器1836、開關電晶體1808及驅動器電晶體1804。儲存電容器1812對應於在圖3中示意性地說明之儲存電容器312。開關電晶體1808對應於在圖3中示意性地說明之開關電晶體308。驅動器電晶體1804對應於在圖3中示意性地說明之驅動器電晶體304。圖18A至圖18E中所示之像素電路1800另外包括孔隙區域1816，孔隙區域1816對應於圖2中所示的有機發光二極體204。圖18A至圖18E中所示之像素電路1800亦包括圖12中所示的重疊區域1200。
圖18A展示在施加第一遮罩之後的像素電路1800。第一遮罩將metal1層1208施加至基板1204上。metal1層1208形成電晶體閘電極。又，閘極線108繞線於metal1層1208中。在施加metal1層1208之後，將閘極絕緣層1212施加於metal1層1208之頂部。在一實施例中，SiO2/SiNx經施加以形成閘極絕緣層1212。
圖18B展示在施加第二遮罩之後的像素電路1800。在施加閘極絕緣層1212之後，第二遮罩選擇性地將金屬氧化物層1213施加於閘極絕緣層1212之頂部，以便形成電晶體通道。另外，第二遮罩在儲存電容器1812區域中將金屬氧化物層1213施加於閘極絕緣層1112之頂部。在一實施例中，將氧化銦鎵鋅(IGZO)施加為金屬氧化物。
圖18C展示在施加第三遮罩之後的像素電路1800。第三遮罩施加鈍化層1220及有機層1224兩者。第三遮罩首先將鈍化層1220施加於圖18B中所示之結構的頂部。在一實施例中，將鈍化層1220施加為二氧 化矽SiO2層。第三遮罩接著將有機層1224施加於鈍化層1220之頂部。
圖18D展示在施加第四遮罩之後的像素電路1800。第四遮罩施加陽極層1226，以便在驅動器電晶體1804與孔隙區域1816之間進行適當的電連接。在一實施例中，陽極層1226由氧化銦錫(ITO)構成。第四遮罩亦將metal2層1216施加於陽極層1226之頂部。在第五製程實施例中，資料線112繞線於metal2層1216中。因此，資料線112與閘極線108藉由包括鈍化層1220及有機層1224之若干層在重疊區域1200中分離。
圖18E展示在施加第五遮罩之後的像素電路1800。第五遮罩將護堤層1228施加於metal2層1216之頂部。
根據第七製程實施例，像素電路係用六遮罩背面通道蝕刻製程製造。圖19A至圖19F為說明第七製程實施例之流程的像素電路1900之接連橫截面圖。圖19F展示完成電路1900之重疊區域1901。重疊區域1901在基板1904上包括metal1層1908。閘極絕緣層1912安置於metal1層1908之頂部。在一實施例中，閘極絕緣層1912由SiO2/SiNx構成。金屬氧化物層1913安置於閘極絕緣層1912之頂部。附加鈍化層1914安置於金屬氧化物層1913之頂部。有機層1924安置於附加鈍化層1914之頂部。陽極層1926安置於有機層1924之頂部。在一實施例中，陽極層1926由氧化銦錫(ITO)構成。metal3層1927安置於陽極層1926之頂部。護堤層1928安置於metal3層1927之頂部。
具有如圖19F中所示之重疊區域1901的電路包括metal3層1927，信號或電力線可藉由metal3層1927而繞線穿過重疊區域1901。不需要穿過重疊區域1901之信號或電力線可繞線於metal2層1916中。當與根據標準背面通道蝕刻製程所製造之電路的重疊區域比較時，圖19F中所示之重疊區域1901在金屬層(即，metal1層1908與metal3層1927)之間具有較大的間距。特定言之，金屬氧化物層1913、附加鈍化層 1914、有機層1924及陽極層1926在metal1層1908與metal3層1927之間提供增大的間隔。在metal1層1908與metal3層1927之間的增大之間隔減小在信號線(諸如，閘極或資料)中所產生之RC延遲，該等信號線可經由重疊區域1901繞線於metal1層1908或metal3層1927中。
圖19A至圖19F說明用於製造包括重疊區域1901之電路1900的製程，如上文所述。圖19A至圖19F說明重疊區域1901及一電晶體1903。圖19A至圖19F中所說明之製程類似於圖16A至圖16E中所說明的製程，但與此實施例之不同之處在於：半色調遮罩用於IGZO/SiO2層而非SD/IGZO層。此外，圖19A至圖19F中所說明之製程使用附加鈍化層1914及metal3層1927。圖19A至圖19F中所說明之製程為解決如可在第一實施例中之狀況中的閘極絕緣層選擇性損失問題的另一方式，該問題在下伏於具有相同類型之材料之層的層被蝕刻掉時出現。特定言之，在圖19A至圖19F中所說明之製程中，在蝕刻附加鈍化層1914時，金屬氧化物層1913於閘極絕緣層1912之上的存在防止閘極絕緣層1912的損失。如在圖19A至圖19F中亦可見，可以網格圖案形成經由重疊區域1901繞線於metal1中之線，以便減小metal1與metal3之間的電容。
根據第八製程實施例，像素電路係用六遮罩蝕刻終止製程製造。圖20A至圖20E為說明第八製程實施例之流程的像素電路2000之接連橫截面圖。圖20E展示完成電路2000之重疊區域2001。重疊區域2001在基板2004上包括metal1層2008。閘極絕緣層2012安置於metal1層2008之頂部。在一實施例中，閘極絕緣層2012由SiO2/SiNx構成。金屬氧化物層2013安置於閘極絕緣層2012之頂部。附加鈍化層2014安置於金屬氧化物層2013之頂部。有機層2024安置於附加鈍化層2014之頂部。陽極層2026安置於有機層2024之頂部。在一實施例中，陽極層2026由氧化銦錫(ITO)構成。metal3層2027安置於陽極層2026之頂部。 護堤層2028安置於metal3層2027之頂部。
具有如圖20E中所示之重疊區域2001的電路包括metal3層2027，信號或電力線可藉由metal3層2027而繞線穿過重疊區域2001。不需要穿過重疊區域2001之信號或電力線可繞線於metal2層2016中。當與根據標準蝕刻終止製程所製造之電路的重疊區域比較時，圖20E中所示之重疊區域2001在金屬層(即，metal1層2008與metal3層2027)之間具有較大的間距。特定言之，金屬氧化物層2013、附加鈍化層2014、有機層2024及陽極層2026在metal1層2008與metal3層2027之間提供增大的間隔。在metal1層2008與metal3層2027之間的增大之間隔減小在信號線(諸如，閘極或資料)中所產生之RC延遲，該等信號線可經由重疊區域2001繞線於metal1層2008或metal3層2027中。
圖20A至圖20E中所說明之製程為改良之蝕刻終止製程。特定言之，標準蝕刻終止類型製程具有用於IGZO層與ES層(SiO2)之單獨遮罩。圖20A至圖20E中所說明之製程針對兩者具有一遮罩，且因此，可達成在SiO2與IGZO之間的良好的對準準確性(L1=L2)。圖20A至圖20E中所說明之蝕刻終止製程包括metal3層2027及用於IGZO/SiO2層之半色調遮罩。附加鈍化層2014充當蝕刻終止層以保護電晶體2003之背面通道。此外，圖20A至圖20E中所說明之製程包括自對準薄膜電晶體結構，如在圖20B至圖20C中可見。
圖20A至圖20F中所說明之製程為解決如可在第一實施例中之狀況中的閘極絕緣層選擇性損失問題的另一方式，該問題在下伏於具有相同類型之材料之層的層被蝕刻掉時出現。
根據第九製程實施例，像素電路係用五遮罩背面通道蝕刻製程製造。圖21A至圖21D為說明第九製程實施例之流程的像素電路2100之接連橫截面圖。圖21D展示完成電路2100之重疊區域2101。重疊區域2101在基板2104上包括metal1層2108。閘極絕緣層2112安置於 metal1層2108之頂部。在一實施例中，閘極絕緣層2112由SiO2/SiNx構成。金屬氧化物層2113安置於閘極絕緣層2112之頂部。附加鈍化層2114安置於金屬氧化物層2113之頂部。有機層2124安置於附加鈍化層2114之頂部。陽極層2126安置於有機層2124之頂部。在一實施例中，陽極層2126由氧化銦錫(ITO)構成。metal3層2127安置於陽極層2126之頂部。絕緣體層2106安置於陽極層2126之頂部。在一實施例中，絕緣體層由SiN構成。護堤層2128安置於絕緣體層2126之頂部。
圖21A至圖21D說明用於製造包括重疊區域2101之電路2100的製程，如上文所述。圖21A至圖21D說明重疊區域2101及一電晶體2103。圖21A至圖21D中所說明之製程類似於圖19A至圖19F中所說明的製程，但在metal3之頂部另外包括SiN或絕緣層以用於銅屏蔽。
根據第十製程實施例，像素電路係用六遮罩背面通道蝕刻製程製造。圖22A至圖22B為說明第十製程實施例之流程的像素電路2200之接連橫截面圖。圖22B展示完成電路2200之重疊區域2201。重疊區域2201在基板2204上包括metal1層2208。閘極絕緣層2212安置於metal1層2208之頂部。在一實施例中，閘極絕緣層2212由SiO2/SiNx構成。金屬氧化物層2213安置於閘極絕緣層2212之頂部。一層光阻2202安置於金屬氧化物層2213之頂部。附加鈍化層2214安置於光阻層2206之頂部。有機層2224安置於附加鈍化層2214之頂部。陽極層2226安置於有機層2224之頂部。在一實施例中，陽極層2226由氧化銦錫(ITO)構成。metal3層2227安置於陽極層2226之頂部。絕緣體層2206安置於陽極層2226之頂部。在一實施例中，絕緣體層由SiN構成。護堤層2228安置於絕緣體層2226之頂部。
圖22A至圖22B說明用於製造包括重疊區域2201之電路2200的製程，如上文所述。圖22A至圖22D說明重疊區域2201及一電晶體2203。圖22A至圖22D中所說明之製程類似於圖21A至圖21D中所說明 的製程，但在光阻上另外包括半色調遮罩以減小負載。此處，有機層之厚度可用以減小metal1與metal3之間的負載。
用於TFT中之通道區域的光屏蔽
一些金屬氧化物半導體TFT可為對光敏感的。為了降低TFT之光敏感性，光屏蔽(LS)層可添加於TFT之通道區域的頂部。除諸如第一金屬層(例如，閘極金屬)、第二金屬層(例如，源極/汲極金屬)及陽極之所有其他金屬層之外，LS層亦可處於第三金屬層中。LS層亦可與陽極層組合，使得LS層亦可用作陽極。
另外，LS層亦可用於將資料線繞線至第二金屬層，以幫助減小資料線與控制信號之間的寄生耦合。一般而言，控制信號繞線於第一金屬(M1)(如閘極線)中。此外，LS層亦可用以增大儲存電容器之儲存電容。儲存電容之增大意謂同一儲存電容可在小得多的區域中實現，此在底部發射AMOLED之狀況下改良OLED孔隙。因此，LS層可用於多個目的，包括用於通道區域之光屏蔽、增大儲存電容、減小寄生耦合，及消除額外陽極層。下文提供包括LS層之各種實施例。
圖23說明在圖3之替代性實施例中之AMOLED像素電路的示意圖。在此替代性實施例中，與圖3之像素電路208相比，AMOLED 2300在資料線112與OLED 204之陰極2304之間不具有任何電容性耦合。又，AMOLED 2300在資料線112與VDD之間不包括重疊電容C-overlap 1 320。如圖23中所說明，電源供應器或VDD提供至電晶體T1之汲極。VDD經垂直配置為實質上平行於資料線112。圖23在AMOLED像素電路2300中指示用於節點A處之第二金屬層M2至第一金屬層M1接點及第三金屬層M3至第二金屬層M2接點的通孔(VIA)2306，及用於節點C處之M2至陽極接點之通孔(VIA)2302的位置。
圖24A說明根據本發明之實施例的圖23之像素電路的電晶體及儲存電容器佈局。圖24A中之佈局僅展示AMOLED 2300之部分。如所 示，C-storage 336係在電晶體T1與電晶體T2之間，但超出OLED 204。Cstorage 336、電晶體T1及T2及OLED 204中之每一者係以實質上矩形形狀形成(如所說明)。亦存在在Cstorage與T2之源極端子之間的連接區域，其實施為第一通孔(VIA)2306A-B，及在OLED 204與Cstorage 336之間的連接區域，其實施為第二通孔VIA 2302A-B。Cstorage 336亦連接至T1之源極端子。注意，陽極2312為稍微較大之矩形形狀，其與OLED 204作用區域重疊。陽極2312靠近上部轉角延伸，以與C-storage 336之第二金屬層2406重疊。又，通道2408與源電極之部分及汲電極之部分重疊，且具有在每一電晶體之源電極與汲電極之間的一部分。源電極及汲電極係實施於第二金屬層2406中。陰極(未圖示)覆蓋電晶體T1、T2之整個區域及儲存電容器336以及OLED 204。
注意，圖24A中之佈局並未展示資料線112與控制信號322之間的重疊區域324。資料線122與控制信號322之間的寄生電容係由閘極絕緣體2412判定。資料線112連接至第二金屬層M2中之汲電極，而閘極線108連接至第一金屬層M1。
圖24B說明根據本發明之實施例的在將第三金屬層添加至圖24A之情況下的電晶體及儲存電容器佈局。第三金屬層M3經添加以提供對金屬氧化物TFT之通道2408的光屏蔽，使得通道經屏蔽以免受內部光反射影響。第三金屬層M3用作光屏蔽(LS)層。儲存電容器326在兩個導電板之間具有介電層，該兩個導電板即第一板M2(如圖24A中所示)及第二板M3。如圖24B中所示，T1之LS層M3可延伸以覆蓋儲存電容器336的M2板。M3經組態以提供額外電容Cstorage 2以增大儲存電容，其在圖24C中更清楚地展示。
圖24C說明根據本發明之實施例的圖24B之儲存電容器區域的橫截面圖。注意，第二電晶體T2之源極端子繞線於第二金屬層M2中，且在第一通孔2306中連接至第一金屬層或第一電晶體T1之閘極M1。 在驅動器電晶體或第二電晶體T2之源極端子(M2)與OLED 204之陽極2312之間的連接係藉由第二通孔2302進行。
特定言之，第一通孔包括閘極絕緣體2412中之第一部分2306B，及第一鈍化層PV1 2416A中之第二部分2306A。第二金屬層M2連接至第一通孔之第一部分2306B中的第一金屬層M1，以形成M1至M2接點2410B。M3至M2連接或接點2410A可直接添加於M2至M1連接2410B之頂部，其係在第一電晶體T2之閘極(M1)與第二電晶體T2之源極端子(M2)之間。如所示，在第一鈍化層PV1 2416A中，M3 2402之第一部分連接至第一通孔2306之第二部分2306A中的M2，以形成M2至M3接點。藉由使用PV1及閘極絕緣體2412之通孔中之M3至M1的連接，在將LS M3連接至T2之閘極M1時並不消耗額外空間。
第二通孔2302具有在PV2中之第一部分2302A，及在PV1中之第二部分2302B。第二通孔2302形成陽極2312至M3之第二部分的接點2410C，且形成M3之第二部分至M2的接點2410D。PV1 2416A在第二金屬層M2之間距2420中連接至閘極絕緣體2412，而PV2 2416B在LS M3之間距2418中連接至PV1。間距2420亦展示於圖24B中。像素界定層(PDL)2414安置於陽極2312及PV2 2416B之上。陰極安置於PDL 2414之上。在另一實施例中，驅動器TFT T1之LS層M3可連接至T1之閘極，以形成雙閘極電晶體。
類似地，OLED 204之陽極2312可在儲存電容器之M3板的頂部延伸，以達成額外電容Cstorage3。如所示，陽極2312在第二鈍化層(PV2)2416B之通孔2302A中連接至M3。第三金屬層M3在PV1 2416A之通孔2302B中連接至第二金屬層M2。又，在陽極2312至第一電晶體T1之源極端子(M2)2406的連接中不消耗額外空間。在此實施例中，資料線112可繞線於M3 2402抑或陽極2312中。
一般而言，PV1 2416A及PV2 2416B薄於閘極絕緣體2412。已知 電容與兩個對置板之間的介電層之厚度成反比。因此，儲存電容器336之電容可增大至少三倍，此係因為總電容為C-storage1、C-storage2及C-storage3之總和，而C-storage1小於C-storage2及C-storage3。此意謂：由儲存電容器336所佔據之面積可在無LS M3 2402之情況下減小至儲存電容器的約三分之一。儲存電容器336之面積的此減小可在底部發射AMOLED中增大OLED 204之孔隙。舉例而言，歸因於一些其他因素，底部發射AMOLED可將其孔隙增大約6%至10%。
圖25說明在替代性實施例中的圖24B之儲存電容器區域的橫截面圖。平坦化層(PLN)2502或彩色濾光片可添加於PV2 2416B之頂部。為了形成額外儲存電容器Cstorage3，PLN 2502形成通孔2504以允許陽極2312在儲存電容器區域中接觸PV2。為了在LS M3 2402與陽極2312之間形成接點，在PV2 2416B及PLN層或有機絕緣體2502兩者之通孔2504中，陽極2312連接至LS M3 2402。M3之第一部分經組態以連接至M2，M2在包括穿過PV1及閘極絕緣體2412之第一及第二部分2306A-B的第一通孔2306中連接至M1，以分別形成M2至M3接點2410A及M1至M2接點2410B。M3 2402之第二部分在包括PV1及PV2之第一及第二部分2302A-B的第二通孔2302中連接至第一電晶體T1之源極端子M2，以分別形成M2至M3接點2410D及M3至陽極或ITO接點2410C。PV2層保留於M3 2402與陽極2312之間。因此，第三電容Cstorage3與第二儲存電容Cstorage2平行。資料線112可繞線於LS M3 2402抑或陽極2312中，使得M2與M3之間的電容Cstorage2與M1與M2之間的Cstorage1平行。
具有灰化製程(用於儲存電容器面積控制)之半色調遮罩可用以在PLN 2502中形成通孔2504，且在PV2及PLN 2502中形成第二通孔2302。
圖26A說明在替代性實施例中之具有第三金屬層的圖23之像素電路的電晶體及儲存電容器以及OLED佈局。如所示，LS M3覆蓋第一電晶體T1及第二電晶體T2之通道區域2608。又，LS M3 2602延伸以覆蓋如圖24A中所示之儲存電容器336。另外，LS M3 2602覆蓋OLED 204以充當用於像素之陽極，使得不需要額外陽極層。LS M3 2602進一步覆蓋資料線112之超出第二電晶體T2區域之部分，以在區域2604中將資料線112自M2繞線至LS M3，此幫助減小重疊區域324中的寄生耦合，如圖23中所示。類似於圖24A，第一通孔(VIA)之第一部分2606A形成於儲存電容器336外部及第一電晶體T1附近以將M1連接至M2，第一VIA之第二部分2606B與VIA 2606A重疊以將M2連接至M3。第二VIA 2606C形成於儲存電容器336之區域中，以將M2連接至M3。
圖26B說明圖26A之儲存電容器區域及圖23之重疊區域324的橫截面圖。橫截面係沿著以下區域中之箭頭2-2展示：儲存電容器區域，及將儲存電容器連接至第二電晶體T2之源極端子或電極的區域。LS M3亦可用作用於OLED 204之陽極。又，M3之第一部分經組態以連接至M2，而M2在第一通孔2606中連接至M1，第一通孔2606包括PV1及閘極絕緣體2412之第一部分2606A及第二部分2606B。第一通孔之第一部分2606A及第二部分2606B在某位置處重疊。M3之第二部分經組態以在PV1之第二通孔2606C中連接至M2。因此，LS M3形成額外儲存電容器Cstorage2，使得總的儲存電容器336具有為Cstorage1及Cstorage2之總和的電容。因此，儲存電容器336之面積可減小至約一半。在此實施例中，不存在陽極層。LS層及陽極層組合為一M3層。PDL 2414A安置於陽極2602A及PV2 2416B之上。陰極安置於PDL 2414A之上。
此外，資料線112繞線於M3而非M2中(如圖24B中所示)，此幫助減小在區域324中之資料線與控制信號或閘極線之間的重疊電容或寄生電容。注意，重疊區域324(在垂直虛線2608之左側)並非橫截面之 部分(如箭頭2-2所指向)。由於寄生電容與兩個對置電極之間的介電材料之厚度成反比，因此電容由於增大介電層之厚度而減小。
圖27說明在替代性實施例中的圖26B之儲存電容器區域及重疊區域的橫截面圖。如圖27中所示之實施例類似於如圖26中所示之實施例，但PLN層2702添加於PV1之頂部。PLN 2702具有通孔2702，通孔2702允許第三金屬層接觸PV1以形成儲存電容器Cstorage2。鈍化層PV1中之第二通孔2606C允許M3至M2連接，使得儲存電容器336之總電容為Cstorage1(金屬層與第二金屬層之間)與Cstorage2(第二金屬層與第三金屬層之間)的總和。PDL 2414B安置於陽極2602A及PV2 2416B之上。陰極安置於PDL 2414B之上。
具有灰化製程之半色調遮罩可用以移除在如圖27中所示之儲存電容器336的區域中且亦在TFT(未圖示)之頂部的PLN層以形成LS，但PLN 2702保留於OLED 204的區域中。資料線112可繞線於M3而非M2中，以減小重疊區域324或重疊區域328中之寄生電容。在此狀況下，PLN 2702幫助減小在資料線112與第一金屬層M1之間的寄生耦合，此係由於第一金屬M1與第三金屬M3之間的介電層包括PLN 2702、PV1 2416A及閘極絕緣體2412。
第一鈍化層PV1及第二鈍化層PV2可由氧化矽(SiO2)或氮化矽(SiNx)，及其類似者形成。PLN可包括(但不限於)光敏性化合物(PAC)。LS層可包括諸如銅之金屬。陽極可包括氧化銦錫(ITO)。閘極絕緣體可包括SiO2及SiNx。
前述內容僅說明實施例之某些原理。鑒於本文之教示，對所述實施例之各種修改及更改對於熟習此項技術者將為顯而易見的。將由此瞭解，熟習此項技術者將能夠設計眾多系統、配置及方法，該等系統、配置及方法儘管並未在本文中明確地展示或描述但含有實施例之原理，且由此係在如所揭示之當前實施例的精神及範疇內。自以上描 述及圖式，一般熟習此項技術者將理解，所示及所述之特定實施例僅出於說明之目的且不欲限制如所揭示之當前實施例的範疇。對特定實施例之細節的參考不欲限制本文所揭示之實施例的範疇。
700‧‧‧重疊區域
704‧‧‧基板
708‧‧‧metal1層
712‧‧‧閘極絕緣層
713‧‧‧金屬氧化物層
1300‧‧‧像素電路
1304‧‧‧驅動器電晶體
1308‧‧‧開關電晶體
1312‧‧‧儲存電容器
1316‧‧‧孔隙區域

Claims (19)

  1. 一種製造一有機發光二極體(OLED)顯示器之方法，該方法包含：形成一薄膜電晶體(TFT)基板，該TFT具有由一第一金屬層形成之一閘電極、由一第二金屬層形成之一源電極及一汲電極，其中該第二金屬層藉由一閘極絕緣體層與該第一金屬層分離，且一通道區域係在該源電極與該汲電極之間；在該第二金屬層之上沈積一第一鈍化層；在該通道區域及一儲存電容器區域之上形成一第三金屬層，該第三金屬層經組態以連接至該第二金屬層之一第一部分，該第二金屬層經組態以在穿過該閘極絕緣體層及該第一鈍化層之一第一通孔中連接至該第一金屬層；在該第三金屬層之上沈積一第二鈍化層；在該第二鈍化層之上形成一陽極層，該陽極層經組態以連接至該第三金屬層之一第二部分，該第三金屬層經組態以在該第一鈍化層及該第二鈍化層之一第二通孔中連接至該第二金屬層，該第三金屬層之該第一部分藉由該第二鈍化層與該第三金屬層的該第二部分分離。
  2. 如請求項1之方法，在該第二鈍化層之上形成該陽極層之該步驟進一步包含在：該第二鈍化層之上沈積一有機絕緣層；及在該有機絕緣層之上形成一陽極層，該陽極層經組態以連接至該第二金屬層。
  3. 如請求項2之方法，其中該有機絕緣體層包含一光敏性化合物。
  4. 如請求項1之方法，形成該薄膜電晶體(TFT)基板之該步驟進一步包含： 在該第一金屬層之上形成該閘極絕緣體層；在該閘極絕緣體之上形成該通道區域；在該閘極絕緣體層及該通道區域之一第一部分之上形成該源電極及該汲電極，該汲電極在該通道區域之一第二部分之上與該源電極分離。
  5. 如請求項3之方法，形成該第三金屬層之該步驟包含：在該通道區域之該第二部分之上形成該第三金屬層以用於屏蔽光。
  6. 如請求項1之方法，其中該第三金屬層經組態以覆蓋在一第一TFT與一第二TFT之間的該儲存電容器區域，且超出一像素之一作用區域。
  7. 如請求項1之方法，其中在該閘電極與該陽極層之間的該儲存電容器區域具有為以下電容之一總和的一儲存電容：在該第一金屬層與該第二金屬層之間的一第一電容、在該第二金屬層與該第三金屬層之間的一第二電容，及在該第三金屬層與該陽極層之間的一第三電容。
  8. 如請求項1之方法，其中該第一鈍化層及該第二鈍化層包含SiO2。
  9. 如請求項1之方法，其中該陽極層包含氧化銦錫。
  10. 如請求項1之方法，其中該第一金屬層、該第二金屬層及該第三金屬層中之每一者包含銅。
  11. 如請求項1之方法，其中該閘極絕緣體層包含SiO2及SiNx。
  12. 一種製造一有機發光二極體(OLED)顯示器之方法，該方法包含：形成一薄膜電晶體(TFT)基板，該TFT具有由一第一金屬層形成之一閘電極、由一第二金屬層形成之一源電極及一汲電極，其中該第一金屬層藉由一閘極絕緣體層與該第二金屬層分離， 且一通道區域係在該源電極與該汲電極之間；在該第二金屬層之上沈積一鈍化層；在該通道區域、一儲存電容器區域及一OLED區域之上形成一第三金屬層，該第三金屬層之一第一部分經組態以連接至該第二金屬層，該第二金屬層經組態以在該閘極絕緣體層及該鈍化層之一第一通孔中連接至該第一金屬層，且該第三金屬層之一第二部分經組態以在該鈍化層的一第二通孔中連接至該第二金屬層；及在該第三金屬層之上形成一像素界定層，該第三金屬層之該第一部分藉由該像素界定層與該第三金屬層之該第二部分分離。
  13. 如請求項12之方法，在該鈍化層之上形成該第三金屬層之該步驟進一步包含：在該鈍化層之上沈積一有機絕緣層；及在該有機絕緣層之上形成一第三金屬層，該第三金屬層之一第一部分經組態以連接至該第一金屬層，且該第三金屬層之一第二部分經組態以連接至該第二金屬層。
  14. 如請求項12之方法，形成該薄膜電晶體(TFT)基板之該步驟進一步包含：在該第一金屬層之上形成該閘極絕緣體層；在該閘極絕緣體層之上形成該通道區域；在該閘極絕緣體層及該通道區域之一第一部分之上形成該源電極及該汲電極，該汲電極在該通道區域之一第二部分之上與該源電極分離。
  15. 如請求項14之方法，形成該第三金屬層之該步驟包含：在該通道區域之該第二部分之上形成一第三金屬層以用於屏蔽光。
  16. 如請求項12之方法，其中該第三金屬層經組態以覆蓋在一第一 電晶體與一第二電晶體之間的該儲存電容器區域、一像素之一作用區域、該TFT之通道區域及一資料線，使得該第三金屬層用於通道光屏蔽、充當用於該像素之陽極、減小寄生電容，及增大該儲存電容器區域的儲存電容。
  17. 如請求項12之方法，其中一資料線經組態以繞線至該第三金屬層，及其中該閘極絕緣體層及該鈍化層減小在該資料線與該第一金屬層之間的一寄生電容。
  18. 如請求項12之方法，其中該儲存電容器區域具有為以下電容之一總和的在該閘電極與該第三金屬層之間的一儲存電容：在該第一金屬層與該第二金屬層之間的一第一電容，及在該第二金屬層與該第三金屬層之間的一第二電容。
  19. 如請求項12之方法，其中該OLED顯示器為一底部發射顯示器，使得光朝向該第三金屬層發射。
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