TWI509094B - 包括嵌入金屬膜的步驟之電子元件製造方法 - Google Patents

包括嵌入金屬膜的步驟之電子元件製造方法 Download PDF

Info

Publication number
TWI509094B
TWI509094B TW100122221A TW100122221A TWI509094B TW I509094 B TWI509094 B TW I509094B TW 100122221 A TW100122221 A TW 100122221A TW 100122221 A TW100122221 A TW 100122221A TW I509094 B TWI509094 B TW I509094B
Authority
TW
Taiwan
Prior art keywords
film
target
barrier film
melting point
low melting
Prior art date
Application number
TW100122221A
Other languages
English (en)
Other versions
TW201250019A (en
Inventor
Shunichi Wakayanagi
Takayuki Saito
Takuya Seino
Akira Matsuo
Koji Yamazaki
Eitaro Morimoto
Yohsuke Shibuya
Yu Sato
Naomu Kitano
Original Assignee
Canon Anelva Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Anelva Corp filed Critical Canon Anelva Corp
Publication of TW201250019A publication Critical patent/TW201250019A/zh
Application granted granted Critical
Publication of TWI509094B publication Critical patent/TWI509094B/zh

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Description

包括嵌入金屬膜的步驟之電子元件製造方法
本發明相關於包括嵌入金屬膜之步驟的電子元件製造方法。
習知地，半導體積體電路已使用先閘極法，其係在已將閘極絕緣膜及閘極電極形成在晶圓表面上之後藉由蝕刻實施處理之方法。最近，MOSFET的閘極絕緣膜隨著元件的小型化而變得更薄，且當將SiO2 膜用於閘極絕緣膜時，穿隧電流對係最近要求值之2nm或更小的膜厚度產生，且閘極漏電流增加。因此，最近已研究以具有高於SiO2 膜的介電係數之相對介電係數的高介電係數材料取代閘極絕緣膜。藉由此方法，甚至在使絕緣膜的實際厚度更大時，可使SiO2 -轉變膜厚度(EOT：等效氧化物厚度)更小。然而，在具有22nm或更小之閘極長度的最近MOSFET中，需要將EOT更行縮減。為滿足此要求，必需藉由使用高介電係數材料增加絕緣膜的實際厚度，以減少閘極漏電流。然而，在先閘極法中，源極/汲極形成步驟係在閘極形成之後實施，且因此閘極絕緣膜及閘極電極受加熱，而由於該加熱在絕緣膜及金屬膜之間導致熱擴散，並引發遷移率退化及操作電壓(Vt)偏移發生的問題。
因此，為解決此等問題，已針對預先形成源極/汲極，且最後形成閘極絕緣膜及閘極電極的後閘極法實行積極研發。在此方法中，因為閘極部係最後形成的，可使施加至閘極部的加熱溫度較低，且或許可能抑制已係先閘極法中之問題的遷移率退化及操作電壓(Vt)偏移。後閘極法的主題係將各種類型的金屬薄膜沈積在具有22nm或更小的開口及22nm或更大之深度的形狀中(在下文中，稱為溝槽)，以及將分別沈積在溝槽的側壁及底部上之材料的膜厚度控制成可取值。另外，因為堆疊各種類型的金屬薄膜，也需要抑制金屬薄膜之間的相互擴散。
在後閘極法中，形成各種類型金屬薄膜的方法包括CVD(化學氣相沈積)法、原子層吸收/沈積法、以及濺鍍法。因為孕育時間存在於形成處理中，CVD法在膜厚度可控制性、表面均勻度、以及可重複性上有問題。原子層吸收/沈積法具有優秀的膜厚度可控制性，但在形成厚膜時，成長時間變長，且因為使用昂貴的來源氣體，發生成本問題。使用來源氣體之化學反應的此等方法各者可不僅在溝槽底部上，也在側壁上均勻地形成膜，但另一方面，當使沈積膜厚度更大時，該溝槽變為具有較窄開口。作為解決此等問題的方法，已揭示藉由具有優秀膜厚度可控制性、表面均勻度、以及可重複性的濺鍍法形成各種類型之金屬薄膜材料的方法。
日本未審查專利申請案公告(PCT申請案的譯案)第2004-506090號揭示藉由在1托或更高的高壓下實施濺鍍而可如同CVD法在溝槽部的側壁上也形成膜之設備。在此方法中，濺鍍離子對晶圓表面的指向性係藉由在高壓下的濺鍍而受抑制，且因此也可能將膜形成在溝槽部的側壁上。日本專利序號第3193875號揭示在已形成堆疊Ti及TiN的障壁下層之後，藉由濺鍍法形成用於加速Al膜遷移的種-Al層，並導致Al在高溫下遷移以嵌入的技術及設備。此方法顯示可能在藉由堆疊Ti及TiN之障壁下層抑制Al擴散的同時將Al嵌入該溝槽。
如上文所述，在最近的在極精細型樣上的膜形成中，堆疊各種類型的金屬薄膜，且因此導致溝槽開口直徑降低。因此，必需使用甚至在堆疊各種類型的金屬薄膜時可儘可能地抑制開口直徑降低的金屬薄膜形成技術。另外，藉由Al擴散，Al嵌入清楚地使使用在閘極電極部中之金屬膜的特徵退化，且因此需要抑制Al擴散的極薄膜障壁層形成技術。
然而，上述各技術具有下列問題。
揭示於日本未審查專利申請案公告(PCT申請案的譯案)第2004-506090號中之在1托或更高之高壓下濺鍍的方法可將膜形成在溝槽側壁上，但具有當使溝槽開口小於22nm或更小時，溝槽開口變得更窄的問題。另外，揭示於日本專利序號第3193875號中的Al嵌入方法具有需要形成用於抑制Al擴散之堆疊Ti及TiN的厚障壁膜之問題。再者，因為將用於加速Al遷移的種-Al層另外形成在堆疊Ti及TiN的障壁膜上，有溝槽開口窄化的問題。
本發明的目的係提供電子元件製造方法，包括將金屬膜(例如，Al)嵌入凹部(例如，溝槽)中的步驟，該方法可抑制形成在基材上之凹部的開口縮減，並可形成能抑制待嵌入金屬擴散的障壁膜。
由於為解決上述問題的熱切研究，本發明人已發現藉由使用本發明的沈積設備可將極薄TiN單層障壁膜形成在形成於基材上的凹部(例如，溝槽部)中，且甚至可不使用種-Al層而另外在TiN單層膜上實施Al嵌入，並已到達本發明的完成。
本發明的第一實施樣態係電子元件製造方法，包含：在將尖磁場形成在靶材表面上的同時，藉由濺鍍法將包括氮化鈦的單障壁層沈積在形成於待處理物件上之凹部中的第一步驟；以及在容許低熔點金屬層流動的溫度條件下，將該低熔點金屬層直接填補在該單障壁層上的第二步驟。
在此種組態中，可能不降低開口直徑，或甚至在具有22nm或更小之開口直徑的精細溝槽中，藉由抑制開口直徑的降低，而將Al嵌入。
本發明之第二實施樣態係電子元件製造方法，包含：濺鍍機構，包括與高頻電源連接並能載置靶材的靶材電極，以及組態成當將該靶材載置在該靶材電極上時，將尖磁場形成在該靶材之表面上的磁鐵單元；以及控制單元，控制該濺鍍機構，其中當將包含鈦或氮化鈦之靶材設置在該靶材電極上並將障壁層形成在形成於待處理物件上的凹部中時，將該控制單元組態成控制該濺鍍機構，使得將包含氮化鈦之單障壁層形成在該凹部中。
本發明之第三實施樣態係電子元件製造方法，包含：第一濺鍍設備，包括：第一濺鍍機構，具有與第一高頻電源連接並能載置靶材的第一靶材電極，以及組態成當將該靶材載置在該第一靶材電極上時，將尖磁場形成在該靶材之表面上的第一磁鐵單元；以及第一控制單元，組態成控制該第一濺鍍機構，使得當將包含鈦或氮化鈦之靶材設置在該第一靶材電極上並將障壁層形成在形成於待處理物件上的凹部中時，將包含氮化鈦之單障壁層形成在該凹部中；以及第二濺鍍設備，包括：第二濺鍍機構，具有與第二高頻電源連接並能載置靶材的第二靶材電極，以及組態成當將該靶材載置在該第二靶材電極上時，將尖磁場形成在該靶材之表面上的第二磁鐵單元；以及第二控制單元，組態成控制該第二濺鍍機構，當將包含該低熔點金屬的靶材設置在該第二靶材電極上並將該低熔點金屬嵌入在形成該單障壁層的該凹部中時，將低熔點金屬層直接形成在該單障壁層上並在容許該低熔點金屬層流動的溫度條件下將該低熔點金屬嵌入在該凹部中。
本發明的第四實施樣態係電子元件，包含：構件，包括凹部；電極層，形成在該凹部內；低熔點金屬層，嵌入在該凹部內；以及障壁層，形成在該低熔點金屬層及該電極層之間並包括氮化鈦，該障壁層具有(220)定向。
根據本發明，藉由將極薄TiN單層障壁膜形成在形成於基材上的凹部(例如，溝槽)內，並將低熔點金屬(例如，Al)嵌在該TiN單層障壁膜上，例如，在導致TiN單層障壁膜具有抑制該低熔點金屬擴散入上層之可取障壁性質的同時，可能不降低開口直徑，或甚至在具有22nm或更小之開口直徑的精細凹部中，藉由抑制開口直徑的降低，而嵌入該低熔點金屬(例如，Al)。因此，當將包括嵌入金屬膜之步驟的本發明之電子元件製造方法又施用至佈線步驟的製造方法時，可能不降低開口直徑，或藉由抑制在具有22nm或更小之開口直徑的精細凹部中之開口直徑的降低，而嵌入Al。
在下文中，將根據該等圖式詳細地解釋本發明的實施例。
由於為解決上述問題的熱切研究，本發明人已發現包括藉由形成極薄TiN單層障壁膜並將Al嵌在TiN單層障壁膜上，使用可抑制溝槽開口縮減並抑制Al擴散的障壁膜而將Al嵌入溝槽部中之步驟的電子元件製造方法。
圖1顯示根據本發明之實施例的設備之輪廓，其使用在將作為障壁層之氮化鈦膜形成在形成於基材上的凹部(例如，溝槽)內的第一步驟中，以及將作為低熔點金屬層之Al膜形成在形成於凹部內之氮化鈦膜上，以將Al嵌入凹部中的第二步驟中。
根據本發明之實施例的半導體製造設備100包括具有上電極401及下電極301的室201，如圖1所示。室201的功能如同真空處理容器並具有連接至連同自動壓力控制機制(APC)431用於將室201內側排空之排放埠205的真空排放泵410。上電極401經由匹配箱101連接有上電極高頻電源102及DC電源103。另外，下電極301經由匹配箱304連接有下電極高頻電源305。
室201具有近似圓柱的形狀並包括具有近似碟狀形狀的上壁(頂壁)202、具有近似圓柱形狀的側壁203、以及具有近似碟狀形狀的底壁204。將用於量測壓力的壓力指示器430(例如，隔膜壓力計)設置在室201內的側壁203周圍。將壓力指示器430電性連接至組態成能依據由壓力指示器430量測的壓力值自動地控制室201內之壓力的自動壓力控制機制431。
上電極401具有上壁202、磁鐵機制405、靶材電極(第一電極)402、絕緣器404、以及屏蔽403。將磁鐵機制405設置在上壁202下方，並將靶材電極402設置在磁鐵機制405下方。另外，絕緣器404將靶材電極402與室201的側壁絕緣，並也將靶材電極402保持在室201內。再者，將屏蔽403設置在絕緣器404下方。此處，靶材電極402經由匹配箱101連接有上電極高頻電源102及DC電源103。靶材電極402的主部位係由非磁性材料製造，諸如Al、SUS、以及Cu。將膜形成在基材306上所需之材料靶材構件(未顯示在圖式中)可設置在靶材電極402的降壓側(基材側)上。另外，將管線配置形成在上電極401及靶材電極402中，且上電極401及靶材電極402可藉由在此管線配置中流動的冷卻水冷卻。
磁鐵機制405具有磁鐵支撐板407、由磁鐵支撐板407支撐的複數個磁鐵片406、以及設置在複數個磁鐵片406之周長最外側上的磁場調整磁性體408。此處，將磁鐵機制405組態成藉由未顯示於圖式中的旋轉機制將材料靶材的中心軸使用為旋轉軸而可旋轉。將複數個磁鐵片406設置成在靶材402上方彼此相鄰，以配置成與靶材電極402的表面平行。相鄰磁鐵片406形成用於控制電漿的封閉點-尖磁場411。將磁場調整磁性體408延伸成與位於靶材電極402側上之外圓周側上的磁鐵片406部分地重疊。藉由此種組態，可能抑制(控制)在靶材電極402及屏蔽403間之間隙中的磁場強度。
下電極301具有台保持器302、冷卻/加熱機制412、底壁204、以及第二電極絕緣器303。台保持器302係用於載置基材306的單元，並於其中設有冷卻/加熱機制412。可藉由冷卻/加熱機制412將基材的溫度(基材溫度)控制至預定溫度。第二電極絕緣器303係用於支撐台保持器302及室201之底壁204而使彼等彼此絕緣的單元。另外，台保持器302經由匹配箱304連接有下電極高頻電源305。此處，台保持器302設有未顯示於圖式中之具有單極電極的靜電吸收單元，且此單極電極連接有DC電源(未顯示於圖式中)。另外，台保持器302設有未顯示於圖示中之用於控制基材306的溫度之供應氣體至基材306的背側之複數個氣體(例如，惰性氣體，諸如Ar)注入埠，以及用於量測基材溫度之基材溫度量測單元。
在室201內側，設置用於將處理氣體，諸如氬，供應至室201中的複數個氣體導入埠409。
參考圖2，將詳細地解釋磁鐵機制405的形狀。圖2係從靶材電極402側觀看時，磁鐵機制405的平面圖。如圖2所示，環狀形狀的磁場調整磁性體408及設置在磁場調整磁性體408之內圓周區域中的磁鐵片406係藉由碟狀磁鐵支撐體407支撐並設置於其。此處，在圖2中，參考數字403a指示屏蔽403的內直徑且許多小圓指示個別磁鐵片406的外形。另外，各磁鐵片406具有相同形狀及相同磁通密度。再者，字母N及S分別指示從靶材電極402側觀看時，磁鐵片406的磁極。
將磁鐵片406配置在以具有彼此大致相同之間距(在5至100nm的範圍中)的格型樣(在X-軸方向及Y-軸方向上)上。以此方式將複數個磁鐵片406各者設置在多邊形格的格點上。相鄰磁鐵片406具有彼此相反的極性。同時，在包括沿著X-軸方向及Y-軸方向配置之任意四個磁鐵片406的長方形中，沿著對角方向彼此相鄰之磁鐵片406的極性彼此相同。亦即，任何四個相鄰磁鐵片406在靶材表面上形成點-尖磁場(在下文中，稱為PCM)411。半導體製造設備100可用此方式形成PCM，且因此有時稱為PCM濺鍍設備或PCM處理設備。
磁鐵片406的高度典型地大於2mm且其橫剖面形狀為長方形或圓形。磁鐵片406的直徑、高度、及材料可依據處理應用選擇性地設定。當將高頻電力施加至半導體製造設備100的上電極401時，電漿經由電容-耦合型機制產生。此電漿受封閉點-尖磁場411的動作控制。
將磁場調整磁性體408延伸成與位於靶材電極402側上之外圓周側上的磁鐵片406部分地重疊。因此，靶材電極402及屏蔽403間之間隙中的磁場強度可受抑制(控制)。例如，磁場調整磁性體408可能以可控制靶材電極402及屏蔽403間之磁場強度的材料製造，或以高磁透性材料製造為佳，諸如SUS430。磁鐵機制405可藉由調整磁鐵片406及磁場調整磁性體408彼此重疊的區域調整磁場。亦即，當調整磁鐵片406及磁場調整磁性體408彼此重疊的區域時，可能跨越靶材電極402的最外側圓周供應濺鍍靶材電極402所需之磁場，並調整靶材電極402及屏蔽403間之間隙中的磁場強度。
回到圖1，參考數字420指示作為控制整體半導體製造設備100之控制機構的控制單元。此控制單元420具有實施處理操作，諸如各種計算、控制、以及決定，的CPU，以及儲存待由此CPU執行之各種控制程式的ROM。另外，控制單元420具有RAM、非揮發性記憶體，諸如快閃記憶體、及SRAM，其暫時地儲存在CPU中受處理操作的資料、及輸入資料等。將具有此種組態的控制單元420組態成控制上電極高頻電源102、DC電源103、及下電極高頻電源305，以將預定電壓分別施加至上電極及下電極。另外，將控制單元420組態成控制自動壓力控制機制431，以在室201內得到預定壓力。再者，將控制單元420組態成控制冷卻/加熱機制412，以得到基材溫度的預定溫度。
圖3A及3B分別係低壓濺鍍及高壓濺鍍中的粒子轉移處理，及形成在溝槽453中之濺鍍膜的形狀之解釋圖。如圖3A所示，在低壓濺鍍中，由碰撞導致的濺鍍粒子散射在濺鍍粒子到達基材之前不發生。因此，在圖3A之基材邊緣部3001及圖3A的基材中心部3002之間導致濺鍍膜形狀的偏置狀態。
然而，當濺鍍使用圖1中之本實施例的設備而以高壓實施時，濺鍍粒子450在濺鍍粒子450到達基材306之前藉由與處理氣體(在本實施例中為氬氣體)的碰撞所導致之散射散佈在該容器內，如圖3B所示。藉由形成在基材306周圍的護套451將藉由碰撞散射的濺鍍粒子450加速。以此方式，將藉由上述碰撞散射並藉由護套451加速的濺鍍粒子輸入至基材306上，且因此可能如圖3B之參考數字3003及3004所指示地將具有高對稱覆蓋形狀的濺鍍膜452沈積在整體基材表面上的各溝槽453中，並另外抑制對側壁的沈積。亦即，在本實施例中，針對容許濺鍍粒子均勻地進入基材306的整體表面，使壓力變得更高為佳，以藉由大氣氣體導致濺鍍粒子的碰撞發生。從靶材產生的濺鍍粒子450藉由上述碰撞擴散，以均勻地進入基材306的整體表面，但在另一方面，其能量也由於該碰撞而損耗。然而，在本實施例中，藉由係用於加速離子之區域的護套451之動作將其能量已減少的濺鍍粒子450朝向基材306加速。因此，可能導致相似的濺鍍粒子450垂直地進入形成在基材306上的各溝槽中。此處，數字454指示基底基材。
圖4顯示後閘極形成技術的解釋圖，其使用CVD法將各種類型的材料堆疊入分別具有32nm及15nm之開口直徑的各精細溝槽開口中。初步形成的底層絕緣膜602存在於精細溝槽結構601中。將高介電係數絕緣膜603形成在底層絕緣膜602上。另外，形成用於控制操作電壓的金屬氮化物膜A 604、金屬氮化物膜B 605、金屬氮化物膜C 606、以及金屬膜607，並形成用於嵌入的堆疊障壁膜608及種-Al膜609。當藉由CVD法形成此等各種類型的材料時，在膜不僅均勻地形成在溝槽部的底表面上，也均勻地形成在側壁上時，隨著使沈積膜厚度更大，溝槽開口變得更窄，如圖4所明顯顯示的。因此，除非使各層的厚度更小，該開口在15nm的精細溝槽中封閉。因此，在障壁底層必需具有障壁性質所需之更大厚度的情形中，不可能形成具有夠大厚度的膜。
同時，圖5顯示後閘極形成技術的解釋圖，其使用本實施例之圖1所示的PCM濺鍍設備100堆疊各種類型的材料。初步形成的底層絕緣膜602存在於精細溝槽結構601中。將高介電係數絕緣膜603形成在底層絕緣膜602上。另外，形成用於控制操作電壓的金屬氮化物膜A 701、金屬氮化物膜B 702、金屬氮化物膜C 703、以及金屬膜704，並形成用於嵌入的單層障壁膜705。在根據本實施例的設備中，將護套形成在作為基材保持部之台保持器302(亦即，將基材306置於台保持部302上)的周圍，且因此可抑制濺鍍膜在溝槽之側壁上形成。因此，如圖5所示，相較於圖4所示之使用習知CVD法的情形，可能將各種類型的材料形成在溝槽內而抑制溝槽開口的窄化。因此，可能將膜形成在15nm的精細型樣中，甚至使用與32nm溝槽之厚度相同的厚度。因此，甚至在將溝槽尺寸更加小型化時，可能形成膜而不改變各種類型材料的最佳膜厚度。亦即，也可針對具有窄寬度的溝槽，甚至在將該層形成為具有較大厚度時，抑制溝槽開口的窄化。另外，根據本實施例的障壁膜使用單層膜，且因此可降低堆疊結構的層數。
圖6顯示根據本實施例的半導體製造設備500，其使用在包括將金屬膜嵌入凹部中之步驟的電子元件製造方法中。半導體製造設備500包括分別用於第一步驟及第二步驟的處理之形成氮化鈦膜的室501及實施將Al嵌入溝槽中的室502，以及附接之金屬膜形成室503、504、以及505，以沈積各種類型的金屬材料。另外，半導體製造設備500包含轉移室506，其包括能將基材轉移至室501至505之各設備而不將基材曝露於大氣中的真空轉移單元、以及用於將基材從大氣轉移至真空中的晶圓承載室507。須注意各室501、502、503、504、以及505係根據本實施例之顯示於圖1中的PCM濺鍍設備(半導體製造設備100)。藉由使用本半導體製造設備500，可能連續地實施處理而不將基材曝露於大氣中，且因此可能抑制雜質至介面的吸收，諸如水、碳、及氧。因此，可能將基材轉移至次一步驟而不改變由各設備形成之膜的性質。
此處，半導體製造設備500包含控制器(未顯示於圖式中)，該控制器包括算術處理單元，諸如CPU，並根據預定程式藉由輸出指令訊號至各處理設備501至507，實行用於待處理基材的預定處理。須注意各處理設備501至507包括控制單元，諸如PLC(可程式化控制器)(未顯示於圖式中：須注意各處理設備501至505中的控制單元係解釋於圖1中的控制單元420)，並依據從控制器輸出的指令訊號控制諸如質量流控制器及排放泵的單元。因此，在對應室中，將圖1中的控制單元420組態成根據從上述控制器接收之各種類型的指令訊號，控制上電極高頻電源102、DC電源103、低電極高頻電源305、冷卻/加熱機制412、及自動壓力控制機制431等。
圖7A及7B分別顯示將金屬膜嵌入溝槽中之方法的習知流程及本實施例之流程。在習知Al嵌入方法中，在障壁膜形成步驟810中，將用於抑制Al擴散之堆疊Ti及TiN的堆疊障壁膜形成在溝槽中。隨後，在種-Al層形成步驟811中，將用於加速Al遷移的種-Al層形成在上述堆疊障壁膜上。之後，在Al嵌入步驟812中，在高溫環境下將Al形成在堆疊障壁層上，以待嵌入溝槽中。
然而，根據本實施例的Al嵌入方法甚至可藉由將單層障壁膜形成步驟815實施為第一步驟，並直接在該單層障壁膜上將Al嵌入形成步驟816實施為第二步驟而不使用種-Al，得到完美的嵌入特徵。
TiN單層障壁膜在第一步驟815中的沈積係在室501中實施。將Ti金屬靶材使用為該靶材並將該Ti靶材載置在室501中的靶材電極402上。各參數設定為以下情況。亦即，室501的控制單元420控制冷卻/加熱機制412，以將基材溫度設定在30℃。另外，室501的控制單元420控制室501的上電極高頻電源102及DC電源103，以將Ti靶材的RF功率及DC電壓分別設定在1500W及430V。再者，將Ar使用為該惰性氣體、將Ar的供應量設定為70sccm、將係反應氣體之氮的供應量設定為30sccm、將Ar氣體及氮氣體從室501的氣體導入埠409導入、藉由室501的自動壓力控制機制431將該室內的壓力設定為10帕，然後實施膜形成。另外，為控制膜形成形狀，室501的控制單元420控制室501的低電極高頻電源305，以將係基材電極之低電極301的RF功率設定為50W，然後實施膜形成。
再者，實施用於與單障壁層材料比較之Ti單層障壁膜的沈積。在Ti單層障壁膜的沈積中，將基材溫度設定為30℃、將Ti靶材的RF功率及DC電壓分別設定為1500W以及430V、將Ar使用為該惰性氣體、將Ar的供應量設定為100sccm、藉由自動壓力控制機制將該室內的壓力設定為10帕，然後實施膜形成。另外，針對膜形成形狀的控制，藉由將基材電極的RF功率設定為50W而實施膜形成。
須注意，當在本實施例中使用含Ti之靶材的同時，可能使用含TiN的靶材。在此情形中，可能將惰性氣體使用為待從氣體導入埠409導入的氣體。
以此方式，在第一步驟中，室501的控制單元420在靶材的周圍產生電漿，以從該靶材產生濺鍍粒子，並控制上電極高頻電源102，使得使用濺鍍粒子將TiN單層障壁膜形成在形成於係待處理物件之基材306上的溝槽內，並也控制自動壓力控制機制431以導致自動壓力控制機制431操作，以在室501內得到預定壓力。
其次，在第二步驟816中，在容許低熔點金屬流動的溫度條件下，以低熔點金屬(此處，Al)填充溝槽。Al在第二步驟816中的沈積係在室502中實施。將Al金屬靶材載置在室502的靶材電極402上。將各參數設定為作為範例之以下情況。亦即，室502的控制單元420控制冷卻/加熱機制412，以將基材溫度設定在400℃。另外，室502的控制單元420控制室502的上電極高頻電源102及DC電源103，以將Al靶材的RF功率及DC電壓分別設定在3000W及100V。再者，將Ar使用為該惰性氣體、將Ar的供應量設定為100sccm、從室502的氣體導入埠409導入Ar氣體、藉由室502的自動壓力控制機制431將該室內的壓力設定為10帕，然後實施膜形成。另外，為增加在溝槽底部之沈積膜的厚度量，室502的控制單元420控制室502的下電極高頻電源305，以將係基材電極之下電極301的RF功率設定為200W，然後實施膜形成。此處，將高頻電源的頻率設定成在10及100MHz之間的頻率為佳。針對在上述壓力下使用點-尖磁場形成高密度電漿的目的，該頻率係在40及60MHz之間的頻率更佳。
以此方式，在第二步驟中，室502的控制單元420在靶材周圍產生電漿，以從靶材產生濺鍍粒子，並控制上電極高頻電源102，使得使用濺鍍粒子將Al膜形成在形成於係待處理物件之基材306上的溝槽內，並也控制冷卻/加熱機制412，以得到Al可流動的基材溫度。
圖8A及8B係針對使用根據本實施例之圖1及6所示的PCM濺鍍設備之情形，顯示確認Al嵌入特徵之結果的圖。Al嵌入特徵係藉由SEM(掃描式電子顯微鏡)估算。圖8A係顯示在第一步驟之Ti單層障壁膜形成中將Ti單層障壁膜沈積至具有10nm之厚度，然後實施第二步驟之Al嵌入的情形之結果的圖。圖8B顯示在第一步驟之TiN單層障壁膜形成中將TiN單層障壁膜沈積至具有10nm之厚度，然後實施第二步驟的Al嵌入之情形的結果。在圖8A中，至溝槽部中的Al嵌入並未完成，並可觀察到許多空洞空間(在下文中，稱為空隙)。另一方面，在圖8B中，至溝槽部中的Al嵌入已完成，且未觀察到空隙的產生。可能係因為在Ti單層障壁膜中，Ti及Al之間的反應在Al嵌入時發生並加速合金化以抑制Al遷移。因此，此顯示藉由使用本實施例的TiN單層障壁膜，合金化可在Al嵌入時受抑制並可加速Al遷移。
圖9A係顯示在第一步驟之TiN單層障壁膜形成中將TiN單層障壁膜形成至具有10nm之厚度，然後在曝露於大氣中後，實施第二步驟之Al嵌入的情形之結果的圖。圖9B係顯示在第一步驟的TiN單層障壁膜形成中將TiN單層障壁膜形成至具有10nm的厚度，並在曝露於大氣中後，在第一步驟的TiN單層障壁膜形成中將TiN單層障壁膜再度形成至具有10nm的厚度，然後未曝露於大氣中而實施第二步驟之Al嵌入的情形之結果的圖。圖9C係顯示在第一步驟之TiN單層障壁膜形成中將TiN單層障壁膜形成至具有10nm之厚度，然後實施第二步驟之Al嵌入而未曝露於大氣中的情形之結果的圖。
在圖9A中，至溝槽部的Al嵌入尚未完成，且觀察到空隙。在圖9B中，觀察到溝槽部具有比圖9A之嵌入更好的嵌入，但導致空隙。在9C中，將Al完全嵌入至溝槽部中，且未觀察到空隙產生。可能因為將TiN膜曝露於大氣中且在曝露於大氣中時導致來自大氣之水及碳的污染，防止在高溫下之Al膜形成時的Al遷移。因此，當第一步驟及第二步驟分別使用不同真空容器實施時，實施該轉移且該處理不曝露於大氣中為佳。
其次，圖10A至10G顯示將典型使用的磁控管濺鍍設備(在下文中，稱為STD)用於第一步驟及第二步驟之比較研究的結果。圖10A係顯示以室溫之基材溫度及10帕的壓力，在STD設備中將TiN單層障壁膜形成為具有10nm的厚度作為第一步驟，並以400℃之基材溫度在STD設備中將Al嵌入實施為第二步驟的情形之結果的圖。在此情形中，至溝槽部的Al嵌入尚未完成，且觀察到空隙。圖10B係顯示以室溫之基材溫度及10帕的壓力，在根據本實施例的處理設備(例如，作為PCM處理設備的半導體製造設備100)中將TiN單層障壁膜形成為具有10nm的厚度作為第一步驟，並以400℃之基材溫度在STD設備中將Al嵌入實施為第二步驟的情形之結果的圖。在此情形中，Al嵌入比圖10A的嵌入更成功地完成，但在溝槽底部導致空隙。圖10C係顯示以室溫之基材溫度及10帕的壓力，在根據本實施例的PCM處理設備中將TiN單層障壁膜形成為具有10nm的厚度作為第一步驟，並以400℃的基材溫度在根據本實施例之處理設備中將Al嵌入實施為第二步驟的情形之結果的圖。在此情形中，相較於圖10B之特徵，Al嵌入特徵改善，但觀察到空隙產生。
圖10D係顯示以400℃之基材溫度及10帕的壓力，在根據本實施例的PCM處理設備中將TiN單層障壁膜形成為具有10nm的厚度作為第一步驟，並以400℃的基材溫度在根據本實施例之處理設備中將Al嵌入實施為第二步驟的情形之結果的圖。在此情形中，甚至在400℃的TiN膜形成溫度，仍觀察到與圖10C之情形相似的空隙產生。圖10E係顯示以室溫之基材溫度及100帕的壓力，在根據本實施例的PCM處理設備中將TiN單層障壁膜形成為具有10nm的厚度作為第一步驟，並以400℃的基材溫度在根據本實施例之處理設備中將Al嵌入實施為第二步驟的情形之結果的圖。在此情形中，至溝槽部的Al嵌入完美地完成，且未觀察到空隙產生。
其次，將解釋與第一步驟中之TiN單層障壁膜有關的研究結果。圖11係顯示藉由AFM(原子力顯微鏡)法分析TiN單層障壁膜的表面粗糙度(Ra)之結果的圖。如圖11所示，當藉由使用STD處理設備在室溫及10帕的壓力下沈積之TiN單層障壁膜的表面粗糙度(Ra)為0.479nm之同時，藉由使用根據本實施例之PCM處理設備在室溫及10帕的壓力下沈積之TiN單層障壁膜的表面粗糙度(Ra)為0.162nm，且發現平坦度較佳。另外，藉由使用根據本實施例的PCM處理設備在400℃之基材溫度及10帕的壓力下沈積之TiN單層障壁膜的表面粗糙度(Ra)為0.091nm，且相較於在室溫下沈積之情形，發現平坦度改善。再者，發現藉由使用根據本實施例的PCM處理設備在室溫之基材溫度及100帕的壓力下沈積之TiN單層障壁膜的表面粗糙度(Ra)為最小之0.073nm。通常隨著表面粗糙度越小，金屬元素的表面遷移越好。然而，未於圖10C及圖10D之間發現Al嵌入特徵的改善，且平坦度的影響甚小。另外，為降低TiN單層障壁膜的表面粗糙度，第一步驟中在真空容器內的壓力不低於1帕且不高於200帕為佳，且不低於10帕且不高於100帕更佳。
其次，將解釋與第一步驟中的TiN單層障壁膜之晶體定向有關的研究結果。圖12A係顯示針對各情況藉由XRD(X光繞射)法分析TiN單層障壁膜中的晶體定向之結果的圖。在圖12A及12B中，「室溫STD 4Pa」指示藉由使用STD處理設備在室溫之基材溫度及4帕的壓力下將TiN單層障壁膜形成至溝槽中之情形，且曲線121顯示在此條件下形成之膜的XRD量測結果。「室溫STD 10Pa」指示藉由使用STD處理設備在室溫之基材溫度及10帕的壓力下將TiN單層障壁膜形成至溝槽中之情形，且曲線122顯示在此條件下形成之膜的XRD量測結果。「室溫PCM 4Pa」指示藉由使用根據本實施例的PCM處理設備在室溫之基材溫度及4帕的壓力下將TiN單層障壁膜形成至溝槽中之情形，且曲線123顯示在此條件下形成之膜的XRD量測結果。「室溫PCM 10Pa」指示藉由使用根據本實施例的PCM處理設備在室溫之基材溫度及10帕的壓力下將TiN單層障壁膜形成至溝槽中之情形，且曲線124顯示在此條件下形成之膜的XRD量測結果。「400℃ PCM 10Pa」指示藉由使用根據本實施例的PCM處理設備在400℃之基材溫度及10帕的壓力下將TiN單層障壁膜形成至溝槽中之情形，且曲線125顯示在此條件下形成之膜的XRD量測結果。「室溫PCM 100Pa」指示藉由使用根據本實施例的PCM處理設備在室溫之基材溫度及100帕的壓力下將TiN單層障壁膜形成至溝槽中之情形，且曲線126顯示在此條件下形成之膜的XRD量測結果。
如圖12A所示，發現藉由使用STD處理設備沈積之TiN單層障壁膜具有比藉由使用根據本實施例的PCM處理設備沈積之TiN單層障壁膜更弱的C(111)、C(200)、以及C(220)定向。將藉由C(111)定向的尖峰強度正規化之此C(220)定向的尖峰強度比率顯示於圖12B中。依據此結果，藉由使用STD處理設備沈積之TiN單層障壁膜具有約0.5至0.7的C(220)/C(111)比率，其比藉由使用根據本實施例的PCM處理設備沈積之TiN單層障壁膜的比率更小。該等晶體定向在藉由使用根據本實施例之PCM處理設備以室溫的基材溫度及10帕之壓力沈積TiN單層障壁膜的情形及以400℃之溫度及10帕的壓力沈積TiN單層障壁膜之情形的二情形之間等同。
另外，發現當沈積係藉由使用根據本實施例之PCM處理設備以室溫的基材溫度及100帕之壓力實施時，將C(220)/C(111)比率最大化。從此結果及圖10E之結果，或許TiN單層障壁膜的較佳C(220)定向使Al嵌入特徵改善。從此結論，TiN單層障壁膜的結晶度顯示0.7或更大的C(220)/C(111)比率為佳。另外，為得到TiN單層障壁膜之較佳晶體定向的目的，第一步驟之真空容器內的壓力不低於1帕且不高於200帕為佳，且不低於10帕且不高於100帕更佳。
另外，當TiN單層障壁膜的晶體定向甚弱時，在第二步驟的Al嵌入中，障壁性質有時退化且Al擴散至比該障壁層之TiN膜更低的層。因此，MOSFET特徵退化在形成MOSFET電極時發生。
藉由使用PCM處理設備，以不低於1帕且不高於200帕，且不低於10帕且不高於100帕較佳，之該室內的壓力形成TiN單層障壁膜，本實施例可改善形成於溝槽內之TiN單層障壁膜的C(220)晶體定向。因此，可能在降低空隙形成的同時將Al較佳地嵌入於其中形成TiN單層障壁膜的溝槽中，並也可能抑制已嵌入之Al至TiN單層障壁膜之下層的擴散。
如上文所述，在本實施例中，為改善C(220)晶體定向，例如，重點係使用如圖1所示的PCM處理設備，並增加該室內的壓力為佳。亦即，如圖12B所示，當以相同壓力在STD處理設備及PCM處理設備之間比較形成TiN單層障壁膜的情形時(曲線121及曲線123之間的比較及曲線122及曲線124之間的比較)，發現PCM處理設備可改善C(220)定向。另外，當在使用相同之PCM處理設備的情形中比較改變壓力之情形時(曲線123、曲線124、以及曲線126之間的比較)，發現較高的壓力可導致C(220)定向改善。以此方式，本實施例可藉由在TiN單層障壁膜形成時使用PCM處理設備，並將該室的壓力也設定成較高值(不低於1帕且不高於200帕，不低於10帕且不高於100帕為佳)而改善形成於溝槽內之TiN單層障壁膜的C(220)定向。
另外，如圖13所示，藉由STD處理設備形成的TiN單層障壁膜具有高電阻係數值。當電阻係數甚高時，與電極膜的接觸電阻變高且MOSFET特徵的退化，諸如電力消耗，發生。同時，發現藉由根據本實施例之PCM處理設備以50帕及100帕之壓力形成的TiN單層障壁膜分別具有較高電阻係數值的同時，比在較低壓力的STD處理設備之情形中的值具有更低之值。可能係因為當在STD處理設備中實施高壓力膜形成時，濺鍍粒子與大氣氣體之間的碰撞率增加，導致不充份的活化並損失晶體化及反應所需的能量。然而，在根據本實施例的PCM處理設備中，高密度電漿係藉由PCM形成，且甚至在濺鍍粒子及大氣氣體之間的碰撞率增加時，仍可導致充分活化的濺鍍粒子到達基材表面。因此，或許可能在不增加電阻值或抑制電阻值增加的同時，形成具有較佳結晶度的TiN單層障壁膜。
圖14A係針對當第一步驟之TiN單層障壁膜的沈積係在STD處理設備及根據本實施例之PCM處理設備中實施時的TiN單層障壁膜，顯示與沈積在溝槽底部之膜厚度對沈積在溝槽上部的膜厚度之比率的壓力相依性有關之研究結果的圖。圖14B係針對當第一步驟之TiN單層障壁膜的沈積係在STD處理設備及根據本實施例之PCM處理設備中實施時的TiN單層障壁膜，顯示與沈積在溝槽側壁部之膜厚度對沈積在溝槽上部的膜厚度之比率的壓力相依性有關之研究結果的圖。從圖14A證實並未發現溝槽底部的沈積膜厚度比率(底覆蓋率)增加，甚至在STD設備中的壓力增加時，且溝槽底部的沈積膜厚度比率在4帕的壓力下為40%，而在根據本實施例之PCM處理設備中的壓力增加至10帕或更高時顯著地增加至60%或更高。另外，為增加溝槽底部的沈積膜厚度，壓力不低於10帕且不高於100帕為佳。再者，從圖14B，溝槽側壁部的沈積膜厚度比率(側覆蓋率)在二設備之間係等同的。從此結果，可將圖10A至10E的結果討論如下。
圖15A及15B係用於解釋在第一步驟中將單層TiN障壁膜802沈積入溝槽結構801中以及在第二步驟中實施Al嵌入803之情形的概要圖。具體地說，圖15A係用於解釋在根據本實施例之PCM處理設備中沈積TiN單層障壁膜並在STD處理設備中實施Al嵌入之情形的圖，且圖15B係用於解釋在根據本實施例之PCM處理設備中沈積TiN單層障壁膜並在PCM處理設備中實施Al嵌入之情形的圖。如圖15A所示，在將STD處理設備使用在第二步驟之Al嵌入中的情形中，形成在溝槽底部上之Al的膜厚度可能甚小，且因此當Al從上方遷移時不能充份地實施Al嵌入，且空隙804產生。另一方面，如圖15B所示，當使用根據本實施例的PCM處理設備時，形成在溝槽底部上之Al的膜厚度可能甚大且Al也可能從上方遷移，且因此可實施完美的Al嵌入。另外，為增加在溝槽底部上的膜形成量之目的，第一步驟及第二步驟中之真空容器內的壓力不低於1帕且不高於200帕為佳，且不低於10帕且不高於100帕更佳。
<範例1>
將參考該等圖式解釋本發明之第一範例。
圖15B係顯示如上文所述地藉由使用根據本發明的實施例之顯示於圖1及圖6中的PCM濺鍍設備，在第一步驟中將TiN單層障壁膜形成在溝槽結構中並在第二步驟中將Al嵌入之處理的圖。首先，將TiN單層障壁膜802沈積在溝槽結構801中，作為第一步驟。將Ti金屬靶材使用為該靶材並將氬氣體及氮使用為該濺鍍氣體。其次，在TiN單層障壁膜802上實施Al嵌入，作為第二步驟。將Al金屬靶材使用為該靶材並將氬使用為該濺鍍氣體。
可分別在25℃至500℃、100W至5000W、1帕至200帕、10sccm至500sccm、以及1sccm至100sccm範圍中選擇性地決定基材溫度、靶材功率、濺鍍氣體壓力、Ar氣體流動量、以及氮氣體流動量。
TiN單層障壁膜802在第一步驟中的沈積係在使用Ti金屬靶材、將基材溫度設定為30℃、將Ti靶材的RF功率及DC電壓分別設定為1500W及430V、將Ar使用為該惰性氣體、將Ar的供應量設定在70sccm、將係反應氣體之氮的供應量設定在30sccm、以及使用自動調整單元將該室內的壓力設定為10帕的條件下實施，然後實施膜形成。另外，為控制沈積膜之形狀的目的，藉由將基材電極的RF功率設定為50W而實施沈積。在上述形成步驟中將TiN膜形成在3nm至10nm的厚度範圍中。其次，Al 803在第二步驟中的沈積係在將基材溫度設定為400℃、將Al靶材的RF功率及DC電壓分別設定為3000W及100V、將Ar使用為該惰性氣體、將Ar的供應量設定為100sccm、並使用自動調整單元將該室內的壓力設定為10帕的條件下實施，然後實施膜形成。另外，為增加沈積在溝槽底部上之膜的厚度量之目的，膜形成係藉由將基材電極的RF功率設定為200W而實施。
<範例2(施用至後閘極法的範例)>
在下文中，將參考圖式解釋本發明的第二範例。圖16中之步驟161至步驟166的各圖式顯示係本發明之第二範例的半導體裝置製造方法。在本範例中，針對待形成n-型MOSFET之第一區域的各區域以及待形成p-型MOSFET之第二區域的各區域，實施上述實施例中之第一步驟的TiN單層障壁膜之沈積及第二步驟的Al嵌入，並形成閘極電極以分別實現合適的有效工作函數。
在圖16的步驟161中，將溝槽結構901及溝槽結構902分別形成在待形成n-型MOSFET的第一區域及待形成p-型MOSFET之第二區域中，並將金屬氮化物膜A 900分別形成在溝槽結構901及902中。其次，在圖16的步驟162中，藉由使用根據本發明之實施例的PCM濺鍍處理設備，將金屬氮化物膜B 903及金屬合金膜904形成為覆蓋溝槽結構901及902的個別內側。其次，在圖16的步驟163中，藉由使用光微影技術及蝕刻技術將在待形成n-型MOSFET之第一區域中組成溝槽結構901的底部之金屬氮化物膜B 903及金屬合金膜904移除。在本範例中，金屬氮化物膜B 903係藉由使用硫酸、過氧化氫溶液、以及水之混合溶液的濕蝕刻移除，且金屬合金膜904係藉由Ar電漿蝕刻移除。
其次，在圖16的步驟164中，在圖6所示之可實行根據本發明的實施例之濺鍍法的半導體製造設備中將基材轉移至室501並將TiN單層障壁膜905形成為覆蓋溝槽結構901及902的個別內側(根據本發明之實施例的第一步驟)。
其次，在圖16的步驟165中，將TiN單層障壁膜形成在於其上之溝槽結構901及902中的基材轉移至室502，並實施根據本發明之實施例的第二步驟之Al嵌入，以將金屬膜906形成為在溝槽結構901及902內之Al。之後，在圖16的步驟166中，藉由使用CMP技術實施平坦化並將非必要的金屬膜906移除。
須注意，在形成以Al製造之金屬膜的步驟中，藉由將基材溫度設定在300℃及400℃之間，金屬合金膜904至少在待形成n-型MOSFET之區域中的金屬氮化物膜A 900中擴散，並可實現適合n-型MOSFET的有效工作函數。另一方面，在待形成p-型MOSFET的區域中，金屬氮化物膜B 903及金屬合金膜904抑制Al的擴散，且因此可能維持適合p-型MOSFET的有效工作函數。將p-型MOSFET之此有效工作函數的研究結果顯示於圖17中。
圖17係顯示緊接在上述之各種金屬材料的堆疊步驟已完成後之該步驟中的Al嵌入形成之後及450℃的額外熱處理之後的個別有效工作函數之研究結果的圖。此處，該估算係針對3nm及5nm的TiN單層障壁膜厚度實施。雖然已知有效工作函數在Al擴散入TiN單層障壁膜中時降低，如圖17所示，甚至在實施450℃的加熱時，並未發現有效工作函數的顯著減少。此顯示藉由使用根據本發明之實施例的PCM處理設備形成之TiN單層障壁膜對Al擴散具有良好的障壁性質。由於該已產生組件的有效工作函數、EOT、及弱電流特徵的量測，藉由使用本發明之實施例中的Al嵌入法，證實得到適合各MOSFET的有效工作函數(針對n-型MOSFET為4.4eV或更小，且針對p-型MOSFET為4.6eV或更大)，而不招致EOT的增加。
100、500．．．半導體製造設備
101、304．．．匹配箱
102．．．上電極高頻電源
103．．．DC電源
121、122、123、124、125、126．．．曲線
201、501、502．．．室
202．．．上壁
203．．．側壁
204．．．底壁
205．．．排放埠
301．．．下電極
302．．．台保持器
303．．．第二電極絕緣器
305．．．下電極高頻電源
306．．．基材
401．．．上電極
402．．．靶材電極
403．．．屏蔽
403a．．．內直徑
404．．．絕緣器
405．．．磁鐵機制
406．．．磁鐵片
407．．．磁鐵支撐板
408．．．磁場調整磁性體
409．．．氣體導入埠
410．．．真空排放泵
411．．．封閉點-尖磁場
412．．．冷卻/加熱機制
420．．．控制單元
430．．．壓力指示器
431．．．自動壓力控制機制
450．．．濺鍍粒子
451．．．護套
452．．．濺鍍膜
453．．．溝槽
454．．．基底基材
503、504、505‧‧‧金屬膜形成室
506‧‧‧轉移室
507‧‧‧晶圓承載室
601、701、801、901、902‧‧‧溝槽結構
602、702‧‧‧底層絕緣膜
603、703‧‧‧高介電係數絕緣膜
604、704、900‧‧‧金屬氮化物膜A
605、903‧‧‧金屬氮化物膜B
606‧‧‧金屬氮化物膜C
607、906‧‧‧金屬膜
608‧‧‧堆疊障壁膜
609‧‧‧種-Al膜
705‧‧‧單層障壁膜
802‧‧‧單層TiN障壁膜
803‧‧‧Al嵌入
804‧‧‧空隙
904‧‧‧金屬合金膜
905‧‧‧TiN單層障壁膜
3001‧‧‧基材邊緣部
3002‧‧‧基材中心部
N、S‧‧‧磁極
圖1係根據本發明之實施例的處理設備之概要圖。
圖2係載置在根據本發明之實施例的處理設備內之磁鐵的配置圖。
圖3A係根據本發明之實施例的低壓濺鍍粒子轉移處理以及沈積在溝槽中的濺鍍膜之形狀的解釋圖。
圖3B係根據本發明之實施例的高壓濺鍍粒子轉移處理以及沈積在溝槽中的濺鍍膜之形狀的解釋圖。
圖4係當將習知CVD法用於形成技術時，顯示後閘極法中之溝槽尺寸相依性的概要圖。
圖5係當將根據本發明之實施例的PCM濺鍍法用於形成技術時，顯示後閘極法中之溝槽尺寸相依性的概要圖。
圖6係顯示根據本發明之實施例的半導體製造設備之組態的圖。
圖7A係顯示將Al嵌入溝槽中之習知順序的流程圖。
圖7B係顯示根據本發明的實施例之將Al嵌入溝槽中的順序之流程圖。
圖8A及8B係顯示根據本發明之實施例的Al嵌入特徵之單下層材料相依性的圖。
圖9A至9C係顯示大氣曝露對根據本發明之實施例的Al嵌入特徵之影響的圖。
圖10A至10E係顯示根據本發明之實施例的Al嵌入特徵之處理設備相依性的圖。
圖11係顯示根據本發明之實施例的TiN單層障壁膜之AFM量測結果的處理設備相依性之圖。
圖12A係顯示根據本發明之實施例的TiN單層障壁膜之XRD量測結果的處理設備相依性之圖。
圖12B係針對根據圖12A之結果的各狀況，顯示藉由C(111)定向的尖峰強度正規化之C(220)定向的尖峰強度比率的圖。
圖13係顯示在根據本發明之實施例的TiN單層障壁膜中之電阻係數的處理設備相依性之圖。
圖14A係顯示根據本發明實施例之在溝槽底部上的TiN單層障壁膜之沈積量的壓力相依性之圖。
圖14B係顯示根據本發明實施例之在溝槽側壁部上的TiN單層障壁膜之沈積量的壓力相依性之圖。
圖15A及15B各者係顯示根據本發明之實施例的處理設備之Al嵌入特徵的概要圖。
圖16係顯示本發明之範例2中的半導體設備製造方法之步驟的圖。
圖17係顯示在藉由圖16之製造方法製造的p-型MOSFET中之有效工作函數的研究結果之圖。
100．．．半導體製造設備
101、304．．．匹配箱
102．．．上電極高頻電源
103．．．DC電源
201．．．室
202．．．上壁
203．．．側壁
204．．．底壁
205．．．排放埠
301．．．下電極
302．．．台保持器
303．．．第二電極絕緣器
305．．．下電極高頻電源
306．．．基材
401．．．上電極
402．．．靶材電極
403．．．屏蔽
404．．．絕緣器
405．．．磁鐵機制
406．．．磁鐵片
407．．．磁鐵支撐板
408．．．磁場調整磁性體
409．．．氣體導入埠
410．．．真空排放泵
411．．．封閉點-尖磁場
412．．．冷卻/加熱機制
420．．．控制單元
430．．．壓力指示器
431．．．自動壓力控制機制

Claims (12)

  1. 一種後閘極法之電子元件製造方法，該後閘極法具有形成高介電係數絕緣膜於形成在待處理物件上的溝槽中的第一步驟，以及在該高介電係數絕緣膜上形成用以控制操作電壓之金屬氮化物膜的第二步驟，該方法包含：在將尖磁場形成在靶材表面上的同時，藉由濺鍍法將包括氮化鈦的單障壁膜於室溫下沈積在用以控制該操作電壓的該金屬氮化物膜上的第三步驟；以及在容許低熔點金屬膜流動的溫度條件下，將該低熔點金屬膜直接填補在該單障壁膜上的第四步驟。
  2. 如申請專利範圍第1項之後閘極法之電子元件製造方法，其中該第四步驟在將尖磁場形成在靶材表面上的同時，藉由濺鍍法沈積該低熔點金屬膜。
  3. 如申請專利範圍第1項之後閘極法之電子元件製造方法，其中該第三步驟以不低於1帕且不高於200帕的壓力實施。
  4. 如申請專利範圍第1項之後閘極法之電子元件製造方法，其中該第三步驟以不低於10帕且不高於100帕的壓力實施。
  5. 如申請專利範圍第1項之後閘極法之電子元件製造方法，其中 該第三步驟將該障壁膜直接形成在用以控制操作電壓之形成在該溝槽中的該金屬氮化物膜上。
  6. 如申請專利範圍第1項之後閘極法之電子元件製造方法，其中該方法實施該第三步驟至第四步驟而不將該待處理物件曝露於該大氣中。
  7. 一種後閘極法之電子元件製造方法，該後閘極法具有形成高介電係數絕緣膜於形成在待處理物件上的溝槽中的第一步驟，以及在該高介電係數絕緣膜上形成用以控制操作電壓之金屬氮化物膜的第二步驟，該方法包含：在將尖磁場形成在靶材表面上的同時，藉由濺鍍法將包括氮化鈦的單障壁膜於室溫下沈積在用以控制該操作電壓的該金屬氮化物膜上的第三步驟，該單障壁膜具有(220)定向；以及在容許低熔點金屬膜流動的溫度條件下，將該低熔點金屬膜直接填補在該單障壁膜上的第四步驟。
  8. 如申請專利範圍第1至第7項中任一項之後閘極法之電子元件製造方法，其中該溝槽為具有22nm或更小之開口直徑的溝槽。
  9. 一種電子元件製造設備，用以實施一後閘極法之電子元件製造方法，該後閘極法具有形成高介電係數絕緣膜於形成在待處理物件上的溝槽中的第一步驟，以及在該高介電係數絕緣膜上形成用以控制操作電壓之金屬氮化物膜的第二步驟，該設備包含： 濺鍍機構，包括與高頻電源連接並能載置靶材的靶材電極，以及組態成當將該靶材載置在該靶材電極上時，將尖磁場形成在該靶材之表面上的磁鐵單元；以及控制單元，控制該濺鍍機構，其中當將包含低熔點金屬之靶材設置在該靶材電極上並將單障壁膜形成在形成於待處理物件上的凹部中，並將該低熔點金屬嵌入在該凹部中時，將該控制單元組態成控制該濺鍍機構，使得將該低熔點金屬膜直接形成在該單障壁膜上，並在容許該低熔點金屬膜流動的溫度條件下，將該低熔點金屬嵌入在該凹部中。
  10. 一種電子元件製造設備，用以實施一後閘極法之電子元件製造方法，該後閘極法具有形成高介電係數絕緣膜於形成在待處理物件上的溝槽中的第一步驟，以及在該高介電係數絕緣膜上形成用以控制操作電壓之金屬氮化物膜的第二步驟，該設備包含：第一濺鍍設備，包括：第一濺鍍機構，具有與第一高頻電源連接並能載置靶材的第一靶材電極，以及組態成當將該靶材載置在該第一靶材電極上時，將尖磁場形成在該靶材之表面上的第一磁鐵單元；以及第一控制單元，組態成控制該第一濺鍍機構，使得當將包含鈦或氮化鈦之靶材設置在該第一靶材電極上並將障壁膜形成在形成於待處理物件上的凹部中時，將包含氮化鈦之單障壁膜形成在該凹部中；以及 第二濺鍍設備，包括：第二濺鍍機構，具有與第二高頻電源連接並能載置靶材的第二靶材電極，以及組態成當將該靶材載置在該第二靶材電極上時，將尖磁場形成在該靶材之表面上的第二磁鐵單元；以及第二控制單元，組態成控制該第二濺鍍機構，當將包含該低熔點金屬的靶材設置在該第二靶材電極上並將該低熔點金屬嵌入在形成該單障壁膜的該凹部中時，將低熔點金屬膜直接形成在該單障壁膜上並在容許該低熔點金屬膜流動的溫度條件下將該低熔點金屬嵌入在該凹部中。
  11. 如申請專利範圍第10項之電子元件製造設備，另外包含轉移機構，用於在該第一及第二濺鍍設備之間轉移該待處理物件而不將該待處理物件曝露在該大氣中。
  12. 一種電子元件，包含：構件，包括凹部；高介電係數絕緣膜，形成在該凹部內；用以控制操作電壓之金屬氮化物膜，形成在該高介電係數絕緣膜上，單障壁膜，包括形成在用以控制該操作電壓之該金屬氮化物膜上的氮化鈦；以及直接形成在該單障壁膜上的低熔點金屬膜。
TW100122221A 2010-12-28 2011-06-24 包括嵌入金屬膜的步驟之電子元件製造方法 TWI509094B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010294009A JP5649441B2 (ja) 2009-12-29 2010-12-28 金属膜を埋め込む工程を有する電子部品の製造方法

Publications (2)

Publication Number Publication Date
TW201250019A TW201250019A (en) 2012-12-16
TWI509094B true TWI509094B (zh) 2015-11-21

Family

ID=46512875

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100122221A TWI509094B (zh) 2010-12-28 2011-06-24 包括嵌入金屬膜的步驟之電子元件製造方法

Country Status (4)

Country Link
JP (1) JP5649441B2 (zh)
KR (1) KR101252126B1 (zh)
DE (1) DE102011078243B4 (zh)
TW (1) TWI509094B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5834944B2 (ja) * 2012-01-19 2015-12-24 東京エレクトロン株式会社 マグネトロンスパッタ装置及び成膜方法
WO2013111212A1 (ja) * 2012-01-24 2013-08-01 キヤノンアネルバ株式会社 電子部品の製造方法及び電極構造
KR102127778B1 (ko) 2013-10-15 2020-06-29 삼성전자주식회사 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
US11257677B2 (en) * 2020-01-24 2022-02-22 Applied Materials, Inc. Methods and devices for subtractive self-alignment

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130158A (en) * 1995-02-15 2000-10-10 Yamaha Corporation Filling connection hole with wiring material by using centrifugal force
US20030024478A1 (en) * 2001-08-06 2003-02-06 Anelva Corporation Surface processing apparatus

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0666287B2 (ja) * 1988-07-25 1994-08-24 富士通株式会社 半導体装置の製造方法
CA2041730C (en) * 1991-05-02 2001-08-21 Luc Ouellet Stabilization of the interface between aluminum and titanium nitride
JPH05267475A (ja) * 1992-03-18 1993-10-15 Yamaha Corp 配線形成法
US5371042A (en) 1992-06-16 1994-12-06 Applied Materials, Inc. Method of filling contacts in semiconductor devices
JPH06168891A (ja) 1992-11-30 1994-06-14 Mitsubishi Electric Corp 半導体製造装置
IL113882A0 (en) * 1994-06-03 1995-08-31 Varian Associates Tin deposition method
JPH0941133A (ja) * 1995-08-01 1997-02-10 Sony Corp 金属化合物膜の成膜方法およびそれに用いる成膜装置
JPH09120991A (ja) * 1995-08-07 1997-05-06 Applied Materials Inc 結晶学的に配向されたライナー層を利用した、狭いアパーチャに対する金属の充填及び相互接続の形成
US5962923A (en) 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
US6251242B1 (en) 2000-01-21 2001-06-26 Applied Materials, Inc. Magnetron and target producing an extended plasma region in a sputter reactor
US6461483B1 (en) * 2000-03-10 2002-10-08 Applied Materials, Inc. Method and apparatus for performing high pressure physical vapor deposition
JP3408527B2 (ja) * 2000-10-26 2003-05-19 松下電器産業株式会社 半導体装置の製造方法
JP4614578B2 (ja) * 2001-06-01 2011-01-19 キヤノンアネルバ株式会社 スパッタ成膜応用のためのプラズマ処理装置
JP2004162138A (ja) * 2002-11-14 2004-06-10 Anelva Corp プラズマ支援スパッタ成膜装置
US7211502B2 (en) * 2003-03-26 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2007027392A (ja) * 2005-07-15 2007-02-01 Denso Corp 半導体装置およびその製造方法
US7892911B2 (en) 2008-01-10 2011-02-22 Applied Materials, Inc. Metal gate electrodes for replacement gate integration scheme
JP5166531B2 (ja) * 2008-06-24 2013-03-21 キヤノンアネルバ株式会社 磁場発生装置及びプラズマ処理装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130158A (en) * 1995-02-15 2000-10-10 Yamaha Corporation Filling connection hole with wiring material by using centrifugal force
US20030024478A1 (en) * 2001-08-06 2003-02-06 Anelva Corporation Surface processing apparatus

Also Published As

Publication number Publication date
JP5649441B2 (ja) 2015-01-07
KR101252126B1 (ko) 2013-04-08
DE102011078243A1 (de) 2012-06-28
JP2011153374A (ja) 2011-08-11
KR20120089989A (ko) 2012-08-16
DE102011078243B4 (de) 2022-07-21
TW201250019A (en) 2012-12-16

Similar Documents

Publication Publication Date Title
US8835296B2 (en) Electronic component manufacturing method including step of embedding metal film
US10083830B2 (en) Substrate cleaning method for removing oxide film
US5770098A (en) Etching process
KR101768928B1 (ko) 기판 가공 방법 및 반도체 장치의 제조 방법
KR100806988B1 (ko) 이온화된 금속 증착을 위한 고밀도 플라즈마 소스
JP2023113837A (ja) 高エネルギー原子層エッチング
JP5249328B2 (ja) 薄膜の成膜方法
KR20010089783A (ko) 개선된 피처 표면 커버리지를 향상시키는 구리 시드층을증착시키는 방법
KR20000035640A (ko) 반도체 구조물에서의 저온 구리 리플로우를 개선하기 위한구조물 및 방법
US10515788B2 (en) Systems and methods for integrated resputtering in a physical vapor deposition chamber
JP2012197463A (ja) 薄膜の成膜方法
TWI509094B (zh) 包括嵌入金屬膜的步驟之電子元件製造方法
US9437702B2 (en) Electronic component manufacturing method and electrode structure
JPWO2006049076A1 (ja) プラズマ処理方法およびプラズマ処理装置
JPH11168090A (ja) 半導体製造方法
JP2008283144A (ja) 凹部充填方法
JP2003059918A (ja) プラズマ処理方法、プラズマ処理装置及び半導体装置の製造方法
TWI435386B (zh) 被膜表面處理方法
JP2009141230A (ja) 半導体装置の製造方法および半導体装置製造用スパッタ装置
US20180057929A1 (en) Method of Depositing Aluminum Oxide Film, Method of Forming the Same, and Sputtering Apparatus
WO2009096095A1 (ja) 薄膜の形成方法、プラズマ成膜装置及び記憶媒体
JP2015056499A (ja) 基板処理方法及び基板処理装置
JP2006237640A (ja) 半導体製造方法
JP2006037172A (ja) スパッタリング方法
JP2001220672A (ja) 成膜装置および成膜方法