KR101768928B1 - 기판 가공 방법 및 반도체 장치의 제조 방법 - Google Patents

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가즈히로 기무라
야스시 가미야
도모히코 도요사토
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캐논 아네르바 가부시키가이샤
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Abstract

본 발명은, 스루홀이나 비아홀 등을 구성하는 오목부의 바닥부, 측벽부 및 상단부에까지 걸쳐서 퇴적막을 잔존시키면서도, 오목부 내에 재료를 충분하게 매립하는 것이 가능해 지는, 기판 가공 방법 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 본 발명의 일 실시형태에 따른 기판 가공 방법은, 기판의 오목부의 개구부에 형성된 퇴적막에, 기판 면내 방향에 대하여 제 1 각도의 방향으로부터 입자빔을 조사하여, 퇴적막의 두께 방향의 일부를 제거하는 제 1 조사 공정과, 제 1 조사 공정의 후에, 제 1 각도보다도 기판 면내 방향에 대하여 보다 수직에 가까운 제 2 각도의 방향으로부터 입자빔을 조사하여, 잔존하는 퇴적막의 두께 방향의 일부를 제거하는 제 2 조사 공정을 갖는다.

Description

기판 가공 방법 및 반도체 장치의 제조 방법{SUBSTRATE PROCESSING METHOD AND METHOD FOR PRODUCING SEMICONDUCTOR DEVICE}
본 발명은 기판 가공 방법 및 반도체 장치의 제조 방법에 관한 것이다.
적층막을 형성한 기판 상에 스루홀이나 비아홀 등의 오목부를 제작하기 위해서, 기판에 대하여 에칭 처리가 실시된다. 이렇게 형성된 오목부에 도전성 재료 등을 매립함으로써, 적층막의 상하에 위치하는 배선층끼리 혹은 배선층에 형성된 도전 패턴과 반도체 기판 상에 형성된 소자가 접합된다.
소자의 고밀도화 때문에, 미세한 오목부에 도전성 재료를 매립할 경우, 오목부 내에 도전성 재료가 충분하게 매립되지 않고, 빈 구멍(보이드(void)라고도 함)이나 단선이 생기는 경우가 있다. 특허문헌 1에는, 금속의 보이드나 단선을 억제하고, 절연막 상의 오목부 내에 금속을 충분하게 매립하여서 수율 좋게 반도체 장치를 제조하는 방법이 개시되어 있다. 구체적으로는, 특허문헌 1에는, 절연막에 형성한 오목부에 대하여, 기판에 대하여 경사 방향으로부터 이온빔 조사를 행함으로써, 오목부의 상부에 있는 절연막의 단부를 에칭 제거하는 방법이 개시되어 있다. 그 결과, 당해 단부의 모서리가 매끈해지기 때문에, 그 후에 행하여지는 오목부 내에의 금속의 매립이 용이하게 된다.
일본국 특개 2000-307002호 공보
최근, 반도체 장치의 미세화에 따라, 그 배선 구조의 미세화도 진행하고 있다. 미세한 배선 구조에 있어서는, 특히 배선 재료에의 전압 인가에 기인하여, 일렉트로마이그레이션(electromigration)에 의해, 층간 절연막 내에 배선 재료가 확산하는 것에 의한 단선이 문제가 될 수 있다. 이 일렉트로마이그레이션에 의한 단선을 억제하는 방법으로서, 기판 상에 있어서 층간 절연막과 배선 재료 사이에 질화 티탄 등의 배리어성(barrier property)을 갖는 도전막을 형성하는 것이 일반적으로 알려져 있다.
한편, 특허문헌 1에 개시된 방법에 있어서는, 이 배리어성을 갖는 도전막에 대한 고려가 되어 있지 않다. 기판 상에 배리어성을 갖는 도전막을 형성한 후에, 특허문헌 1의 방법을 적용했을 경우, 이온빔에 의해 도전막이 제거되어, 오목부의 내벽면이 노출해버릴 우려가 있다. 일렉트로마이그레이션을 억제하기 위해서는 노출한 내벽면에 배리어성을 갖는 도전막을 다시 퇴적시키는 것이 필요하다. 또한, 다시 행해지는 도전막의 퇴적에 의해, 오목부의 바닥부에 퇴적된 도전막이 두터워져, 충분하게 배선의 저항을 낮출 수 없는 등의 문제도 생길 수 있다.
본 발명은, 전술한 기술적 과제를 감안하여 행해진 것으로서, 스루홀이나 비아홀 등을 구성하는 오목부의 바닥부, 측벽부 및 상단부에까지 걸쳐서 퇴적막을 잔존시키면서도, 오목부 내에 재료를 충분하게 매립하는 것이 가능해 지는, 기판 가공 방법 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 제 1 태양은, 오목부를 표면에 가지며, 상기 오목부의 개구부에 퇴적막이 형성된 기판에 대한 기판 가공 방법으로서, 상기 개구부에 형성된 상기 퇴적막에, 상기 기판 면내 방향의 수직 방향에 대하여 제 1 각도를 갖는 방향으로부터 입자빔을 조사하여, 상기 퇴적막의 두께 방향의 일부를 제거하는 제 1 조사 공정과, 상기 제 1 조사 공정의 후에, 상기 개구부에 형성된 상기 퇴적막에, 상기 제 1 각도보다도 상기 기판 면내 방향에 대하여 보다 수직에 가까운 방향이며, 상기 기판 면내 방향의 상기 수직 방향에 대하여 제 2 각도를 갖는 방향으로부터 상기 입자빔을 조사하여, 잔존하는 상기 퇴적막의 두께 방향의 일부를 제거하는 제 2 조사 공정을 포함한다.
본 발명의 제 2 태양은, 오목부를 표면에 가지며, 상기 오목부의 개구부에 퇴적막이 형성된 기판을 포함하는 반도체 장치의 제조 방법으로서, 상기 개구부에 형성된 상기 퇴적막에, 상기 기판 면내 방향의 수직 방향에 대하여 제 1 각도를 갖는 방향으로부터 입자빔을 조사하여, 상기 퇴적막의 두께 방향의 일부를 제거하는 제 1 조사 공정과, 상기 제 1 조사 공정의 후에, 상기 개구부에 형성된 상기 퇴적막에, 상기 제 1 각도보다도 상기 기판 면내 방향에 대하여 보다 수직에 가까운 방향이며, 상기 기판 면내 방향의 상기 수직 방향에 대하여 제 2 각도를 갖는 방향으로부터 상기 입자빔을 조사하여, 잔존하는 상기 퇴적막의 두께 방향의 일부를 제거하는 제 2 조사 공정을 포함한다.
본 발명에 따른 기판 가공 방법 및 반도체 장치의 제조 방법에 의하면, 기판에 대하여 제 1 각도를 갖는 방향으로부터 입자빔을 조사하는 제 1 조사 공정의 후에, 기판에 대하여 보다 수직에 가까운 제 2 각도를 갖는 방향으로부터 입자빔을 조사하는 제 2 조사 공정이 행하여진다. 이 때문에, 오목부의 바닥부, 측벽부 및 상단부 상에 형성된 퇴적막의 제거를 억제하면서, 오목부의 개구부에 형성된 퇴적막을 효과적으로 제거할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 기판 가공 장치의 개략적인 구성도.
도 2a는 본 발명의 일 실시형태에 따른 기판 가공 방법이 적용되기 전의 기판의 단면도.
도 2b는 본 발명의 일 실시형태에 따른 기판 가공 방법이 적용되기 전의 기판의 단면도.
도 3a는 본 발명의 일 실시형태에 따른 각 조사 공정이 행하여진 후의 기판의 단면도.
도 3b는 본 발명의 일 실시형태에 따른 각 조사 공정이 행하여진 후의 기판의 단면도.
도 3c는 본 발명의 일 실시형태에 따른 각 조사 공정이 행하여진 후의 기판의 단면도.
도 4는 본 발명의 일 실시형태에 따른 기판 가공 방법의 흐름도를 나타내는 도면.
도 5는 본 발명의 일 실시형태에 따른 기판 가공 방법이 행하여진 기판의 단면 사진을 나타내는 도면.
도 6은 본 발명의 일 실시형태에 따른 기판 가공 방법이 행하여진 기판의 단면 사진을 나타내는 도면.
도 7은 본 발명의 일 실시형태에 따른 기판 가공 방법이 행하여진 기판의 단면 사진을 나타내는 도면.
도 8은 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 단면도.
도 9a는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법에 의한 반도체 장치의 제조 과정을 나타내는 단면도.
도 9b는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법에 의한 반도체 장치의 제조 과정을 나타내는 단면도.
도 9c는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법에 의한 반도체 장치의 제조 과정을 나타내는 단면도.
도 10은 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치의 단면도.
도 11a는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법에 의한 반도체 장치의 제조 과정을 나타내는 단면도.
도 11b는 본 발명의 일 실시형태에 따른 반도체 장치의 제조 방법에 의한 반도체 장치의 제조 과정을 나타내는 단면도.
도 12는 본 발명의 일 실시형태에 따른 기판 가공 장치의 개략적인 구성도.
도 13은 본 발명의 일 실시형태에 따른 기판 가공 방법의 흐름도를 나타내는 도면.
이하, 도면을 참조하여, 본 발명의 실시형태에 관하여 설명하지만, 본 발명은 본 실시형태에 한정되는 것이 아니다. 또, 이하에 설명하는 도면에서, 동일한 기능을 갖는 것은 동일한 부호를 붙이고, 그 반복의 설명은 생략하는 것도 있다.
본 발명은, 오목부 내에 도전성 재료를 매립하여 스루홀, 비아홀, 또는 콘택트용 배선의 형성 처리 이외에, 트랜지스터의 게이트 전극 형성 처리 등을 포함하는 기판 가공 방법에 적합하게 적용 가능하며, 또는 그들의 처리 중 어느 하나를 포함하는 반도체 장치의 제조 방법에 적합하게 적용 가능하다.
(제 1 실시형태)
도 1은, 본 실시형태에 따른 기판 가공 장치(900)의 개략적인 구성도이다. 기판 가공 장치(900)는, 이온 발생실(902)과 처리실(901)을 갖는다. 이온 발생실(902)은, 플라즈마를 형성하기 위한 플라즈마 형성 수단으로서, 이온 발생실(902)의 적어도 일부를 구성하는 벨자(bell jar)(904)(방전 용기), 이온 발생실(902) 내에 가스를 도입하기 위한 가스 도입부(905)를 구비한다. 벨자(904)의 주위에는, 벨자(904) 내에 유도 자계를 발생시키기 위한 도전 부재를 포함하는 안테나(906)가 설치되어 있다. 또한, 벨자(904) 밖에는, 전력 공급부(907), 전자 코일(908)이 설치되어 있다. 전력 공급부(907)는, 안테나(906)에 고주파 전력(소스 전력)을 공급하는 방전용 전원 및 정합기를 포함한다. 벨자(904)는, 이온 발생실(902)과 처리실(901)의 내부를 진공으로 유지하는 챔버 외벽의 일부이며, 방전에 의해 발생시킨 플라즈마를 격납하는 용기이기도 하다. 가스 도입부(905)로부터의 가스가 이온 발생실(902) 내에 공급됨과 동시에, 전력 공급부(907)로부터의 고주파 전력이 안테나(906)에 공급됨으로써, 벨자(904) 내부 및 이온 발생실(902) 내부에 플라즈마가 형성된다.
처리실(901)은 기판 홀더(910)와 배기 펌프(903)를 구비한다. 기판 홀더(910)는 처리 대상물인 기판(100)을 유지하기 위한 기판 유지면(912)을 갖는다. 또한, 배기 펌프(903)는 이온 발생실(902)과 처리실(901)의 내부를 배기해서 진공으로 유지하도록 구성된다. 상기 기판 홀더(910)에는 도면에 나타내지 않은 ESC(Electrostatic Chuck) 전극이 접속된다. 이 ESC 전극에 의해, 기판 홀더(910)에 재치된 기판(100)이 정전흡착에 의해 고정된다. 기판 홀더(910)는 기판을 고정하는 기능을 갖고 있으면 되며, ESC 전극에 의한 정전흡착을 이용한 것이 아니어도 된다. 예를 들면 클램프 척 등의 다양한 기판 고정 방법을 이용할 수 있다. 기판 홀더(910)는 도면에 나타내지 않은 구동부에 의해 기판(100)을 이온빔의 입사 방향에 대하여 경사 가능함과 동시에, 기판(100)을 면내 방향으로 회전 가능하게 구성되어 있다.
이온 발생실(902)과 처리실(901)을 구분하는 경계에는 이온을 인출하는 이온 통과 구멍을 갖는 전극 어셈블리(909)가 설치되어 있다. 전극 어셈블리(909)는 3개의 서로 평행하게 배치된 평판 형상 전극(915, 916, 917)을 구비하며, 평판 형상 전극(915, 916, 917)의 각각은 이온 통과 구멍이 되는 구멍부가 형성되어 있다. 이온 통과 구멍은, 각 평판 형상 전극(915, 916, 917) 상에서 그리드 패턴으로 복수의 이온 통과 구멍이 종횡으로 배치되어 있다. 복수의 이온 통과 구멍은 평판 형상 전극(915, 916, 917)의 동일 위치에 형성되어 있다. 이 때문에, 평판 형상 전극(915, 916, 917)을 적층한 상태에 있어서, 평판 형상 전극(915, 916, 917)의 각각의 이온 통과 구멍의 위치는 일치하며, 평판 형상 전극(915, 916, 917)의 이온 통과 구멍을 통해 이온 발생실(902)과 처리실(901) 사이에서 이온이 통과 가능하다.
전극 어셈블리(909)는, 이온 발생실(902)측으로부터 처리실(901)측을 향해서 순차적으로 설치된, 제 1 전극(915), 제 2 전극(916), 제 3 전극(917)을 갖고 있다. 즉, 제 1 전극(915)은, 이온 발생실에 가장 가까운 측, 즉 이온원(ion source)측에 배치되어 있고, 제 2 전극(916)은, 제 1 전극(915)의 옆으로서, 상기 제 1 전극(915)보다도 처리실(901)에 가까운 측에 배치되어 있다. 또한, 제 3 전극(917)은, 처리실(901)에 가장 가까운 측에 배치되어 있다. 제 1 전극(915) 및 제 2 전극(916)에는 각각 다른 전압원이 접속되어 있으며, 제 1 전극(915)에는 양의 전압이, 제 2 전극(916)에는 음의 전압이 인가된다. 이에 따라, 제 1 전극(915)과 제 2 전극(916) 사이에는 이온을 가속하기 위한 전위차가 발생한다. 제 3 전극(917)은, 전기적으로 접지되어 있다. 제 2 전극(916)과 제 3 전극(917)의 전위차를 제어함으로써, 정전 렌즈 효과를 이용하여 이온빔의 지름을 소정의 수치 범위 내로 제어할 수 있다.
기판 가공 장치(900)를 이용한 이온빔 조사의 동작을 설명한다. 먼저, 가스 도입부(905)로부터 이온 발생실(902) 내에 아르곤(Ar) 등의 불활성 가스를 포함하는 프로세스 가스를 도입한다. 다음으로, 안테나(906)에 전력 공급부(907)로부터 고주파를 인가함으로써 이온 발생실(902) 내의 프로세스 가스를 이온화하고, 이온을 포함하는 플라즈마를 발생시켜서 이온원을 준비한다. 이온 발생실(902)에 형성된 플라즈마에 포함되는 이온은 전극 어셈블리(909)에 마련되어진 다수의 이온 통과 구멍을 통과할 때에, 제 1 전극(915), 제 2 전극(916) 사이에 주어진 전위차에 의해 가속된다. 그리고 상기 이온은 처리실(901)로 이온빔으로서 인출된다. 상기 이온빔은 처리실(901)로 인출된 후, 처리실(901) 내에 설치되어 있는 도면에 나타내지 않은 뉴트럴라이저에 의해 중화되어, 기판(100)에 조사된다.
도 2a, 2b는, 본 실시형태에 따른 기판 가공 방법이 적용되기 전의 기판(100)의 단면도이다. 도 2a에 나타나 있는 바와 같이, 기판(100)은, 기재(101)와, 기재(101) 상의 부재(102)를 구비하고 있으며, 부재(102)에는 복수의 오목부(103)(트렌치)가 형성되어 있다.
기재(101) 및 부재(102)의 재질은 임의이고, 예를 들면 기재(101)는 실리콘 등의 반도체 기판이나, 글래스 등의 절연체 기판이며, 부재(102)는 층간 절연막 등의 절연막, 혹은 소정의 배선층 상에 형성된 층간 절연막이다. 기재(101) 자체에 오목부(103)가 마련되어져 있을 경우에는, 기재(101) 중의 오목부(103)가 형성되어 있는 두께 방향의 부분을 부재(102)라고 한다. 오목부(103)는, 부재(102)의 표면에 형성되며, 부재(102)를 두께 방향으로 제거함으로써 형성된다. 오목부(103)는, 부재(102)의 표면에 있어서 개구부(103a)를 갖는다. 오목부(103)의 형성에는 임의의 방법을 이용하여도 되며, 예를 들면, 이온빔 에칭, 반응성 이온 에칭 등을 이용할 수 있다.
도 2b에 나타나 있는 바와 같이, 부재(102)에 오목부(103)가 형성된 후에, 부재(102)의 표면 및 오목부(103)의 바닥부, 측벽부 및 상단부를 포함하는 내벽면 상에 퇴적막(104)이 형성된다. 퇴적막(104)은, 부재(102)의 표면 상의 상부 퇴적막(104a)과, 오목부(103)의 측벽부 상의 측벽부 퇴적막(104b)과, 오목부(103)의 바닥부 상의 바닥부 퇴적막(104c)을 포함한다. 퇴적막(104)은, 금속 원소, 반도체 기타 임의의 재료를 포함하는 박막이며, 예를 들면 Al막, Ti막, TiN막이다. 퇴적막(104)의 형성에는 임의의 방법을 이용하여도 되며, 예를 들면 화학 기상 성장(CVD), 스퍼터링 등을 이용할 수 있다.
일반적으로 퇴적막(104)을 형성할 때에는, 오목부(103)의 개구부(103a)의 근방에 막의 재료가 퇴적하기 쉽다. 이 때문에, 상부 퇴적막(104a)이 오목부(103)의 개구부(103a)에 있어서 측벽부로부터 내측 방향(즉, 오목부(103)의 측벽부에 의해 둘러싸여지는 공간측의 방향)으로 돌출한 돌출부(104aa)(오버행이라고도 함)가 형성된다. 그 결과, 개구부(103a)가 좁아져 버린다. 이 상태에서 후속의 금속 재료 매립 공정을 행하면, 돌출부(104aa)가 장해가 되어서 오목부(103) 내에 금속 재료가 충분히 매립되지 않고, 오목부(103) 내에 보이드가 발생하기 쉽다. 이 현상은, 최근의 미세화된 패턴을 갖는 기판(100)의 가공에 있어서 특히 문제가 된다. 이러한 기판(100)에 대하여, 본 실시형태에 따른 기판 가공 방법을 적용함으로써, 돌출부(104aa)의 돌출량을 효과적으로 감소시킬 수 있고, 오목부(103)에의 금속 재료 매립시의 보이드의 발생을 억제하는 것이 가능하게 된다.
본 실시형태에 따른 기판 가공 방법은, 제 1 조사 공정과, 제 2 조사 공정과, 제 3 조사 공정을 포함하고, 각 조사 공정에서는 다른 조건으로 이온빔을 기판(100)에 조사한다. 이온빔은, 중성 입자를 포함하는 입자빔이여도 된다. 도 3a는, 제 1 조사 공정이 행하여진 후의 기판(100)의 단면도이다. 제 1 조사 공정에서는, 기판(100)의 오목부(103)가 형성되어 있는 면에 대하여 제 1 각도(θ1)의 방향으로부터 이온빔(IB1)을 조사한다. 제 1 각도(θ1)는, 기판(100)의 면내 방향(S)의 수직 방향(V)(즉, 기판(100)의 두께 방향)에 대한 각도로서 정의된다. 제 1 각도(θ1)는, 바람직하게는 40°를 초과하여 90°미만, 더 바람직하게는 60°이상 80°이하의 범위 내에 있으면 된다. 이러한 각도에서 조사되는 이온빔(IB1)을 이용하면, 바닥부 퇴적막(104c)에의 조사량이 적기 때문에, 바닥부 퇴적막(104c)을 크게 제거하지 않고, 돌출부(104aa)의 기판(100)의 면내 방향(S)의 수직 방향(V)에 따른 두께를 감소시킬 수 있다.
도 3b는, 제 2 조사 공정이 행하여진 후의 기판(100)의 단면도이다. 제 2 조사 공정에서는, 기판(100)의 오목부(103)가 형성되어 있는 면에 대하여 제 1 각도(θ1)보다도 작은 제 2 각도(θ2)의 방향으로부터 이온빔(IB2)을 조사한다. 제 2 각도(θ2)는, 기판(100)의 면내 방향(S)의 수직 방향(V)(즉, 기판(100)의 두께 방향)에 대한 각도로서 정의된다. 즉, 제 2 각도(θ2)의 방향은, 제 1 각도(θ1)의 방향보다도 기판 면내 방향에 대하여 수직에 가깝다. 제 2 각도(θ2)는, 바람직하게는 0°이상 45°미만, 더 바람직하게는 0°이상 20°이하의 범위 내에 있으면 된다. 제 2 조사 공정에서는 IB2가 기판(100)의 면내 방향(S)에 대하여 수직에 가까운 각도에서 조사되기 때문에 돌출부(104aa)를 크게 제거할 수 있지만, 동시에 바닥부 퇴적막(104c)도 제거해 버린다. 그러나, 이미 제 1 조사 공정에 의해 돌출부(104aa)의 기판(100)의 면내 방향(S)에 수직한 방향의 두께가 감소되어 있다. 이 때문에, 제 1 조사 공정 후에 잔존하는 돌출부(104aa)의 기판(100)의 면내 방향(S)에 평행한 방향의 두께를 짧은 시간에 충분히 감소시키는 것이 가능하다. 이 결과, 바닥부 퇴적막(104c)의 감소량을 억제하는 것이 가능하다.
도 3c은, 제 3 조사 공정이 행하여진 후의 기판(100)의 단면도이다. 제 3 조사 공정에서는, 기판(100)의 오목부(103)가 형성되어 있는 면에 대하여 제 2 각도(θ2)보다도 큰 제 3 각도(θ3)의 방향으로부터 이온빔(IB3)을 조사한다. 제 3 각도(θ3)는, 기판(100)의 면내 방향(S)의 수직 방향(V)(즉, 기판(100)의 두께 방향)에 대한 각도로서 정의된다. 즉, 제 3 각도(θ3)의 방향은, 제 2 각도(θ2)의 방향보다도 기판 면내 방향에 대하여 평행에 가깝다. 제 3 각도(θ3)는, 바람직하게는 40°를 초과하여 90°미만, 더 바람직하게는 60°이상 80°이하의 범위 내에 있으면 된다. 이온빔(IB3)에 의해, 돌출부(104aa)의 오목부(103)의 내측 방향에의 돌출량을 충분하게 감소시킬 수 있다.
제 1 내지 제 3 조사 공정이 행하여진 후에, 오목부(103) 내에, 구리, 텅스텐 등의 금속 재료를 스퍼터링에 의해 매립한다. 제 1 내지 제 3 조사 공정에 의해 돌출부(104aa)의 오목부(103)의 내측 방향에의 돌출량이 감소되어 있기 때문에, 금속 재료의 매립에 의한 오목부(103) 내에의 보이드의 발생을 억제할 수 있다.
가령 기판(100)의 면내 방향(S)에 평행에 가까운 제 1 각도(θ1)로만 이온빔 조사를 행할 경우에는, 돌출부(104aa)에 더해서, 개구부(103a) 근방의 측벽부 퇴적막(104b)이 크게 제거되기 때문에, 돌출부(104aa)의 오목부(103)의 내측 방향에의 돌출량을 충분히 감소시키기 전에 오목부(103)의 측벽부가 노출해버릴 우려가 있다. 한편, 가령 기판(100)의 면내 방향(S)에 수직에 가까운 제 2 각도(θ2)로만 이온빔 조사를 행할 경우에는, 돌출부(104aa)에 더해서, 바닥부 퇴적막(104c)이 크게 제거되기 때문에, 돌출부(104aa)의 오목부(103)의 내측 방향에의 돌출량을 충분히 감소시키기 전에 오목부(103)의 바닥부가 노출해버릴 우려가 있다. 그에 반하여, 본 실시형태에 따른 기판 가공 방법에서는, 제 1 조사 공정으로서 기판(100)의 면내 방향(S)에 평행에 가까운 제 1 각도(θ1)로 이온빔 조사를 행한 후에, 제 2 조사 공정으로서 기판(100)의 면내 방향(S)에 수직에 가까운 제 2 각도(θ2)로 이온빔 조사를 행하기 때문에, 돌출부(104aa) 이외의 오목부(103)의 내벽면 상의, 즉 오목부(103)의 바닥부, 측벽부 및 상단부 상의 퇴적막(104)의 제거를 억제하면서도, 돌출부(104aa)의 돌출량을 효과적으로 제거할 수 있다.
또한, 제 2 조사 공정의 후에, 제 3 조사 공정으로서 기판(100)의 면내 방향(S)에 평행에 가까운 각도(θ3)로 이온빔 조사를 행함으로써, 돌출부(104aa)의 돌출량을 보다 저감하는 것이 가능해 진다. 이 결과, 기판(100)을 윗면으로부터 보았을 경우의, 돌출부(104aa)에 의해 형성되는 구멍의 내경을 증가시킬 수 있다.
도 4는, 본 실시형태에 따른 기판 가공 방법의 예시적인 흐름도를 나타내는 도면이다. 먼저, 피처리 부재로서, 도 2b와 같은 오목부(103) 및 퇴적막(104)이 형성된 기판(100)을 준비하고, 도 1의 기판 가공 장치(900)의 기판 홀더(910)에 고정한다(스텝 S1). 다음으로, 기판 홀더(910)를 경사시킴으로써, 이온 발생실(902)로부터의 이온빔의 기판(100)에 대한 입사 각도가 제 1 각도(θ1)가 되도록 설정한다(스텝 S2). 이 상태에서, 제 1 조사 공정으로서, 이온 발생실(902)로부터 기판(100)에 대하여 이온빔을 조사한다(스텝 S3). 이온빔 조사중에는, 기판 홀더(910)를 회전시킴으로써, 기판(100)을 면내 방향으로 회전시키는 것이 바람직하다. 이것에 의해, 기판(100)의 면내 방향으로 균일하게 처리할 수 있다. 스텝 S3 후의 기판(100)은, 도 3a에 나타내는 상태가 된다.
다음으로, 기판 홀더(910)를 경사시킴으로써, 이온 발생실(902)로부터의 이온빔의 기판(100)에 대한 입사 각도가 제 2 각도(θ2)가 되도록 설정한다(스텝 S4). 제 1 각도(θ1)에서 제 2 각도(θ2)로 각도를 변화시키고 있는 동안에 대해서는, 이온빔의 조사를 정지시켜도 되고, 이온빔의 조사를 계속해도 된다. 제 2 각도(θ2)로 설정된 상태에서, 제 2 조사 공정으로서, 이온 발생실(902)로부터 기판(100)에 대하여 이온빔을 조사한다(스텝 S5). 이온빔 조사중에는, 기판 홀더(910)를 회전시킴으로써, 기판(100)을 면내 방향으로 회전시키는 것이 바람직하다. 이것에 의해, 기판(100)의 면내 방향으로 균일하게 처리할 수 있다. 스텝 S5 후의 기판(100)은, 도 3b에 나타내는 상태가 된다.
다음으로, 기판 홀더(910)를 경사시킴으로써, 이온 발생실(902)로부터의 이온빔의 기판(100)에 대한 입사 각도가 제 3 각도(θ3)가 되도록 설정한다(스텝S6). 이 상태에서, 제 3 조사 공정으로서, 이온 발생실(902)로부터 기판(100)에 대하여 이온빔을 조사한다(스텝 S7). 이온빔 조사중에는, 기판 홀더(910)를 회전시킴으로써, 기판(100)을 면내 방향으로 회전시키는 것이 바람직하다. 이것에 의해, 기판(100)의 면내 방향으로 균일하게 처리할 수 있다. 스텝 S7 후의 기판(100)은, 도 3c에 나타내는 상태가 된다.
각도(θ1, θ2, θ3)는, 기판(100)에 대한 이온빔의 입사 각도로서 정의되어 있지만, 기판(100)이 기판 홀더(910)에 고정되어 있지 않은 상태에 있어서는 기판 유지면(912)에 대한 이온빔의 입사 각도로 정의되면 된다.
이온빔의 입사 각도를 변경하기 위해서, 본 실시형태에서는 이온빔 발생 수단(본 실시형태에 있어서의 이온 발생실(902) 및 전극 어셈블리(909))을 고정한 상태에서 기판(본 실시형태에 있어서의 기판 홀더(910))을 경사시키고 있지만, 기판을 고정한 상태에서 이온빔 발생 수단을 경사시켜도 된다. 또한, 이온빔 발생 수단과 기판 양쪽을 경사시켜도 된다.
(실시예)
도 5 및 도 6은, 제 1 실시형태에 따른 기판 가공 방법이 행하여진 기판의 단면 사진을 나타내는 도면이다. 도 5 및 도 6의 사진은 전자현미경에 의한 단면상이며, 시인성을 고려하여 흑백 반전이 실시되어 있다. 도 5에 나타내는 샘플 1에서는, 제 1 각도(θ1)를 80°, 제 2 각도(θ2)를 0°, 제 3 각도(θ3)를 70°로 하여 제 1 실시형태에 따른 기판 가공 방법을 행하였다. 또한, 도 6에 나타내는 샘플 2에서는, 제 1 각도(θ1)를 80°, 제 2 각도(θ2)를 20°, 제 3 각도(θ3)를 70°로 하여 제 1 실시형태에 따른 기판 가공 방법을 행하였다. 그 후에 각 샘플에 대해서, 도 5에 나타나 있는 바와 같이, 돌출부가 오목부의 내측 방향으로 돌출해 있는 두께 O, 기판의 표면 상의 퇴적막의 두께 T, 오목부의 바닥부 상의 퇴적막의 두께 B, 오목부의 측벽부의 상부의 퇴적막의 두께 S1, 오목부의 측벽의 중앙부의 두께 S2, 오목부의 측벽의 하부의 두께 S3을 측정했다. 표 1은, 샘플 1에 대하여 각 두께를 측정한 결과이다. 표 2는, 샘플 2에 대하여 각 두께를 측정한 결과이다. 표 1 및 2에 있어서의 각 두께의 값은, 조사 전의 값에 대한 비로서 나타나 있으며, 무(無)단위이다.
[표 1]
Figure 112016059612903-pct00001
[표 2]
Figure 112016059612903-pct00002
표 1 및 2에 나타나 있는 바와 같이, 제 1 내지 제 3 조사 공정에 의해, 돌출부가 오목부의 내측 방향으로 돌출해 있는 두께 O는 현저히 감소하고 있지만, 오목부의 내벽면 상의 퇴적막의 두께 B, S1, S2, S3은, 어느 것이나 돌출부의 두께 O에 비하여 변화율이 작다. 따라서, 제 1 실시형태에 따른 기판 가공 방법에 의해, 오목부의 바닥부, 측벽부 및 상단부 상의 어디에 있어서도 퇴적막을 남기면서, 돌출부의 두께를 충분히 감소시키는 것이 확인되었다.
제 2 각도(θ2)는 샘플 1에서는 0°, 샘플 2에서는 20°로 설정되어 있으며, 어느쪽의 샘플에 있어서도 본 발명의 효과를 충분하게 얻을 수 있다. 따라서, 제 2 각도(θ2)는, 바람직하게는 0°이상 45°미만, 더 바람직하게는 0°이상 20°이하의 범위 내에 있으면 된다.
제 1 각도(θ1)의 바람직한 범위를 결정하기 위해, 실험을 더 행하였다. 도 7은, 다양한 제 1 각도(θ1)를 이용하여 제 1 실시형태의 제 1 조사 공정이 행하여진 기판의 단면 사진을 나타내는 도면이다. 도 7의 사진은 전자현미경에 의한 단면상이지만, 시인성을 위해 흑백 반전이 실시되어 있다. 도 7에서는, 제 1 각도(θ1)를 0°, 20°, 40°, 60°, 80°로 설정해서 제 1 실시형태에 따른 제 1 조사 공정을 행하고, 그 후에 각각의 샘플에 대해서 두께 O, B, S1, S2, S3을 측정했다. 표 3은, 각 샘플에 대하여 각 두께를 측정한 결과이다. 표 3에 있어서의 각 두께의 값은, 조사 전의 값에 대한 비로서 나타나 있으며, 무단위이다.
[표 3]
Figure 112016059612903-pct00003
표 3에 나타나 있는 바와 같이, 제 1 각도(θ1)가 0°의 샘플에서는 오목부의 바닥부 상의 퇴적막의 두께 B가 크게 감소해 있고, 20°의 샘플에서는 오목부의 측벽의 중앙부의 두께 S2가 크게 감소해 있으며, 40°의 샘플에서는 오목부의 상부의 퇴적막의 두께 S1이 크게 감소해 있다. 그에 반하여, 제 1 각도(θ1)가 60°및 80°의 샘플에서는, 오목부의 내벽면 상의 퇴적막의 두께 B, S1, S2, S3은, 어느 것이나 변화율이 작다. 따라서, 제 1 각도(θ1)는, 바람직하게는 40°를 초과하여 90°미만, 더 바람직하게는 60°이상 80°이하의 범위 내에 있으면 된다.
(제 2 실시형태)
제 1 실시형태에 따른 기판 가공 방법은, 반도체 장치의 제조 방법에 있어서 오목부 내에 배선을 형성할 때에 적합하게 적용할 수 있다. 도 8은, 본 실시형태에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치(10)의 단면도이다. 반도체 장치(10)는, 기재(1)와, 기재(1)의 표면 상에 설치된, 내부에 게이트 전극(2a)을 포함하는 금속산화물반도체 전계효과 트랜지스터(2)(MOSFET)와, 기재(1)의 표면 및 MOSFET(2)을 덮고 있는 층간 절연막(11)을 구비한다. 기재(1)는, 반도체 기판이다. MOSFET(2)로서는, 임의의 MOSFET 구조를 이용해도 된다. 층간 절연막(11)으로서는, 예를 들면 산화 실리콘을 이용해도 된다.
기재(1) 중에서 MOSFET(2)에 접하는 표면 근방에는, 각각 기재(1)에 불순물 이온주입을 행함으로써 소스 영역(1a) 및 드레인 영역(1b)이 형성되어 있으며, 소스 영역(1a)과 드레인 영역(1b)은 서로 접하지 않도록 배치되어 있다. 소스 영역(1a) 및 드레인 영역(1b)의 각각의 윗쪽에는, 층간 절연막(11)을 두께 방향으로 제거함으로써 형성되는 오목부(12)(트렌치)가 마련되어 있다.
오목부(12)의 내측(즉, 오목부(12)의 측벽부에 의해 둘러싸여지는 공간측)에는, 오목부(12)의 내벽면을 덮는 하지막(下地膜)(13)과, 하지막(13)을 덮는 배리어막(31)이 형성되어 있으며, 배리어막(31)의 내측에는 배선 재료(32)가 충진되어 있다. 하지막(13)은, 층간 절연막(11)(즉, 오목부(12)의 내벽면)과 배선 재료(32)와의 밀착성을 향상시키기 위한 도전성의 막이며, 예를 들면 Ti막이다. 배리어막(31)은, 층간 절연막(11)과 배선 재료(32) 사이의 원자의 이동을 억제해서 배리어성을 향상시키기 위한 도전성의 확산 방지막이며, 예를 들면 TiN막이다. 배선 재료(32)는 배선을 구성하기 위한 도전성 재료이며, 예를 들면 Cu 또는 W이다.
MOSFET(2) 및 층간 절연막(11) 상에는, 또한 SiN막(21)과, SiO2막(22)이 순차적으로 성막되어 있다. 오목부(12)의 각각의 윗쪽에는, SiN막(21) 및 SiO2막(22)을 두께 방향으로 제거함으로써 형성되는 오목부(23)(트렌치)가 마련되어져 있다. 오목부(23)의 내측(즉, 오목부(23)의 측벽부에 의해 둘러싸여지는 공간측)에는, 오목부(23)의 내벽면을 덮는 TiN막(24)이 형성되어 있으며, TiN막(24)의 내측에는 배선 재료(25)가 충진되어 있다. 배선 재료(25)은 배선을 구성하기 위한 도전성 재료이며, 예를 들면 Cu 또는 W이다.
도 9a∼도 9c는, 본 실시형태에 따른 반도체 장치의 제조 방법에 의한 반도체 장치(10)의 제조 과정을 나타내는 단면도이다. 본 실시형태에 따른 반도체 장치(10)의 제조 방법에 있어서는, 먼저 기재(1)의 표면 근방에 소스 영역(1a)과 드레인 영역(1b)을 불순물 이온주입에 의해 형성하고, 기재(1)의 표면 상에 있어서 소스 영역(1a)과 드레인 영역(1b)에 접하는 위치에 게이트 전극(2a)을 포함하는 MOSFET(2)을 형성한다. 그리고, 기재(1)의 표면 및 MOSFET(2)의 측벽을 덮는 층간 절연막(11)을 형성한다. 또한, 소스 영역(1a) 및 드레인 영역(1b)의 각각의 윗쪽에 있어서, 층간 절연막(11)을 두께 방향으로 제거함으로써 오목부(12)를 형성한다. 오목부(12)는 임의의 방법으로 형성될 수 있다. 예를 들면 포토레지스트 기술을 이용하여 패턴을 형성하고, 에칭에 의해 당해 패턴에 따라서 층간 절연막(11)을 제거하고, 그 후 당해 패턴을 제거함으로써 오목부(12)를 형성하는 것이 가능하다. 도 9a는, 오목부(12)가 형성된 상태의 반도체 장치(10)의 단면도이다.
다음으로, 층간 절연막(11)의 표면 및 오목부(12)의 내벽면을 덮는 하지막(13) 및 배리어막(31)을 순차적으로 형성한다. 하지막(13) 및 배리어막(31)을 퇴적하면, 오목부(12)의 상단부에는 하지막(13) 및 배리어막(31)이 오목부(12)의 내측으로 돌출한 형상의 돌출부가 형성된다. 그런데, 본 실시형태에 따른 반도체 장치(10)의 제조 방법에서는, 하지막(13)의 형성 후이며 배리어막(31)의 형성 전의 제 1 타이밍 및 배리어막(31)의 형성 후이며 배선 재료(32)의 충진 전의 제 2 타이밍 중의 적어도 한쪽에서, 제 1 실시형태에 따른 기판 가공 방법, 즉 도 4의 흐름도에 나타내는 기판 가공 방법을 적용한다. 그 결과, 오목부(12)의 내측에 형성되는 돌출부의 돌출량을 저감시켜서, 이 후의 공정에 있어서의 배선 재료(32)의 매립을 충분하게 행하는 것이 가능하게 된다. 또한, 제 1 실시형태에 따른 기판 가공 방법에 의하면, 오목부(12)의 바닥부, 측벽부 및 상단부 상에 형성된 하지막(13) 및 배리어막(31)의 제거를 억제할 수 있기 때문에, 하지막(13) 및 배리어막(31)의 배리어성을 유지할 수 있다.
제 1 실시형태에 따른 기판 가공 방법을 제 1 타이밍에서 행하면, 하지막(13)의 돌출부를 제거함으로써, 그 후의 배리어막(31)의 형성시의 돌출부의 돌출량을 저감할 수 있기 때문에, 바람직하다. 또한, 제 1 실시형태에 따른 기판 가공 방법을 제 1 타이밍 및 제 2 타이밍의 양쪽에서 행하면, 돌출부의 돌출량을 더욱더 저감할 수 있으므로, 보다 바람직하다. 도 9b는, 하지막(13) 및 배리어막(31)의 돌출부가 제거된 상태의 반도체 장치(10)의 단면도이다.
다음으로, 오목부(12)의 밖으로서 층간 절연막(11)의 표면에 퇴적된 하지막(13) 및 배리어막(31)을 연마(예를 들면, CMP법)에 의해 제거하고, 오목부(12)에 배선 재료(32)를 스퍼터링에 의해 충진한다. 도 9c는, 오목부(12)에 배선 재료(32)를 충진한 상태의 반도체 장치(10)의 단면도이다.
그 후에, 도면에 나타내지 않았지만, 오목부(12)의 밖으로서 층간 절연막(11)의 표면에 퇴적된 배선 재료(32)를 연마에 의해 제거하고, 그 위에 SiN막(21), SiO2막(22), 오목부(23), TiN막(24) 및 배선 재료(25)를 형성한다. 여기에서 설명한 공정에 더하여, 반도체 장치(10)에 포함되는 각각의 막 및 오목부의 형성 공정 사이에는, 추가의 막을 형성하는 공정, 혹은 에칭, 연마 등에 의해 소정의 막의 일부 또는 전부를 제거하는 공정이 행하여져도 된다.
(제 3 실시형태)
제 1 실시형태에 따른 기판 가공 방법은, 반도체 장치의 제조 방법에 있어서 오목부 내에 전극을 형성할 때에 적합하게 적용할 수 있다. 도 10은, 본 실시형태에 따른 반도체 장치의 제조 방법에 의해 제조되는 반도체 장치(60)의 단면도이다. 반도체 장치(60)는, 게이트-라스트 프로세스(gate-last process)에 의해 형성되는 MOSFET 구조를 포함하고 있다. 이하에서는 P형 MOSFET 구조를 이용할 경우에 관하여 설명하지만, N형 MOSFET 구조를 이용할 경우에는 이하의 설명에 있어서 P형과 N형을 교환하면 된다. 반도체 장치(60)는, P형 불순물 영역으로서의 기재(61)를 구비하며, 기재(61)의 표면 근방에는 각각 기재(61)에 불순물 이온주입을 행함으로써 N형 불순물 영역인 소스 영역(61a) 및 드레인 영역(6lb)이 형성되어 있다. 기재(61)는, 반도체 기판이다. 소스 영역(61a) 및 드레인 영역(6lb)의 표면 근방에는 고융점 금속 실리사이드 영역(62)이 형성되어 있다.
소스 영역(61a) 및 드레인 영역(6lb) 상에는 SiN막(69), SiO2막(68), 및 SiN막(67)으로 이루어지는 사이드월 절연막이 적층되어 있으며, 그 위를 덮도록 예를 들면 SiN으로 이루어지는 스트레스 라이너 막(64), 예를 들면 SiO2로 이루어지는 절연막(65), 예를 들면 SiN으로 이루어지는 스토퍼 막(66)이 적층되어 있다. 또한, 사이드월 절연막, 스트레스 라이너 막(64), 절연막(65), 및 스토퍼 막(66)을 두께 방향으로 제거함으로써 형성되는 오목부(63)(트렌치)가 마련되어져 있다. 오목부(63)의 측벽부는, SiN막(69), SiO2막(68), 및 SiN막(67)으로 이루어지는 사이드월 절연막과, 스트레스 라이너 막(64)과, 절연막(65)과, 스토퍼 막(66)으로 구성되어 있다.
오목부(63)의 바닥부 상에는, 게이트 절연막(70)이 형성되어 있다. 게이트 절연막(70)으로서는, 예를 들면 산화하프늄, 산화하프늄 실리콘, 산화질화하프늄 실리콘, 또는 산화지르코늄을 이용하여도 된다. 또한, 오목부(63)의 측벽부 및 게이트 절연막(70)의 표면을 덮는 예를 들면 Ti로 이루어지는 하지막(71)과, 하지막(71)을 덮는 예를 들면 TiN으로 이루어지는 배리어막(72)이 형성되어 있으며, 배리어막(72)의 내측에는 게이트 전극(73)이 충진되어 있다. 게이트 전극(73)은 전극을 구성하기 위한 도전성 재료이며, 예를 들면 Cu 또는 W이다.
도 11a, 도 11b는, 본 실시형태에 따른 반도체 장치의 제조 방법에 의한 반도체 장치(60)의 제조 과정을 나타내는 단면도이다. 본 실시형태에 따른 반도체 장치(60)의 제조 방법에 있어서는, 먼저 기재(61)의 표면 상에 게이트 절연막(70)을 형성한다. 이후의 성막을 용이하게 하기 위해, 게이트 절연막(70) 상에는 더미 게이트(미도시)를 설치하는 것이 바람직하다. 다음으로, 예를 들면 CVD 법에 의해 게이트 절연막(70) 및 더미 게이트의 측면을 둘러싸는 사이드월 절연막으로서의 SiN막(69), SiO2막(68), 및 SiN막(67)을 순차적으로 성막한다.
사이드월 절연막의 형성 후에, 사이드월 절연막의 주변의 기재(61)의 표면에 대하여 불순물 이온주입을 행함으로써, 소스 영역(61a)과 드레인 영역(6lb)을 형성한다. 이후에 어닐링 처리를 행하여, 불순물의 활성화를 행하면 된다. 다음으로, 소스 영역(61a) 및 드레인 영역(6lb)의 표면에 고융점 금속을 얇게 퇴적하여 어닐링 처리를 행함으로써, 고융점 금속 실리사이드 영역(62)을 형성한다. 그 후에 사이드월 절연막, 더미 게이트, 및 고융점 금속 실리사이드 영역(62)을 덮도록, 예를 들면 CVD 법에 의해 스트레스 라이너 막(64), 절연막(65), 및 스토퍼 막(66)을 순차적으로 성막한다.
또한, 게이트 절연막(70)의 윗쪽에 있어서, 더미 게이트(미도시), 스트레스 라이너 막(64), 절연막(65), 및 스토퍼 막(66)을 두께 방향으로 제거함으로써 오목부(63)를 형성한다. 오목부(63)는 임의의 방법으로 형성될 수 있다. 예를 들면 포토레지스트 기술을 이용하여 패턴을 형성하고, 에칭에 의해 당해 패턴에 따라서 더미 게이트, 스트레스 라이너 막(64), 절연막(65), 및 스토퍼 막(66)을 제거하고, 그 후 당해 패턴을 제거함으로써 오목부(63)를 형성하는 것이 가능하다. 도 11a는, 오목부(63)가 형성된 상태의 반도체 장치(60)의 단면도이다.
다음으로, 스토퍼 막(66)의 표면 및 오목부(63)의 내벽면을 덮는 하지막(71) 및 배리어막(72)을 순차적으로 형성한다. 하지막(71) 및 배리어막(72)을 퇴적하면, 오목부(63)의 상단부에는 하지막(71) 및 배리어막(72)이 오목부(63)의 내측으로 돌출한 형상의 돌출부가 형성된다. 그런데, 본 실시형태에 따른 반도체 장치(60)의 제조 방법에서는, 하지막(71)의 형성 후이며 배리어막(72)의 형성 전의 제 1 타이밍 및 배리어막(72)의 형성 후이며 게이트 전극(73)의 충진 전의 제 2 타이밍 중의 적어도 한쪽에서, 제 1 실시형태에 따른 기판 가공 방법, 즉 도 4의 흐름도에 나타내는 기판 가공 방법을 적용한다. 그 결과, 오목부(63)의 내측에 형성되는 돌출부의 돌출량을 저감시켜서, 이 후의 공정에 있어서의 게이트 전극(73)의 매립을 충분하게 행하는 것이 가능하게 된다. 또한, 제 1 실시형태에 따른 기판 가공 방법에 의하면, 오목부(63)의 바닥부, 측벽부 및 상단부 상에 형성된 하지막(71) 및 배리어막(72)의 제거를 억제할 수 있기 때문에, 하지막(71) 및 배리어막(72)의 배리어성을 유지할 수 있다.
제 1 실시형태에 따른 기판 가공 방법을 제 1 타이밍에서 행하면, 하지막(71)의 돌출부를 제거함으로써, 그 후의 배리어막(72)의 형성시의 돌출부의 돌출량을 저감할 수 있기 때문에, 바람직하다. 또한, 제 1 실시형태에 따른 기판 가공 방법을 제 1 타이밍 및 제 2 타이밍의 양쪽에서 행하면, 돌출부의 돌출량을 더욱더 저감할 수 있으므로, 보다 바람직하다. 도 11b는, 하지막(71) 및 배리어막(72)의 돌출부가 제거된 상태의 반도체 장치(60)의 단면도이다.
그 후에, 도시되어 있지 않지만, 오목부(63)에 게이트 전극(73)을 스퍼터링에 의해 충진하고, 오목부(63)의 밖으로서 스토퍼 막(66)의 표면에 퇴적된 하지막(71), 배리어막(72), 및 게이트 전극(73)을 연마에 의해 제거한다. 상기의 도 10의 단면도는, 이 상태의 반도체 장치(60)를 나타낸다. 여기에서 설명한 공정에 더하여, 반도체 장치(60)에 포함되는 각각의 막 및 오목부의 형성 공정 사이에는, 추가의 막을 형성하는 공정, 혹은 에칭, 연마 등에 의해 소정의 막의 일부 또는 전부를 제거하는 공정이 행하여져도 된다.
(제 4 실시형태)
도 12는, 본 실시형태에 따른 기판 가공 장치(1000)의 개략적인 구성도이다. 제 1 실시형태에 있어서 설명한 기판 가공 장치(900)와 동일한 부재 및 동일한 기능을 갖는 부재에 관해서는 동일한 부호를 부가하고, 그 설명을 생략한다. 기판 가공 장치(1000)는, 셔터(918)를 구비하는 점에서, 제 1 실시형태에 따른 기판 가공 장치(900)와 상이하다. 셔터(918)는 구동기구(918a)와 셔터부(918b)를 구비한다. 구동기구(918a)는, 셔터부(918b)를, 이온 발생실(902)로부터의 이온빔에 대하여 기판(100)을 차폐하는 위치(이하, 제 1 위치라고도 함)와, 이온 발생실(902)로부터의 이온빔에 대하여 기판(100)을 차폐하지 않는 위치(이하, 제 2 위치라고도 함)와로 구동 가능하게 구성된다. 구동기구(918a)로서는, 예를 들면 모터, 액추에이터 등을 이용할 수 있다.
이 셔터(918)를 채용한, 본 실시형태에 따른 기판의 가공 방법에 대해서 도 13의 흐름도를 사용하여 설명한다. 본 실시형태에 따른 기판의 가공 방법에 있어서의 스텝 S11 내지 스텝 S13에 대해서는, 제 1 실시형태에 따른 기판의 가공 방법에 있어서의 스텝 S1 내지 스텝 S3과 같다. 또, 스텝 S13에 있어서의 제 1 조사 공정은, 셔터부(918b)를 제 2 위치에 위치시킨 상태에서 행하여진다.
스텝 S13에 있어서의 제 1 조사 공정이 종료한 후, 본 실시형태에서는 구동기구(918a)를 구동시켜, 셔터부(918b)를 제 1 위치에 위치시킴으로써, 셔터(918)에 의해 기판(100)을 이온빔에 대하여 차폐한다(스텝 S14). 그리고 이 상태 그대로, 기판 홀더(910)를 경사시킴으로써, 이온 발생실(902)로부터의 이온빔의 기판(100)에 대한 입사 각도가 제 2 각도(θ2)가 되도록 설정한다(스텝 S15). 그 후에, 다시 구동기구(918a)를 구동시켜, 셔터부(918b)를 제 2 위치에 위치시켜서, 셔터(918)에 의한 기판(100)의 이온빔에 대한 차폐를 해제한다(스텝 S16). 이 셔터부(918b)의 이동과 동시에, 제 2 각도(θ2)로 설정된 상태에서, 이온 발생실(902)로부터 기판(100)에 대하여 이온빔이 조사된다(스텝 S17).
스텝 S17의 이후에는, 다시 구동기구(918a)를 구동시켜, 셔터부(918b)를 제 1 위치에 위치시킨다(스텝 S18). 그리고, 기판 홀더(910)를 경사시킴으로써, 이온 발생실(902)로부터의 이온빔의 기판(100)에 대한 입사 각도가 제 3 각도(θ3)가 되도록 설정한다(스텝 S19). 그 후에, 다시 구동기구(918a)를 구동시켜, 셔터부(918b)를 제 2 위치에 위치시켜서, 셔터(918)에 의한 기판(100)의 이온빔에 대한 차폐를 해제한다(스텝 S20). 이 셔터부(918b)의 이동과 동시에, 제 3 각도(θ3)로 설정된 상태에서, 이온 발생실(902)로부터 기판(100)에 대하여 이온빔이 조사된다(스텝 S21).
이러한 스텝을 거침으로써, 이온빔의 입사 각도가 제 1 각도(θ1)로부터 제 2 각도(θ2)로 천이하는 동안, 및 이온빔의 입사 각도가 제 2 각도(θ2)로부터 제 3 각도(θ3)로 천이하는 동안에 있어서는, 셔터(918)가 기판을 이온빔에 대하여 차폐한다. 그 결과, 이온 발생실(902)로부터 이온빔을 인출했던 상태를 유지한 그대로, 제 1 각도(θ1), 제 2 각도(θ2) 및 제 3 각도(θ3)로부터만, 기판(100)에 대하여 이온빔을 조사할 수 있다. 이 때문에, 보다 정밀한 기판의 가공이 가능해 진다. 또한, 기판의 가공중에 이온빔의 조사는 유지된 그대로의 상태, 즉 이온빔을 기판(100)에 대하여 연속적으로 조사하고 있는 상태이기 때문에, 기판의 가공 도중에 한번 이온빔의 조사를 정지시키고, 그 후 조사를 시작할 경우에 비하여, 이온빔 조사 정지시 및 조사 개시시의 에칭 레이트의 변동이나 지향성이 높지 않은 이온빔의 조사를 억제할 수 있다.
또, 본 실시형태에서는 이온 발생실(902)과 기판(100) 사이에 셔터부(918b)를 위치시킴으로써 이온빔을 차폐했다. 이 대신에, 이온 발생실(902)과 기판(100) 사이에 전계를 발생시켜, 이온빔의 진행 방향을 변화킴으로써, 기판(100)에 이온빔이 조사되지 않게 하여도 된다. 이와 같이, 임의의 어느 하나의 방법을 이용하여 이온빔이 기판(100)에 조사되지 않도록 하는 것을, 본 실시형태에서는 이온빔의 차폐라고 칭한다.
본 발명은, 상기의 실시형태에 한정되는 것이 아니며, 본 발명의 취지를 일탈하지 않는 범위에 있어서 적당하게 변경 가능하다.

Claims (19)

  1. 오목부를 표면에 가지며, 상기 오목부의 개구부에 퇴적막이 형성된 기판에 대한 기판 가공 방법으로서, 상기 퇴적막은 상기 기판의 표면 상의 상부 퇴적막을 포함하고, 상기 상부 퇴적막은 상기 오목부의 상기 개구부에 있어서 상기 오목부의 측벽부로부터 내측 방향을 향해서 돌출한 돌출부를 포함하며,
    상기 돌출부에, 상기 기판 면내 방향의 수직 방향에 대하여 제 1 각도를 갖는 방향으로부터 입자빔을 조사하여, 상기 돌출부의 두께 방향의 일부를 제거하는 제 1 조사 공정; 및
    상기 제 1 조사 공정의 후에, 상기 돌출부에, 상기 제 1 각도보다도 상기 기판 면내 방향에 대하여 보다 수직에 가까운 방향이며, 상기 기판 면내 방향의 상기 수직 방향에 대하여 제 2 각도를 갖는 방향으로부터 상기 입자빔을 조사하여, 잔존하는 상기 돌출부의 두께 방향의 일부를 제거하는 제 2 조사 공정
    을 포함하는 기판 가공 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 퇴적막은, 상기 개구부에 더하여, 상기 오목부의 바닥부 및 측벽부에 형성되는 기판 가공 방법.
  5. 제 1 항에 있어서,
    상기 제 1 각도는, 40°를 초과하고, 90°미만의 범위 내에 있는 기판 가공 방법.
  6. 제 5 항에 있어서,
    상기 제 1 각도는, 60°이상, 80°이하의 범위 내에 있는 기판 가공 방법.
  7. 제 1 항에 있어서,
    상기 제 2 각도는, 0°이상, 45°미만의 범위 내에 있는 기판 가공 방법.
  8. 제 7 항에 있어서,
    상기 제 2 각도는, 0°이상, 20°이하의 범위 내에 있는 기판 가공 방법.
  9. 제 1 항에 있어서,
    상기 퇴적막은, 금속 원소를 포함하는 기판 가공 방법.
  10. 제 9 항에 있어서,
    상기 퇴적막은, 확산 방지막으로서 기능하는 기판 가공 방법.
  11. 제 9 항에 있어서,
    상기 퇴적막은, Al 및 Ti 중의 적어도 하나를 포함하는 기판 가공 방법.
  12. 제 1 항에 있어서,
    상기 기판은 절연체로 이루어지는 부재를 포함하고, 상기 오목부는 상기 부재 안에 형성되는 기판 가공 방법.
  13. 제 1 항에 있어서,
    상기 입자빔은, 중성 입자로 이루어지는 기판 가공 방법.
  14. 제 1 항에 있어서,
    상기 제 1 조사 공정의 후에서 상기 제 2 조사 공정의 시작까지, 상기 입자빔은 상기 기판을 향해서 연속적으로 조사되고,
    상기 제 1 조사 공정의 후이며, 상기 입자빔에 대한 상기 기판의 각도를 상기 제 1 각도로부터 변화시키기 전에, 상기 입자빔에 대하여 상기 기판을 차폐하는 공정; 및
    상기 입자빔에 대한 상기 기판의 각도를 상기 제 1 각도로부터 상기 제 2 각도까지 변화시킨 후에, 상기 입자빔에 대한 상기 기판의 차폐를 해제하는 공정을 더 포함하는 기판 가공 방법.
  15. 제 1 항에 있어서,
    상기 제 2 조사 공정의 후에, 상기 돌출부에, 상기 제 2 각도보다도 상기 기판 면내 방향에 대하여 보다 평행에 가까운 방향이며, 상기 기판 면내 방향의 상기 수직 방향에 대하여 제 3 각도를 갖는 방향으로부터 상기 입자빔을 조사하여, 잔존하는 상기 돌출부의 두께 방향의 일부를 제거하는 제 3 조사 공정을 더 포함하는 기판 가공 방법.
  16. 오목부를 표면에 가지며, 상기 오목부의 개구부에 퇴적막이 형성된 기판을 포함하는 반도체 장치의 제조 방법으로서, 상기 퇴적막은 상기 기판의 표면 상의 상부 퇴적막을 포함하고, 상기 상부 퇴적막은 상기 오목부의 상기 개구부에 있어서 상기 오목부의 측벽부로부터 내측 방향을 향해서 돌출한 돌출부를 포함하며,
    상기 돌출부에, 상기 기판 면내 방향의 수직 방향에 대하여 제 1 각도를 갖는 방향으로부터 입자빔을 조사하여, 상기 돌출부의 두께 방향의 일부를 제거하는 제 1 조사 공정; 및
    상기 제 1 조사 공정의 후에, 상기 돌출부에, 상기 제 1 각도보다도 상기 기판 면내 방향에 대하여 보다 수직에 가까운 방향이며, 상기 기판 면내 방향의 상기 수직 방향에 대하여 제 2 각도를 갖는 방향으로부터 상기 입자빔을 조사하여, 잔존하는 상기 돌출부의 두께 방향의 일부를 제거하는 제 2 조사 공정
    을 포함하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 1 조사 공정 및 상기 제 2 조사 공정의 후에, 상기 기판의 상기 표면과 상기 오목부의 내벽면의 적어도 일부를 덮는 제 2 퇴적막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  18. 오목부를 표면에 가지며, 상기 오목부의 개구부에 퇴적막이 형성된 기판에 대한 기판 가공 방법으로서, 상기 퇴적막은 상기 오목부의 측벽부로부터 상기 오목부의 내측 방향을 향해서 돌출한 돌출부를 포함하며,
    상기 개구부에 형성된 상기 퇴적막에, 상기 기판 면내 방향의 수직 방향에 대하여 제 1 각도를 갖는 방향으로부터 입자빔을 조사하여, 상기 퇴적막의 두께 방향의 일부를 제거하는 제 1 조사 공정; 및
    상기 제 1 조사 공정의 후에, 상기 개구부에 형성된 상기 퇴적막에, 상기 제 1 각도보다도 상기 기판 면내 방향에 대하여 보다 수직에 가까운 방향이며, 상기 기판 면내 방향의 상기 수직 방향에 대하여 제 2 각도를 갖는 방향으로부터 상기 입자빔을 조사하여, 잔존하는 상기 퇴적막의 두께 방향의 일부를 제거하는 제 2 조사 공정을 포함하며,
    상기 제 1 조사 공정에 의해, 상기 돌출부의 상기 기판 면내 방향에 수직한 방향의 두께를 감소시키고, 상기 제 2 조사 공정에 의해, 상기 돌출부의 상기 기판에 평행한 방향의 두께를 감소시키는 기판 가공 방법.
  19. 오목부를 표면에 가지며, 상기 오목부의 개구부에 퇴적막이 형성된 기판을 포함하는 반도체 장치의 제조 방법으로서, 상기 퇴적막은 상기 오목부의 측벽부로부터 상기 오목부의 내측 방향을 향해서 돌출한 돌출부를 포함하며,
    상기 개구부에 형성된 상기 퇴적막에, 상기 기판 면내 방향의 수직 방향에 대하여 제 1 각도를 갖는 방향으로부터 입자빔을 조사하여, 상기 퇴적막의 두께 방향의 일부를 제거하는 제 1 조사 공정; 및
    상기 제 1 조사 공정의 후에, 상기 개구부에 형성된 상기 퇴적막에, 상기 제 1 각도보다도 상기 기판 면내 방향에 대하여 보다 수직에 가까운 방향이며, 상기 기판 면내 방향의 상기 수직 방향에 대하여 제 2 각도를 갖는 방향으로부터 상기 입자빔을 조사하여, 잔존하는 상기 퇴적막의 두께 방향의 일부를 제거하는 제 2 조사 공정을 포함하며,
    상기 제 1 조사 공정에 의해, 상기 돌출부의 상기 기판 면내 방향에 수직한 방향의 두께를 감소시키고, 상기 제 2 조사 공정에 의해, 상기 돌출부의 상기 기판에 평행한 방향의 두께를 감소시키는 반도체 장치의 제조 방법.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6028110B2 (ja) 2013-12-25 2016-11-16 キヤノンアネルバ株式会社 基板加工方法及び半導体装置の製造方法
US9418683B2 (en) * 2014-10-29 2016-08-16 International Business Machines Corporation Mass production of multichannel current perpendicular to plane head modules via preferred milling
JP6613207B2 (ja) * 2015-11-13 2019-11-27 東京エレクトロン株式会社 被処理体をエッチングする方法
WO2017082373A1 (ja) * 2015-11-13 2017-05-18 東京エレクトロン株式会社 被処理体をエッチングする方法
JP6748491B2 (ja) * 2016-06-27 2020-09-02 東京エレクトロン株式会社 基板に形成された凹部に銅配線を形成するための前処理を行う方法、及び、処理装置
DE102016111998B4 (de) * 2016-06-30 2024-01-18 Infineon Technologies Ag Ausbilden von Elektrodengräben unter Verwendung eines gerichteten Ionenstrahls und Halbleitervorrichtung mit Graben-Elektrodenstrukturen
JP6536629B2 (ja) * 2017-06-13 2019-07-03 株式会社デンソー 半導体装置およびその製造方法
TWI693860B (zh) 2017-06-27 2020-05-11 日商佳能安內華股份有限公司 電漿處理裝置
KR102361377B1 (ko) 2017-06-27 2022-02-10 캐논 아네르바 가부시키가이샤 플라스마 처리 장치
PL3648550T3 (pl) 2017-06-27 2021-11-22 Canon Anelva Corporation Urządzenie do przetwarzania plazmowego
CN110800378B (zh) * 2017-06-27 2021-12-28 佳能安内华股份有限公司 等离子体处理装置
WO2019003309A1 (ja) 2017-06-27 2019-01-03 キヤノンアネルバ株式会社 プラズマ処理装置
WO2020003557A1 (ja) 2018-06-26 2020-01-02 キヤノンアネルバ株式会社 プラズマ処理装置、プラズマ処理方法、プログラムおよびメモリ媒体
US10879055B2 (en) * 2018-07-17 2020-12-29 Varian Semiconductor Equipment Associates, Inc. Techniques, system and apparatus for selective deposition of a layer using angled ions
US20200135464A1 (en) * 2018-10-30 2020-04-30 Applied Materials, Inc. Methods and apparatus for patterning substrates using asymmetric physical vapor deposition
US11640909B2 (en) * 2018-12-14 2023-05-02 Applied Materials, Inc. Techniques and apparatus for unidirectional hole elongation using angled ion beams
US10927450B2 (en) * 2018-12-19 2021-02-23 Applied Materials, Inc. Methods and apparatus for patterning substrates using asymmetric physical vapor deposition
JP7471074B2 (ja) * 2019-12-02 2024-04-19 キヤノントッキ株式会社 成膜方法及び成膜装置
JP7382809B2 (ja) * 2019-12-02 2023-11-17 キヤノントッキ株式会社 成膜方法及び成膜装置
US11615958B2 (en) * 2020-03-24 2023-03-28 Tokyo Electron Limited Methods to reduce microbridge defects in EUV patterning for microelectronic workpieces

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158211A (ja) 2000-11-20 2002-05-31 Shimadzu Corp イオンビームエッチング装置
JP2005327873A (ja) 2004-05-13 2005-11-24 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61295629A (ja) * 1985-06-25 1986-12-26 Oki Electric Ind Co Ltd コンタクトホ−ルへのバリアメタルの形成方法
JPH0291940A (ja) * 1988-09-29 1990-03-30 Toshiba Corp 半導体装置の製造方法
JPH03268332A (ja) * 1990-03-16 1991-11-29 Mitsubishi Electric Corp 半導体装置の製造方法
JP2932650B2 (ja) * 1990-09-17 1999-08-09 松下電器産業株式会社 微細構造物の製造方法
JPH08268332A (ja) * 1995-03-29 1996-10-15 Nissan Shatai Co Ltd 車両の骨格結合構造
EP0871213A3 (en) * 1997-03-27 1999-03-03 Siemens Aktiengesellschaft Method for producing vias having variable sidewall profile
US6232233B1 (en) * 1997-09-30 2001-05-15 Siemens Aktiengesellschaft Methods for performing planarization and recess etches and apparatus therefor
JP2000307002A (ja) 1999-04-22 2000-11-02 Nec Corp 半導体装置の製造方法
JP2002313914A (ja) * 2001-04-18 2002-10-25 Sony Corp 配線形成方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
US6812147B2 (en) * 2001-10-11 2004-11-02 Epion Corporation GCIB processing to improve interconnection vias and improved interconnection via
JP5423042B2 (ja) * 2009-02-25 2014-02-19 ソニー株式会社 固体撮像装置の製造方法
US8435727B2 (en) * 2010-10-01 2013-05-07 Varian Semiconductor Equipment Associates, Inc. Method and system for modifying photoresist using electromagnetic radiation and ion implantation
US20120306026A1 (en) * 2011-05-31 2012-12-06 International Business Machines Corporation Replacement gate electrode with a tungsten diffusion barrier layer
JP6028110B2 (ja) 2013-12-25 2016-11-16 キヤノンアネルバ株式会社 基板加工方法及び半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158211A (ja) 2000-11-20 2002-05-31 Shimadzu Corp イオンビームエッチング装置
JP2005327873A (ja) 2004-05-13 2005-11-24 Toshiba Corp 半導体装置及びその製造方法

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Publication number Publication date
TWI562304B (ko) 2016-12-11
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