TWI506693B - 半導體裝置的製造方法、離子束蝕刻裝置及控制裝置 - Google Patents

半導體裝置的製造方法、離子束蝕刻裝置及控制裝置 Download PDF

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Yoshimitsu Kodaira
Yukito Nakagawa
Motozo Kurita
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Description

半導體裝置的製造方法、離子束蝕刻裝置及控制裝置
本發明是有關半導體裝置的製造方法及使用於彼之離子束蝕刻裝置及控制裝置。
金屬-絕緣膜(氧化膜)-半導體場效電晶體(Metal-insulator(oxide)-semiconductor field effect transistor：MISFET或MOSFET)是半導體裝置的基本的元件。應用MOSFET的CMOS(Complementary metal-oxide-semiconductor)電路是消費電力少，且微細化或高集成化容易，可高速動作，因此被廣泛使用作為構成LSI的裝置。
以往，MOSFET的閘極絕緣膜是廣泛使用矽的熱氧化膜(SiO2 )或以熱或電漿中氮化氧化矽後的膜(SiON)。並且，閘極電極是摻雜磷(P)或砷(As)的n型多晶矽層及摻雜硼(B)的p型多晶矽層分別被廣泛使用。
但，按照比例法則(scaling rule)，進行閘極絕緣膜的薄膜化或閘極長的縮小化時，發生隨SiO2 膜或SiON膜的薄膜化之閘極洩漏電流的增大或可靠度的降低。並且，產生形成於閘極電極的空乏層所造成閘極容量的降低等，因此提案在閘極絕緣膜使用持高介電常數的絕緣材料(高介電質膜)的方法及在閘極電極使用金屬材料的方法。
高介電質膜材料是例如有鉿系的化合物等，其中氧化鉿(HfO2 )是一邊持高的介電常數，一邊可抑制電子移動度及電洞移動度的劣化的點為有望的材料。然而，因為進行源極及汲極的活性退火處理等的高溫處理工程，而有載子移動度劣化等的特性劣化產生的問題。
於是，對於閘極絕緣膜及閘極電極形成後實施上述源極及汲極的高溫處理工程之以往的製造方法，提案在進行高溫處理後形成閘極絕緣膜及閘極電極的製造方法。在此，將以前者的製造方法所形成的電晶體構成稱為閘極最初構造，將以後者的製造方法所形成的電晶體構成稱為閘極最後構造。
例如在專利文獻1是揭示有以n通道MOSFET作為閘極最初構造，以p通道MOSFET作為閘極最後構造的CMOS電路。該CMOS電路是首先以閘極最初構造來形成n通道MOSFET及p通道MOSFET的雙方之後，僅p通道MOSFET除去閘極電極，重新使導電層堆積而形成閘極最後構造的MOSFET。在該工程中，藉 由選擇各個的閘極電極材料，可形成分別適於n通道MOSFET、p通道MOSFET的功函數(Work Function：WF)之閘極電極。
在專利文獻1所揭示之形成CMOS電路的閘極最後構造的p通道MOSFET的閘極電極時，首先形成對於化學機械研磨(CMP)的擋止膜，除去先形成的閘極最初構造的p通道MOSFET的閘極電極及該閘極電極上的CMP擋止膜而形成開口部，在該開口部充填氮化鈦及鋁。然後，以CMP工程來研磨除去剩餘的氮化鈦及鋁膜至上述CMP擋止膜。
並且，專利文獻1的CMOS電路是在源極及汲極上形成拉伸應力或壓縮應力的矽氮化膜(應力襯底膜(Stress Liner Film))，藉此調變電晶體的通道領域的應力，使載子的移動度提升。
在專利文獻2是揭示有藉由CMP處理來將SiC等的硬的基板表面平坦化後，對基板表面實施氬的氣體團簇照射及氮的氣體團簇照射，藉此去除CMP處理後的研磨傷而平坦化之方法。
〔先行技術文獻〕 〔專利文獻〕
[專利文獻1]日本特開2012-4455號公報
[專利文獻2]日本特開2011-246761號公報
在專利文獻1所揭示的發明之上述CMP工程中，容易在基板面內產生研磨量的差。一般在基板面內的中心部是研磨量小，在基板面內的外周部是研磨量大。亦即研磨後的基板面內的膜厚是有中心厚周邊薄的傾向。如此的CMP工程之研磨量的差會使被製造的半導體裝置的良品率惡化。
在專利文獻2所揭示的發明中是藉由氣體團簇離子束蝕刻來使CMP處理所產生的基板面內的微小的研磨傷平坦化，但該方法是無法解消CMP處理所產生的基板中心部與周邊部的研磨量的差。
本發明是為了解決上述的課題而研發者，以提供一種在半導體裝置的製造工程中簡便地補正CMP所產生之基板面內的膜厚分布，在基板面內均一的半導體裝置為目的。
為了解決上述的課題，本發明的半導體裝置的製造方法的特徵係具有：CMP工程，其係藉由化學機械研磨來研磨基板；及IBE工程，其係對於被研磨的前述基板進行離子束蝕刻處理，前述IBE工程的前述離子束蝕刻處理係於前述基板面 內的中心部及外周部，蝕刻速率不同。
又，本發明的離子束蝕刻裝置，係具備：電漿產生室；處理室，其係處理基板；柵，其係設於前述處理室與前述電漿產生室之間，用以從前述電漿產生室抽出離子形成離子束；氣體導入部，其係用以對前述電漿產生室導入放電用氣體；排氣手段，其係用以將前述處理室內排氣；及基板支架，其係設於前述處理室內用以載置基板，其特徵為：前述柵的離子通過孔係於與前述基板面內的中心部對向的位置，及與前述基板面內的外周部對向的位置，開口密度不同。
又，本發明的控制裝置，係使用於離子束蝕刻裝置的控制裝置，其特徵為：輸入基板的面內膜厚分布的測定結果，根據該測定結果來控制在電漿產生室的外部設在與前述電漿產生室的柵對向的頂部的外周的外側線圈及設在前述頂部的內周的內側線圈的各個的電流值。
若根據本發明，則藉由在CMP工程之後進行蝕刻速率設分布的離子束蝕刻處理，可簡便地補正CMP 所產生之基板面內的膜厚分布。因此，若根據本發明，則可在基板面內製造均一的半導體裝置，可使半導體裝置的製造良品率提升。
100‧‧‧離子束產生裝置
101‧‧‧處理室
102‧‧‧電漿產生室
102a‧‧‧電漿產生室的內部空間
102b‧‧‧電漿產生室的開口
103‧‧‧排氣手段
104‧‧‧鐘罩
105‧‧‧氣體導入部
106‧‧‧電磁線圈
106a‧‧‧內側線圈
106b‧‧‧外側線圈
107‧‧‧匹配器
108‧‧‧RF天線
109‧‧‧柵
110‧‧‧基板支架
111‧‧‧基板
112‧‧‧ESC電極
115‧‧‧第1電極
115a‧‧‧離子通過孔
116‧‧‧第2電極
117‧‧‧第3電極
118‧‧‧永久磁石
120‧‧‧固定構件
121‧‧‧支持構件
122‧‧‧旋轉驅動部
123‧‧‧固定構件
200‧‧‧溝
201‧‧‧n型阱
202‧‧‧p型源極領域或p型汲極領域
203‧‧‧高融點金屬矽化物膜
204‧‧‧應力襯底膜
205‧‧‧絕緣膜
206‧‧‧CMP擋止膜
207‧‧‧SiN膜
208‧‧‧SiO2 膜
209‧‧‧SiN膜
210‧‧‧閘極絕緣膜
211‧‧‧擴散防止膜
212‧‧‧導電膜
213‧‧‧硬質遮罩
214‧‧‧蓋膜
301‧‧‧控制裝置
302‧‧‧外側線圈連接電源
303‧‧‧內側線圈連接電源
304‧‧‧放電用電源
305‧‧‧第1電極連接電源
306‧‧‧第2電極連接電源
307‧‧‧基板支架驅動機構
308‧‧‧排氣手段
309‧‧‧氣體導入系
310‧‧‧閘閥
400‧‧‧檢測光學系
401‧‧‧對物透鏡
402‧‧‧半透明反射鏡
403‧‧‧結像透鏡
404‧‧‧中繼透鏡
405‧‧‧空間濾片
406‧‧‧視野光圈
407‧‧‧照明光源
408‧‧‧分光器
500‧‧‧光學系移動部
501‧‧‧光學系移動導件
502‧‧‧驅動馬達
600‧‧‧平台部
601‧‧‧旋轉平台
602‧‧‧光電感測器
603‧‧‧驅動馬達
604‧‧‧基板
圖1是模式性地表示本發明的離子束蝕刻裝置的構成的剖面圖。
圖2是模式性地表示圖1的離子束蝕刻裝置的電漿產生室附近的構成的剖面圖。
圖3是用以說明本發明的第1實施形態的閘極最後構造的場效電晶體的製造製程的一部分的剖面模式圖。
圖4是表示在本發明的離子束蝕刻裝置中，使設在電漿產生室的外側線圈及內側線圈的電流值變化時之基板面內的位置之蝕刻速率不同的圖。
圖5是表示在本發明的離子束蝕刻裝置的電漿產生室所設的電磁線圈流動的電流的方向及永久磁石的磁極的剖面模式圖。
圖6是在本發明的第2實施形態中使用於柵的電極的平面模式圖。
圖7是表示本發明的第3實施形態的離子束蝕刻裝置的柵的構成的剖面模式圖。
圖8是表示本發明的第4實施形態的離子束入射角與蝕刻速率的關係圖。
圖9是使用於本發明的控制裝置的說明圖。
圖10是用以說明本發明的第5實施形態的閘極最後構造的場效電晶體的製造製程的一部分的剖面模式圖。
圖11是表示本發明所使用的膜厚測定裝置的構成的剖面模式圖。
以下，參照圖面來說明本發明的實施形態，但本發明並非限於本實施形態。另外，在以下說明的圖面，具有同機能者是附上同一符號，亦有時省略其重複的說明。
(第1實施形態)
在圖1顯示本實施形態的離子束蝕刻(IBE)裝置的概略圖。IBE裝置是具備：處理室101，及設成對該處理室101內照射離子束的離子束產生裝置100。離子束產生裝置100與處理室101是被連結，從離子束產生裝置100產生的離子束是被導入至處理室101內。
在處理室101內，可保持基板111的基板支架110是被設成從離子束產生裝置100照射的離子束會被射入，且基板111會被載置於靜電吸附(Electrostatic chuck：ESC)電極112上。並且，在處理室101設置有排氣手段103。在處理室101內設有中和器(未圖示)，可藉由該中和器來將從離子束產生裝置100導入的離子束予 以電性中和。因此，可將被電性中和的離子束照射至基板111，防止該基板111的充電。基板支架110是對於離子束可任意地傾斜。並且，基板支架110是成為可將基板111旋轉(自轉)於其面內方向的構造。
離子束產生裝置100是具備電漿產生室102。作為放電腔室的該電漿產生室102是具有作為具備中空部及開口的構件之鐘罩104，該中空部的內部空間102a會成為生成電漿放電的放電空間。本實施形態是如圖1所示般，例如將由石英所構成的鐘罩104安裝於例如由不鏽鋼等所構成的處理室101，藉此處理室101與電漿產生室102會被連結。亦即，以形成於處理室101的開口與鐘罩104的開口(電漿產生室102的開口102b)會重疊的方式，將鐘罩104設於處理室101。
上述內部空間102a是經由開口102b來與外部連通，在內部空間102a生成的離子是從開口102b抽出。並且，在電漿產生室102設有氣體導入部105，藉由該氣體導入部105來蝕刻氣體導入至電漿產生室102內的內部空間。並且，連接至匹配器107，用以生成高頻(RF)場的RF天線108會被配置於電漿產生室102的周圍，而使能夠在內部空間生成電漿放電。在鐘罩104的頂部(柵109的對向側)設有電磁線圈106。在如此的構成中，從氣體導入部105導入放電用氣體，對RF天線108施加高頻，藉此可使放電用氣體的電漿產生於電漿產生室102內。在RF天線108的外周是更設有永久磁石118。
在本實施形態中，如圖1所示般，連結處理室101與電漿產生室102，但離子束產生裝置100是更具備柵109，該柵109是設在處理室101與電漿產生室102的境界，作為用以從在內部空間102a產生的電漿抽出離子的抽出手段。本實施形態是對該柵109施加直流電壓，抽出電漿產生室102內的離子作為射束，將被抽出的離子束照射至基板111，藉此進行基板111的處理。另外，柵109是在圖1中藉由未圖示的締結構件來安裝於裝置，藉由未圖示的連結部來連結各電極。
柵109是設在電漿產生室102的離子放出側所形成的開口102b。柵109是至少具備3個的電極，各電極是具有多數個用以使在內部空間102a產生的離子通過的離子通過孔。該等柵109的構成要素之至少3個的電極是在開口102b中，從內部空間102a往開口102b的外側，亦即沿著從柵109抽出的離子束的行進方向，以來自內部空間102a的離子能夠通過離子通過孔而朝電漿產生室102的外部放出的方式，彼此分離配列。亦即，上述至少3個的電極分別為板狀的電極，該等至少3個的電極之中，最內部空間102a側的電極是具有作為區劃開口102b的放電空間的構件之機能，各電極之形成有離子通過孔的面會對向。
在本發明中所謂柵是意指具備複數的電極及將該複數的電極分別固定連結的固定構件、電極間的絕緣材等之電極裝配。
在本實施形態中，柵109是在電漿產生室102與處理室101的連結部分之該等2個的境界，自電漿產生室102的側，具備第1電極115(電漿側柵)，第2電極116，第3電極117(基板側柵)。第1電極115，第2電極116，及第3電極117是以形成於第1電極115的各離子通過孔，形成於第2電極116的各離子通過孔，及形成於第3電極117的各離子通過孔能夠對向的方式配列於從電漿產生室102往處理室101的方向P。通常，第1電極115~第3電極117的各點的離子通過孔是直徑相等，各個的離子通過孔會重疊配置。各電極是藉由固定構件120來連結，固定於處理裝置。
在本實施形態中，第1電極115，第2電極116是被連接至未圖示的電源，可控制各電極的電位。第3電極117是被接地。亦可將電源連接至第3電極117來控制電位。
第1電極115是在電漿產生室102的開口102b設在最內部空間102a側(最電漿產生室102側)，在開口102b中亦具有作為規劃內部空間102a的構件之機能。第2電極116是設在比第1電極115更靠沿著從第1電極115往第3電極117的配列方向P之內部空間102a的外側(比第1電極115更靠處理室101側)。第3電極117是設在比第2電極116更靠從第1電極115沿著上述配列方向P之內部空間102a的外側的電極，作為柵109的構成要素的電極之中，設在沿著上述配列方向P之電漿 產生室102的最外側的電極，亦即設在最靠處理室101側的電極。
在圖2中更詳細說明有關上述離子束產生裝置100的電漿產生室102附近。
電漿產生室102的外部，設在鐘罩104的頂部之電磁線圈106是由安裝在內周部分的環狀的內側線圈106a及安裝在外周部分的環狀的外側線圈106b所構成。內側線圈106a及外側線圈106b是分別連接至未圖示的電源，構成可互相獨立控制流至各線圈的電流值。另外，所謂鐘罩104的頂部是意指在構成電漿產生室102的鐘罩104中與柵109對向的部分。
利用圖3來說明具有閘極最後構造的場效電晶體(FET)的半導體裝置的製造的製程，作為本發明的半導體裝置的製造方法的一例。該製程是例如適用在專利文獻1所揭示的CMOS電路的p通道MOSFET的製造製程。在圖3(a)中201是n型阱，202是在閘極電極的兩側部的基板中導入導電性雜質而製作的p型源極及p型汲極，203是由NiSi膜所構成的高融點金屬矽化物膜，204是用以對基板施加預定的應力之SiN所構成的應力襯底膜，205是由SiO2 等所構成的絕緣膜，206是由SiN所構成的CMP擋止膜。207、208、209是側壁絕緣膜，207是由SiN所構成，208是由SiO2 所構成，209是由SiN所構成。
其次、如圖3(b)所示般，在溝200的內壁 及CMP擋止膜206上形成有閘極絕緣膜210。閘極絕緣膜210是藉由具有相對介電常數至少大於8.0的介電常數的絕緣材料來形成為理想。其次，在閘極絕緣膜210上形成有由TiN所構成的擴散防止膜211，由鋁(Al)所構成的導電膜212。該等的膜是以濺射法等來形成。導電膜212是除了Al以外，還可適用銅(Cu)或鎢(W)等。
之後，以往是如圖3(c)所示般，藉由CMP工程來除去CMP擋止膜206上所形成的導電膜212，擴散防止膜211及閘極絕緣膜210，在溝內形成有由導電膜212所構成的閘極電極。
在此CMP工程中，一般研磨速度是外周部要比基板面內的中心部更快，在基板面內的中心部及外周部，研磨後膜厚產生差。具體而言，在CMP擋止膜206上殘留具有膜厚分布的閘極絕緣膜210。這可想像是使用在CMP的泥漿的粒徑及基板面內的各點的每單位面積的加壓以及研磨墊的動作等所造成者。此基板面內的膜厚分布會影響閘極電極的閘極臨界值電壓(Vt)，成為FET的元件特性的偏差的原因。
本發明是藉由IBE工程來補正在如此的CMP工程中產生的基板面內的膜厚分布，特別是在基板的直徑方向產生的膜厚分布者，在圖3所示的FET的製造製程中，藉由CMP工程，至閘極絕緣膜210露出或即將露出之前進行研磨，然後，藉由IBE工程來蝕刻閘極絕緣膜210。在此IBE工程中，藉由在基板面內方向使蝕刻速率 不同，可一邊補正閘極絕緣膜210的膜厚分布，一邊進行蝕刻，解消膜厚分布。在本發明中，所謂「補正膜厚分布」是意味在IBE工程後基板的膜厚分布解消。因此，若膜厚分布解消，則亦可不藉由IBE工程來全部除去具有膜厚分布的膜，但即使全部除去具有膜厚分布的膜，甚至因應所需除去到其下層的膜為止也無妨。
因此，在圖3的FET的製造製程中，在IBE工程中，只要至少解消閘極絕緣膜210的膜厚分布即可，藉由IBE工程，可留下膜厚均一的閘極絕緣膜210或全部除去閘極絕緣膜210，且即使除去CMP擋止膜206的一部分或全部也無妨。
本發明的IBE裝置是具備：在電漿產生室102的外部設在與前述電漿產生室102的柵109對向的頂部的外周的外側線圈106b，及設在前述頂部的內周的內側線圈106a，可分別獨立控制電流值。藉由控制此2個線圈的各電流值，可調整電漿產生室102內的電漿密度的面內分布。一旦使電漿產生室102內的電漿密度變化，則對應於各點的電漿密度來從柵109抽出的離子束量也會變化。亦即，在電漿密度高的點被抽出的離子束量也會變大，在電漿密度低的點被抽出的離子束量也會變小。
在本發明中，在電漿產生室102內在與基板111面內的中心部對向的位置是提高電漿密度分布，在電漿產生室102內在與基板111面內的外周部對向的位置是降低電漿密度分布。藉此將基板111面內的中心部的離子 束之蝕刻速率形成比基板111面內的外周部更大，補正在CMP工程所產生的基板111面內的膜厚分布來進行蝕刻。
通常，在電漿產生室102內為了在基板111面內方向取得均一的電漿密度分布，而將流至內側線圈106a及外側線圈106b的電流設為相同。對於此，本實施形態為了擴大中央部的蝕刻速率，相對於內側線圈106a，擴大外側線圈106b的電流值。
在圖4顯示使流至內側線圈106a及外側線圈106b的電流變化時之基板111的各點的蝕刻速率的變化。使用SiO2 作為蝕刻對象。圖4的縱軸是表示蝕刻速率，橫軸是將基板111面內的中心部設為0，離該中心部，半徑方向的距離。並且，連接各繪圖的線所示的數值是表示流至內側線圈106a及外側線圈106b的電流值，數值的左側是表示流至內側線圈106a的電流，數值的右側是表示流至外側線圈106b的電流。由圖4可知，當流至內側線圈106a及外側線圈106b的電流值相等時(50/50)，基板111中心部及基板111外周部的蝕刻速率是幾乎相等，但在使流至外側線圈106b的電流增加時(50/60)，基板111中心部的蝕刻速率會上昇。
另外，此時的其他的條件是如以下般。蝕刻氣體為使用Ar氣體，流至電漿產生室2內的Ar氣體的流量為20sccm。施加於第1電極115的電壓是200V，流至第1電極115的電流是設定成400mA。從柵109抽出的離 子束設定成對於試料表面垂直射入。與離子束的照射同時從中和器往基板111放出電子。中和器是在空心陽極型的陰極生成電漿，藉由與陽極的電位差來抽出電子。
利用圖5來說明有關流至內側線圈106a及外側線圈106b的電流的方向。內側線圈106a是在電漿產生室102的中心，形成與從電漿產生室102往基板111的方向相反方向的磁場，外側線圈是形成與從電漿產生室102往基板111的方向相同方向的磁場。並且，永久磁石118是以電漿產生室102側成為N極的方式設置。
在電漿產生室102內開始放電之後，如上述般在電漿產生室102內形成電漿密度分布而抽出離子束，照射至基板111。藉由此IBE工程，在數nm~數十nm的厚度蝕刻CMP工程後的基板111上的膜，藉此可補正基板111面內的膜厚分布，其結果，可降低形成於基板111的FET的Vt的偏差。
(第2實施形態)
第1實施形態是藉由調整電漿產生室102內的電漿密度來補正CMP工程後的基板面內的膜厚分布。相對於此，本實施形態是藉由使柵109的離子通過孔的開口密度在柵的面內不同來進行基板面內的膜厚分布的補正。
形成於柵109的離子通過孔是其數量越多，或離子通過孔的直徑越大，越多的離子束會被抽出。因此，使柵109的離子通過孔的開口密度在與基板111中心 部對向的位置形成大，在與基板111面內的外周部對向的位置形成小之下，可使基板111面內的中心部與外周部的蝕刻速率不同。
另外，在本發明中所謂柵109的離子通過孔是意指包含第1電極115、第2電極116及第3電極117的電極裝配之柵109的離子通過孔。例如，可思考成第1電極115與第2電極116的離子通過孔是同直徑且形成於同位置，第3電極117的離子通過孔雖形成於同位置，但其直徑相對於其他的電極小的情況。此時柵109的離子通過孔實質上是依第3電極117的離子通過孔而定。相反的，第2電極116與第3電極117的離子通過孔為同直徑且形成於位置，而第1電極115的離子通過孔雖形成於同位置，但直徑相對於其他的電極小時，柵109的離子通過孔實質上是依第1電極115的離子通過孔而定。
所謂離子通過孔的開口密度是意指柵109的各點之相對於電極部分的離子通過孔的面積的比例。離子通過孔的開口密度，中心部要比周邊大的例子，有以下的形態。第1是在中心部及外周部，離子通過孔的直徑相等，在中心部及外周部，每單位面積的離子通過孔的數量是中心部較多的情況。第2是在中心部及外周部，每單位面積的離子通過孔的數量相等，在中心部及外周部，離子通過孔的直徑，中心部較大的情況。第3是具備該等的雙方的條件的情況。另外，離子通過孔，通常是圓形，因此面積的大小是以直徑的大小來表示，但在本發明中離子通 過孔並非限於圓形。
CMP工程後的基板面內的膜厚分布是具有一定的再現性，因此像本實施形態那樣可調整柵109的離子通過孔，而使能夠補正該膜厚分布。
在圖6顯示本實施形態的柵109的構成例。圖6是表示第1電極115及形成於第1電極115的離子通過孔。在第2電極116及第3電極117也形成有同樣的離子通過孔，以各點的離子通過孔能夠重疊的方式組合第1電極115~第3電極117。圖6所示的第1電極115是在中心部及外周部離子通過孔115a的數量不同。具體而言，離子通過孔115a的直徑是相同，但形成離子通過孔115a的間隔是在外周部成為中心部的1.5倍。
並非限於如此的圖6所示的形態，例如亦可從柵109的中心部到外周部階段性地使離子通過孔的開口密度變化。
(第3實施形態)
上述第2實施形態是藉由使柵109的離子通過孔的開口密度在柵的面內變化來進行基板111面內的膜厚分布的補正。本實施形態也是與第2實施形態同樣使柵109的離子通過孔的開口密度在柵109的面內不同，但另外還具備使柵109的離子通過孔的開口密度變化的機構。
圖7是用以說明本實施形態的IBE裝置的圖，為了說明本實施形態的要旨，而擴大圖示電漿產生室 102周邊，與在上述實施形態所述的構成同樣者是省略一部分記載。
固定構件123是連結第1電極115與第2電極116，固定於處理室101的內壁。支持構件121是由第1電極115及第2電極116來獨立支持第3電極117。旋轉驅動部122是用以使第3電極117在面內旋轉的裝置，設在支持構件121上。作為用以使第3電極117旋轉的機構是例如在第3電極117的外緣形成有鋸溝，與旋轉驅動部122的齒輪嵌合，該齒輪會藉由旋轉驅動部122的馬達來構成可旋轉。
一旦使第3電極117在面內旋轉於周方向，則第1電極115與第2電極116的離子通過孔的位置偏移，是在中心部不大，但越往外周部越大。亦即越往外周部，柵109的離子通過孔的開口密度越低。因此從柵109抽出的離子束也是與基板111面內的中心部對向的位置要比與基板111面內的外周部對向的位置更多，蝕刻速率是在中心部要比基板111面內的外周部更大。
若根據本實施形態，則藉由按照所望的製程來使第3電極117旋轉，可適當變更基板111面內的外周部與中心部的蝕刻速率的比例。並且，藉由接受後述的CMP工程後的膜厚測定結果的控制，可成為更均一的加工。另外，作為使旋轉的電極，由IBE工程後的基板111面內的膜厚分布及離子束特性的觀點來看，最好是第3電極117，但使第1電極115及第2電極116旋轉，也可進 行基板111面內的膜厚分布的補正。
(第4實施形態)
本發明的要旨是藉由IBE工程來補正CMP工程後所存在之基板111面內的膜厚分布，但IBE是蝕刻速率會依對象的物質而不同。如上述般，在圖3所示的FET的製造製程中是藉由CMP工程來加工至閘極絕緣膜210露出後進行IBE工程來蝕刻閘極絕緣膜210，但此時由SiO2 所構成的閘極絕緣膜210或由SiN所構成的CMP擋止膜206等構成材料由Si系化合物所構成的膜是蝕刻速率要比由TiN等的Ti系化合物所構成的擴散防止膜211更大。因此，在IBE工程後。溝(圖3(a)中的200)內的擴散防止膜211恐有比閘極絕緣膜210或CMP擋止膜206更突出之虞。如此的導電性的突起部是在之後例如形成由SiN所構成的蓋膜，在形成往高融點金屬矽化物膜的接觸插塞時，有可能引起接觸插塞形成點的位移發生時與鄰接的接觸插塞接觸等的問題。
在圖8顯示各物質的IBE工程的離子束入射角與蝕刻速率的關係。另外，將在垂直方向射入離子束至被蝕刻材時的入射角度設為0度。例如在入射角45度，SiO2 是約145Å/min，相對的，TiN是約60Å/min。
因此在進行IBE工程時，閘極絕緣膜210的SiO2 容易削去。特別是在IBE工程中，為了在CMP工程產生的基板111面內的膜厚分布以外也補正面粗度，最好 持某程度的傾斜來使離子束射入至基板111。但，若根據圖8，則為了平坦化而形成理想的45度以上的角度，則SiO2 與TiN的蝕刻速率的差也會變大。
在本實施形態是以降低如此的閘極絕緣膜210與Ti系金屬的蝕刻速率的差，使補正因CMP工程而產生的基板111面內的膜厚分布時的自由度提升為目的。
上述的實施形態皆是在電漿產生室102內導入惰性氣體而使放電，抽出惰性氣體的離子。相對於此，本實施形態是在電漿產生室102內，除了惰性氣體以外還導入含氯(Cl2 )氣體。SiO2 及TiN是TiN與Cl2 氣體的反應性較高，因此藉由使用惰性氣體與Cl2 氣體的混合氣體來將含氯離子的離子束照射至基板111，可使TiN的蝕刻速率提升，可防止在溝內的擴散防止膜211的突出。
不設由TiN所構成的擴散防止膜211時或在該擴散防止膜211使用可對於SiO2 選性地蝕刻的材料時，為了取得SiO2 與導電膜212的蝕刻選擇性，亦可使用Ar與O2 的混合氣體或Ar與N2 的混合氣體來進行IBE工程。
其次，利用圖9來說明有關為了實行本發明的實施形態而被使用的控制裝置。
用以使本發明的IBE裝置動作的控制裝置301是具備主控制部(未圖示)及記憶裝置(未圖示)，儲存有實行本發明的各種基板處理製程的控制程式。例如，控制程式是作為Mask ROM來安裝。或，亦可經由外部的記 錄媒體或網路來將控制程式安裝於藉由硬碟(HDD)等所構成的記憶裝置。
控制裝置301的主控制部是分別與被連接至內側線圈106a或外側線圈106b的電源302，303，施加放電用電力的電源304，被連接至第1電極115或第2電極116的電源305，306，或基板支架110，排氣手段，氣體導入系的驅動機構307，308，309、及閘閥310等電性連接。藉由如此與本發明的IBE裝置的各要素連接，可管理、控制IBE裝置的動作。
(第5實施形態)
利用圖10來說明有關本實施形態。本實施形態是在圖3所示的FET的製造製程中，如圖10(a)所示般，在CMP擋止膜206之下插入硬質遮罩213。
如第4實施形態所述般，在CMP工程後的IBE工程補正基板111面內的閘極絕緣膜210的膜厚分布時，形成於溝內之TiN所構成的擴散防止膜211與其外部的Si系化合物，具體而言是由SiO2 所構成的閘極絕緣膜210或由SiN所構成的CMP擋止膜206，其離子束的蝕刻速率大不同，在IBE工程後恐有擴散防止膜211突出之虞。
於是，本實施形態是在CMP擋止膜206的下層設置蝕刻速率比Ti系化合物更小的材料所構成的硬質遮罩213。硬質遮罩213是例如由Al2 O3 或碳膜等所構 成，使用照射離子束時的蝕刻速率比Ti系化合物更小的材料。
在本實施形態中，藉由設置硬質遮罩213，一旦在IBE工程中CMP擋止膜206被除去而露出硬質遮罩213，則留在溝內之TiN所構成的擴散防止膜211會被選擇性地蝕刻，如圖10(b)所示般，可防止比鄰接的溝內的閘極絕緣膜210或絕緣膜205更突出。因此，在形成由SiN所構成的蓋膜214時，亦可如圖10(c)所示般，擴散防止膜211不突出，取得平坦的表面，迴避上述鄰接的接觸插塞間的接觸等的問題。
硬質遮罩213為了取得接觸插塞間的絕緣，而最好以絕緣材來構成，但亦可以碳膜等的導電性膜來構成，在IBE工程的膜厚分布補正時或補正後除去。
而且，為了取得閘極絕緣膜210及導電膜212的蝕刻選擇性，亦可使用Ar與O2 的混合氣體，或Ar與N2 的混合氣體來進行IBE工程。
(第6實施形態)
本實施形態的特徵是在CMP工程後測定基板面內的膜厚分布，調整之後的IBE工程的膜厚分布補正的強度。亦即，本實施形態的特徵是在第1實施形態，第3實施形態或第4實施形態中，在CMP工程後進行閘極絕緣膜210的膜厚分布的測定，按照其測定結果來控制IBE工程。
CMP工程後的膜厚測定是利用圖11所示的光學式計測裝置來進行閘極絕緣膜210的膜厚測定。膜厚計測裝置是以檢測光學系400，光學系移動部500，平台部600及膜厚計測處理部(未圖示)所構成。
平台部600是由：載置基板604的旋轉平台601，檢測出旋轉平台601的特定位置的通過之光電感測器602，及將旋轉平台601旋轉的驅動馬達603所構成。檢測出CMP工程後的基板604表面的分光波形之檢測光學系400是由：對物透鏡401，半透明反射鏡402，結像透鏡403，中繼透鏡404，空間濾片405，視野光圈406，照明光源407及分光器408所構成。
照明光源407是使用氙氣燈或鹵素燈等的白色照明光源，經由半透明反射鏡402，對物透鏡401來將白色照明光照射置基板604。來自基板604的反射光是經由對物透鏡401，半透明反射鏡402，結像透鏡403，中繼透鏡404，空間濾片405，視野光圈406來引導至分光器408。
在分光器408被分光的分光波形是作為電氣訊號來輸入至未圖示的膜厚計測處理部，算出膜厚而求取基板604面內的膜厚分布。光學系移動部500是以光學系移動導件501，驅動馬達502所構成，藉由將檢測光學系400移動於旋轉平台601的半徑方向，來檢測出基板604全面的分光波形。膜厚計測處理部的頻率．相位解析處理部是將被波形補正的分光波形的橫軸變換成波長的倒數， 進行分光波形的頻率．相位解析。根據其解析結果來進行膜厚算出。
藉由上述的膜厚計測裝置來求取CMP工程後的基板面內的膜厚分布，將該測定結果輸入至圖9的控制裝置301，按照該測定結果來控制IBE工程，藉此可更精度佳地補正基板面內的膜厚分布。
按照該測定結果來進行控制的IBE工程的參數是可舉以下的形態。
在第1實施形態中是流至外側線圈106b及內側線圈106a的電流值，在第3實施形態中是第3電極117的電極板面內的旋轉量，在第4實施形態中是Cl2 氣體的導入量。並且，亦可控制施加於各實施形態中構成柵109的各電極的電壓。
以上，上述的實施形態所有CMP工程後的基板面內的膜厚分布是基板面內的中心部的膜厚比外周部厚的情況。本發明並非限於此，基板面內的中心部的膜厚比外周部薄的情況也可適用。例如在CMP工程中提高中心部的墊壓力來研磨的情況或預先研磨中心部後研磨基板全體的情況等。
如此的情況是以基板111面內的外周部的蝕刻速率比基板111面內的中心部更高的方式進行IBE工程。在上述的第1實施形態中是可藉由使與基板111面內的外周部對向的位置之電漿產生室102內的電漿密度形成比與基板111面內的中心部對向的位置更大來達成。並 且，在第2實施形態是可藉由使與基板111面內的外周部對向的位置的柵109的離子通過孔的開口密度形成比與基板111面內的中心部對向的位置更大來達成。
以上，在閘極最後構造的FET的製造中，舉因CMP工程而在閘極絕緣膜產生膜厚分布的情況為例說明本發明的實施形態，但本發明並非限於該實施形態，只要是因CMP工程而產生膜厚分布的情況，如何的半導體裝置的製造方法皆適用。
100‧‧‧離子束產生裝置
101‧‧‧處理室
102‧‧‧電漿產生室
102a‧‧‧電漿產生室的內部空間
102b‧‧‧電漿產生室的開口
103‧‧‧排氣手段
104‧‧‧鐘罩
105‧‧‧氣體導入部
106‧‧‧電磁線圈
107‧‧‧匹配器
108‧‧‧RF天線
109‧‧‧柵
110‧‧‧基板支架
111‧‧‧基板
112‧‧‧ESC電極
115‧‧‧第1電極
116‧‧‧第2電極
117‧‧‧第3電極
118‧‧‧永久磁石

Claims (13)

  1. 一種半導體裝置的製造方法，其特徵係具有：CMP工程，其係藉由化學機械研磨來研磨基板；及IBE工程，其係對於被研磨的前述基板進行離子束蝕刻處理，前述CMP工程係前述基板面內的外周部的研磨量比中心部更大，前述IBE工程的前述離子束蝕刻處理係利用離子束蝕刻裝置，該離子束蝕刻裝置係具備：電漿產生室；處理基板的處理室；設在前述處理室與前述電漿產生室之間，從前述電漿產生室抽出離子形成離子束的柵；及設在前述處理室內用以載置基板的基板支架，為了修正在前述CMP工程所產生的前述基板面內的膜厚分布，而使前述基板面內的外周部的蝕刻量比中心部更小。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，電漿產生室內的電漿密度係於前述電漿產生室內，在抽出前述離子束的方向，與前述基板面內的外周部對向的位置要比與中心部對向的位置更小。
  3. 如申請專利範圍第2項之半導體裝置的製造方法，其中，前述電漿產生室係於與抽出離子束的側對向的側具備複數的環狀的電磁線圈，前述複數的電磁線圈係可分別 獨立控制電流，藉由控制前述複數的電磁線圈的電流，使前述電漿產生室內的電漿密度在與前述基板面內的外周部對向的位置要比與中心部對向的位置更小。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中，在前述CMP工程與前述IBE工程之間具有測定前述基板的膜厚分布的測定工程，在前述IBE工程中，按照在前述測定工程中求取的測定結果來控制流至前述複數的電磁線圈的電流值。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中，形成於柵之複數的離子通過孔的每單位面積的開口密度在與前述基板面內的外周部對向的位置要比與中心部對向的位置更小。
  6. 如申請專利範圍第5項之半導體裝置的製造方法，其中，前述離子通過孔的每單位面積的個數在與前述基板面內的外周部對向的位置要比與中心部對向的位置更少。
  7. 如申請專利範圍第5項之半導體裝置的製造方法，其中，前述柵係由複數的電極板所構成，在前述複數的電極板設有互相重疊的複數的離子通過孔，前述複數的電極板的至少1片係位於從其他的電極板與離子通過孔所對向的位置旋轉至該電極板的面內方向的位置，相重疊的離子通過孔的每單位面積的開口密度在與前述基板面內的外周部對向的位置要比與中心部對向的位置更小。
  8. 如申請專利範圍第7項之半導體裝置的製造方法， 其中，在前述CMP工程與前述IBE工程之間具有測定前述基板的膜厚分布的測定工程，按照前述測定結果來控制前述旋轉驅動部之前述電極板的旋轉量。
  9. 如申請專利範圍第7項之半導體裝置的製造方法，其中，使旋轉的電極板係於前述複數的電極板之中，為最接近前述基板側的電極。
  10. 如申請專利範圍第1~9項中的任一項所記載之半導體裝置的製造方法，其中，在前述IBE工程中被蝕刻的膜係由矽系化合物所構成的膜及由鈦系化合物所構成的膜，在前述IBE工程中所使用的放電用氣體為惰性氣體及含氯氣體的混合氣體。
  11. 如申請專利範圍第1~9項中的任一項所記載之半導體裝置的製造方法，其中，在前述IBE工程中被蝕刻的膜係由矽系化合物所構成的膜及由鈦系化合物所構成的膜，在由前述矽系化合物所構成的膜的下層形成有由蝕刻速率要比前述鈦系化合物更小的材料所構成的硬質遮罩。
  12. 一種離子束蝕刻裝置，係具備：電漿產生室；處理室，其係處理基板；柵，其係設於前述處理室與前述電漿產生室之間，用以從前述電漿產生室抽出離子形成離子束； 氣體導入部，其係用以對前述電漿產生室導入放電用氣體；排氣手段，其係用以將前述處理室內排氣；基板支架，其係設於前述處理室內用以載置基板；控制部，其係輸入前述基板的處理進行之前的面內膜厚分布的測定結果；及電磁線圈，其係於前述電漿產生室的外部，設在與前述電漿產生室的前述柵對向的頂部，其特徵為：前述電磁線圈係具有：設在前述頂部的外周的外側線圈，及設在前述頂部的內周的內側線圈，前述外側線圈及前述內側線圈係可互相獨立控制電流值，前述控制部係按照被輸入至前述控制部的前述測定結果來控制流至前述外側線圈及前述內側線圈的電流。
  13. 一種控制裝置，係使用於如申請專利範圍第12項記載之離子束蝕刻裝置的控制裝置，其特徵為：輸入基板的面內膜厚分布的測定結果，根據該測定結果來控制在電漿產生室的外部設在與前述電漿產生室的柵對向的頂部的外周的外側線圈及設在前述頂部的內周的內側線圈的各個的電流值。
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