TWI475693B - 半導體裝置及其製造方法，以及電源供應裝置 - Google Patents

半導體裝置及其製造方法，以及電源供應裝置 Download PDF

Info

Publication number
TWI475693B
TWI475693B TW100149142A TW100149142A TWI475693B TW I475693 B TWI475693 B TW I475693B TW 100149142 A TW100149142 A TW 100149142A TW 100149142 A TW100149142 A TW 100149142A TW I475693 B TWI475693 B TW I475693B
Authority
TW
Taiwan
Prior art keywords
layer
tan
electrode material
semiconductor device
electrode
Prior art date
Application number
TW100149142A
Other languages
English (en)
Other versions
TW201236159A (en
Inventor
Yoichi Kamada
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW201236159A publication Critical patent/TW201236159A/zh
Application granted granted Critical
Publication of TWI475693B publication Critical patent/TWI475693B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53242—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a noble metal, e.g. gold
    • H01L23/53252—Additional layers associated with noble-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H01L29/454—Ohmic electrodes on AIII-BV compounds on thin film AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

半導體裝置及其製造方法，以及電源供應裝置
本發明係關於半導體裝置及其製造方法、以及電源供應裝置。
近年來，採用氮化物半導體(nitride semiconductor)之場效電晶體，尤其是以GaN(氮化鎵)為基礎之電晶體(GaN基電晶體)，因為其物理特性而被期待能應用到例如伺服器系統中所用的需要較高耐壓及較高輸出的元件，亦即習知的功率元件(power device)。此外，上述的電晶體也因為其低電力消耗而被期待能應用到基地台(例如無線基地台)中所用的高輸出放大器(high-output amplifier)。
另外，有很多的努力投注在具有MIS(金屬絕緣層矽)結構的GaN基電晶體的研發上。MIS結構係包含介於閘極電極與半導體層之間之絕緣膜，以抑制會反向影響GaN基電晶體的特性之從閘極電極洩漏電流之漏電流現象。
為了更進一步改善GaN基電晶體的特性，需要發展能夠在更高電流下或在高溫環境下動作之GaN基電晶體。現今的GaN基電晶體除了包含有作為歐姆電極(ohmic electrode)之包含鋁層的電極，還包含有由本身為低電阻互連線材料之金(Au)所構成的互連線(interconnection)。當具有如此結構之GaN基電晶體在金互連線與鋁層為直接接觸的情況下動作時，就會立即形成金-鋁化合物，而造成電阻之增大。為了避免此現象，過去曾提出一種在金互連線與鋁層之間設置單一的Pt(鉑)層、Ta(鉭)層、TaN(氮化鉭)層、TiWN(鈦鎢氮化物)層等來作為障壁金屬層(barrier metal layer)之解決方案。
在包含有介於閘極電極與半導體層之間的閘極絕緣膜之電晶體中，閘極電極的材料會因為例如製程中進行的熱處理(退火處理)或電晶體動作過程中產生的熱而擴散到閘極絕緣膜中，造成電晶體的特性變差。
此外，結果證明單單在歐姆電極所包含的鋁層與金互連線之間設置諸如Pt層、Ta層、TaN層等單一層障壁金屬層，並不足以有效地改善電晶體的特性。更詳言之，單憑設置單一層障壁金屬層，很難達到：抑制會造成電阻增大之鋁與金間的相互擴散，同時防止這些層的電阻率(resistivity)增大以及防止電晶體動作期間所產生熱之增加及所消耗電力之增加，而改善電晶體的特性之目標。
因此，希望能夠抑制電極材料之擴散以及實現改善的特性。
本發明之半導體裝置及電源供應裝置係包含有：閘極電極；閘極絕緣膜；以及設於閘極電極與閘極絕緣膜之間，包含依序堆疊的第一TaN層、Ta層、及第二TaN層之電極材料擴散抑制層。
再者，本發明之半導體裝置及電源供應裝置係包含有：包含有鋁層之歐姆電極；金互連線；及設於鋁層與金互連線之間，包含依序堆疊的第一TaN層、Ta層、及第二TaN層之電極材料擴散抑制層。
再者，本發明之半導體裝置及電源供應裝置係包含有：設於閘極電極之下且包含依序堆疊的TaN層、Ta層、及TaN層之第一電極材料擴散抑制層；以及設於歐姆電極之上且包含依序堆疊的TaN層、Ta層、及TaN層之第二電極材料擴散抑制層。
本發明之半導體裝置之製造方法係包含：形成閘極絕緣膜；在閘極絕緣膜之上依序堆疊第一TaN層、Ta層、及第二TaN層而形成電極材料擴散抑制層；以及在電極材料擴散抑制層之上形成閘極電極。
再者，本發明之半導體裝置之製造方法係包含：形成包含有鋁層之歐姆電極；在鋁層之上依序堆疊第一TaN層、Ta層、及第二TaN層而形成電極材料擴散抑制層；以及在電極材料擴散抑制層之上形成金互連線(Au interconnection)。
再者，本發明之半導體裝置之製造方法係包含：依序堆疊TaN層、Ta層、及TaN層而形成第一電極材料擴散抑制層；在第一電極材料擴散抑制層之上形成閘極電極；形成歐姆電極；在歐姆電極之上依序堆疊的TaN層、Ta層、及TaN層而形成第二電極材料擴散抑制層。
以下，參照圖式來說明根據本發明之半導體裝置及其製造方法、以及電源供應裝置。
[第一實施形態]
首先，參照第1至6E圖來說明根據第一實施形態之半導體裝置及其製造方法。
根據本實施形態之半導體裝置係為採用氮化物半導體之場效電晶體，亦即採用氮化物半導體之高電子遷移率電晶體(HEMT)，在本實施形態中為包含有在半導體基板上堆疊GaN基半導體而成的結構(GaN基半導體堆疊結構)之GaN-HEMT。此半導體裝置亦為包含有閘極絕緣膜之MIS型電晶體。本說明書中，亦將此種半導體裝置稱為化合物半導體裝置(compound semiconductor device)，亦將GaN基半導體堆疊結構稱為氮化物半導體堆疊結構。
如第2圖所示，此MIS型GaN-HEMT包含有：在SiC(碳化矽)基板(半導體基板)40上依序堆疊i-GaN電子輸送層41、i-AlGaN層(未圖示)、n-AlGaN電子供給層42、及n-GaN層43而構成之GaN基半導體堆疊結構1。本說明書中，亦將電子輸送層41稱為載子輸送層(carrier transit layer)，亦將電子供給層42稱為載子供給層(carrier supply layer)。
如第1圖所示，此MIS型GaN-HEMT還包含有：在GaN基半導體堆疊結構1上之閘極絕緣膜2；以及設在閘極絕緣膜2之上之閘極電極3。詳言之，係在閘極絕緣膜2之上設置電極材料擴散抑制層6，然後才在電極材料擴散抑制層6之上設置閘極電極3。換言之，係在閘極電極3與閘極絕緣膜2之間設置電極材料擴散抑制層6。此電極材料擴散抑制層6的內容將在後面詳細說明。
閘極電極3、電極材料擴散抑制層6、及閘極絕緣膜2的表面皆以絕緣膜7加以覆蓋。本說明書中，亦將閘極絕緣膜2稱為第一絕緣膜，亦將絕緣膜7稱為第二絕緣膜。
閘極電極3係設於源極電極4與汲極電極5之間，此源極電極4及汲極電極5將在後面說明。
在本例中，閘極絕緣膜2及絕緣膜7係為例如AlO膜(譬如Al2 O3 膜)。以及，閘極電極3係由鋁層所構成。換言之，閘極電極材料係為鋁之低電阻材料。
此MIS型GaN-HEMT可包含有閘極凹部(gate recess)。舉例來說，此MIS型GaN-HEMT可包含有：藉由將構成GaN基半導體堆疊結構1之n-GaN層43及n-AlGaN電子供給層42的一部份予以去除掉而界定出之閘極凹部。
再者，此MIS型GaN-HEMT包含有設在GaN基半導體堆疊結構1上之源極電極4及汲極電極5。在本實施形態中，係將構成GaN基半導體堆疊結構1之n-GaN層43予以去除掉，然後將源極電極4及汲極電極5設在n-AlGaN電子供給層42。
在本實施形態中，源極電極4及汲極電極5係為包含有鋁層之電極，係為例如將鈦(Ti)層及鋁(Al)層相堆疊而構成之電極。
本說明書中，亦將源極電極4及汲極電極5稱為歐姆電極(ohmic electrode)、包含有鋁層之歐姆電極、或含鋁歐姆電極。包含有鋁層之歐姆電極、或含鋁歐姆電極可具有任何結構，只要其頂部包含有鋁層即可。
另外，在含鋁歐姆電極4及5上(亦即在含鋁歐姆電極4及5所包含的鋁層上)隔著障壁金屬層8而設有由低電阻的互連線材料(金)所構成之金互連線9。
在本實施形態中，障壁金屬層8具有由鈦層與鉑(Pt)層相堆疊而構成之結構。障壁金屬層8亦可只由鉑層構成。以及，金互連線9具有由第一金層9A與第二金層9B相堆疊而構成之結構。
另外，雖未圖示，但最後會在表面覆蓋上一層絕緣膜，此處係為例如SiN(氮化矽)膜。
在本實施形態中，電極材料擴散抑制層6係設於閘極電極3與閘極絕緣膜2之間，且電極材料擴散抑制層6具有依序堆疊TaN層(第一TaN層)6A、Ta層6B、及TaN層(第二TaN層)6C而成的結構。
其中，第一TaN層6A及第二TaN層6C尤以具有大於48%但不超過52%的氮含量為佳。更佳者為氮含量可在約49%或大於49%但不超過51%。此範圍之氮含量能夠可靠地抑制鋁閘極電極材料之擴散。
如此之電極材料擴散抑制層6係基於以下的理由而設置。
如上所述，已知當閘極絕緣膜2設在GaN基半導體堆疊結構1與閘極電極3之間時，閘極電極3的材料會因為製程中為了建立歐姆特性(ohmic characteristic)而進行的熱處理(例如，溫度在譬如600℃或低於600℃之退火處理)而擴散到閘極絕緣膜2中，造成電晶體的特性變差。
為了抑制此閘極電極3的材料進入到閘極絕緣膜2中之擴散，而考慮如第3圖所示，在閘極絕緣膜2與閘極電極3之間設置本身為高熔點且很穩定的金屬之TaN層6A。
然而，就算閘極電極3與閘極絕緣膜2之間設有TaN層6A，也會在裝置動作期間(亦即電晶體動作期間)產生閾值變化(threshold shift)，造成特性(亦即電晶體特性)變差。
其原因如下：
詳言之，由於在閘極電極形成之後為了減低歐姆電極4與5的接觸電阻(contact resistance)而進行之退火處理，或電晶體動作期間產生的熱，鋁(亦即閘極電極材料)會通過沿著存在於TaN層6A中之晶粒的邊界而形成的擴散路徑擴散進入閘極絕緣膜2中，如第4A及4B圖所示。這會使得正電荷容易在電晶體動作期間(亦即當閘極電壓Vg超過0V時)從閘極電極3移動到閘極絕緣膜2。結果，來自2DEG區域之電子就容易陷在絕緣膜與半導體之間。換句話說，鋁閘極電極材料之往閘極絕緣膜2中之擴散會使得電子容易在電晶體動作期間陷於絕緣膜與半導體之間，導致閾值改變而使電晶體特性變差。第4A圖顯示熱處理前的狀態(Vg=0V,Vg>0V)，第4B圖顯示熱處理後的狀態(Vg=0V,Vg>0V)。
此處，單一層TaN層6A係具有兩種晶粒尺寸(grain size)，亦即例如約8 nm與約5 nm。具有這樣的結構之TaN層6A並無法抑制如前述之由於熱處理或由於動作產生的熱而造成之鋁閘極電極材料之擴散。
另一方面，形成在Ta層上之TaN層係具有三種晶粒尺寸，亦即例如約8nm、約5nm、及約3nm。
在這樣的背景下，發現依序堆疊TaN層、Ta層、及TaN層而成的結構可抑制如前述之由於熱處理或由於動作產生的熱而造成之鋁閘極電極材料之往閘極絕緣膜2中之擴散。更詳言之，與單一層TaN層6A之結構相比，鋁閘極電極材料在Ta層上還形成有一層TaN層之結構中具有更複雜的擴散路徑。因此，此種結構可抑制如前述之由於熱處理或由於動作產生的熱而造成之鋁閘極電極材料之往閘極絕緣膜2中之擴散。
基於上述理由，為了防止特性變差，使電極材料擴散抑制層6具有如前述之依序堆疊TaN層6A、Ta層6B、及TaN層6C而成的結構。如此便可抑制如前述之由於熱處理或由於動作產生的熱而造成之鋁閘極電極材料之往閘極絕緣膜2中之擴散，因而可防止來自2DEG區域之電子陷在絕緣膜與半導體間的界面。結果，就可防止電晶體動作期間之閾值變化，使穩定的電晶體動作成為可能，而防止電晶體特性變差。
尤其，為了確保形成在Ta層6B上之TaN層6C具有三種晶粒尺寸以確實抑制鋁閘極電極材料之擴散，最好將TaN層6C的氮含量控制在大於約48%但不超過52%。舉例來說，最好在以濺鍍法將TaN層6C形成在Ta層6B上的期間控制TaN層6C的氮含量，藉此來調整晶粒尺寸。此外，為了增進抑制鋁閘極電極材料擴散之效果，下層的TaN層6A也最好具有大於約48%但不超過52%之氮含量。
接著，參照第5A至5G圖及第6A至6E圖來說明根據本實施形態之半導體裝置(MIS型GaN-HEMT)的製造方法。
首先，如第5A圖所示，在半導體基板40上形成GaN基半導體堆疊結構1。
在本例中，係以例如金屬有機氣相磊晶(Metal Organic Vapor Phase Epitaxy：MOVPE)技術在半導體基板40上依序成長出i-GaN電子輸送層41、i-AlGaN層(未圖示)、n-AlGaN電子供給層42、及n-GaN層43(參見第2圖)。
在本例中，i-GaN電子輸送層41具有例如約3 μm之厚度。i-AlGaN層具有例如約5 nm之厚度。n-AlGaN電子供給層42具有例如約20 nm之厚度，且矽摻雜濃度(Si dope concentration)為例如約5×1018 cm-3 。n-GaN層43具有例如約10 nm之厚度。
當要設置閘極凹部之情況，可先利用例如微影法(photolithography)來設置在要形成閘極電極之區域(以下將之稱為閘極電極形成區域)具有開口之阻劑(resist)。然後，可採用例如使用氟基氣體(fluorine-based gas)之乾蝕刻來將n-GaN層43及n-AlGaN電子供給層42之在閘極電極形成區域的部份予以去除掉。在本例中，可將n-AlGaN電子供給層42之在厚度方向的全部或一部份予以去除掉。例如，可使n-AlGaN電子供給層42剩下約1 nm之厚度。亦可只將n-GaN層43去除掉而保持n-AlGaN電子供給層42未被蝕刻。
接著，如第5B圖所示，在GaN基半導體堆疊結構1上形成閘極絕緣膜2。
在本例之情況，係以例如原子層沉積(Atomic Layer Deposition：ALD)技術在GaN基半導體堆疊結構1上形成作為閘極絕緣膜之AlO膜(例如Al2 O3 膜)2。
然後，在閘極絕緣膜2上堆疊TaN層6A、Ta層6B、及TaN層6C來形成電極材料擴散抑制層6。
在本實施形態中，係以例如濺鍍法在作為閘極絕緣膜之AlO(氧化鋁)膜2上依序堆疊TaN層6A、Ta層6B、及TaN層6C來形成電極材料擴散抑制層6。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係為例如：真空度(壓力)在大約1.0Pa，功率在大約1kW。靶材-基板距離(target-substrate distance：T/S)為例如約200 mm。TaN層6A及6C的氮含量為大約50%。
接著，以例如濺鍍法來沉積鋁(亦即閘極電極材料)。換言之，在電極材料擴散抑制層6上形成將用來構成閘極電極3之鋁層。
在本例中，用來形成鋁層3之濺鍍參數係為例如：真空度(壓力)在大約0.7Pa，功率在大約0.5kW。靶材-基板距離(T/S)為例如約200mm。
然後，如第5C圖所示，以例如微影法在閘極電極形成區域設置阻劑15，然後以例如使用氟基氣體之乾蝕刻將形成在閘極電極形成區域之外的TaN層6A、Ta層6B、TaN層6C、及鋁層3的部份都去除掉。藉此，在電極材料擴散抑制層6上形成由鋁層構成之閘極電極3。換言之，形成MIS結構。
接著，在將阻劑15去除掉後，如第5D所示，以例如ALD技術在作為閘極絕緣膜之A10膜2及作為閘極電極之鋁層3上形成作為絕緣膜之A10膜(例如Al2 O3 膜)7。換言之，由A10膜構成之絕緣膜7係形成為將閘極絕緣膜2及閘極電極3都覆蓋住。
接著，如第5E所示，以例如微影法來形成在將設置歐姆電極之區域(以下將之稱為歐姆電極形成區域)具有開口之阻劑16，然後以例如使用氬氣(Argas)之離子研磨(ion milling)技術將閘極絕緣膜2及絕緣膜7之在歐姆電極形成區域的部份予以去除掉，如第5F圖所示。蝕刻絕緣膜2及7之方法並不特別限定於此，亦可使用諸如濕蝕刻及乾蝕刻之其他的技術。
接著，以例如使用氯基氣體(chlorine-based gas)之乾蝕刻將n-GaN層43之在歐姆電極形成區域的部份予以去除掉。雖然在本實施形態中係將n-GaN層43之在歐姆電極形成區域的整個部份都去除掉，但亦可留下某部份的n-GaN層43或也將某部份的n-AlGaN電子供給層42去除掉。歐姆電極形成區域表示將形成源極電極之區域(以下將之稱為源極電極形成區域)以及將形成汲極電極之區域(以下將之稱為汲極電極形成區域)。本說明書中，亦將歐姆電極形成區域稱為歐姆電極區(section)，亦將源極電極形成區域及汲極電極形成區域分別稱為源極電極區及汲極電極區。
接著，如第5G圖所示，以例如微影、蒸鍍(evaporation)及剝離(lift-off)技術在GaN基半導體堆疊結構1 上(本實施形態中係在n-AlGaN電子供給層42上)形成由例如鈦/鋁所構成之含鋁歐姆電極(在本實施形態中為源極電極及汲極電極)4及5。更詳言之，係在n-AlGaN電子供給層42上依序堆疊鈦層及鋁層來形成包含有鋁層之歐姆電極(含鋁歐姆電極)4及5。然後，藉由例如在氮氣環境中之在約400℃到約1000℃間(例如550℃)之退火處理來建立歐姆特性。在上述的乾蝕刻中使得某部份的n-GaN層43留下之情況，係將含鋁歐姆電極4及5形成在n-GaN層43上。
接下來，如第6A圖所示，在含鋁歐姆電極4及5上形成障壁金屬層8後，形成用來構成金互連線9之金層9A。
在本例中，係以例如濺鍍法依序堆疊鈦層、鉑層、及金層，而在含鋁歐姆電極4及5所包含的鋁層上形成由鈦層及鉑層構成之障壁金屬層8以及第一金層9A。本說明書中，亦將鈦層、鉑層、及金層分別稱為第一、第二、及第三金屬層。
在本例中，用來形成鈦層、鉑層、及金層之濺鍍參數係為例如：真空度(壓力)在大約0.7Pa，功率在大約0.5kW。靶材-基板距離(T/S)為例如約200mm。
接著，如第6B圖所示，以例如微影法在歐姆電極4及5上設置阻劑17，然後以例如使用氬氣之離子研磨技術將障壁金屬層8及第一金層9A之在歐姆電極4及5上的部份以外的部份予以去除掉。
然後，在將阻劑17去除掉之後，如第6C圖所示，以例如微影法來形成在歐姆電極4及5之上的部位具有開口之阻劑18，然後以例如鍍覆技術(plating technique)在第一金層9A上形成第二金層9B，如第6D圖所示。藉此，在障壁金屬層8上形成由第一金層9A及第二金層9B構成之金互連線9。更詳言之，障壁金屬層8係形成在含鋁歐姆電極4及5上，金互連線9係形成在障壁金屬層8上。
接著，在將阻劑18去除掉之後，以例如化學氣相沉積(CVD)技術來形成未圖示之SiN膜(氮化矽膜，作為絕緣膜)。
經過以上的各製程，便製造出如第6E圖所示之半導體裝置(MIS型GaN-HEMT)。
如上所述，根據本實施形態之半導體裝置及其製造方法具有可抑制電極材料之擴散而實現更加改善的特性之優點。
由於抑制了因為例如製程中進行的熱處理(例如用來建立歐姆特性之退火處理)而造成之閘極電極3的材料之往閘極絕緣膜2中的擴散，因此可得到改善的特性。此外，由於抑制了因為例如電晶體動作期間所產生的熱而造成之閘極電極3的材料之往閘極絕緣膜2中的擴散，因此可得到改善的特性，因而確保更高的可靠性。
[第二實施形態]
接著，參照第7圖來說明根據第二實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第一實施形態(參見第1圖)不同的電極材料擴散抑制層6之結構。
如第7圖所示，在本半導體裝置(MIS型GaN-HEMT)中，設於閘極電極3與閘極絕緣膜2之間之電極材料擴散抑制層6係另外還包含有堆疊在TaN層6C(第二TaN層)上之鉑層6D。第7圖中，與上述的第一實施形態(參見例如第1圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：設於閘極電極3與閘極絕緣膜2之間，且係從閘極絕緣膜2側依序堆疊TaN層6A、Ta層6B、TaN層6C、及鉑層6D而構成之電極材料擴散抑制層6。
在本例中，因為由鋁層構成之閘極電極3係形成在電極材料擴散抑制層6中的最上方的鉑層6D上，所以與上述的第一實施形態中的電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與閘極電極3間的接著(adhesion)，而更加改善可靠性。此外，與上述的第一實施形態中的電極材料擴散抑制層6相比較，還可更有效地抑制鋁閘極電極材料之擴散。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第一實施形態之半導體裝置的製造方法中之形成電極材料擴散抑制層6的步驟中，以例如濺鍍法在作為閘極絕緣膜之AlO膜2上依序堆疊TaN層6A、Ta層6B、TaN層6C、及鉑層6D。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將鉑層6D稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第一實施形態相似。用來形成鉑層6D之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8 kW。靶材-基板距離(T/S)為例如約200 mm。
其他的構成及製法的詳細內容都與上述的第一實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第一實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第三實施形態]
接著，參照第8圖來說明根據第三實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第一實施形態(參見第1圖)不同的電極材料擴散抑制層6之結構。
如第8圖所示，在本半導體裝置(MIS型GaN-HEMT)中，設於閘極電極3與閘極絕緣膜2之間之電極材料擴散抑制層6係另外還包含有堆疊在TaN層6C(第二TaN層)上之銀層6E。第8圖中，與上述的第一實施形態(參見例如第1圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：設於閘極電極3與閘極絕緣膜2之間，且係從閘極絕緣膜2側依序堆疊TaN層6A、Ta層6B、TaN層6C、及銀層6E而構成之電極材料擴散抑制層6。
在本例中，因為由鋁層構成之閘極電極3係形成在電極材料擴散抑制層6中的最上方的銀層6E上，所以與上述的第一實施形態中的電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與閘極電極3間的接著，而更加改善可靠性。此外，與上述的第一實施形態中的電極材料擴散抑制層6相比較，還可更有效地抑制鋁閘極電極材料之擴散。以及，與上述的第二實施形態中的電極材料擴散抑制層6相比較，並不會減低抑制鋁閘極電極材料擴散之效果，所以可減低製造成本。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第一實施形態之半導體裝置的製造方法中之形成電極材料擴散抑制層6的步驟中，以例如濺鍍法在作為閘極絕緣膜之AlO膜2上依序堆疊TaN層6A、Ta層6B、TaN層6C、及銀層6E。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將銀層6E稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第一實施形態相似。用來形成銀層6E之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8 kW。靶材-基板距離(T/S)為例如約200 mm。
其他的構成及製法的詳細內容都與上述的第一實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第一實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第四實施形態]
接著，參照第9圖來說明根據第四實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第一實施形態(參見第1圖)不同的電極材料擴散抑制層6之結構。
如第9圖所示，在本半導體裝置(MIS型GaN-HEMT)中，設於閘極電極3與閘極絕緣膜2之間之電極材料擴散抑制層6係另外還包含有堆疊在TaN層6C(第二TaN層)上之銅層6F。第9圖中，與上述的第一實施形態(參見例如第1圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：設於閘極電極3與閘極絕緣膜2之間，且係從閘極絕緣膜2側依序堆疊TaN層6A、Ta層6B、TaN層6C、及銅層6F而構成之電極材料擴散抑制層6。
在本例中，因為由鋁層構成之閘極電極3係形成在電極材料擴散抑制層6中的最上方的銅層6F上，所以與上述的第一實施形態中的電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與閘極電極3間的接著，而更加改善可靠性。此外，與上述的第一實施形態中的電極材料擴散抑制層6相比較，還可更有效地抑制鋁閘極電極材料之擴散。以及，與上述的第二及第三實施形態中的電極材料擴散抑制層6相比較，並不會減低接著的效果，所以可減低製造成本。以及，與上述的第三實施形態中的電極材料擴散抑制層6相比較，並不會減低抑制鋁閘極電極材料擴散之效果，所以可減低製造成本。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第一實施形態之半導體裝置的製造方法中之形成電極材料擴散抑制層6的步驟中，以例如濺鍍法在作為閘極絕緣膜之AlO膜2上依序堆疊TaN層6A、Ta層6B、TaN層6C、及銅層6F。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將銅層6F稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第一實施形態相似。用來形成銅層6F之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8 kW。靶材-基板距離(T/S)為例如約200 mm。
其他的構成及製法的詳細內容都與上述的第一實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第一實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第五實施形態]
接著，參照第10圖來說明根據第五實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第一實施形態(參見第1圖)不同的電極材料擴散抑制層6之結構。
如第10圖所示，在本半導體裝置(MIS型GaN-HEMT)中，設於閘極電極3與閘極絕緣膜2之間之電極材料擴散抑制層6係另外還包含有堆疊在TaN層6C(第二TaN層)上之鈦層6G。第10圖中，與上述的第一實施形態(參見例如第1圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：設於閘極電極3與閘極絕緣膜2之間，且係從閘極絕緣膜2側依序堆疊TaN層6A、Ta層6B、TaN層6C、及鈦層6G而構成之電極材料擴散抑制層6。
在本例中，因為由鋁層構成之閘極電極3係形成在電極材料擴散抑制層6中的最上方的鈦層6G上，所以與上述的第一實施形態中的電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與閘極電極3間的接著，而更加改善可靠性。此外，與上述的第一實施形態中的電極材料擴散抑制層6相比較，還可更有效地抑制鋁閘極電極材料之擴散。以及，與上述的第二、第三及第四實施形態中的電極材料擴散抑制層6相比較，並不會減低接著的效果，所以可減低製造成本。以及，與上述的第二實施形態中的電極材料擴散抑制層6相比較，並不會減低抑制鋁閘極電極材料擴散之效果，所以可減低製造成本。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第一實施形態之半導體裝置的製造方法中之形成電極材料擴散抑制層6的步驟中，以例如濺鍍法在作為閘極絕緣膜之AlO膜2上依序堆疊TaN層6A、Ta層6B、TaN層6C、及鈦層6G。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將鈦層6G稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第一實施形態相似。用來形成鈦層6G之濺鍍參數則為例如：真空度(壓力)在大約0.8Pa，功率在大約0.8kW。靶材-基板距離(T/S)為例如約200mm。
其他的構成及製法的詳細內容都與上述的第一實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第一實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第六實施形態]
接著，參照第11至16E圖來說明根據第六實施形態之半導體裝置及其製造方法。
在上述的第一實施形態(參見第1圖)中，電極材料擴散抑制層6係設在閘極電極3與閘極絕緣膜2之間。相對的，本實施形態的不同點在於：電極材料擴散抑制層6係設在歐姆電極4及5所包含的鋁層與金互連線9之間，如第11圖所示。第11圖中，與上述的第一實施形態(參見例如第1圖)一樣的元件都標以相同的元件符號。
更詳言之，與上述的第一實施形態中將電極材料擴散抑制層6設在閘極電極3與閘極絕緣膜2之間不同，本實施形態中，係將具有與上述的第一實施形態相同的堆疊結構之電極材料擴散抑制層6設在歐姆電極4及5所包含的鋁層與金互連線9之間，以取代原來的障壁金屬層8。
在本半導體裝置(MIS型GaN-HEMT)中，將具有依序堆疊TaN層6A(第一TaN層)、Ta層6B、及TaN層6C(第二TaN層)而成的結構之電極材料擴散抑制層6設在歐姆電極4及5所包含的鋁層與金互連線9之間。此電極材料擴散抑制層6係用來抑制歐姆電極4及5的材料之鋁(Al)的擴散之層。此電極材料擴散抑制層6不僅抑制歐姆電極4及5的材料之鋁的擴散，也抑制金互連線9的材料之金(Au)的擴散。因此，電極材料擴散抑制層6亦發揮作為互連線材料擴散抑制層之功能。
其中，第一TaN層6A及第二TaN層6C尤以具有大於48%但不超過52%的氮含量為佳。更佳者為氮含量可在約49%或大於49%但不超過51%。此範圍之氮含量能夠可靠地抑制電極及互連線材料之擴散。
如此之電極材料擴散抑制層6係基於以下的理由而設置。
對於各種電極材料擴散抑制層的候選材料，例如鉑層(厚度為約200 nm)、Ta層(氮含量為大約0%，厚度為約200 nm之TaN層)、氮含量為大約44%之TaN層(厚度為約200 nm)、氮含量為大約50%之TaN層(厚度為約200 nm)、及氮含量為大約50%之TaN層(厚度為約100 nm)，會進行熱降解加速試驗(thermal degradation accelerated test)(在450℃進行退火試驗)以加速其降解。
在各試驗中，會評估各種電極材料擴散抑制層的候選材料之在高於300℃的溫度(亦即可能會在以例如金-錫之黏晶材料(die bonding material)將半導體晶片黏接至晶片座(base)上之黏晶步驟中遭遇到的溫度)之熱特性。
然後，量測各層之到電極材料擴散抑制層降解且形成金-鋁化合物之前的經過時間(在第12A至12D圖中，係為從第12A圖之狀態到第12B圖之狀態的經過時間，或稱為反應時間)。
如第12C圖所示，得到的結果顯示：與鉑層相比較，Ta層具有較長的反應時間，亦即具有較佳的抑制電極及互連線材料擴散之效果(較佳的熱穩定性、障壁特性)。但是，氮含量為約44%之TaN層與鉑層相比較，具有相對較短的反應時間，亦即具有較差的抑制電極及互連線材料擴散之效果。另一方面，氮含量為約50%之TaN層(厚度為約200nm)與鉑層及Ta層相比較，則具有較長的反應時間，亦即具有較佳的抑制電極及互連線材料擴散之效果。簡言之，TaN層之抑制電極及互連線材料擴散之效果會隨著一直到約44%之氮含量的增加而降低。然而，當氮含量到達近50%(亦即氮含量大於約48%但不超過52%)時，TaN層開始展現比鉑層及Ta層為佳之抑制電極及互連線材料擴散之效果。此處，較長的反應時間及較佳的抑制電極及互連線材料擴散之效果係表示電晶體較不會有電阻增大及電晶體特性變差之問題。
然後，探討TaN層中的氮含量所造成之電阻率(resistivity)的變化，結果如第13圖所示，氮含量接近約50%之TaN層雖然具有非常好的抑制電極及互連線材料擴散之效果，但具有較高的電阻率。此處，較高的電阻率表示在電晶體動作期間會產生較多的熱及消耗更多的電力，表示電晶體特性降低了。
因此，對於為了減低電阻率而將厚度減為一半之TaN層(氮含量為大約50%，厚度為大約100 nm)進行熱降解加速試驗。結果如第12C圖所示，與鉑層相比，此TaN層具有較短的反應時間，亦即具有較差的抑制電極及互連線材料擴散之效果。
如上述，很難達到：抑制鋁與金間的相互擴散而防止電阻之增大，同時防止這些層的電阻率之增大以及防止電晶體動作期間所產生熱之增加及所消耗電力之增加，而更加改善電晶體的特性，實現更可靠的電晶體之目標。換言之，很難用單一層的電極材料擴散抑制層來實現可與氮含量為大約50%或更高(厚度為大約200 nm)且具有較低電阻率之TaN層相媲美之具有很好的抑制電極及互連線材料擴散的效果之電極材料擴散抑制層。
因此，再次對於依序堆疊Ta層(厚度為大約100 nm)、及氮含量為大約50%之TaN層(厚度為大約100 nm)而成之(Ta/TaN結構)電極材料擴散抑制層；以及依序堆疊Ta層、鈦層、及氮含量為大約50%之TaN層(使得總厚度成為大約200 nm)而成之(Ta/Ti/TaN結構)電極材料擴散抑制層進行熱降解加速試驗(在450℃進行)。
然後，量測各層之到電極材料擴散抑制層降解且形成金-鋁化合物之前的經過時間(在第12A至12D圖中，係為從第12A圖之狀態到第12B圖之狀態的經過時間，或稱為反應時間)。
如第12D圖所示，得到的結果顯示：與單一層之鉑層(厚度為大約200nm)或單一層之TaN層(氮含量為大約50%，厚度為大約200nm)相比較，結合具有低電阻率之Ta層及具有很好的抑制電極及互連線擴散的效果之TaN層(氮含量為大約50%，厚度為大約100nm)而成之Ta/TaN結構的電極材料擴散抑制層，具有較長的反應時間，亦即具有較佳的抑制電極及互連線材料擴散之效果。而且，如第14圖所示，發現：具有Ta/TaN結構之電極材料擴散抑制層具有約為使用TaN之電極材料擴散抑制層(氮含量為大約50%，厚度為大約200 nm)的電阻率的60%之電阻率。更詳言之，假設TaN(氮含量為大約50%，厚度為大約200nm)的電阻率為1.0，具有Ta/TaN結構之電極材料擴散抑制層的電阻率可降到約0.6。
此外，也發現：與具有Ta/TaN結構之電極材料擴散抑制層相比較，具有Ta/Ti/TaN結構之電極材料擴散抑制層具有較長的反應時間，亦即具有較佳的抑制電極及互連線材料擴散之效果。換言之，在Ta層與TaN層之間設置鈦層(接著層)，可改善Ta層與TaN層之間的接著，而增進抑制電極及互連線材料擴散之效果。
然而，當在450℃中接受加熱，具有Ta/TaN結構之電極材料擴散抑制層會在六分鐘內降解及形成金-鋁化合物。此會導致電阻增大，使電晶體特性變差。
為了進一步改善電晶體特性，GaN基半導體需要在更高電流密度下動作，因此電極材料擴散抑制層必須具有更高的抑制電極及互連線材料擴散之效果。
在此背景之下，如上述，在上述的Ta/TaN結構之中再加上一層TaN層而構成具有依序堆疊TaN層6A、Ta層6B及TaN層6C而成的結構之電極材料擴散抑制層6。雖然在本實施形態中將電極材料擴散抑制層6做成使其厚度，亦即TaN層6A、Ta層6B及TaN層6C加起來的總厚度成為大約200 nm，但不限於此。藉由此一結構，就可實現展現出較高的抑制電極及互連線材料擴散的效果且具有較低電阻率之電極材料擴散抑制層6。換言之，可抑制鋁與金間的相互擴散而防止電阻之增大，同時防止電極材料擴散抑制層6的電阻率之增大以及防止電晶體動作期間所產生熱之增加及所消耗電力之增加，而更加改善電晶體的特性，實現更可靠的電晶體。
其他的構成皆與上述的第一實施形態相似，故將其說明予以省略。
以下，參照第15A至15F圖及第16A至16E圖來說明根據本實施形態之半導體裝置(MIS型GaN-HEMT)的製造方法。
首先，與上述的第一實施形態一樣，如第15A圖所示，在半導體基板40上形成GaN基半導體堆疊結構1。
接著，與上述的第一實施形態一樣，以例如微影法來設置在歐姆電極形成區域具有開口之阻劑，然後以例如使用氯基氣體之乾蝕刻來將GaN基半導體堆疊結構1(在本例中為n-GaN層43)之在歐姆電極形成區域的部份予以去除掉。
接著，與上述的第一實施形態一樣，如第15B及15C圖所示，以例如微影、蒸鍍及剝離技術在GaN基半導體堆疊結構1上(在本實施形態中為在n-AlGaN電子供給層42上)形成由例如鈦/鋁所構成之含鋁歐姆電極(在本實施形態中為源極電極及汲極電極)4及5。更詳言之，係以例如微影法在n-AlGaN電子供給層42上形成在歐姆電極形成區域具有開口之第一阻劑膜20及第二阻劑膜21。然後，以例如蒸鍍法在整個面上，亦即在第二阻劑膜21上及兩阻劑膜的開口內依序形成鈦層及鋁層。在第15B圖中以元件符號22來標註該鈦層及鋁層。接著，將第一阻劑膜20及第二阻劑膜21去除後，原先形成在兩阻劑膜的開口內之鈦層及鋁層就殘留下來而形成由例如鈦/鋁構成之含鋁歐姆電極4及5。然後，藉由例如在氮氣環境中之在約400℃到約1000℃間(例如550℃)之退火處理來建立歐姆特性。
如在上述的第一實施形態中說明過的，當要設置閘極凹部之情況，可先利用例如微影法來設置在要形成閘極電極之區域(以下將之稱為閘極電極形成區域)具有開口之阻劑。然後，可採用例如使用氟基氣體之乾蝕刻來將n-GaN層43及n-AlGaN電子供給層42之在閘極電極形成區域的部份予以去除掉。
然後，與上述的第一實施形態一樣，如第15D圖所示，以例如ALD技術在GaN基半導體堆疊結構1上形成作為閘極絕緣膜之AlO膜(例如Al2 O3 膜)2。
然後，如第15E及15F圖所示，以例如微影、蒸鍍及剝離技術在作為閘極絕緣膜之AlO膜2上形成由鋁層構成之閘極電極3。更詳言之，係以例如微影法在AlO膜2上形成在閘極電極形成區域具有開口之第一阻劑膜23及第二阻劑膜24。然後，以例如蒸鍍法在整個面上，亦即在第二阻劑膜24上及兩阻劑膜的開口內沉積作為閘極電極材料之鋁，而形成鋁層3。接著，將第一阻劑膜23及第二阻劑膜24去除後，只有原先形成在兩阻劑膜的開口內之鋁層3殘留下來而形成由鋁層構成之閘極電極3。經過上述各製程後，便形成MIS結構。
接著，與上述的第一實施形態一樣，如第15F圖所示，再以例如ALD技術在作為閘極絕緣膜之AlO膜2及作為閘極電極之鋁層3上形成作為絕緣膜之AlO膜(例如Al2 O3 膜)7。
接著，與上述的第一實施形態一樣，以例如微影法來形成在歐姆電極形成區域具有開口之阻劑，然後以例如使用氬氣之離子研磨技術將閘極絕緣膜2及絕緣膜7之在歐姆電極形成區域的部份予以去除掉。
然後，如第16A圖所示，以例如濺鍍法在含鋁歐姆電極4及5之上(在本例中係在含鋁歐姆電極4及5所包含的鋁層之上)依序堆疊TaN層6A、Ta層6B、及TaN層6C。經過上述各製程後，便形成具有依序堆疊TaN層6A、Ta層6B、及TaN層6C而構成的結構之電極材料擴散抑制層6。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係為例如：真空度(壓力)在大約1.0 Pa，功率在大約1kW。靶材-基板距離(T/S)為例如約200mm。TaN層6A及6C的氮含量為約50%。
接下來，在電極材料擴散抑制層6上形成用來構成金互連線9之第一金層9A。在本例中，係以例如濺鍍法在電極材料擴散抑制層6所包含的TaN層6C上形成第一金層9A。
在本例中，用來形成第一金層9A之濺鍍參數係為例如：真空度(壓力)在大約0.8Pa，功率在大約0.8kW。靶材-基板距離(T/S)為例如約200 mm。
接著，如第16B圖所示，以例如微影法在歐姆電極4及5之上設置阻劑25，然後以例如使用氬氣之離子研磨技術將TaN層6A、Ta層6B、TaN層6C、及第一金層9A之在歐姆電極4及5之上的部份以外的部份予以去除掉。
然後，與上述的第一實施形態一樣，如第16C圖所示，以例如微影法來形成在歐姆電極4及5之上的部位具有開口之阻劑26，然後以例如鍍覆技術在第一金層9A上形成第二金層9B，如第16D圖所示。藉此，在電極材料擴散抑制層6上形成由第一金層9A及第二金層9B所構成之金互連線9。更詳言之，電極材料擴散抑制層6係形成在含鋁歐姆電極4及5上，金互連線9係形成在電極材料擴散抑制層6上。
接著，與上述的第一實施形態一樣，以例如CVD技術在整個面上形成未圖示之SiN膜(絕緣膜)。
經過以上的各製程，便製造出如第16E圖所示之半導體裝置(MIS型GaN-HEMT)。
其他的內容都與上述的第一實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法具有可抑制電極材料的擴散而實現更加改善的特性之優點。
換言之，可抑制歐姆電極4及5所包含的鋁層與金互連線9之間之鋁與金的相互擴散而防止電阻增大，同時防止電極材料擴散抑制層6的電阻率之增大以及防止電晶體動作期間所產生熱之增加及所消耗電力之增加，而可更加改善電晶體的特性。此外，由於抑制了因電晶體動作期間所產生的熱而造成之鋁與金的相互擴散，因此可得到改善的特性，而確保較高的可靠性。
[第七實施形態]
接著，參照第17圖來說明根據第七實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第六實施形態(參見第11圖)不同的電極材料擴散抑制層6之結構。
如第17圖所示，在本半導體裝置(MIS型GaN-HEMT)中，設於歐姆電極4及5所包含的鋁層與金互連線9之間之電極材料擴散抑制層6係另外還包含有堆疊在TaN層6C(第二TaN層)上之鉑層6D。第17圖中，與上述的第六實施形態(參見例如第11圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：設於歐姆電極4及5所包含的鋁層與金互連線9之間，且係從歐姆電極4及5側依序堆疊TaN層6A、Ta層6B、TaN層6C、及鉑層6D而構成之電極材料擴散抑制層6。
在本例中，因為金互連線9係形成在電極材料擴散抑制層6中的最上方的鉑層6D上，所以與上述的第六實施形態中的電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與金互連線9的接著，而更加改善可靠性。此外，與上述的第六實施形態中的電極材料擴散抑制層6相比較，還可更有效地抑制歐姆電極4及5所包含的鋁層與金互連線9的材料之擴散。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第六實施形態之半導體裝置的製造方法中之形成電極材料擴散抑制層6的步驟中，以例如濺鍍法在歐姆電極4及5所包含的鋁層之上依序堆疊TaN層6A、Ta層6B、TaN層6C、及鉑層6D。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將鉑層6D稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第六實施形態相似。用來形成鉑層6D之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8 kW。靶材-基板距離(T/S)為例如約200 mm。
其他的構成及製法的詳細內容都與上述的第六實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第六實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第八實施形態]
接著，參照第18圖來說明根據第八實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第六實施形態(參見第11圖)不同的電極材料擴散抑制層6之結構。
如第18圖所示，在本半導體裝置(MIS型GaN-HEMT)中，設於歐姆電極4及5所包含的鋁層與金互連線9之間之電極材料擴散抑制層6係另外還包含有堆疊在TaN層6C(第二TaN層)上之銀層6E。第18圖中，與上述的第六實施形態(參見例如第11圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：設於歐姆電極4及5所包含的鋁層與金互連線9之間，且係從歐姆電極4及5側依序堆疊TaN層6A、Ta層6B、TaN層6C、及銀層6E而構成之電極材料擴散抑制層6。
在本例中，因為金互連線9係形成在電極材料擴散抑制層6中的最上方的銀層6E上，所以與上述的第六實施形態中的電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與金互連線9間的接著，而更加改善可靠性。此外，與上述的第六實施形態中的電極材料擴散抑制層6相比較，還可更有效地抑制歐姆電極4及5所包含的鋁層與金互連線9的材料之擴散。以及，與上述的第七實施形態中的電極材料擴散抑制層6相比較，並不會減低抑制歐姆電極4及5所包含的鋁層與金互連線9的材料擴散之效果，所以可減低製造成本。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第六實施形態之半導體裝置的製造方法中之形成電極材料擴散抑制層6的步驟中，以例如濺鍍法在歐姆電極4及5所包含的鋁層之上依序堆疊TaN層6A、Ta層6B、TaN層6C、及銀層6E。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將銀層6E稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第六實施形態相似。用來形成銀層6E之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8kW。靶材-基板距離(T/S)為例如約200mm。
其他的構成及製法的詳細內容都與上述的第六實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第六實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第九實施形態]
接著，參照第19圖來說明根據第九實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第六實施形態(參見第11圖)不同的電極材料擴散抑制層6之結構。
如第19圖所示，在本半導體裝置(MIS型GaN-HEMT)中，設於歐姆電極4及5所包含的鋁層與金互連線9之間之電極材料擴散抑制層6係另外還包含有堆疊在TaN層6C(第二TaN層)上之銅層6F。第19圖中，與上述的第六實施形態(參見例如第11圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：設於歐姆電極4及5所包含的鋁層與金互連線9之間，且係從歐姆電極4及5側依序堆疊TaN層6A、Ta層6B、TaN層6C、及銅層6F而構成之電極材料擴散抑制層6。
在本例中，因為金互連線9係形成在電極材料擴散抑制層6中的最上方的銅層6F上，所以與上述的第六實施形態中的電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與金互連線9間的接著，而更加改善可靠性。此外，與上述的第六實施形態中的電極材料擴散抑制層6相比較，還可更有效地抑制歐姆電極4及5所包含的鋁層與金互連線9的材料之擴散。以及，與上述的第七及第八實施形態中的電極材料擴散抑制層6相比較，並不會減低接著的效果，所以可減低製造成本。以及，與上述的第八實施形態中的電極材料擴散抑制層6相比較，並不會減低抑制歐姆電極4及5所包含的鋁層與金互連線9的材料擴散之效果，所以可減低製造成本。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第六實施形態之半導體裝置的製造方法中之形成電極材料擴散抑制層6的步驟中，以例如濺鍍法在歐姆電極4及5所包含的鋁層之上依序堆疊TaN層6A、Ta層6B、TaN層6C、及銅層6F。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將銅層6F稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第六實施形態相似。用來形成銅層6F之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8 kW。靶材-基板距離(T/S)為例如約200 mm。
其他的構成及製法的詳細內容都與上述的第六實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第六實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第十實施形態]
接著，參照第20圖來說明根據第十實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第六實施形態(參見第11圖)不同的電極材料擴散抑制層6之結構。
如第20圖所示，在本半導體裝置(MIS型GaN-HEMT)中，設於歐姆電極4及5所包含的鋁層與金互連線9之間之電極材料擴散抑制層6係另外還包含有堆疊在TaN層6C(第二TaN層)上之鈦層6G。第20圖中，與上述的第六實施形態(參見例如第11圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：設於歐姆電極4及5所包含的鋁層與金互連線9之間，且係從歐姆電極4及5側依序堆疊TaN層6A、Ta層6B、TaN層6C、及鈦層6G而構成之電極材料擴散抑制層6。
在本例中，因為金互連線9係形成在電極材料擴散抑制層6中的最上方的鈦層6G上，所以與上述的第六實施形態中的電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與金互連線9間的接著，而更加改善可靠性。此外，與上述的第六實施形態中的電極材料擴散抑制層6相比較，還可更有效地抑制歐姆電極4及5所包含的鋁層與金互連線9的材料之擴散。以及，與上述的第七、第八及第九實施形態中的電極材料擴散抑制層6相比較，並不會減低接著的效果，所以可減低製造成本。以及，與上述的第七實施形態中的電極材料擴散抑制層6相比較，並不會減低抑制歐姆電極4及5所包含的鋁層與金互連線9的材料擴散之效果，所以可減低製造成本。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第六實施形態之半導體裝置的製造方法中之形成電極材料擴散抑制層6的步驟中，以例如濺鍍法在歐姆電極4及5所包含的鋁層之上依序堆疊TaN層6A、Ta層6B、TaN層6C、及鈦層6G。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將鈦層6G稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第六實施形態相似。用來形成鈦層6G之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8 kW。靶材-基板距離(T/S)為例如約200mm。
其他的構成及製法的詳細內容都與上述的第六實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第六實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第十一實施形態]
接著，參照第21及22A至22G圖來說明根據第十一實施形態之半導體裝置及其製造方法。
詳言之，與上述的第一實施形態(參見第1圖)不同，本實施形態中，係將具有與上述的第一實施形態相同的堆疊結構之電極材料擴散抑制層6X設在歐姆電極4及5所包含的鋁層與金互連線9之間，以取代原來的障壁金屬層8，如第21圖所示。第21圖中，與上述的第一實施形態(參見例如第1圖)一樣的元件都標以相同的元件符號。
更詳言之，本實施形態係結合上述的第一實施形態(參見第1圖)與上述的第六實施形態(參見第11圖)，而在閘極電極3之下設置電極材料擴散抑制層6(第一電極材料擴散抑制層)，同時在歐姆電極4及5之上設置電極材料擴散抑制層6X(第二電極材料擴散抑制層)。
在本半導體裝置(MIS型GaN-HEMT)中，如第21圖所示，將具有依序堆疊TaN層6A(第一TaN層)、Ta層6B、及TaN層6C(第二TaN層)而成的結構之電極材料擴散抑制層6設在閘極電極3與閘極絕緣膜2之間。
以及，將具有依序堆疊TaN層6A(第一TaN層)、Ta層6B、及TaN層6C(第二TaN層)而成的結構之電極材料擴散抑制層6X設在歐姆電極4及5所包含的鋁層與金互連線9之間。
其中，第一及第二電極材料擴散抑制層6及6X中包含的TaN層6A及6C尤以具有大於48%但不超過52%的氮含量為佳。更佳者為氮含量可在約49%或大於49%但不超過51%。此範圍之氮含量能夠可靠地抑制電極材料之擴散。
以下，參照第22A至22G圖來說明根據本實施形態之半導體裝置(MIS型GaN-HEMT)的製造方法。
首先，與上述的第一實施形態一樣，如第22A圖所示，在半導體基板40上形成GaN基半導體堆疊結構1。
接著，與上述的第一實施形態一樣，如第22B圖所示，以例如微影法來設置在歐姆電極形成區域具有開口之阻劑，然後，以例如使用氯基氣體之乾蝕刻來將GaN基半導體堆疊結構1(在本例中為n-GaN層43)之在歐姆電極形成區域的部份予以去除掉。
接著，與上述的第一實施形態一樣，如第22B及22C圖所示，以例如微影、蒸鍍及剝離技術在GaN基半導體堆疊結構1上(在本實施形態中為在n-AlGaN電子供給層42上)形成由例如鈦/鋁所構成之含鋁歐姆電極(在本實施形態中為源極電極及汲極電極)4及5。更詳言之，係以例如微影法在n-AlGaN電子供給層42之上形成在歐姆電極形成區域具有開口之第一阻劑膜30及第二阻劑膜31。然後，以例如蒸鍍法在整個面上，亦即在第二阻劑膜31上及兩阻劑膜的開口內依序形成鈦層及鋁層。在第22B圖中以元件符號32來標註該鈦層及鋁層。接著，將第一阻劑膜30及第二阻劑膜31去除後，原先形成在兩阻劑膜的開口內之鈦層及鋁層就殘留下來而形成由例如鈦/鋁構成之含鋁歐姆電極4及5。然後，藉由例如在氮氣環境中之在約400℃到約1000℃間(例如550℃)之退火處理來建立歐姆特性。
如在上述的第一實施形態中說明過的，當要設置閘極凹部之情況，可先利用例如微影法來設置在要形成閘極電極之區域(以下將之稱為閘極電極形成區域)具有開口之阻劑。然後，可採用例如使用氟基氣體之乾蝕刻來將n-GaN層43及n-AlGaN電子供給層42之在閘極電極形成區域的部份予以去除掉。
然後，與上述的第一實施形態一樣，如第22D圖所示，以例如ALD技術在GaN基半導體堆疊結構1上形成作為閘極絕緣膜之AlO膜(例如Al2 O3 膜)2。然後，以例如微影法來形成在歐姆電極4及5之上的部位具有開口之阻劑，再以例如使用氬氣之離子研磨技術將作為閘極絕緣膜之AlO膜2之在歐姆電極4及5之上的部份予以去除掉。
然後，以例如濺鍍法在歐姆電極4及5(在本例中係在含鋁歐姆電極所包含的鋁層上)及AlO膜2上依序堆疊TaN層33、Ta層34、及TaN層35。
然後，以例如濺鍍法來沉積作為互連線材料之金(Au)，以形成金互連線36。
然後，以例如微影法來形成在閘極電極形成區域具有開口之阻劑，再以例如使用氬氣之離子研磨技術將金互連線36之在閘極電極形成區域的部份予以去除掉，如第22E圖所示。
然後，以例如濺鍍法來沉積作為閘極電極材料之鋁(Al)，以形成鋁層37。
然後，以例如微影法來在閘極電極形成區域及歐姆電極4及5之上設置阻劑，再以例如使用氬氣之離子研磨技術將TaN層33、Ta層34、TaN層35、金層36、及鋁層37之在閘極電極形成區域及歐姆電極4及5之上的部份以外的部份都去除掉，如第22F圖所示。
經過上述各製程後，便在閘極絕緣膜2之上形成具有依序堆疊TaN層6A、Ta層6B、及TaN層6C而構成的結構之第一電極材料擴散抑制層6。以及，在歐姆電極4及5之上形成具有依序堆疊TaN層6A、Ta層6B、及TaN層6C而構成的結構之第二電極材料擴散抑制層6X。在上述製程中，第一及第二電極材料擴散抑制層6及6X係同時形成。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層。雖然本例中第一及第二電極材料擴散抑制層6及6X係同時形成，但該兩者亦可在不同的步驟中分別形成。
在本例中，由鋁層構成之閘極電極3係形成在第一電極材料擴散抑制層6上(在本例中係形成在第一電極材料擴散抑制層6中包含的TaN層6C上)。換言之，由鋁層構成之閘極電極3係形成在具有AlO膜2作為閘極絕緣膜之GaN基半導體堆疊結構1之上，且其與AlO膜2之間存在有電極材料擴散抑制層6。以此方式，來形成MIS結構。
又，在本例中，構成金互連線9之第一金層9A係形成在第二電極材料擴散抑制層6X上(在本例中係形成在第二電極材料擴散抑制層6X中包含的TaN層6C上)。
接著，與上述的第一實施形態一樣，再以例如ALD技術在作為閘極電極之鋁層3及第一金層9A上形成作為絕緣膜之AlO膜(例如Al2 O3 膜)7。然後，以例如微影法來形成在歐姆電極4及5之上的區域具有開口之阻劑，再以例如使用氬氣之離子研磨技術將絕緣膜7之在歐姆電極4及5之上的部份予以去除掉。
然後，與上述的第一實施形態一樣，以例如微影法來形成在歐姆電極4及5之上的區域具有開口之阻劑，再以例如鍍覆技術在第一金層9A上形成第二金層9B，如第22G圖所示。藉此，在第二電極材料擴散抑制層6X上形成由第一金層9A及第二金層9B所構成之金互連線9。更詳言之，第二電極材料擴散抑制層6X係形成在含鋁歐姆電極4及5上，金互連線9係形成在第二電極材料擴散抑制層6X上。
接著，與上述的第一實施形態一樣，以例如CVD技術在整個面上形成未圖示之SiN膜(絕緣膜)。
經過以上的各製程，便製造出半導體裝置(MIS型GaN-HEMT)。
其他的內容都與上述的第一實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法，與上述的第一及第六實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第十二實施形態]
接著，參照第23圖來說明根據第十二實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第十一實施形態(參見第21圖)不同的第一及第二電極材料擴散抑制層6及6X之結構。
如第23圖所示，在本半導體裝置(MIS型GaN-HEMT)中，第一及第二電極材料擴散抑制層6及6X係另外還包含有堆疊在TaN層6C(第二TaN層)上之鉑層6D。第23圖中，與上述的第十一實施形態(參見例如第21圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：依序堆疊TaN層6A、Ta層6B、TaN層6C、及鉑層6D而構成之第一電極材料擴散抑制層6；以及依序堆疊TaN層6A、Ta層6B、TaN層6C、及鉑層6D而構成之第二電極材料擴散抑制層6X。
在本例中，因為由鋁層構成之閘極電極3係形成在第一電極材料擴散抑制層6中的最上方的鉑層6D上，所以與上述的第十一實施形態中的第一電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與閘極電極3間的接著，而更加改善可靠性。此外，與上述的第十一實施形態中的第一電極材料擴散抑制層6相比較，還可更有效地抑制鋁閘極電極材料之擴散。
以及，因為金互連線9係形成在第二電極材料擴散抑制層6X中的最上方的鉑層6D上，所以與上述的第十一實施形態中的第二電極材料擴散抑制層6X相比較，可改善第二電極材料擴散抑制層6X與金互連線9間的接著，而更加改善可靠性。此外，與上述的第十一實施形態中的第二電極材料擴散抑制層6X相比較，還可更有效地抑制歐姆電極4及5所包含的鋁層與金互連線9的材料之擴散。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第十一實施形態之半導體裝置的製造方法中之形成第一及第二電極材料擴散抑制層6及6X的步驟中，以例如濺鍍法在歐姆電極4及5所包含的鋁層以及作為閘極絕緣膜之AlO膜2上依序堆疊TaN層6A、Ta層6B、TaN層6C、及鉑層6D。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將鉑層6D稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第十一實施形態相似。用來形成鉑層6D之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8 kW。靶材-基板距離(T/S)為例如約200mm。
其他的構成及製法的詳細內容都與上述的第十一實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第十一實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第十三實施形態]
接著，參照第24圖來說明根據第十三實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第十一實施形態(參見第21圖)不同的第一及第二電極材料擴散抑制層6及6X之結構。
如第24圖所示，在本半導體裝置(MIS型GaN-HEMT)中，第一及第二電極材料擴散抑制層6及6X係另外還包含有堆疊在TaN層6C(第二TaN層)上之銀層6E。第24圖中，與上述的第十一實施形態(參見例如第21圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：依序堆疊TaN層6A、Ta層6B、TaN層6C、及銀層6E而構成之第一電極材料擴散抑制層6；以及依序堆疊TaN層6A、Ta層6B、TaN層6C、及銀層6E而構成之第二電極材料擴散抑制層6X。
在本例中，因為由鋁層構成之閘極電極3係形成在第一電極材料擴散抑制層6中的最上方的銀層6E上，所以與上述的第十一實施形態中的第一電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與閘極電極3間的接著，而更加改善可靠性。以及，與上述的第十一實施形態中的第一電極材料擴散抑制層6相比較，還可更有效地抑制鋁閘極電極材料之擴散。以及，與上述的第十二實施形態中的第一電極材料擴散抑制層6相比較，並不會減低抑制鋁閘極電極材料擴散之效果，所以可減低製造成本。
以及，因為金互連線9係形成在第二電極材料擴散抑制層6X中的最上方的銀層6E上，所以與上述的第十一實施形態中的第二電極材料擴散抑制層6X相比較，可改善第二電極材料擴散抑制層6X與金互連線9間的接著，而更加改善可靠性。以及，與上述的第十一實施形態中的第二電極材料擴散抑制層6X相比較，還可更有效地抑制歐姆電極4及5所包含的鋁層與金互連線9的材料之擴散。以及，與上述的第十二實施形態中的第二電極材料擴散抑制層6X相比較，並不會減低抑制歐姆電極4及5所包含的鋁層與金互連線9的材料擴散之效果，所以可減低製造成本。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第十一實施形態之半導體裝置的製造方法中之形成第一及第二電極材料擴散抑制層6及6X的步驟中，以例如濺鍍法在歐姆電極4及5所包含的鋁層以及作為閘極絕緣膜之AlO膜2上依序堆疊TaN層6A、Ta層6B、TaN層6C、及銀層6E。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將銀層6E稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第十一實施形態相似。用來形成銀層6E之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8 kW。靶材-基板距離(T/S)為例如約200 mm。
其他的構成及製法的詳細內容都與上述的第十一實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第十一實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第十四實施形態]
接著，參照第25圖來說明根據第十四實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第十一實施形態(參見第21圖)不同的第一及第二電極材料擴散抑制層6及6X之結構。
如第25圖所示，在本半導體裝置(MIS型GaN-HEMT)中，第一及第二電極材料擴散抑制層6及6X係另外還包含有堆疊在TaN層6C(第二TaN層)上之銅層6F。第25圖中，與上述的第十一實施形態(參見例如第21圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：依序堆疊TaN層6A、Ta層6B、TaN層6C、及銅層6F而構成之第一電極材料擴散抑制層6；以及依序堆疊TaN層6A、Ta層6B、TaN層6C、及銅層6F而構成之第二電極材料擴散抑制層6X。
在本例中，因為由鋁層構成之閘極電極3係形成在第一電極材料擴散抑制層6中的最上方的銅層6F上，所以與上述的第十一實施形態中的第一電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與閘極電極3間的接著，而更加改善可靠性。以及，與上述的第十一實施形態中的第一電極材料擴散抑制層6相比較，還可更有效地抑制鋁閘極電極材料之擴散。以及，與上述的第十二及第十三實施形態中的第一電極材料擴散抑制層6相比較，並不會減低接著的效果，所以可減低製造成本。以及，與上述的第十三實施形態中的第一電極材料擴散抑制層6相比較，並不會減低抑制鋁閘極電極材料擴散之效果，所以可減低製造成本。
以及，因為金互連線9係形成在第二電極材料擴散抑制層6X中的最上方的銅層6F上，所以與上述的第十一實施形態中的第二電極材料擴散抑制層6X相比較，可改善第二電極材料擴散抑制層6X與金互連線9間的接著，而更加改善可靠性。以及，與上述的第十一實施形態中的第二電極材料擴散抑制層6X相比較，還可更有效地抑制歐姆電極4及5所包含的鋁層與金互連線9的材料之擴散。以及，與上述的第十二及第十三實施形態中的第二電極材料擴散抑制層6X相比較，並不會減低接著的效果，所以可減低製造成本。以及，與上述的第十三實施形態中的第二電極材料擴散抑制層6X相比較，並不會減低抑制歐姆電極4及5所包含的鋁層與金互連線9的材料擴散之效果，所以可減低製造成本。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第十一實施形態之半導體裝置的製造方法中之形成第一及第二電極材料擴散抑制層6及6X的步驟中，以例如濺鍍法在歐姆電極4及5所包含的鋁層以及作為閘極絕緣膜之AlO膜2上依序堆疊TaN層6A、Ta層6B、TaN層6C、及銅層6F。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將銅層6F稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第十一實施形態相似。用來形成銅層6F之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8 kW。靶材-基板距離(T/S)為例如約200 mm。
其他的構成及製法的詳細內容都與上述的第十一實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第十一實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第十五實施形態]
接著，參照第26圖來說明根據第十五實施形態之半導體裝置及其製造方法。
本實施形態具有與上述的第十一實施形態(參見第21圖)不同的第一及第二電極材料擴散抑制層6及6X之結構。
如第26圖所示，在本半導體裝置(MIS型GaN-HEMT)中，第一及第二電極材料擴散抑制層6及6X係另外還包含有堆疊在TaN層6C(第二TaN層)上之鈦層6G。第26圖中，與上述的第十一實施形態(參見例如第21圖)一樣的元件都標以相同的元件符號。
更詳言之，本半導體裝置係包含有：依序堆疊TaN層6A、Ta層6B、TaN層6C、及鈦層6G而構成之第一電極材料擴散抑制層6；以及依序堆疊TaN層6A、Ta層6B、TaN層6C、及鈦層6G而構成之第二電極材料擴散抑制層6X。
在本例中，因為由鋁層構成之閘極電極3係形成在第一電極材料擴散抑制層6中的最上方的鈦層6G上，所以與上述的第十一實施形態中的第一電極材料擴散抑制層6相比較，可改善電極材料擴散抑制層6與閘極電極3間的接著，而更加改善可靠性。以及，與上述的第十一實施形態中的第一電極材料擴散抑制層6相比較，還可更有效地抑制鋁閘極電極材料之擴散。以及，與上述的第十二、第十三及第十四實施形態中的第一電極材料擴散抑制層6相比較，並不會減低接著的效果，所以可減低製造成本。以及，與上述的第十二實施形態中的第一電極材料擴散抑制層6相比較，並不會減低抑制鋁閘極電極材料擴散之效果，所以可減低製造成本。
以及，因為金互連線9係形成在第二電極材料擴散抑制層6X中的最上方的鈦層6G上，所以與上述的第十一實施形態中的第二電極材料擴散抑制層6X相比較，可改善第二電極材料擴散抑制層6X與金互連線9間的接著，而更加改善可靠性。以及，與上述的第十一實施形態中的第二電極材料擴散抑制層6X相比較，還可更有效地抑制歐姆電極4及5所包含的鋁層與金互連線9的材料之擴散。以及，與上述的第十二、第十三及第十四實施形態中的第二電極材料擴散抑制層6X相比較，並不會減低接著的效果，所以可減低製造成本。以及，與上述的第十二實施形態中的第二電極材料擴散抑制層6X相比較，並不會減低抑制歐姆電極4及5所包含的鋁層與金互連線9的材料擴散之效果，所以可減低製造成本。
具有上述結構之半導體裝置(MIS型GaN-HEMT)可用下述的方法來製造。
詳言之，可在上述第十一實施形態之半導體裝置的製造方法中之形成第一及第二電極材料擴散抑制層6及6X的步驟中，以例如濺鍍法在歐姆電極4及5所包含的鋁層以及作為閘極絕緣膜之AlO膜2上依序堆疊TaN層6A、Ta層6B、TaN層6C、及鈦層6G。本說明書中，亦將TaN層6A稱為第一TaN層或第一金屬層，亦將Ta層6B稱為第二金屬層，亦將TaN層6C稱為第二TaN層或第三金屬層，亦將鈦層6G稱為第四金屬層。
在本例中，用來形成Ta層6B及TaN層6A及6C之濺鍍參數係與上述的第十一實施形態相似。用來形成鈦層6G之濺鍍參數則為例如：真空度(壓力)在大約0.8 Pa，功率在大約0.8kW。靶材-基板距離(T/S)為例如約200mm。
其他的構成及製法的詳細內容都與上述的第十一實施形態相似，故將其說明予以省略。
如上所述，根據本實施形態之半導體裝置及其製造方法與上述的第十一實施形態一樣，具有可抑制電極材料的擴散而實現更加改善的特性之優點。
[第十六實施形態]
接著，參照第27及28圖來說明根據第十六實施形態之半導體裝置及其製造方法、以及電源供應裝置。
根據本實施形態之半導體裝置係為一個包含有半導體晶片之半導體封裝件(semiconductor package)，該半導體晶片係為根據上述的實施形態及其變化形態中的任一者之半導體裝置(GaN-HEMT)的晶片。本說明書中，亦將如此的半導體晶片稱為HEMT晶片。
以下，針對半導體封裝件為離散封裝件(discrete package)之情況來說明本實施形態。
如第27圖所示，本半導體裝置包含有：用來安裝根據上述的實施形態及其變化形態中的任一者而構成的半導體晶片56之台座(stage)50、閘極引線(gate lead)51、源極引線52、汲極引線53、接合線(bonding wire)54A至54C(在本實施形態中為鋁線)、以及封裝樹脂(encapsulation resin)55。本說明書中，亦將半導體晶片56稱為HEMT晶片，亦將封裝樹脂55稱為模塑樹脂(molding resin)。
安裝在台座50上之半導體晶片56中的閘極銲墊(gate pad)10、源極銲墊11、及汲極銲墊12分別透過接合線54A至54C連接至閘極引線51、源極引線52、及汲極引線53，然後密封在封裝樹脂55內。
本實施形態中，半導體晶片56中之基板的背面係以晶粒黏著材料57(在本實施形態中為焊錫)固定至台座50，而台座50則是電性連接至汲極引線53。然而並不限於此，亦可將台座50電性連接至源極引線52。
以下，說明根據本實施形態之半導體裝置(離散封裝件)的製造方法。
首先，以例如晶粒黏著材料57(在本實施形態中為焊錫)將根據上述的實施形態及其變化形態中的任一者而構成的半導體晶片56(GaN-HEMT)固定至引線框架(lead frame)的台座50上。
接著，透過例如打線接合(wire bodning)而銲上鋁線54A至54C使得半導體晶片56中的閘極銲墊10、源極銲墊11、及汲極銲墊12分別連接至閘極引線51、源極引線52、及汲極引線53。
然後，採用例如轉移模塑技術(transfer mold technique)進行樹脂封裝後，將導線框架予以分割。
根據本實施形態之半導體裝置(離散封裝件)可用以上所述步驟來製造。
雖然本實施形態已就半導體封裝件為上述的離散封裝件(其中的半導體晶片56中的銲墊10至12係用作為本實施形態中之打線接合所用的接合墊(bonding pad))之情況而說明如上，惟並不限於此，亦可使用其他類型的半導體封裝件。例如，亦可使用其中的半導體晶片的銲墊係用作為例如覆晶接合(flip chip bonding)之所謂的無接線接合(wireless bonding)所用的接合墊這種類型的半導體封裝件。此外，還可使用晶圓級封裝件(wafer level package)這種類型的半導體封裝件。換言之，可使用離散封裝件之外的半導體封裝件。
接著，參照第28圖來說明包含有半導體封裝件，且該半導體封裝件係為包含有上述的GaN-HEMT者之電源供應裝置。
以下，針對設於伺服器用電源供應裝置中之功率因素修正(power factor correction：PFC)電路所用的電晶體係為包含在上述的半導體封裝件中之GaN-HEMT的例子來說明一個實施形態。
如第28圖所示，此PFC電路包含有：二極體橋(diode bridge)60、抗流線圈(choke coil)61、第一電容器62、包含在上述的半導體封裝件中之GaN-HEMT 63、二極體64、及第二電容器65。
在本實施形態中，此PFC電路係構成為：包含有安裝在電路基板上之二極體橋60、抗流線圈61、第一電容器62、包含在上述的半導體封裝件中之GaN-HEMT 63、二極體64、及第二電容器65之形態。
在本實施形態中，係將上述的半導體封裝件中的汲極引線53、源極引線52、及閘極引線51分別插入電路基板的汲極插孔、源極插孔、及閘極插孔中，然後以例如焊錫加以固定。以此方式，將包含在上述半導體封裝件中的GaN-HEMT 63連接至形成於電路基板上的PFC電路。
在此PFC電路中，抗流線圈61的一個端子與二極體64的陽極端子係連接至GaN-HEMT 63的汲極電極5。第一電容器62的一個端子係連接至抗流線圈61的另一個端子，第二電容器65的一個端子係連接至二極體64的陰極端子。第一電容器62的另一個端子、GaN-HEMT 63的源極電極4及第二電容器65的另一個端子係接地。二極體橋60的一對端子係連接至第一電容器62的兩個端子，二極體橋60的另一對端子係連接至用來接受交流(AC)電壓之輸入端子。第二電容器65的兩個端子係連接至用來輸出直流(DC)電壓之輸出端子。未圖示的閘極驅動器(gate driver)係連接至GaN-HEMT 63的閘極電極3。在此PFC電路中，利用閘極驅動器來使GaN-HEMT 63動作，就將從輸入端子接收進來之交流電壓轉換為直流電壓，並將之從輸出端子輸出去。
因此，根據本實施形態之電源供應裝置具有改善可靠性之優點。更詳言之，因為此電源供應裝置具有根據上述的實施形態及其變化形態中的任一者而構成的半導體晶片56，所以可構成為可靠的電源供應裝置。
雖然本實施形態已就將上述的半導體裝置(包含有GaN-HEMT之半導體封裝件或GaN-HEMT)應用於伺服器用電源供應裝置中設置的PFC電路中之情況而說明如上，惟並不限於此。例如，亦可將上述的半導體裝置(包含有GaN-HEMT之半導體封裝件或GaN-HEMT)應用於電子用品(電子裝置)，諸如非伺服器電腦中。或者，亦可將上述的半導體裝置(半導體封裝件)應用於電源供應裝置中設置的其他電路(例如DC-DC轉換器)。
[其他實施形態]
本發明並不限於以上所述的各實施形態及其變化形態，亦可在未脫離本發明的精神之範圍內做各種修正變化。
舉例來說，雖然以上所述的各實施形態都是將本發明應用至GaN基電晶體之形態，但不限於此。例如，本發明亦可應用至具有半導體堆疊結構之外的結構之場效電晶體。
又，雖然在上述的各實施形態中閘極電極係包含鋁層，但不限於此。該閘極電極可具有任何結構，只要閘極電極包含至少一層含有從Pt(鉑)、Ir(銥)、W(鎢)、Ni(鎳)、Ti(鈦)、Au(金)、Cu(銅)、Ag(銀)、Pd(鈀)、Zn(鋅)、Cr(鉻)、Al(鋁)、Mn(錳)、Ta(鉭)、Si(矽)、TaN、TiN、Ru(釕)、CoSi(例如CoSi2 )、WSi(例如WSi2 )、NiSi、MoSi(例如MoSi2 )、TiSi(例如TiSi2 )、AlSi(例如Al-Si化合物)、AlCu(例如Al-Cu化合物)、及AlSiCu(例如Al-Si-Cu化合物)中選出的材料之層即可。
又，雖然在上述的各實施形態中閘極絕緣膜係為AlO膜，但不限於此。該閘極絕緣膜可為任何膜，只要閘極絕緣膜包含至少一層含有從AlO(例如Al2 O3 )、SiN、SiO(例如SiO2 )、HfO(氧化鉿)(例如HfO2 )、及AlN中選出的材料之層即可。同樣的，雖然在上述的各實施形態中覆蓋閘極絕緣膜之絕緣膜係為AlO膜，但不限於此。覆蓋閘極絕緣膜之該絕緣膜可為任何膜，只要該絕緣膜包含至少一層含有從AlO(例如Al2 O3 )、SiN、SiO(例如SiO2 )、HfO(例如HfO2 )、及AlN中選出的材料之層即可。
又，例如，在上述的第一至第五及第十一至十六實施形態中，可包含：設於閘極電極3與電極材料抑制擴散層6之間、或設於閘極絕緣膜2與電極材料抑制擴散層6之間、或兩處皆設置之層(接著層)，此層(接著層)包含有至少一層含有從Pt、Ir、W、Ni、Ti、Au、Cu、Ag、Pd、Zn、Cr、Al、Mn、Ta、Si、TaN、TiN、Ru、CoSi(例如CoSi2 )、WSi(例如WSi2 )、NiSi、MoSi(例如MoSi2 )、TiSi(例如TiSi2 )、AlSi(例如Al-Si化合物)、AlCu(例如Al-Cu化合物)、及AlSiCu(例如Al-Si-Cu化合物)中選出的材料之層。
又，例如，在上述的第六至第十六實施形態中，可包含：設於金互連線9與電極材料抑制擴散層6(第二電極材料抑制擴散層6X)之間、或設於歐姆電極4及5所包含的Al層與電極材料抑制擴散層6(第二電極材料抑制擴散層6X)之間、或兩處皆設置之層(接著層)，此層(接著層)包含有至少一層含有從Pt、Ir、W、Ni、Ti、Au、Cu、Ag、Pd、Zn、Cr、Al、Mn、Ta、Si、TaN、TiN、Ru、CoSi(例如CoSi2 )、WSi(例如WSi2 )、NiSi、MoSi(例如MoSi2 )、TiSi(例如TiSi2 )、AlSi(例如Al-Si化合物)、AlCu(例如Al-Cu化合物)、及AlSiCu(例如Al-Si-Cu化合物)中選出的材料之層。
又，例如，在上述的第一至第五及第十六實施形態中，金互連線9亦可由其他低電阻互連線材料來構成。以及，在上述的第一至第五及第十六實施形態中，可包含：設於金互連線9與障壁金屬層8之間、或歐姆電極4及5所包含的Al層與障壁金屬層8之間、或兩處皆設置之層(接著層)，此層(接著層)包含有至少一層含有從Pt、Ir、W、Ni、Ti、Au、Cu、Ag、Pd、Zn、Cr、Al、Mn、Ta、Si、TaN、TiN、Ru、CoSi(例如CoSi2 )、WSi(例如WSi2 )、NiSi、MoSi(例如MoSi2 )、TiSi(例如TiSi2 )、AlSi(例如Al-Si化合物)、AlCu(例如Al-Cu化合物)、及AlSiCu(例如Al-Si-Cu化合物)中選出的材料之層。
又，例如，在上述的第六至第十及第十六實施形態中，可包含：設於閘極電極3與閘極絕緣膜2之間之層(接著層)，此層(接著層)包含有至少一層含有從Pt、Ir、W、Ni、Ti、Au、Cu、Ag、Pd、Zn、Cr、Al、Mn、Ta、Si、TaN、TiN、Ru、CoSi(例如CoSi2 )、WSi(例如WSi2 )、NiSi、MoSi(例如MoSi2 )、TiSi(例如TiSi2 )、AlSi(例如Al-Si化合物)、AlCu(例如Al-Cu化合物)、及AlSiCu(例如Al-Si-Cu化合物)中選出的材料之層。
以上所述的所有實例及條件都是為了想要幫助讀者瞭解本發明及本發明的發明人在現有技術之外提出的概念之教育目的而列舉者，不應將之解釋成本發明只限於這些特定的實例及條件，說明書中之此等實例的組成也與顯示本發明之優劣無關。本發明之實施形態已詳細說明如上，惟應瞭解的是除了所述者之外，還可在未脫離本發明的精神及範圍的情況下做各種改變、取代及替換。
1．．．GaN基半導體堆疊結構
2．．．閘極絕緣膜
3．．．閘極電極(鋁)
4、5．．．含鋁之歐姆電極
6．．．第一電極材料擴散抑制層
6A．．．第一TaN層
6B、34．．．Ta層
6C．．．第二TaN層
6D．．．鉑層
6E．．．銀層
6F．．．銅層
6G．．．鈦層
6X．．．第二電極材料擴散抑制層
7．．．絕緣膜
8．．．障壁金屬層
9．．．金互連線
9A．．．第一金層
9B．．．第二金層
10．．．閘極銲墊
11．．．源極銲墊
12．．．汲極銲墊
15、16、17、18、25、26．．．阻劑
20、23、30．．．第一阻劑膜
21、24、31．．．第二阻劑膜
22、32．．．鈦層及鋁層
33、35．．．TaN層
36．．．金層(金互連線)
37．．．鋁層
40．．．半導體基板
41．．．電子輸送層
42．．．電子供給層
43．．．n-GaN層
50．．．台座
51．．．閘極引線
52．．．源極引線
53．．．汲極引線
54A至54C．．．接合線(鋁線)
55．．．封裝樹脂
56．．．半導體晶片
57．．．晶粒黏著材料
60．．．二極體橋
61．．．抗流線圈
62．．．第一電容器
63．．．GaN-HEM
64．．．二極體
65．．．第二電容器
第1圖係顯示根據第一實施形態之半導體裝置的結構之示意剖面圖。
第2圖係顯示根據第一實施形態之半導體裝置中包含的GaN基半導體堆疊結構之示意剖面圖。
第3圖係用來說明為何要提出根據第一實施形態之半導體裝置之示意剖面圖。
第4A及4B圖係用來說明為何要提出根據第一實施形態之半導體裝置之示意剖面圖。
第5A至5G圖係顯示根據第一實施形態之半導體裝置的製造方法之示意剖面圖。
第6A至6E圖係顯示根據第一實施形態之半導體裝置的製造方法之示意剖面圖。
第7圖係顯示根據第二實施形態之半導體裝置的結構之示意剖面圖。
第8圖係顯示根據第三實施形態之半導體裝置的結構之示意剖面圖。
第9圖係顯示根據第四實施形態之半導體裝置的結構之示意剖面圖。
第10圖係顯示根據第五實施形態之半導體裝置的結構之示意剖面圖。
第11圖係顯示根據第六實施形態之半導體裝置的結構之示意剖面圖。
第12A至12D圖係用來說明為何要提出根據第六實施形態之半導體裝置之示意剖面圖，其中第12A圖係熱降解加速試驗前之顯微圖，第12B圖係顯示在熱降解加速試驗期間電極材料擴散抑制層降解時形成的金-鋁化合物之顯微圖，第12C及12D圖係顯示電極材料擴散抑制層的各種候選材料之到電極材料擴散抑制層降解且形成金-鋁化合物之前的經過時間(從第12A圖之狀態到第12B圖之狀態的經過時間，或稱為反應時間)之圖表。
第13圖係用來說明為何要提出根據第六實施形態之半導體裝置之圖表。
第14圖係用來說明為何要提出根據第六實施形態之半導體裝置之圖表。
第15A至15F圖係顯示根據第六實施形態之半導體裝置的製造方法之示意剖面圖。
第16A至16E圖係顯示根據第六實施形態之半導體裝置的製造方法之示意剖面圖。
第17圖係顯示根據第七實施形態之半導體裝置的結構之示意剖面圖。
第18圖係顯示根據第八實施形態之半導體裝置的結構之示意剖面圖。
第19圖係顯示根據第九實施形態之半導體裝置的結構之示意剖面圖。
第20圖係顯示根據第十實施形態之半導體裝置的結構之示意剖面圖。
第21圖係顯示根據第十一實施形態之半導體裝置的結構之示意剖面圖。
第22A至22G圖係顯示根據第十一實施形態之半導體裝置的製造方法之示意剖面圖。。
第23圖係顯示根據第十二實施形態之半導體裝置的結構之示意剖面圖。
第24圖係顯示根據第十三實施形態之半導體裝置的結構之示意剖面圖。
第25圖係顯示根據第十四實施形態之半導體裝置的結構之示意剖面圖。
第26圖係顯示根據第十五實施形態之半導體裝置的結構之示意剖面圖。
第27圖係顯示根據第十六實施形態之半導體裝置(半導體封裝件)的結構之示意平面圖。
第28圖係顯示根據第十六實施形態之電源供應裝置中包含的PFC電路的結構之示意圖。
1．．．GaN基半導體堆疊結構
2．．．閘極絕緣膜
3．．．閘極電極(鋁)
4、5．．．含鋁之歐姆電極
6．．．第一電極材料擴散抑制層
6A．．．第一TaN層
6B．．．Ta層
6C．．．第二TaN層
7．．．絕緣膜
8．．．障壁金屬層
9．．．金互連線
9A．．．第一金層
9B．．．第二金層
40．．．半導體基板

Claims (20)

  1. 一種半導體裝置，包括：閘極電極；閘極絕緣膜；以及設於該閘極電極與該閘極絕緣膜之間，包括依序堆疊的第一TaN層、Ta層、及第二TaN層之電極材料擴散抑制層。
  2. 如申請專利範圍第1項之半導體裝置，其中，該閘極電極包括至少一層包含有從Pt、Ir、W、Ni、Ti、Au、Cu、Ag、Pd、Zn、Cr、Al、Mn、Ta、Si、TaN、TiN、Ru、CoSi、WSi、NiSi、MoSi、TiSi、AlSi、AlCu、及AlSiCu中選出的任何材料之層。
  3. 如申請專利範圍第1或2項之半導體裝置，其中，該閘極絕緣膜包括至少一層包含有從AlO、SiN、SiO、HfO、及AlN中選出的任何材料之層。
  4. 如申請專利範圍第1或2項之半導體裝置，還包括：設於該閘極電極與該電極材料抑制擴散層之間、或設於該閘極絕緣膜與該電極材料抑制擴散層之間、或兩處皆設置的一個層，此層包括至少一層包含有從Pt、Ir、W、Ni、Ti、Au、Cu、Ag、Pd、Zn、Cr、Al、Mn、Ta、Si、TaN、TiN、Ru、CoSi、WSi、NiSi、MoSi、TiSi、AlSi、AlCu、及AlSiCu中選出的任何材料之層。
  5. 如申請專利範圍第1或2項之半導體裝置，還包括：包含有載子輸送層及載子供給層之氮化物半導體堆疊結構，其中，該閘極絕緣膜係設於該氮化物半導體堆疊結構之上。
  6. 一種半導體裝置，包括：包含有鋁層之歐姆電極；金互連線；以及設於該鋁層與該金互連線之間，包括依序堆疊的第一TaN層、Ta層、及第二TaN層之電極材料擴散抑制層。
  7. 如申請專利範圍第6項之半導體裝置，還包括：設於該金互連線與該電極材料抑制擴散層之間、或該鋁層與該電極材料抑制擴散層之間、或兩處皆設置的一個層，此層包括至少一層包含有從Pt、Ir、W、Ni、Ti、Au、Cu、Ag、Pd、Zn、Cr、Al、Mn、Ta、Si、TaN、TiN、Ru、CoSi、WSi、NiSi、MoSi、TiSi、AlSi、AlCu、及AlSiCu中選出的任何材料之層。
  8. 如申請專利範圍第1、2、6、7項中任一項之半導體裝置，其中，該電極材料抑制擴散層還包括堆疊在該第二TaN層上之鉑層。
  9. 如申請專利範圍第1、2、6、7項中任一項之半導體裝置，其中，該電極材料抑制擴散層還包括堆疊在該第二TaN層上之銀層。
  10. 如申請專利範圍第1、2、6、7項中任一項之半導體裝置，其中，該電極材料抑制擴散層還包括堆疊在該第二TaN層上之鈦層。
  11. 如申請專利範圍第1、2、6、7項中任一項之半導體裝置，其中，該電極材料抑制擴散層還包括堆疊在該第二TaN層上之銅層。
  12. 如申請專利範圍第1、2、6、7項中任一項之半導體裝置，其中，該第一及第二TaN層具有大於48%但不超過52%的氮含量。
  13. 一種半導體裝置，包括：設於閘極電極之下，包括依序堆疊的第一TaN層、Ta層、及第二TaN層之第一電極材料擴散抑制層；以及設於歐姆電極之上，包括依序堆疊的第一TaN層、Ta層、及第二TaN層之第二電極材料擴散抑制層。
  14. 一種電源供應裝置，包含有半導體裝置，此半導體裝置包括：閘極電極；閘極絕緣膜；以及設於該閘極電極與該閘極絕緣膜之間，包括依序堆疊的第一TaN層、Ta層、及第二TaN層之電極材料擴散抑制層。
  15. 一種電源供應裝置，包含有半導體裝置，此半導體裝置包括：包含有鋁層之歐姆電極；金互連線；以及設於該鋁層與該金互連線之間，包括依序堆疊的第一TaN層、Ta層、及第二TaN層之電極材料擴散抑制層。
  16. 一種電源供應裝置，包含有半導體裝置，此半導體裝置包括：設於閘極電極之下，包括依序堆疊的第一TaN層、Ta層、及第二TaN層之第一電極材料擴散抑制層；以及設於歐姆電極之上，包括依序堆疊的第一TaN層、Ta層、及第二TaN層之第二電極材料擴散抑制層。
  17. 一種半導體裝置之製造方法，包括：形成閘極絕緣膜；在該閘極絕緣膜之上，依序堆疊第一TaN層、Ta層、及第二TaN層而形成電極材料擴散抑制層；以及在該電極材料擴散抑制層之上形成閘極電極。
  18. 一種半導體裝置之製造方法，包括：形成包含有鋁層之歐姆電極；在該鋁層之上，依序堆疊第一TaN層、Ta層、及第二TaN層而形成電極材料擴散抑制層；以及在該電極材料擴散抑制層之上形成金互連線。
  19. 一種半導體裝置之製造方法，包括：依序堆疊第一TaN層、Ta層、及第二TaN層而形成第一電極材料擴散抑制層；在該第一電極材料擴散抑制層之上形成閘極電極；形成歐姆電極；以及在該歐姆電極之上，依序堆疊第一TaN層、Ta層、及第二TaN層而形成第二電極材料擴散抑制層。
  20. 如申請專利範圍第19項之半導體裝置之製造方法，其中，該第一電極材料擴散抑制層及該第二電極材料擴散抑制層係同時形成。
TW100149142A 2011-02-25 2011-12-28 半導體裝置及其製造方法，以及電源供應裝置 TWI475693B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011039949A JP5626010B2 (ja) 2011-02-25 2011-02-25 半導体装置及びその製造方法、電源装置

Publications (2)

Publication Number Publication Date
TW201236159A TW201236159A (en) 2012-09-01
TWI475693B true TWI475693B (zh) 2015-03-01

Family

ID=46693355

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100149142A TWI475693B (zh) 2011-02-25 2011-12-28 半導體裝置及其製造方法，以及電源供應裝置

Country Status (4)

Country Link
US (2) US20120217591A1 (zh)
JP (1) JP5626010B2 (zh)
CN (1) CN102651394B (zh)
TW (1) TWI475693B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI626863B (zh) * 2015-04-30 2018-06-11 Circuit board structure

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5662367B2 (ja) 2012-03-26 2015-01-28 株式会社東芝 窒化物半導体装置およびその製造方法
US8759172B2 (en) * 2012-04-18 2014-06-24 International Business Machines Corporation Etch stop layer formation in metal gate process
JP5985282B2 (ja) * 2012-07-12 2016-09-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2014072391A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
EP2793265B1 (en) * 2013-04-15 2017-06-07 Nexperia B.V. Semiconductor device and manufacturing method
US8916427B2 (en) * 2013-05-03 2014-12-23 Texas Instruments Incorporated FET dielectric reliability enhancement
JP6234122B2 (ja) * 2013-09-04 2017-11-22 トランスフォーム・ジャパン株式会社 半導体装置
US10192970B1 (en) * 2013-09-27 2019-01-29 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Simultaneous ohmic contact to silicon carbide
US20150152543A1 (en) * 2013-10-30 2015-06-04 Skyworks Solutions, Inc. Systems, devices and methods related to reactive evaporation of refractory materials
JP2015177055A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置及びその製造方法
US9443772B2 (en) 2014-03-19 2016-09-13 Globalfoundries Inc. Diffusion-controlled semiconductor contact creation
US9397181B2 (en) 2014-03-19 2016-07-19 International Business Machines Corporation Diffusion-controlled oxygen depletion of semiconductor contact interface
JP2016021530A (ja) * 2014-07-15 2016-02-04 ルネサスエレクトロニクス株式会社 半導体装置
CN104538439A (zh) * 2015-01-19 2015-04-22 北京大学 一种耐高温欧姆接触电极结构及其加工方法
WO2017099770A1 (en) * 2015-12-09 2017-06-15 Intel Corporation Semiconductor devices having ruthenium phosphorus thin films
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10224285B2 (en) 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
JP6733588B2 (ja) 2017-03-24 2020-08-05 豊田合成株式会社 半導体装置の製造方法
JP6953886B2 (ja) * 2017-08-10 2021-10-27 富士通株式会社 半導体装置、電源装置、増幅器及び半導体装置の製造方法
JP7100241B2 (ja) * 2017-12-20 2022-07-13 富士通株式会社 化合物半導体装置及びその製造方法
CN108257911A (zh) * 2018-01-11 2018-07-06 上海华虹宏力半导体制造有限公司 通过成膜机台改善金属间形成桥接短路的方法
TWI646591B (zh) * 2018-01-23 2019-01-01 世界先進積體電路股份有限公司 半導體結構及其製造方法
JP7068577B2 (ja) * 2018-03-28 2022-05-17 日亜化学工業株式会社 窒化物半導体発光素子
US10868128B2 (en) * 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Ohmic contact structure, semiconductor device including an ohmic contact structure, and method for forming the same
CN110112068B (zh) * 2019-05-23 2022-09-27 厦门市三安集成电路有限公司 氮化镓器件制作方法及氮化镓器件
CN112242441A (zh) * 2019-07-16 2021-01-19 联华电子股份有限公司 高电子迁移率晶体管
CN110687144B (zh) * 2019-10-28 2022-07-22 长江存储科技有限责任公司 一种ped样品及其制备方法
JP7450446B2 (ja) 2020-04-13 2024-03-15 株式会社アドバンテスト 半導体装置、半導体装置の製造方法、および試験装置
CN111758166A (zh) * 2020-05-28 2020-10-09 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346745B1 (en) * 1998-12-04 2002-02-12 Advanced Micro Devices, Inc. Cu-A1 combined interconnect system
US20050095867A1 (en) * 2003-08-12 2005-05-05 Hiroyuki Shimada Method of manufacturing semiconductor device
US20070126062A1 (en) * 2005-11-18 2007-06-07 Koji Akiyama Semiconductor device and manufacturing method thereof
US20070200186A1 (en) * 2006-02-28 2007-08-30 Sanyo Electric Co., Ltd. Semiconductor device
US20080157382A1 (en) * 2006-12-28 2008-07-03 Chinthakindi Anil K Direct termination of a wiring metal in a semiconductor device
US20080197453A1 (en) * 2007-02-15 2008-08-21 Fujitsu Limited Semiconductor device and manufacturing method of the same

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0751566A3 (en) * 1995-06-30 1997-02-26 Ibm Metal thin film barrier for electrical connections
JPH10270688A (ja) * 1997-03-28 1998-10-09 Kawasaki Steel Corp Ｍｏｓｆｅｔおよびその製造方法
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
JP2002280523A (ja) * 2001-03-16 2002-09-27 Nec Corp 半導体記憶装置とその製造方法
JP4615755B2 (ja) * 2001-04-04 2011-01-19 セイコーインスツル株式会社 半導体装置の製造方法
AU2003264515A1 (en) 2002-09-20 2004-04-08 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7473640B2 (en) 2003-01-15 2009-01-06 Sharp Laboratories Of America, Inc. Reactive gate electrode conductive barrier
US6861712B2 (en) 2003-01-15 2005-03-01 Sharp Laboratories Of America, Inc. MOSFET threshold voltage tuning with metal gate stack control
KR100548999B1 (ko) * 2003-10-28 2006-02-02 삼성전자주식회사 수직으로 연장된 배선간 엠아이엠 커패시터를 갖는로직소자 및 그것을 제조하는 방법
JP2005244186A (ja) * 2004-02-23 2005-09-08 Sharp Corp 反応性ゲート電極導電性バリア
JP4597653B2 (ja) * 2004-12-16 2010-12-15 住友電工デバイス・イノベーション株式会社 半導体装置、それを備える半導体モジュールおよび半導体装置の製造方法。
JP2007180137A (ja) * 2005-12-27 2007-07-12 Seiko Epson Corp 半導体装置およびその製造方法
KR100775965B1 (ko) * 2006-08-17 2007-11-15 삼성전자주식회사 모스 트랜지스터 및 그 제조 방법
JP2008205221A (ja) * 2007-02-20 2008-09-04 Furukawa Electric Co Ltd:The 半導体素子
JP5462161B2 (ja) * 2007-07-20 2014-04-02 アイメック Ｉｉｉ−ｖ族ｍｅｓｆｅｔでのダマシンコンタクト製造方法
JP2009076673A (ja) * 2007-09-20 2009-04-09 Furukawa Electric Co Ltd:The Ｉｉｉ族窒化物半導体を用いた電界効果トランジスタ
JP5237628B2 (ja) 2007-12-28 2013-07-17 スタンレー電気株式会社 半導体素子の製造方法
WO2010035627A1 (en) * 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7989902B2 (en) * 2009-06-18 2011-08-02 International Business Machines Corporation Scavenging metal stack for a high-k gate dielectric
US8629473B2 (en) * 2009-08-13 2014-01-14 Toyoda Gosei Co., Ltd. Semiconductor light-emitting element, semiconductor light-emitting device, method for producing semiconductor light-emitting element, method for producing semiconductor light-emitting device, illumination device using semiconductor light-emitting device, and electronic apparatus

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6346745B1 (en) * 1998-12-04 2002-02-12 Advanced Micro Devices, Inc. Cu-A1 combined interconnect system
US20050095867A1 (en) * 2003-08-12 2005-05-05 Hiroyuki Shimada Method of manufacturing semiconductor device
US20070126062A1 (en) * 2005-11-18 2007-06-07 Koji Akiyama Semiconductor device and manufacturing method thereof
US20070200186A1 (en) * 2006-02-28 2007-08-30 Sanyo Electric Co., Ltd. Semiconductor device
US20080157382A1 (en) * 2006-12-28 2008-07-03 Chinthakindi Anil K Direct termination of a wiring metal in a semiconductor device
US20080197453A1 (en) * 2007-02-15 2008-08-21 Fujitsu Limited Semiconductor device and manufacturing method of the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI626863B (zh) * 2015-04-30 2018-06-11 Circuit board structure

Also Published As

Publication number Publication date
CN102651394A (zh) 2012-08-29
US9741662B2 (en) 2017-08-22
JP2012178419A (ja) 2012-09-13
US20150091173A1 (en) 2015-04-02
CN102651394B (zh) 2015-08-19
JP5626010B2 (ja) 2014-11-19
US20120217591A1 (en) 2012-08-30
TW201236159A (en) 2012-09-01

Similar Documents

Publication Publication Date Title
TWI475693B (zh) 半導體裝置及其製造方法，以及電源供應裝置
US7508014B2 (en) Field effect transistor including a gate electrode and an additional electrode
US9231075B2 (en) Semiconductor device including gate electrode provided over active region in p-type nitride semiconductor layer and method of manufacturing the same, and power supply apparatus
US9653592B2 (en) Method for fabricating semiconductor device and semiconductor device
JP6565223B2 (ja) 半導体装置及びその製造方法、電源装置、高周波増幅器
US9245845B2 (en) Semiconductor device
TWI470794B (zh) 化合物半導體裝置及其製造方法
JP6725109B2 (ja) 半導体装置
TW201225295A (en) Semiconductor device and method of manufacturing the same, and power supply apparatus
JP5202897B2 (ja) 電界効果トランジスタおよびその製造方法
CN211578757U (zh) 高电子迁移率晶体管
US6774449B1 (en) Semiconductor device and method for fabricating the same
JP2008147294A (ja) 電子デバイス
JP6171250B2 (ja) 半導体装置
JP2019091757A (ja) 化合物半導体装置及びその製造方法、電源装置、高周波増幅器
JP4415531B2 (ja) 半導体素子とその製造方法
JP6951311B2 (ja) 半導体装置
JP6147973B2 (ja) キャパシタの製造方法
JP2011014676A (ja) 電子デバイス及びオーミック電極形成方法
JP2010192558A (ja) 電子デバイス及びオーミック電極形成方法