TWI470794B - 化合物半導體裝置及其製造方法 - Google Patents

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Description

化合物半導體裝置及其製造方法 領域
在此說明之實施例係有關於一種化合物半導體裝置及其製造方法。
 背景
近年來，利用包括高飽和電子遷移率及寬能帶間隙等以氮化物為主之化合物半導體的優點，高崩潰電壓、高輸出化合物半導體裝置已有活躍之發展。例如，該發展係有關於例如高電子遷移率電晶體(HEMT)等之場效電晶體。其中，具有一AlGaN層作為一電子供應層之一以GaN為主之高電子遷移率電晶體引起很多注意。在該以GaN為主之高電子遷移率電晶體中，由於在AlGaN與GaN之間晶格常數之差而在該AlGaN層中產生晶格畸變，該畸變導致沿該AlGaN層之壓電極化，且因此在該GaN層之上部中在該AlGaN層下方產生一高密度、二維電子氣體。這組態可確保高輸出。
但是，由於小型化，一以GaN為主之高電子遷移率電晶體有時無法長時間使用。此外，有一種藉由在該閘極電極與該電子供應層之間形成一p型GaN層消除該二維電子氣體以達成正常關操作之技術，但是如果設置p型GaN層，則可能發生電流崩潰且可能會破壞特性。
[專利文獻1]日本公開專利公報第10-12872號
[專利文獻2]日本公開專利公報第2003-209246號
[專利文獻3]日本公開專利公報第07-131005號
[專利文獻4]日本公開專利公報第10-104985號
[專利文獻5]日本公開專利公報第2010-192771號
 概要
本發明之一目的在於提供一種可穩定地長期操作之化合物半導體裝置及其製造方法。
依據該等實施例之一方面，一種化合物半導體裝置包括：一基材；一電子通道層及一電子供應層，其形成在該基材上方；一閘極電極，一源極電極及一汲極電極，其形成在該電子供應層上或上方；一第一p型半導體層，其形成在該電子供應層與該閘極電極之間；及一第二p型半導體層，其形成在該電子供應層與該源極電極及該汲極電極中之至少一電極之間。在該第二p型半導體層上之該源極電極及該汲極電極中之該一電極包括：一第一金屬膜；及一第二金屬膜，其在該第一金屬膜之該閘極電極側接觸該第一金屬膜，且該第二金屬膜之電阻比該第一金屬膜之電阻高。
依據該等實施例之另一方面，一種製造一化合物半導體裝置之方法包括：在該基材上方形成一電子通道層及一電子供應層；在該電子供應層上或上方形成一第一p型半導體層及一第二p型半導體層；在該電子供應層上或上方形成一閘極電極，一源極電極及一汲極電極。該閘極電極係形成在該第一p型半導體層上方。該源極電極及該汲極電極中之至少一電極係形成在該第二p型半導體層上。該形成該閘 極電極，該源極電極及該汲極電極之步驟包括：形成一第一金屬膜；及形成一第二金屬膜，其在該第一金屬膜之該閘極電極側接觸該第一金屬膜，且該第二金屬膜之電阻比該第一金屬膜之電阻高，又，該第一金屬膜及該第二金屬膜係在該第二p型半導體層上之該源極電極及該汲極電極中之該一電極中。
圖式簡單說明
第1A圖是顯示一參考例之結構的圖；第1B圖是顯示在該參考例中之一電流路徑之圖；第1C圖是顯示該參考例之一特性之圖；第2A圖是顯示依據一第一實施例之一化合物半導體裝置之結構的橫截面圖；第2B圖是顯示依據第一實施例之化合物半導體裝置之一電流路徑之圖；第3A與3B圖是顯示依據第一實施例之化合物半導體裝置之特性的圖；第4A至4L圖是依序顯示一製造依據第一實施例之化合物半導體裝置之方法的橫截面圖；第5圖是顯示依據一第二實施例之一化合物半導體裝置之結構的橫截面圖；第6A至6E圖是依序顯示一製造依據第二實施例之化合物半導體裝置之方法的橫截面圖；第7圖是顯示依據一第三實施例之一化合物半導體裝置之結構的橫截面圖； 第8A至8D圖是依序顯示一製造依據第三實施例之化合物半導體裝置之方法的橫截面圖；第9A圖是顯示依據一第四實施例之一化合物半導體裝置之結構的橫截面圖；第9B圖是顯示依據一第五實施例之一化合物半導體裝置之結構的橫截面圖；第9C圖是顯示依據一第六實施例之一化合物半導體裝置之結構的橫截面圖；第10A圖是顯示依據一第七實施例之一化合物半導體裝置之結構的橫截面圖；第10B圖是顯示依據一第八實施例之一化合物半導體裝置之結構的橫截面圖；第10C圖是顯示依據一第九實施例之一化合物半導體裝置之結構的橫截面圖；第11A圖是顯示依據一第十實施例之一化合物半導體裝置之結構的橫截面圖；第11B圖是顯示依據一第十一實施例之一化合物半導體裝置之結構的橫截面圖；第12圖是顯示依據一第十二實施例之一獨立封裝體之橫截面圖；第13圖是顯示依據一第十三實施例之一功率因子修正(PFC)電路之配線圖；第14圖是顯示依據一第十四實施例之一電源供應裝置之配線圖；及 第15圖是顯示依據一第十五實施例之一高頻放大器之配線圖。
 實施例之說明
本發明研究p型GaN層設置在該閘極電極與該電子供應層之間以達成正常關操作之以GaN為主之高電子遷移率電晶體之壽命。詳而言之，該研究係以第1A圖所示之一參考例實行。該參考例包括形成在一基材101上方之一GaN層(電子通道層)102及一AlGaN層(電子供應層)103，及形成在該AlGaN層103上之一源極電極107s及一汲極電極107d。一p型GaN層104及一閘極電極107g係形成在該AlGaN層103上且在平面圖中在該源極電極107s與該汲極電極107d之間。
由於有關在該參考例中之電流路徑之研究，發現該電流密度係在該源極電極107s及該汲極電極107d中局部地增加，且該源極電極107s及該汲極電極107d各為一肖特基(Schottky)電極。換言之，大部份電流流入一靠近該閘極電極107g且在該源極電極107s與該汲極電極107d兩者中之一區域，並且該電流路徑110集中在該區域中。其原因說明如下。在該源極電極附近之電阻係顯示在第1B圖中。
其中有一電流在該源極電極107s中側向地流動之一電流路徑之一電阻值Rele ，一電流在該AlGaN層103中垂直地流動之一電流路徑之一電阻值Rc ，及一電流在該GaN層102之二維電子氣體(2DEG)中側向地流動之一電流路徑之一電阻值R2DEG 。可有關於該電流路徑之兩種非常極端的情形。 該等情形中之一種是一電流由該GaN層102，在該AlGaN層103中垂直地流動且在該源極電極107s中側向地流動的一路徑111。該等情形中之另一種是一電流由該GaN層102，在該GaN層102之2DEG中且在該源極電極107s下方側向地流動並且在該AlGaN層103中垂直地流動的一路徑112。就此兩路徑111與112而言，由於該電阻值Rele 低於該電阻值R2DEG 甚多，大部份電流在該路徑111中流動。因此，出現電流密度極高之一區域。換言之，該電流密度在第1A圖中之源極電極107s之右端比在左端高非常多，如第1C圖所示。當該電流密度非常高之區域存在時，由於本身之高電流密度及伴隨該高電流密度產生溫度增加，故在該區域附近發生電遷移。因此，該源極電極107s等會因變化等受損，且電阻值增加。當該源極電極107s與一源極配線之一Au膜接觸時，產生一紫塊，即，一高電阻物質且該源極電極107s被破壞。這些現象亦發生在該汲極電極107d中。此外，吾人發現發生電流崩潰且特性降低，且由於進行乾式蝕刻以形成該p型GaN層104，所以該AlGaN層103因該蝕刻受損，且該AlGaN層103之表面變粗糙。
以下將參照附圖詳細說明多數實施例。
(第一實施例)
以下將說明第一實施例。第2A與2B圖係顯示依據第一實施例之一以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之圖。
在第一實施例中，如第2A圖所示，一化合物半導體堆 疊結構6係形成在一例如Si基材之基材上。該化合物半導體堆疊結構6包括一緩衝層2，一電子通道層3，一分隔層4，及一電子供應層5。該緩衝層2可以是例如，一大約100nm厚之AlN層。該電子通道層3可以是例如，未刻意以一雜質摻雜之一大約3μm厚之i-GaN層。該分隔層4可以是例如，未刻意以一雜質摻雜之一大約5nm厚之i-AlGaN層。該電子供應層5可以是例如，一大約30nm厚之n型AlGaN(n-AlGaN)層。該電子供應層5可例如，以大約5×1018 /cm3 之Si作為一n型雜質摻雜。
一p型半導體層7係形成在該化合物半導體堆疊結構6上方。該p型半導體層7可以是一p型GaN(p-GaN)層。該p型半導體層7可例如，以大約5×1019 /cm3 之Mg作為一p型雜質摻雜。界定一元件區域之一元件隔離區域20係形成在該化合物半導體堆疊結構6及該p型半導體層7中。該p型半導體層7係形成為使得該化合物半導體堆疊結構6之一部份由在該元件區域中之p型半導體層7暴露出來。一源極電極11s係形成在該p型半導體層7上，且作為一汲極電極之金屬膜11da係形成在由該p型半導體層7暴露出來之該化合物半導體堆疊結構6之部份上。一凸部7a係設置在一平面圖中該源極電極11s與該金屬膜11da之間之該p型半導體層7之一位置。在該凸部7a之一位置之該p型半導體層7之一厚度係例如，等於或大於300Å(30nm)。在該凸部7a之源極電極11s側之該p型半導體層7的一部份比該凸部7a薄，該部份之厚度是例如，等於或小於50Å(5nm)。該p型半導體層不存在該 凸部7a之金屬膜11da側。該凸部7a是該第一p型半導體層之一例子，且在該源極電極11s下方之該p型半導體層7之該部份是該第二p型半導體層之一例子。
該源極電極11s包括一金屬膜11sa及一位在該金屬膜11sa之金屬膜11da側的金屬膜11sb。該金屬膜11sb之電阻比該金屬膜11sa之電阻高。該等金屬膜11sa與11sb係互相接觸。在該金屬膜11sa與該p型半導體層7之間的接觸面積依據其材料可以是例如，比在該金屬膜11sb與該p型半導體層7之間的接觸面積大大約100倍。例如，一Ti膜及在該Ti膜上之一Al膜的一積層可供該金屬膜11sa及該金屬膜11da使用，且一Ni膜及在該Ni膜上之一Au膜的一積層可供該金屬膜11sb使用。該金屬膜11sa是該第一金屬膜之一例子，且該金屬膜11sb是該第二金屬膜之一例子。
一絕緣膜12係形成在該p型半導體層7及該電子供應層5上方以覆蓋之該源極電極11s及該金屬膜11da。一開口13g係形成在該絕緣膜12中以暴露該p型半導體層7之凸部7a，且一閘極電極11g係形成在該開口13g中。一Ti膜及在該Ti膜上之一Al膜的一積層可供該閘極電極11g使用。一絕緣膜14係形成在該絕緣膜12上方以覆蓋該閘極電極11g。雖然用於該等絕緣膜12與14之材料沒有特別限制，但是可使用例如一Si氮化物膜。該等絕緣膜12與14是終止膜之一例子。
在如此構成之以GaN為主之高電子遷移率電晶體中，等於或大於300Å之凸部7a係設置在該閘極電極11g與該電子供應層5之間。因此，該傳導帶(EC )被拉高，且幾乎不存 在該傳導帶(EC )比該費米能階(EF )低之一區域。因此，當施加至該閘極電極11g之電壓是0V，換言之，當該電晶體在關狀態，該2DEG幾乎不存在該閘極電極11g下方且可達成正常關狀態。
可有關於該電流路徑之兩種非常極端之情形，如第2B圖所示。該等情形中之一種是一電流由該電子通道層3，在該分隔層4、該電子供應層5及該p型半導體層7中垂直地流動，且在該源極電極11s中側向地流動的一路徑31。該等情形中之另一種是一電流由該電子通道層3，在該源極電極11s下方之該電子通道層3中側向地流動且在該分隔層4、該電子供應層5及該p型半導體層7中垂直地流動的一路徑32。雖然在該路徑32中之電子通道層3之2DEG的電阻比該金屬膜11sa之電阻高，但是由於具有一比較高電阻之金屬膜11sb存在該路徑31中，所以該路徑32之總電阻近似於該路徑31之總電阻。因此，與該參考例比較，在該源極電極11s中之電流集中情形可大幅減少。換言之，該電流不僅可在該源極電極11s之閘極電極11g側之一區域中流動，亦可在遠離該閘極電極11g之一區域中流動。因此，可緩和電流密度之集中，且可抑制由於該高電流密度本身及伴隨該高電流密度之溫度增加而產生電遷移等。
請注意當該p型半導體層7為薄，例如等於或小於20nm厚時，該Ti膜及在該Ti膜上之Al膜之積層具有一與該p型半導體層7之歐姆接觸。另一方面，當該p型半導體層7為厚，例如等於或大於3nm厚時，該Ti膜及在該Ti膜上之Al膜之積 層具有一與該p型半導體層7之肖特基接觸。因此，用於該金屬膜11sa之該Ti膜及在該Ti膜上之Al膜的積層作為一歐姆電極，且用於該閘極電極11g之該Ti膜及在該Ti膜上之Al膜的積層作為一肖特基電極。該Ni膜及在該Ni膜上之Au膜之積層具有一與該p型半導體層7之歐姆接觸。因此，用於該金屬膜11sb之該Ni膜及在該Ni膜上之Au膜的積層作為一歐姆電極。該Ti膜及在該Ti膜上之Al膜之積層一與該n型半導體層之歐姆接觸。因此，用於該金屬膜11da之該Ti膜及在該Ti膜上之Al膜的積層作為一歐姆電極。
當該p型半導體層7之厚度超過5nm時，在該電子通道層之表面附近之2DEG之密度在該p型半導體層7下方為低，且該開-電阻可能為高。因此，較佳的是除了該凸部7a以外，該p型半導體層7之厚度為等於或小於5nm。
該金屬膜11sa及該金屬膜11sb與該p型半導體層7之接觸面積未特別地限制。該值“R31/R32”，即，包括該金屬膜11sb之路徑31之電阻值R31對不包括該金屬膜11sb之路徑32之電阻值R32的一比率，隨該值“Sb/Sa”，即，該金屬膜11sb與該p型半導體層7之接觸面積對該金屬膜11sa與該p型半導體層7之接觸面積的一比率，變化，如第3B圖所示。因此當該值“R31/R32”等於或大於0.5且等於或小於1.5時，該電流密度之集中受到相當良好之抑制。因此，該值“Sb/Sa”宜為等於或大於0.0065且等於或小於0.02，更佳的是等於或小於0.015，如第3B圖所示。
以下，將說明製造依據第一實施例之以GaN為主之高 電子遷移率電晶體(化合物半導體裝置)之一方法。第4A圖至第4L圖係依序顯示依據第一實施例之以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之方法的橫截面圖。
首先，如第4A圖所示，該化合物半導體堆疊結構6係形成在該基材1上方，且該p型半導體層7係形成在該化合物半導體堆疊結構6上方。在形成該化合物半導體堆疊結構6及該p型半導體層7之程序中，該緩衝層2，該電子通道層3，該分隔層4，該電子供應層5及該p型半導體層7可，例如，藉由金屬有機汽相磊晶(MOVPE)形成。在形成該等化合物半導體層之程序中，可使用作為一Al源之三甲基鋁(TMA)氣體，作為一Ga源之三甲基鎵(TMG)氣體及作為一N源之氨(NH3 )氣體之一混合氣體。在該程序中，三甲基鋁氣體及三甲基鎵氣體之供應之開/關及流速係依據欲成長之化合物半導體層之組成適當地設定。共用於所有化合物半導體層之氨氣體之流速可設定為大約100ccm至10LM。成長壓力可調整為大約50Torr至300Torr，且成長溫度可調整為，例如，大約1000℃至1200℃。在成長該等n型化合物半導體層之程序中，Si可藉由，例如，以一預定流速添加含Si之SiH4 至該混合氣體而摻雜至該等化合物半導體層中。Si之劑量係調整為，例如，大約1×1018 /cm3 至1×1020 /cm3 ，及至5×1018 /cm3 左右。Mg對該p型半導體層7之添加劑量係調整為，例如，大約5×1019 /cm3 至1×1020 /cm3 ，及至5×1019 /cm3 左右。接著進行退火以活化Mg。該p型半導體層7之厚度係調整為，例如，等於或大於30nm。
接著，如第4B圖所示，界定該元件區域之元件隔離區域20形成在該化合物半導體堆疊結構6及該p型半導體層7中。在形成該元件隔離區域20之程序中，例如，一光阻圖案形成在該p型半導體層7上方以選擇性地暴露該元件隔離區域20欲形成之區域，且穿過作為一遮罩使用之光阻圖案植入例如Ar離子之離子。或者，該p型半導體層7及該化合物半導體堆疊結構6可藉由使用一含氯氣體乾式蝕刻而蝕刻穿過作為一蝕刻遮罩。
然後，如第4C圖所示，塗布且接著圖案化一光阻，以藉此形成一抗蝕圖案21以覆蓋欲形成該閘極電極之一區域，及暴露該剩餘區域。
接著，如第4D圖所示，藉由使用該抗蝕圖案21作為一蝕刻遮罩乾式蝕刻來蝕刻該p型半導體層7以移除由該抗蝕圖案21暴露出來該p型半導體層7之部份，且薄化該部份到達一等於或小於20nm，例如，大約1nm之厚度。因此，該凸部7a係形成在已被該抗蝕圖案21覆蓋之區域。
接著移除該抗蝕圖案21，且在該p型半導體層7及該元件隔離區域20上方形成一抗蝕圖案22以覆蓋該凸部7a及該凸部7a之一欲形成該源極電極之區域側，及暴露剩餘區域，如第4E圖所示。
接著，如第4F圖所示，藉由使用該抗蝕圖案22作為一蝕刻遮罩乾式蝕刻而蝕刻該p型半導體層7以移除由該抗蝕圖案22暴露出來之該p型半導體層7之部份。因此，該電子供應層5係暴露在該凸部7a之一欲形成該汲極電極之區域 側。
然後，移除該抗蝕圖案22，在該p型半導體層7之該薄化部份上形成該金屬膜11sa，且在該電子供應層5上形成該金屬膜11da，如第4G圖所示。該金屬膜11sa及該金屬膜11da可藉由，例如，一剝離程序形成。更詳而言之，形成一光阻圖案以暴露欲形成該金屬膜11sa及該金屬膜11da之區域，且藉由一蒸發程序同時使用，例如，該光阻圖案作為一成長遮罩而在整個表面上形成一金屬膜，接著與沈積在光阻圖案上之金屬膜之部份一起移除該光阻圖案。在形成該金屬膜之程序中，例如，可形成一Ti膜，且可接著形成一Al膜。
接著，形成該金屬膜11sb以便在該p型半導體層7上之金屬膜11sa之凸部7a側接觸金屬膜11sa，如第4H圖所示。該金屬膜11sb亦可藉由，例如，一剝離程序形成。更詳而言之，形成一光阻圖案以暴露欲形成該金屬膜11sb之一區域，且藉由一蒸發程序同時使用，例如，該光阻圖案作為一成長遮罩而在整個表面上形成一金屬膜，接著與沈積在光阻圖案上之金屬膜之部份一起移除該光阻圖案。在形成該金屬膜之程序中，例如，可形成一Ni膜，且可接著形成一Au膜。接著在一氮環境中以400℃至1000℃(例如，以600℃)將該等金屬膜退火以藉此確保該歐姆特性。形成包括該等金屬膜11sa與11sb之源極電極11s，且該金屬膜11da作為該汲極電極。
接著，如第4I圖所示，在整個表面上形成該絕緣膜12。 該絕緣膜12宜藉由原子層沈積(ALD)，電漿加強化學蒸氣沈積法(CVD)，或濺鍍形成。
接著，如第4J圖所示，在該絕緣膜12中形成該開口13g以暴露該凸部7a。
接著，如第4K圖所示，在該開口13g中形成該閘極電極11g。該閘極電極11g可藉由，例如，一剝離程序形成。更詳而言之，形成一光阻圖案以暴露欲形成該閘極電極11g之一區域，且藉由一蒸發程序同時使用，例如，該光阻圖案作為一成長遮罩而在整個表面上形成一金屬膜，接著與沈積在光阻圖案上之金屬膜之部份一起移除該光阻圖案。在形成該金屬膜之程序中，例如，可形成一Ti膜，且可接著形成一Al膜。
然後，如第4L圖所示，在該絕緣膜12上方形成該絕緣膜14以覆蓋該閘極電極11g。
因此可製造依據第一實施例之以GaN為主之高電子遷移率電晶體。
在上述方法中，由於該p型半導體層7之一部份留在該閘極電極11g與該源極電極11s之間，所以在被該p型半導體層7覆蓋之該電子供應層5之一區域中可抑制蝕刻破壞。因此，可抑制例如一電流崩潰之特性的劣化。
(第二實施例)
以下，將說明一第二實施例。第5圖係顯示依據第二實施例之一以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之一結構的橫截面圖。
與使該p型半導體層7留在該凸部7a之源極電極側之第一實施例不同，在第二實施例中該p型半導體層7係留在該凸部7a之汲極電極側。換言之，在第二實施例中，一汲極電極11d係形成在該p型半導體層7上，且作為該源極電極之該金屬膜11sa係形成在該化合物半導體堆疊結構6之由該p型半導體層7暴露出來的一部份上。該凸部7a係設置在一平面圖中該汲極電極11d與該金屬膜11sa之間之該p型半導體層7之一位置，且在該凸部7a之一位置之該p型半導體層7之厚度係例如，等於或大於300Å(30nm)。在該凸部7a之汲極電極11d側之該p型半導體層7的一部份比該凸部7a薄，該部份之厚度是例如，等於或小於50Å(5nm)。該p型半導體層不存在該凸部7a之金屬膜11sa側。該凸部7a是該第一p型半導體層之一例子，且在該汲極電極11d下方之該p型半導體層7之該部份是該第二p型半導體層之一例子。
該汲極電極11d包括一金屬膜11da及一位在該金屬膜11da之金屬膜11sa側的金屬膜11db。該金屬膜11db之電阻比該金屬膜11da之電阻高。該等金屬膜11da與11db係互相接觸。在該金屬膜11da與該p型半導體層7之間的接觸面積依據其材料可以是例如，比在該金屬膜11db與該p型半導體層7之間的接觸面積大大約100倍。例如，類似於在第一實施例中之金屬膜11sb，一Ni膜及在該Ni膜上之一Au膜的一積層可供該金屬膜11db使用。該金屬膜11da是該第一金屬膜之一例子，且該金屬膜11db是該第二金屬膜之一例子。其他結構類似於第一實施例。
又，如此構成之第二實施例，在存在該p型半導體層7及該金屬膜11db之情形下，類似於該第一實施例，成功地達成抑制及緩和該電流密度之集中之效果。請注意基於第一實施例之相同原因，該值“Sb/Sa”宜為等於或大於0.0065且等於或小於0.02，更佳的是等於或小於0.015。
以下，將說明製造依據第二實施例之以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之一方法。第6A圖至第6E圖係依序顯示依據第二實施例之以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之方法的橫截面圖。
首先，類似於該第一實施例地進行(請參見第4D圖)直到形成該凸部6a之程序。如第6A圖所示，接著移除該抗蝕圖案21，且在該p型半導體層7及該元件隔離區域20上方形成一抗蝕圖案23以覆蓋該凸部7a及該凸部7a之欲形成該汲極電極之區域側，及暴露該剩餘區域。
接著，如第6B圖所示，藉由使用該抗蝕圖案23作為一蝕刻遮罩乾式蝕刻來蝕刻該p型半導體層7以移除由該抗蝕圖案23暴露出來該p型半導體層7之部份。因此，該電子供應層5係暴露在該凸部7a之欲形成該源極電極之區域側。
然後，移除該抗蝕圖案23，且在該p型半導體層7之薄化部份上形成該金屬膜11da，並且在該電子供應層5上形成該金屬膜11sa，如第6C圖所示。該金屬膜11sa及該金屬膜11da可藉由一類似第一實施例之方法形成。
接著，形成該金屬膜11db以便在該p型半導體層7上之金屬膜11da之凸部7a側接觸該金屬膜11da，如第6D圖所示。 該金屬膜11db亦可藉由一類似於在第一實施例中用以形成該金屬膜11sb之方法的方法形成。接著，例如，在一氮環境中以400℃至1000℃(例如，以600℃)將該等金屬膜退火以藉此確保該歐姆特性。形成包括該等金屬膜11da與11db之汲極電極11d，且該金屬膜11sa作為該源極電極。
接著，如第6E圖所示，類似於第一實施例地進行涵蓋由形成該絕緣膜12直到形成該絕緣膜14之程序，如第6E圖所示。
在所述方法中，由於該p型半導體層7之一部份留在該閘極電極11g與該汲極電極11d之間，所以在被該p型半導體層7覆蓋之該電子供應層5之一區域中可抑制蝕刻破壞。因此，可抑制例如一電流崩潰之特性的劣化。
(第三實施例)
以下，將說明一第三實施例。第7圖係顯示依據第三實施例之一以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之橫截面圖。
與使該p型半導體層7留在該凸部7a之源極電極側之第一實施例不同，在第三實施例中該p型半導體層7亦留在該凸部7a之汲極電極側。換言之，在第三實施例中，該源極電極11s及該汲極電極11d均形成在該p型半導體層7上。該凸部7a係設置在一平面圖中該源極電極11s與該汲極電極11d之間之該p型半導體層7之一位置，且在該凸部7a之一位置之該p型半導體層7之厚度係例如，等於或大於300Å(30nm)。在該凸部7a之汲極電極11d側之該p型半導體 層7的一部份比該凸部7a薄，該部份之厚度是例如，等於或小於50Å(5nm)。該凸部7a是該第一p型半導體層之一例子，且在該源極電極11s及該汲極電極11d下方之該p型半導體層7之該等部份是該第二p型半導體層之一例子。該等金屬膜11sa與11da係該第一金屬膜之一例子，且該等金屬膜11sb與11db是該第二金屬膜之一例子。其他結構類似於第一實施例。
如此構成之第三實施例，在存在該等金屬膜11sb與11db兩者之情形下，成功地達成進一步抑制及緩和該電流密度之集中之效果。
(第四、第五及第六實施例)
以下，將說明一第四實施例、一第五實施例及一第六實施例。第9A至9C圖係顯示依據第四實施例、第五實施例及第六實施例之以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之結構的橫截面圖。
與使該閘極電極11g與該化合物半導體堆疊結構6肖特基接觸之第一實施例、第二實施例及第三實施例不同，在第四實施例、第五實施例及第六實施例中在該閘極電極11g與該化合物半導體堆疊結構6之間採用該絕緣膜12，以便讓該絕緣膜12作為一閘極絕緣膜。簡言之，該開口13g未形成在該絕緣膜12中，且採用一MIS型結構。第9A圖顯示對應於第一實施例之一修改例之第四實施例，第9B圖顯示對應於第二實施例之一修改例之第五實施例，且第9C圖顯示對應於第三實施例之一修改例之第六實施例。
又，如此構成之第四實施例、第五實施例及第六實施例，在存在該p型半導體層7及該金屬膜11sb及/或11db之情形下，分別類似於第一實施例、第二實施例及第三實施例，成功地達成抑制及緩和該電流密度之集中之效果。
一用於該絕緣膜12之材料沒有特別限制，其中較佳例包括Si、Al、Hf、Zr、Ti、Ta及W之氧化物、氮化物或氧氮化物。特別理想的是氧化鋁。該絕緣膜12之厚度可以是2nm至200nm，且是例如，10nm左右。
(第七、第八及第九實施例)
以下，將說明一第七實施例、一第八實施例及一第九實施例。第10A至10C圖係顯示依據第七實施例、第八實施例及第九實施例之以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之結構的橫截面圖。
與使該p型半導體層7在該源極電極11s側及/或該汲極電極11d側拉伸之第一實施例、第二實施例及第三實施例不同，在第七實施例、第八實施例及第九實施例中該p型半導體層7只設置在該源極電極11s及/或該汲極電極11d下方。換言之，該p型半導體層7未設置在該閘極電極11g與該源極電極11s之間的一區域中，及在該閘極電極11g與該汲極電極11d的一區域中。第10A圖顯示對應於第一實施例之一修改例之第七實施例，第10B圖顯示對應於第二實施例之一修改例之第八實施例，且第10C圖顯示對應於第三實施例之一修改例之第九實施例。
又，如此構成之第七實施例、第八實施例及第九實施 例，在存在該p型半導體層7及該金屬膜11sb及/或11db之情形下，分別類似於第一實施例、第二實施例及第三實施例，成功地達成抑制及緩和該電流密度之集中之效果。此外，由於該p型半導體層7存在之面積較小且該2DEG之密度在該電子通道層3之表面附近較高，所以可減少電阻。
(第十與第十一實施例)
以下，將說明一第十實施例及一第十一實施例。第11A與11B圖係顯示依據第十實施例及第十一實施例之以GaN為主之高電子遷移率電晶體(化合物半導體裝置)之結構的橫截面圖。
與在該閘極電極11g之金屬膜11da側沒有p型半導體層7之第一實施例不同，在第十實施例中該p型半導體層7包括比在該金屬膜11sa側之一部份薄之在該金屬膜11da側之一部份。與在該閘極電極11g之金屬膜11sa側沒有p型半導體層7之第二實施例不同，在第十一實施例中該p型半導體層7包括比在該金屬膜11da側之一部份薄之在該金屬膜11sa側之一部份。第11A圖顯示對應於第一實施例之一修改例之第十實施例，且第11B圖顯示對應於第二實施例之一修改例之第十一實施例。
又，如此構成之第十實施例及第十一實施例，在存在該p型半導體層7及該金屬膜11sb或11db之情形下，分別類似於第一實施例及第二實施例，成功地達成抑制及緩和該電流密度之集中之效果。此外，由於該p型半導體層7更寬地存在，所以可更連續地抑制特性之劣化。
(第十二實施例)
一第十二實施例係有關於包括一以GaN為主之高電子遷移率電晶體之一化合物半導體裝置之一獨立封裝體。第12圖是顯示依據第十二實施例之獨立封裝體之圖。
在第十二實施例中，如第12圖所示，依據第一至第十一實施例中任一實施例之化合物半導體裝置之一高電子遷移率電晶體晶片210之一背面係使用一例如焊料之晶粒附接劑234固定在一焊墊233(晶粒墊)。例如一Al線之一線235d之一端係接合於一與該汲極電極11d連接之汲極墊226d，且該線235d之另一端接合於一與該焊墊233一體結合之汲極引線232d。例如一Al線之一線235s之一端係接合於一與該源極電極11s連接之源極墊226s，且該線235s之另一端接合於一與該焊墊233分開之源極引線232s。例如一Al線之一線235g之一端係接合於一與該閘極電極11g連接之閘極墊226g，且該線235g之另一端接合於一與該焊墊233分開之閘極引線232g。該焊墊233，該高電子遷移率電晶體晶片210等係以一模製樹脂231封裝，以使該閘極引線232g之一部份，該汲極引線232d之一部份，及該源極引線232s之一部份向外突出。
該獨立封裝體可例如，藉由以下步驟製造。首先，該高電子遷移率電晶體晶片210使用一例如焊料之晶粒附接劑234與一引線框之焊墊233接合。接著，利用該等線235g、235d與235s，分別藉由線結合，該閘極墊226g與該引線框之閘極引線232g連接，該汲極墊226d與該引線框之汲極引 線232d連接，且該源極墊226s與該引線框之源極引線232s連接。利用該模製樹脂231模製係藉由一轉移模製程序實行。接著切除該引線框。
(第十三實施例)
以下，將說明一第十三實施例。該第十三實施例係有關於一PFC(功率因子修正)電路，且該PFC電路裝設有包括一以GaN為主之高電子遷移率電晶體之一化合物半導體裝置。第13圖是顯示依據第十三實施例之PFC電路之配線圖。
該PFC電路250包括一開關元件(電晶體)251，一二極體252，一扼流線圈253，電容器254與255，一二極體電橋256，及一AC電源(AC)257。該開關元件251之汲極電極，該二極體252之陽極端子，及該扼流線圈253之一端子互相連接。該開關元件251之源極電極，該電容器254之一端子，及該電容器255之一端子互相連接。該電容器254之另一端子及該扼流線圈253之另一端子互相連接。該電容器255之另一端子及該二極體252之陰極端子互相連接。一閘極驅動器係與該開關元件251之閘極電極連接。該AC257係透過該二極體電橋256連接在該電容器254之兩端子之間。一DC電源(DC)係連接在該電容器255之兩端子之間。在該實施例中，依據第一至第十三實施例中任一實施例之化合物半導體裝置係作為該開關元件251使用。
在製造該PFC電路250之程序中，例如，該開關元件251係藉由例如焊料與該二極體252，扼流線圈253等連接。
(第十四實施例)
以下，將說明一第十四實施例。該第十四實施例係有關於一電源供應裝置，且該電源供應裝置裝設有包括一以GaN為主之高電子遷移率電晶體之一化合物半導體裝置。第14圖是顯示依據第十四實施例之電源供應裝置之配線圖。
該電源供應裝置包括一高電壓一次側電路261，一低電壓二次側電路262，及一配置在該一次側電路261與該二次側電路262之間的變壓器263。
該一次側電路261包括依據第十三實施例之PFC電路250，及連接在該PFC電路250之一電容器255之兩端子之間的一反相電路，該反相電路可為，例如，一全橋式反相器電路260。該全橋式反相器電路260包括多數(在這例子中為四個)開關元件264a、264b、264c與264d。
該二次側電路262包括多數(在這例子中為三個)開關元件265a、265b與265c。
在該實施例中，依據第一至第十一實施例中任一實施例之化合物半導體裝置係供PFC電路250之開關元件251使用，且供該全橋式反相器電路260之開關元件264a、264b、264c與264d使用。該PFC電路250及該全橋式反相器電路260係該一次側電路261之組件。另一方面，一以矽為主之一般MIS-FET(場效電晶體)係供該二次側電路262之開關元件265a、265b與265c使用。
(第十五實施例)
以下，將說明一第十五實施例。該第十五實施例係有 關於一高頻放大器，且該高頻放大器裝設有包括一以GaN為主之高電子遷移率電晶體之一化合物半導體裝置。第15圖是顯示依據第十五實施例之高頻放大器之配線圖。
該高頻放大器包括一數位預失真電路271，混合器272a與272b及一功率放大器273。
該數位預失真電路271補償輸入信號之非直線畸變。該混合器272a混合該非直線畸變已被補償之輸入信號與一AC信號。該功率放大器273包括依據第一至第十一實施例中任一實施例的化合物半導體裝置，且放大與一AC信號混合之輸入信號。在該實施例之所示例子中，在該輸出側之信號可藉由該混合器272b在開關時與一AC信號混合，且送回該數位預失真電路271。
供該化合物半導體堆疊結構使用之化合物半導體層之組成沒有特別限制，且可使用GaN、AlN、InN等。又，亦可使用GaN、AlN、InN等之混合結晶。
在該等實施例中，該基材可以是一碳化矽(SiC)基材，一GaN基材，一GaAs基材等。該基材可以是導電，半絕緣及絕緣基材中任一種。
該閘極電極、該源極電極及該汲極電極之組態不限於在上述實施例中所述者。例如，它們可以由一單層構成。形成這些電極之方法不限於該剝離程序。在形成該源極電極及該汲極電極後退火可省略，只要可獲得該歐姆特性即可。該閘極電極可被退火。例如，該第一金屬膜可包含一選自於由Ir，W，Cu，Ag，Zn，Cr，Al，Ti，Mn，Ta，Si， TaN，TiN，Si3 N4 ，Ru，ITO(氧化銦錫)，NiO，IrO，SrRuO，CoSi2 ，WSi2 ，NiSi，MoSi2 ，TiSi2 ，Al-Si，Al-Cu，及Al-Si-Cu構成之群組者。例如，該第二金屬膜可包含一選自於由Ni，Pd，Au，及Pt構成之群組者。
依據上述化合物半導體裝置等，在該第二p型半導體層及在該第二p型半導體層上之該源極電極及/或該汲極電極存在之情形下，可達成長期穩定之操作。
1‧‧‧基材
2‧‧‧緩衝層
3‧‧‧電子通道層
4‧‧‧分隔層
5‧‧‧電子供應層
6‧‧‧化合物半導體堆疊結構
7‧‧‧p型半導體層
7a‧‧‧凸部
11d‧‧‧汲極電極
11da,11db‧‧‧金屬膜
11g‧‧‧閘極電極
11s‧‧‧源極電極
11sa,11sb‧‧‧金屬膜
12‧‧‧絕緣膜
13g‧‧‧開口
14‧‧‧絕緣膜
20‧‧‧元件隔離區域
21,22,23‧‧‧抗蝕圖案
31,32‧‧‧路徑
101‧‧‧基材
102‧‧‧GaN層(電子通道層)
103‧‧‧AlGaN層(電子供應層)
104‧‧‧p型GaN層
107d‧‧‧汲極電極
107g‧‧‧閘極電極
107s‧‧‧源極電極
110‧‧‧電流路徑
111,112‧‧‧路徑
210‧‧‧高電子遷移率電晶體晶片
226d‧‧‧汲極墊
226g‧‧‧閘極墊
226s‧‧‧源極墊
231‧‧‧模製樹脂
232d‧‧‧汲極引線
232g‧‧‧閘極引線
232s‧‧‧源極引線
233‧‧‧焊墊(晶粒墊)
234‧‧‧晶粒附接劑
235d,235g,235s‧‧‧線
250‧‧‧PFC電路
251‧‧‧開關元件(電晶體)
252‧‧‧二極體
253‧‧‧扼流線圈
254,255‧‧‧電容器
256‧‧‧二極體電橋
257‧‧‧AC電源(AC)
260‧‧‧全橋式反相器電路
261‧‧‧一次側電路
262‧‧‧二次側電路
263‧‧‧變壓器
264a,264b,264c,264d‧‧‧開關元件
265a,265b,265c‧‧‧開關元件
271‧‧‧數位預失真電路
272a,272b‧‧‧混合器
273‧‧‧功率放大器
R31,R32‧‧‧電阻值
Sa,Sb‧‧‧接觸面積
第1A圖是顯示一參考例之結構的圖；第1B圖是顯示在該參考例中之一電流路徑之圖；第1C圖是顯示該參考例之一特性之圖；第2A圖是顯示依據一第一實施例之一化合物半導體裝置之結構的橫截面圖；第2B圖是顯示依據第一實施例之化合物半導體裝置之一電流路徑之圖；第3A與3B圖是顯示依據第一實施例之化合物半導體裝置之特性的圖；第4A至4L圖是依序顯示一製造依據第一實施例之化合物半導體裝置之方法的橫截面圖；第5圖是顯示依據一第二實施例之一化合物半導體裝置之結構的橫截面圖；第6A至6E圖是依序顯示一製造依據第二實施例之化合物半導體裝置之方法的橫截面圖；第7圖是顯示依據一第三實施例之一化合物半導體裝 置之結構的橫截面圖；第8A至8D圖是依序顯示一製造依據第三實施例之化合物半導體裝置之方法的橫截面圖；第9A圖是顯示依據一第四實施例之一化合物半導體裝置之結構的橫截面圖；第9B圖是顯示依據一第五實施例之一化合物半導體裝置之結構的橫截面圖；第9C圖是顯示依據一第六實施例之一化合物半導體裝置之結構的橫截面圖；第10A圖是顯示依據一第七實施例之一化合物半導體裝置之結構的橫截面圖；第10B圖是顯示依據一第八實施例之一化合物半導體裝置之結構的橫截面圖；第10C圖是顯示依據一第九實施例之一化合物半導體裝置之結構的橫截面圖；第11A圖是顯示依據一第十實施例之一化合物半導體裝置之結構的橫截面圖；第11B圖是顯示依據一第十一實施例之一化合物半導體裝置之結構的橫截面圖；第12圖是顯示依據一第十二實施例之一獨立封裝體之橫截面圖；第13圖是顯示依據一第十三實施例之一功率因子修正(PFC)電路之配線圖；第14圖是顯示依據一第十四實施例之一電源供應裝置 之配線圖；及第15圖是顯示依據一第十五實施例之一高頻放大器之配線圖。
1‧‧‧基材
2‧‧‧緩衝層
3‧‧‧電子通道層
4‧‧‧分隔層
5‧‧‧電子供應層
6‧‧‧化合物半導體堆疊結構
7‧‧‧p型半導體層
7a‧‧‧凸部
11da‧‧‧金屬膜
11g‧‧‧閘極電極
11s‧‧‧源極電極
11sa,11sb‧‧‧金屬膜
12‧‧‧絕緣膜
13g‧‧‧開口
14‧‧‧絕緣膜
20‧‧‧元件隔離區域
31,32‧‧‧路徑

Claims (18)

  1. 一種化合物半導體裝置，包含：一基材；一電子通道層及一電子供應層，其形成在該基材上方；一閘極電極，一源極電極及一汲極電極，其形成在該電子供應層上或上方；一第一p型半導體層，其形成在該電子供應層與該閘極電極之間；及一第二p型半導體層，其形成在該電子供應層與該源極電極及該汲極電極中之至少一電極之間，其中在該第二p型半導體層上之該源極電極及該汲極電極中之該一電極包含：一第一金屬膜；及一第二金屬膜，其在該第一金屬膜之該閘極電極側接觸該第一金屬膜，且該第二金屬膜之電阻比該第一金屬膜之電阻高。
  2. 如申請專利範圍第1項之化合物半導體裝置，其中該第二p型半導體層之厚度係等於或小於5nm。
  3. 如申請專利範圍第1或2項之化合物半導體裝置，其中該第一p型半導體層及該第二p型半導體層係互相一體結合。
  4. 如申請專利範圍第1或2項之化合物半導體裝置，其中該第一p型半導體層係比該第二p型半導體層厚。
  5. 如申請專利範圍第1或2項之化合物半導體裝置，其中該第一p型半導體層及該第二p型半導體層之各層是一p型GaN層。
  6. 如申請專利範圍第1或2項之化合物半導體裝置，其中一“Sb/Sa”之值係等於或大於0.0065且等於或小於0.02，且“Sa”表示在該第一金屬膜與該第二p型半導體層之間的一接觸面積且“Sa”表示在該第二金屬膜與該第二p型半導體層之間的一接觸面積。
  7. 如申請專利範圍第1或2項之化合物半導體裝置，其中該第一金屬膜包含一選自於由Ir，W，Cu，Ag，Zn，Cr，Al，Ti，Mn，Ta，Si，TaN，TiN，Si3 N4 ，Ru，ITO(氧化銦錫)，NiO，IrO，SrRuO，CoSi2 ，WSi2 ，NiSi，MoSi2 ，TiSi2 ，Al-Si，Al-Cu，及Al-Si-Cu構成之群組者。
  8. 如申請專利範圍第1或2項之化合物半導體裝置，其中該第二金屬膜包含一選自於由Ni，Pd，Au，及Pt構成之群組者。
  9. 一種電源供應裝置，包含：一化合物半導體裝置，其包含：一基材；一電子通道層及一電子供應層，其形成在該基材上方；一閘極電極，一源極電極及一汲極電極，其形成在該電子供應層上或上方；一第一p型半導體層，其形成在該電子供應層與該 閘極電極之間；及一第二p型半導體層，其形成在該電子供應層與該源極電極及該汲極電極中之至少一電極之間，其中在該第二p型半導體層上之該源極電極及該汲極電極中之該一電極包含：一第一金屬膜；及一第二金屬膜，其在該第一金屬膜之該閘極電極側接觸該第一金屬膜，且該第二金屬膜之電阻比該第一金屬膜之電阻高。
  10. 一種放大器，包含：一化合物半導體裝置，其包含：一基材；一電子通道層及一電子供應層，其形成在該基材上方；一閘極電極，一源極電極及一汲極電極，其形成在該電子供應層上或上方；一第一p型半導體層，其形成在該電子供應層與該閘極電極之間；及一第二p型半導體層，其形成在該電子供應層與該源極電極及該汲極電極中之至少一電極之間，其中在該第二p型半導體層上之該源極電極及該汲極電極中之該一電極包含：一第一金屬膜；及一第二金屬膜，其在該第一金屬膜之該閘極電極側 接觸該第一金屬膜，且該第二金屬膜之電阻比該第一金屬膜之電阻高。
  11. 一種製造化合物半導體裝置之方法，包含：在基材上方形成一電子通道層及一電子供應層；在該電子供應層上或上方形成一第一p型半導體層及一第二p型半導體層；在該電子供應層上或上方形成一閘極電極，一源極電極及一汲極電極，其中該閘極電極係形成在該第一p型半導體層上方，該源極電極及該汲極電極中之至少一電極係形成在該第二p型半導體層上，且該形成該閘極電極，該源極電極及該汲極電極之步驟包含：形成一第一金屬膜；及形成一第二金屬膜，其在該第一金屬膜之該閘極電極側接觸該第一金屬膜，且該第二金屬膜之電阻比該第一金屬膜之電阻高，又，該第一金屬膜及該第二金屬膜係在該第二p型半導體層上之該源極電極及該汲極電極中之該一電極中。
  12. 如申請專利範圍第11項之製造化合物半導體裝置之方法，其中該第二p型半導體層之厚度係等於或小於5nm。
  13. 如申請專利範圍第11或12項之製造化合物半導體裝置之方法，其中該第一p型半導體層及該第二p型半導體層係互相一體結合。
  14. 如申請專利範圍第11或12項之製造化合物半導體裝置之方法，其中該第一p型半導體層係比該第二p型半導體層厚。
  15. 如申請專利範圍第11或12項之製造化合物半導體裝置之方法，其中該第一p型半導體層及該第二p型半導體層之各層是一p型GaN層。
  16. 如申請專利範圍第11或12項之製造化合物半導體裝置之方法，其中一“Sb/Sa”之值係等於或大於0.0065且等於或小於0.02，且“Sa”表示在該第一金屬膜與該第二p型半導體層之間的一接觸面積且“Sa”表示在該第二金屬膜與該第二p型半導體層之間的一接觸面積。
  17. 如申請專利範圍第11或12項之製造化合物半導體裝置之方法，其中該第一金屬膜包含一選自於由Ir，W，Cu，Ag，Zn，Cr，Al，Ti，Mn，Ta，Si，TaN，TiN，Si3 N4 ，Ru，ITO(氧化銦錫)，NiO，IrO，SrRuO，CoSi2 ，WSi2 ，NiSi，MoSi2 ，TiSi2 ，Al-Si，Al-Cu，及Al-Si-Cu構成之群組者。
  18. 如申請專利範圍第11或12項之製造化合物半導體裝置之方法，其中該第二金屬膜包含一選自於由Ni，Pd，Au，及Pt構成之群組者。
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