TWI415169B - 半導體層結構及製備半導體層結構之方法 - Google Patents

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Description

半導體層結構及製備半導體層結構之方法
本發明關於半導體層結構，並且關於用於製備半導體層結構的方法。
為了實現用於大功率電子及光電子的新型元件，習知技術通常僅能使用以非常複雜、成本密集的方式製備的基材，該基材通常具有高缺陷密度。
用於生產具成本效益且高品質基材之另一方案為將希望的基材材料薄層(幾十奈米(nm))沉積在高品質且具成本效益之基材上，如矽晶圓上。如此將可產生能與低缺陷磊晶沉積其他層的晶格匹配之基材。
然而在此情況下，顯著的物性將由基材決定，特別是熱膨脹係數。例如，由於為了確保生產具有足夠高品質之部件，經由利用金屬有機化學氣相沉積(MOCVD)生長的三－五族化合物半導體(如GaN)常在高於攝氏1000度(℃)之相對高溫下進行，而此將產生問題。若將如此高溫下沉積之層於具有明顯較低的熱膨脹係數之基材上進行冷卻，則首先將發生沉積層的拉伸流，並於進一步之過程中，該層通常將產生裂縫，而這將使其無法被使用。
於Journal of Crystal Growth 280，346－351(2005)中，N.H.Zhang等人提出了於沉積過程中使用不同組成及/或結構之中間層，以用於補償所產生的應力。
但有一明顯之缺點，即複雜的製程。因為中間層的產生與所希望之層的沉積通常需要不同的工藝步驟和參數。
原則上，所謂的“柔性基材(compliant substrate)”或者匹配基材構成另一種可能性。這些應被理解為其中將希望的基材材料的薄層施用到另一基材上，以至於在該基材和所施用層之間僅僅存在微弱的機械耦合。
例如Hobart等人於Journal of Electronic Materials 29(7)，897－900(2000)中已揭露此一方法。在此情況下，首先將Si1 － x Gex 層沉積在SOI(絕緣層上覆矽，silicon－on－insulator)晶圓上，然後對埋入二氧化矽層(buried silicon dioxide layer)另外摻雜硼和磷。該硼磷矽酸鹽層具有能夠從約攝氏800度(℃)的溫度開始粘性流動的性能，這使得沉積其上之任何層產生應力鬆弛。
然而，在此情況下之問題為沉積層於基材上鼓出。該問題的原因係由於硼磷矽酸鹽層的高粘度，以及當沉積層冷卻至室溫時必然的熱收縮。由於新型半導體元件的製備對於層的平面度具有很高的要求，此為一嚴重之缺點。迄今，此一鼓出有可能僅是在以上公開物中所描述的材料體系中經由基材的圖案化而完成的，在很多情況下其都是不受歡迎的。
其他的缺點是由於生產這樣的基材之複雜性所引起的。通常使用基於技術複雜的工藝，例如“智慧剝離(smart－cut)”或者高劑量氧離子植入法(SIMOX法)的SOI(絕緣層上覆矽)。
為了在非晶格匹配的基材上產生鬆弛層(relaxed layer)，特別是為了於生長於矽上之鬆弛Sil－xGex層上產生具應變之矽層。例如EP 1437764A1和WO2004/082001 A1中描述了用於製備這種有效基材的其他方法，其有意地在該基材中製造缺陷區域。
在這裏採用了離子植入步驟，用來於已經預先沉積的層或者沉積層體系的下面產生缺陷區域。於隨後的後熱處理中，該缺陷區域導致在原始基材中形成差排(dislocations)和疊差(stacking fault)，此對於沉積層或者該層體系具有鬆弛效果。這些方法的必要條件是在離子植入步驟之後經由後熱處理使矽基材上的薄低缺陷層能夠鬆弛。
然而，這種情況的問題是所產生的缺陷區域僅僅在短時間內保持穩定，並且要用較長的處理時間退火。
這與發生奧斯瓦老化效應(Ostwald ripening)事實有關，也就是空腔經由空隙擴散使它們的尺寸分佈粗化，並且結合形成量少之較大的空腔。結果是，所產生的空腔的密度變得很低，以至於由於能量的原因，在空腔之間不再形成差排和疊差。該問題發生於高溫下的長處理週期的情況下，例如，在經由MOCVD在該層結構上沉積層的過程中。由於在冷卻過程中有過低的空腔密度，層結構的鬆弛不再可能，因此發生了沉積層的破裂。
增加空腔密度可能僅在有限程度上解決了該問題，這是因為，從該空腔的臨界密度開始，沉積層就有可能裂開-特別是在隨後溫度高於或等於攝氏1000度(℃)的高溫處理過程中。
因此，本發明之目的是提供無應力並且無裂縫之半導體材料沉積之基材，以及用於製備這種類基材之方法。
本發明之目的是利用於製備半導體層結構的方法來實現，該方法包含以下步驟：(a)提供由半導體材料製備的基材；(b)為生產半導體層結構之目的，將由第二半導體材料製備的層施用到該基材上；(c)為了在該半導體層結構中產生包含空腔的層，將輕氣體離子植入該半導體層結構中；及使用特定種類的雜質原子使該空腔穩定；(d)將至少一個磊晶層施用至該半導體層結構上。
在(a)中所提供的基材較佳者係由單晶矽製備的晶圓。
此外，另一較佳者係經由粘合方法製備的半導體晶圓。
同樣，使用SOI(“絕緣層上覆矽”)晶圓作為基材亦為一較佳者。
然而，該基材亦可包含多晶半導體材料。
該基材亦可進一步包含矽層、矽－鍺(SiGe)層或者鍺層之層結構。
通常，可以沉積單晶或者多晶層之所有基材都是適用的。
在步驟(b)中待施用的由第二半導體材料製得之層較佳者係單晶碳化矽層。
然而，矽－鍺層或者包含矽－鍺層的層結構亦可作為在步驟(b)中待施用之層之較佳者。
為了在根據本發明的方法的步驟(b)中製備半導體層結構的目的，由第二半導體材料所製備的層的施用較佳者係經由化學氣相沉積(CVD)、分子束磊晶(MBE)或者經由分子束合成(IBS)來進行。
根據步驟(b)中用來施用該層的方法，較佳者之層厚度在CVD的情況下是0.5奈米(nm)至100微米(μm)，在MBE的情況下是0.5奈米(nm)至5微米(μm)，在IBS的情況下是0.5奈米(nm)至1微米(μm)。
不依賴所使用的方法，在步驟(b)中所施用的層的層厚度特別較佳者係為1至500奈米(nm)。
在根據本發明的方法的步驟(c)中，輕氣體離子被植入半導體層結構中。
植入氣體離子可於所施用的層與基材之間的介面以下或者在(b)中施用層以內的深度範圍內進行。
在這裏首先對植入能量進行選擇，以使空腔剛好在基材與施用層之間的介面以下產生，也就是說較佳者係於該介面以下0至500奈米(nm)的範圍內產生。
經由植入輕氣體離子，在該半導體層結構中產生空腔或者氣泡。
所植入之氣體離子較佳者係氫離子。
植入之氣體離子較佳者係選自以下群組中的一種或多種原子類型的惰性氣體離子：氦離子、氖離子和氬離子。
惰性氣體離子之植入也可以是該原子類型的混合物之植入，或者是單一該原子類型植入之組合。
因此，作為實例，可以組合氦離子植入與氖離子植入。
然而，氫離子植入與選自以下群組中的一種或多種原子類型的惰性氣體離子植入的組合亦為較佳者：氦離子、氖離子和氬離子。
因此，作為實例，可以組合氫離子植入與氦離子植入。
例如，以矽基材上的70奈米(nm)厚之SiC層作為實例，對於氦離子選擇22k電子伏特(eV)的植入能量和約2×101 6 cm－ 2 的劑量。然後，如此將產生所施用層與基材間之介面以下約0至70奈米(nm)的缺陷區域。
為了在所施用的層內產生缺陷區域，可以選擇較低的植入能量。
根據沉積層的厚度和種類，植入能量較佳者係1千電子伏特(keV)至2百萬電子伏特(MeV)的範圍內。
該植入能量特別較佳者係10至200千電子伏特(keV)的範圍內。
然而，在此情況下，20至50千電子伏特(keV)的植入能量是特別較佳的。
經由植入溫度的選擇能夠及時控制產生空腔的點：如果選擇了低的植入溫度和高的劑量，則在植入後就已經直接產生了具有特定尺寸的空腔。
然而已經證明，為了先產生僅用於空腔的晶種，選擇約攝氏400度(℃)的較高植入溫度是有利的，這在經由雜質原子對其進行適宜的穩定化之後，甚至在隨後攝氏900至1250度(℃)的溫度下進行2小時或更長處理時間的長時間高溫處理過程中，可以導致平均空腔直徑為約10奈米(nm)的窄空腔分佈。
特別是，如此可以防止該層於隨後溫度高達攝氏1250度(℃)之高溫處理中裂開。
待植入的氫或者惰性氣體離子的劑量選擇取決於所施用層的類型和厚度，並且還取決於植入能量。
待植入的氫及/或惰性氣體離子的劑量較佳者係1×1013 至1×1017 cm-2 的範圍內。
在1×1015 至5×1016 cm-2 範圍內的劑量是特別較佳者。
本領域技術人員已知，所得到的雜質原子的濃度取決於植入劑量，且取決於熱的外擴散。因此，較佳者係經由試驗確定所需要的劑量。
同樣地，於植入之過程中，半導體層結構相對於離子束之傾斜亦為較佳者。
半導體層結構相對於離子束較佳者傾斜0至60°之角度。
角度0°至30°係特別較佳者，角度0至15°係最佳者。
在根據本發明方法的步驟中，半導體層結構中的空腔被選自以下群組中的一種或多種原子類型的雜質原子穩定化：氧、氮和碳。
在基材及/或所施用的層中已至少於包含空腔的層中存在那些原子種類的雜質原子的情況下，較佳者係經由至少攝氏600度(℃)下對所生產的半導體層結構進行熱處理來進行。
於此情況下，雜質原子以溶解之形形式、或作為沉澱物而存在。
然而，若依步驟(d)於至少攝氏600度(℃)下進行至少一磊晶層之施用，則單獨之熱處理是非必要，亦非較佳者。
低於該溫度時，達不到如用於鬆弛沉積層所需的足夠之表面缺陷密度。
原則上，在攝氏1300度(℃)或者更高之非常高溫下對半導體層結構進行熱處理是可能的。然而，於此必須考慮奧斯瓦老化效應(Ostwald ripening)之動態行為，即使是在被雜質原子穩定之空腔的情況下，在這樣的溫度下該處理可以導致非預期之效果。首先有必要防止所施用的層碎裂開，以及防止由於粗化所導致的空腔密度的過分降低。因此，對於半導體層結構進行的熱處理以及在半導體層結構上沉積磊晶層較佳者係攝氏600至1250度(℃)的溫度下進行。
如果優選選自氮、氧和碳的一種或多種原子類型的雜質原子非以足夠的濃度存在於基材或者至少所產生的空腔區域中，則將該原子類型的離子植入該半導體層結構中優選在使用特定種類的雜質原子之穩定該空腔的步驟中進行。
在此情況下，對植入進行較佳之選擇，以使雜質原子濃度的最大值和植入氣體離子濃度的最大值相一致，或者至少存在於相似的深度範圍內。
因此，較佳之植入能量係10至200千電子伏特(keV)。
最後，根據步驟(d)，將至少一個磊晶層施用至半導體層結構上。
該至少一個磊晶層較佳者係由單晶矽製得的層。
該至少一個磊晶層較佳者係包含氮化物半導體。
該至少一個磊晶層較佳者係包含與基材之半導體材料相比具有顯著不同的、即較高熱膨脹係數的半導體材料。
舉例來說，參見表1，所有的化合物半導體與矽相比均具有很大差異，即較大的熱膨脹係數。
沉積層通常是二－四和三－五族化合物半導體。特別地，它們包含：Alx Ga1 － x N、Alx Gay In1 － x － y N、Alx Gay In1 － x － y P、Alx Ga1 － x Sb、Alx Gay In1 － x － y Na Sb1 － a 、AlxGay In1 － x － y Na Pb Sb1 － a － b 、GaAs、ZnO、CdTe、CdS、CdSe和CdSx Se1 － X 。
特別是，作為以上化合物半導體組合的層的堆疊也是可以考慮並且是優選的。
在此情況下，這些層當然可以根據它們的預期應用而摻雜任何希望類型的雜質原子。
根據希望的取向或者晶體結構(100)－、(110)－、(111)－等，在使用矽作為基材的情況下可以使用錯取向(misoriented)的半導體晶圓。
如果該半導體層結構是在矽晶圓上的碳化矽層，則氮化物半導體的沉積以及用於光電子應用的原料的製備是優選的。
在此情況下，碳化矽層較佳者係1奈米(nm)至500奈米(nm)厚。
該層的厚度特別較佳者係30奈米(nm)至150奈米(nm)，而50奈米(nm)至100奈米(nm)的層厚度為最佳者。
根據後續的應用，沉積的氮化物層的厚度較佳者係100奈米(nm)至100微米(μ m)的範圍內，在200奈米(nm)至20微米(μ m)範圍內的層厚度是特別較佳者，而厚度為500奈米(nm)至5微米(μ m)的層為最佳者。
若關於由在矽上的碳化矽層上的GaN/AlN製得的層結構，則可以達到的螺旋差排密度為小於或等於101 0 cm－ 2 ，較佳者係106 至101 0 cm－ 2 。
本發明的目的係提供一種半導體層結構，該半導體層結構包含由半導體材料製備的基材，基材上設置了由第二半導體材料製備的層，還有富含雜質原子的區域，該區域被設置在第二半導體材料製備的層中，或者在第二半導體材料製備的層與基材之間的介面以下的特定深度，另外在富含雜質原子的區域內有一層，該層包含經由離子植入產生的空腔，此外有施用到由第二半導體材料製備的層上之至少一磊晶層，以及在包含空腔的層內包含差排和疊差的缺陷區域，該至少一磊晶層基本上沒有裂縫，並且該至少一磊晶層的殘餘應力小於或等於1億帕(GPa)。
在此情況下，在本發明說明書中，裂縫被理解為該至少一個磊晶層的應力誘導裂縫，也有可能該裂縫是被直接加工到基材中的。
這種類型的裂縫可經由光學顯微鏡、掃描電子顯微鏡、原子力顯微鏡或者X光形貌(x－ray topography)確定。
該至少一磊晶層的殘餘應力較佳者係小於或等於370百萬帕(MPa)。
該至少一磊晶層的粗糙度較佳者係小於或等於7.0奈米(nm)均方根值(RMS)，特別較佳者係0.5至2.0奈米(nm)均方根值(RMS)。
由半導體材料製備的基材較佳者係是由單晶矽製備的晶圓。
提供SOI晶圓作為基材也是較佳者。
此外，經由粘合方法製備的半導體晶圓也較佳之基材。
然而，該基材也可以包含多晶半導體材料。
然而，還可以包含矽層、矽－鍺層或者鍺層的基材。
富含雜質原子的區域較佳者係富含選自以下群組中的一種或多種原子類型的雜質原子：氧、氮或碳。
在富含雜質原子的區域中包含空腔的層較佳者係是經由植入輕的氣體離子所製備。
植入的氣體離子較佳者係氫離子。
植入的氣體離子較佳者係選自以下群組中的一種或多種原子類型的惰性氣體離子：氦離子、氖離子和氬離子。
此外，亦為較佳之空腔是經由植入選自以下群組中的一種或多種原子類型的惰性氣體離子的組合而產生的：氦離子、氖離子和氬離子。
作為實施例，空腔可以經由植入氦離子以及另外植入氖或氬離子來製備。預期還可以用相應的氣體混合物來製備空腔。
然而，經由氫離子植入與選自以下群組中一種或多種原子類型的惰性氣體離子植入的結合來產生該空腔亦為較佳：氦離子，氖離子和氬離子。
於此以植入氫和氦的空腔的結合為實施例。
設置在基材上的由第二半導體材料製得的層較佳者係是單晶碳化矽層，特別較佳者係在由單晶矽製得的基材上的離子束合成的碳化矽。
在該碳化矽層中，碳化矽晶格常數的相對膨脹小於0.2%，這與碳化矽層小於1億帕(GPa)的殘餘應力相應。
沉積在碳化矽層上的至少一個磊晶層的殘餘應力小於或等於370百萬帕(MPa)。
因此，本發明還關於一種半導體層結構，其包含在由單晶矽製得的基材上的由離子束合成的碳化矽製得的層，經由高解析度X射線繞射測量的該層中碳化矽的晶格係數相對膨脹小於或等於0.2%。
在此情況下，晶格常數和它的相對膨脹是經由例如高解析度X射線繞射(HR－XRD)測量的。利用彈性性能，也就是說利用該半導體材料的彈性常數，經由轉換所測量的晶格常數相對於無應變數值的位移，產生了該材料殘餘應力的具體值。
設置於基材上由第二半導體材料製得之層還可以是在多晶碳化矽上包含單晶碳化矽層的層結構。
在半導體層結構上至少一個磊晶層優選包含具有與基材的半導體材料相比具顯著不同的、即較高的熱膨脹係數的半導體材料。
第一磊晶層較佳者係包含氮化物半導體。較佳者係將包含氮化物半導體的第二磊晶層施用到該半導體層結構上。該第一磊晶層較佳者係包含氮化鋁，而該第二磊晶層較佳者係包含氮化鎵。
可以在這種類型的半導體層結構上製備在活化之後放出具有0.1至7.0電子伏特(eV)能量的光的光電半導體元件。
位於基材上的由第二半導體材料製得的層較佳者係SiGe層或者最上層是SiGe層之層結構。在此情況下，磊晶層較佳者係是施用在SiGe層或者包含SiGe的層結構上的磊晶矽層。
以下將使用特別較佳之實施例及包含3C－SiC的半導體層結構，以對本發明的方法以及本發明的半導體層結構進行解釋。
已經說明了本發明的方法特別適合於沉積厚度為100奈米(nm)至100微米(μ m)的相對較厚的沒有裂縫的層，也就是說，例如將厚度為2.5微米(μ m)、包含具有高熱膨脹係數的AlX Ga1 － X N層沉積在例如在離子束合成的、具有低熱膨脹係數的、例如在矽上的3C碳化矽的半導體層結構上。舉例來說在通常是金屬有機化學氣相沉積(MOCVD)約攝氏1100度(℃)的高溫下。
這是因為在本發明的上下文中，已經確定了將缺陷結構引入離子束合成的半導體層結構中，這對於後面沒有裂縫且沒有應力的氮化物半導體沉積是有利的。
為了該目的，較佳者係在3C－SiC－Si半導體層結構中，經由植入輕氣體離子，例如氫、氦、氖或氬(或其組合)，使得富含缺陷的區域正好在下面產生，亦即，較佳者係於3C－SiC與矽之間的介面以下0至500奈米(nm)的深度範圍產生該缺陷區域，該區域包含氣體填充的氣泡或者空腔，並且如果合適的話，在該氣泡或空腔之間另外還包含差排和疊差。同樣，上述植入可以僅僅對3C－Si層進行，這將使於該介面以上伴隨著有缺陷的空腔結構。
在具較高熱膨脹係數之材料於高溫中進行後生長過程中，亦即至少攝氏600度(℃)直到恰好低於矽熔點下的溫度中－在冷卻操作過程中，經由氣泡或空腔及/或被結合到該空腔中的矽之間形成差排和疊差，矽基材的上部能夠塑性地釋放熱應力。
首先，在冷卻操作中，差排和疊差的形成以及矽被結合到空腔中，將具有使施用到該層結構的一或多層的拉伸應變動態降低，並且被接近表面的層結構區域吸收的功效。
習知技術中已知問題是由在高溫下典型的生長速度(通常每小時1微米(μ m/h))及由此導致之長處理時間所造成，該處理存在於三－五族半導體層的MOCVD沉積中。此因經離子植入產生之空腔受奧斯瓦老化效應之影響，小空腔被空隙擴散粗化。此致該空腔密度隨時間降低。由於差排能隨著其線性膨脹而增加，因此於能量上差排的形成變得不再有利，這可使差排不再形成且鬆弛效應不再存在。
從Donnelly等人之Nuclear Instruments and Methods B 175－177(2001)，132－139中可知，奧斯瓦老化效應或者較小空腔聚結起來形成較大空腔，可例如經由將碳或氧植入到以下區域中而被削弱，在該區域係例如經由氦植入、接著進行熱處理而在隨後產生由氣泡構成的缺陷區域。為了使金屬雜質的吸雜最佳化，特別是為了使空腔穩定，對其進行了研究。
於此揭露之本發明上下文中，已確定可經植入氧、氮或碳離子或該離子類型植入之結合，使經由於矽中進行離子植入所生產之空腔穩定化，即便於高溫下，特別是遠超出由Donnelly所認為的攝氏900度(℃)和30分鐘的時間和溫度範圍下。
於此情況下，雜質原子亦可於相關之深度範圍內產生了氦氣泡後，經由離子植入而被引入。
特別是，由此可實現較高之空腔表面密度以及較高之鬆弛缺陷結構密度，從而可實現沉積層之大範圍鬆弛。僅是這樣就能實現與矽相比具有非常不同的熱膨脹係數的半導體磊晶層的沉積。
特別是，藉由空腔之高密度，可於一定程度上減小空腔間距，使得包含差排和疊差之缺陷結構於能量上變得非常有利，使該缺陷結構能夠於最多約攝氏600度(℃)之低溫下在該空腔之間形成。因此，在半導體層結構上之磊晶層是可能動態鬆弛。
若空腔不存在，或若空腔密度較低，則兩個空腔間距離也將較大，因此差排和疊差於能量上是不利的，此因該缺陷的能量取決於它們的膨脹。因此應該盡量製備高密度的穩定空腔。
特別是，空腔還必須具備熱穩定，亦即於攝氏25至1250度(℃)的溫度範圍內不能聚結及形成熱分離層。
此外，該空腔還必須具備機械穩定，以容許進行其他與元件相關的工藝步驟。本領域的技術人員已知，空腔的熱穩定可以分別進一步由較高或較低的氧植入劑量來增加或降低。
應該特別指出，在MOCVD的情況下，典型的沉積時間和溫度比用於雜質吸雜之相應參數更高。
在試驗中已確定為了穩定空腔，雜質原子的後植入較前植入好。與後植入相比，經由其他相同的參數，前植入導致起泡，亦即該層結構之部件與基材分離。因此，經由後植入雜質原子，可以獲得較高之空腔密度，因此還可以獲得較高之鬆弛缺陷密度。
本發明人亦進一步確認，一方面，穩定效果在此情況下可有助於形成強的Si－O或者Si－C鍵，這些鍵首先必須被打開才能改變膨脹的空腔。另一方面，經由雜質原子的植入，使氦與空隙複合體的擴散性降低，此大大地限制了氦氣泡或者空腔的奧斯瓦老化效應。
此將導致空腔密度即使在高溫下和在很長的時間內(幾個小時及於攝氏1050度(℃)或更高的溫度下)依然保持很高，為了預期之塑性鬆弛，差排的形成於能量上依然是有利的。
因此，製備離子束合成之層結構與在初始基材中提供高溫穩定缺陷區域結合產生用於沉積半導體層或具有非常不同之熱膨脹係數結構之理想基材。
離子束合成之半導體層結構可經由以下製程來製備：將離子植入基材之特定深度中，然後對基材進行熱處理，使得該基材中形成了埋入單晶層及在單晶層的上面和下面的過渡區域，隨後將上基材層以及位於單晶層上面的過渡區域除去，並暴露出單晶層。
在相應的條件下植入預期之離子類型時，首先導致產生由基材原子和植入離子構成化合物之小磊晶微晶。在熱處理步驟中，該的微晶聚結並且形成鄰接的單晶層。
於此將提及經由將碳離子植入矽基材中而製造矽中埋入3C－SiC層作為實施例。
為了將所產生的化合物半導體層帶到表面，在接下來的步驟中除去基材覆蓋層以及位於單晶層上面的過渡區域。為此，較佳者係進行化學蝕刻處理。然而，亦可經由氧化以及接下來的化學法去除所形成的該氧化物，或者經由拋光或者經由反應性離子蝕刻或者等離子蝕刻來使該層暴露出來。
可任選地，接下來可以經由化學機械方式或者經由高溫下熱處理步驟來使單晶層的暴露表面平坦，通常達到5奈米均方根值(nm RMS)或更小的表面粗糙度。
1奈米均方根值(nm RMS)或更小的均方根值(RMS)粗糙度值是較佳，特別較佳係0.5奈米均方根值(nm RMS)或更小的粗糙度值。
使該表面平坦之另一種可能方法係經由使用離子束群的離子束。
然後，為了在該離子束合成的半導體層結構中產生包含差排和疊差之熱穩定缺陷結構，首先將碳、氧或氮離子或者其組合以至多5×101 7 cm－ 2 的劑量植入所產生的半導體層結構中。
在此情況下，對離子能進行優選，以使最大植入輪廓(profile)正好位於下方，即基材和離子束合成層之間的介面以下幾十奈米(nm)。
然而，亦可對植入能進行選擇，以使最大植入位於離子束合成層之內。
此外，對植入過程中之溫度進行選擇，以使不會發生半導體層結構的非晶化，亦即理論上僅產生點缺陷。因此，於純矽之情況下，通常選擇攝氏130度(℃)以上之溫度，以便於此不再發生由離子束誘導之非晶化。
此外，經由溫度來限制所植入的氫或惰性氣體之過度向外擴散；因此，植入應該發生在小於或等於攝氏800度(℃)的溫度下。
植入溫度較佳者係攝氏130至800度(℃)，攝氏250至500度(℃)的植入溫度係特別較佳。
植入溫度的選擇可被以影響較早之植入過程中形成空腔，或者於後熱處理步驟中形成空腔。為了獲得具有小的平均空腔直徑的窄空腔分佈，已證明較高的植入溫度(~攝氏400度(℃))是有用的。
在接下來的離子植入步驟中，較佳之空腔係經由植入輕氣體離子形成，例如經由植入氫、氦、氖或氬離子或者該原子類型的離子植入的組合形成，此可導致於矽中形成壓縮應力，並形成差排。
較佳者係對植入能量進行選擇，以使空腔的最大密度位於氧、氮或氮植入步驟的最大植入輪廓內。
接續之熱處理步驟一方面將導致形成較大之空腔，同時，經由在植入的氧、碳或氮原子與基材之間形成化合物，例如，在矽的情況下形成Si－O、Si－C或者Si－N鍵，使得所形成的空腔相當難以進行熱活化擴散的尺寸粗化。
如此可抑制奧斯瓦老化效應，並因而抵消空腔密度的降低。
因此，結果是在離子束合成的層與原始基材之間的介面下具有高密度的幾奈米(nm)的相對較小空腔的半導體層結構。此外，在該位置存在高密度的其他缺陷，這促進了間隙缺陷聚集體和差排的形成。
若將包含與初始基材之半導體材料相較具有非常不同的熱膨脹係數的半導體材料的層或層體系(由此所產生的整個半導體層結構)在至少攝氏600度(℃)的溫度下沉積到該半導體層結構上，則由於經由雜質原子所獲得的穩定性，在對該層結構進行冷卻的過程中，空腔之間富含缺陷的區域中所形成的差排和疊差仍大量且密集存在。
沉積之半導體層結構經由在基材的確定區域中，即在包含空腔以及缺陷結構的區域中，塑性變形以彈性鬆弛。因此，在冷卻操作的過程中，將動態地減少後來沉積層體系中之應力，並防止沉積於該半導體層結構上的層開裂。
由於所要求的用於鬆弛之差排數量大為減少，本方法還降低了用於沉積層或層結構中層鬆弛的螺旋差排的形成。
一種關於用來引入穩定空腔的雜質原子和用來產生空腔自身或者用來製造其晶種的植入步驟的順序之可能變化。
由於空腔是經由僅在後來的高溫處理步驟中與雜質原子形成化合物來穩定的，故於此可以任意地選擇該順序。
在另外一個替換之實施方案中，若另一層或層結構的沉積是在至少攝氏600度(℃)的溫度下進行的，則可以省略於熱穩定空腔產生之後單獨的熱處理步驟。於此態樣中，空腔的生產和鈍化可以與該層或層結構的沉積一起進行。
本方法之另一關於提供穩定空腔所需要的雜質原子之變化。若初始基材自身已經包含選自氧、碳、氮的雜質原子或者該元素與基材材料的化合物，那麼，若於離子合成的層與基材之間介面之後該雜質元素存在很大的數量，則較佳者可省略該元素的植入。
在此情況下，雜質原子可以溶解於基材中，及/或以含有該雜質原子的化合物的沉澱物存在。
此外，所描述的方法允許用於大面積基材的製造，如三－五族半導體，這是因為其並不取決於初始基材的尺寸，而是僅取決於該基材的可獲得性。特別在這裏可以提及直徑為100釐米(mm)、150釐米(mm)、200釐米(mm)、300釐米(mm)的普通矽晶圓，450釐米(mm)的晶圓目前正處於開發的階段。
在現有技術中，相較而言，潛在的基材受合成方法的限制，對於藍寶石直徑至多為200釐米(mm)，對於6H－或4H－SiC直徑最大為100釐米(mm)。
所需要的短加工時間也是特別有利的，這是因為鬆弛所需要的植入劑量在該區域中至多為數個101 7 cm－ 2 ，並可選擇後熱處理步驟使該步驟非常短(在數秒的範圍內)，或者根據後續之加工可將其完全省略。
根據本發明之半導體層結構特別適合於實現費用低廉的發光二極體(LED)，特別是基於三－五族半導體(例如GaN或者InGaN)的二極體，以及適合於生產主要基於三－五族半導體(例如AlN和GaN以及SiC)的肖特基(Schottky)二極體、射頻和高能元件，例如高電子遷移電晶體(HEMT)。
以下將參考實施例並且參考圖1至圖4對本發明的主題進行更詳細的解釋。
本實施例中，圖1中的基材1是單晶(111)取向的矽。
厚度為約150奈米(nm)的埋入層2是經由高劑量碳離子植入(能量E＝180千電子伏特(keV)，劑量D＝6.75×101 7 cm－ 2 ，溫度T＝攝氏550度(℃))而產生，經由進一步之非晶化植入氦離子(於攝氏0度(℃)，50千電子伏特(keV)，D＝8.0×101 6 /cm2 )、並且經由在包含1：5的HF：HNO3的溶液中進行化學刻蝕，將該層暴露。這在基材1的表面上產生了約70奈米(nm)厚的離子束合成的3C－SiC層2。
其後，在攝氏400度(℃)的溫度下，用22千電子伏特(keV)的能量和2×101 6 cm－ 2 的劑量將He＋ 離子植入直到此時不含雜質原子的區域3中。
在此之後，同樣在攝氏400度(℃)的溫度下，直接以85千電子伏特(keV)的能量將5×101 4 /cm2 的O＋ 離子植入區域3中，該區域3位於離子束合成的層2和基材1之間的介面以下幾奈米(nm)至幾十奈米(nm)處。
此導致於規定之深度範圍內產生層4，該層4具有空腔或者用於後續使空腔生長的晶種，空腔之最大密度大致與最大的氧濃度相一致。
首先，於攝氏1100度(℃)下經由MOCVD將由氮化鋁(AlN)製得之150奈米(nm)厚的層6沉積在該半導體層結構上。
在溫度降低到攝氏1080度(℃)以後，從先驅四乙基鎵(tetraethylgallium)和氨氣(ammonia)生長由氮化鎵(GaN)製得的3微米(μm)厚的層7。生長速度為約每小時1微米(μ m/h)，以使整個過程持續約3小時(h)。
在該層冷卻以後，所沉積的層基本上沒有應力，且特別是沒有表現出裂縫。此因形成了包含空腔4和差排5的缺陷結構，由於缺陷結構允許在基材1和含氮化物的層6和7之間塑性鬆弛，因此動態地降低了該層結構中的應力。在所產生的空腔區域內沒有發生基材側向撕裂。所得半導體的層結構見圖3中所示。
本方法的一個變型是使用如圖2中所示，具有含雜質原子的層8的半導體層結構。在此情況下可以省略氧的植入。僅僅經由氦的植入而產生空腔，然後其較佳者係於沉積物上形成。同樣，這種能量上有利的構型也是基本上熱穩定的。
此後，再次經由MOCVD生長由AlN製得的150奈米(nm)厚的層6，接下來是由GaN製得的3μm厚的層7。經由冷卻，再次形成包含空腔和差排的缺陷結構，並且動態吸收由不同的熱膨脹係數所引起的層應力。所形成的層見圖4中所示。
作為這種方案的替代方案，在上面的實施例中，經由在MOCVD沉積前的熱處理步驟中使空腔的表面理想地塗布雜質原子鍵－在這種情況中為Si－O鍵－來使該空腔的固定最優化。對這種方法的需要與否取決於MOCVD沉積的加工時間和溫度，這是因為這些參數確定了空腔或者填充氣體的氣泡的奧斯瓦老化動力學。具體而言，特別在高溫(>攝氏1000度(℃))下的長時間(>2小時)沉積情況下的這種方法步驟為較佳。這裏首先可以對熱處理條件進行選擇，以使形成充足數量的穩定的鍵，但是基本上不發生空腔的奧斯瓦老化。
另外的變化關於例如使用上面所概述的3C－SiC層體系。在此情況下，大量的3C－SiC沉澱物存在於離子束合成的層2以下的基材1中，通常在該介面以下0奈米(nm)至200奈米(nm)的深度範圍內。因此，該區域包含具有高密度的基本上錯取向的3C－SiC沉澱物的矽基質。
在經由氦植入以及接下來高溫處理形成空腔的過程中，很明顯該空腔主要地附著在該沉澱物上，由此還使它們熱固定。其原因一方面是經由共同的介面降低相對於矽基材的總介面能之可能性，另一方面是在空腔表面形成了Si－C鍵。然而已經顯示，經由另外的氧植入可以進一步增強固定的效果，以至於可以獲得甚至更大的鬆弛。這樣，在每一種情況下，這種植入步驟的必要性由相應施用所希望沉積層的鬆弛度所決定。
1．．．基材
2．．．層
3．．．植入了雜質原子的層
4．．．包含空腔或用於空腔的晶種的層
6、7．．．與基材材料相比具有非常不同的熱膨脹係數的層
8．．．具有特定雜質原子密度或者特定的含雜質原子的沉澱物密度的區域
5．．．包含差排和疊差的層
d1、d2、d3、d4．．．厚度
t1．．．深度
圖1所示為一種半導體層結構，其包含基材1和厚度為d1的層2。
圖2所示為一種半導體層結構，其包含基材1、厚度為d1的層2和具有特定雜質原子密度或者特定的含雜質原子的沉澱物密度的區域8。
圖3所示為一種半導體層結構，其包含基材1、在深度t1厚度為d1的層2、植入了雜質原子的厚度為d2的層3、包含空腔或用於空腔的晶種的層4、以及與基材材料相比具有非常不同的熱膨脹係數的厚度為d3的層6及厚度為d4的層7，這導致了包含差排和疊差的層5的產生。
圖4所示為一種半導體層結構，其包含基材1、厚度為d1的層2、具有特定雜質原子密度或者特定的含雜質原子的沉澱物密度的區域8、在深度t1厚度為d2並且包含這些雜質原子的層3、包含空腔或用於形成空腔的晶種的層4、與基材材料相比具有非常不同的熱膨脹係數的厚度為d3的層6和厚度為d4的層7以及包含差排的層5。
1．．．基材
2．．．層
3．．．植入了雜質原子的層
4．．．包含空腔或用於空腔的晶種的層
5．．．包含差排和疊差的層
6、7．．．與基材材料相比具有非常不同的熱膨脹係數的層
d1、d2、d3、d4．．．厚度
t1．．．深度

Claims (30)

  1. 一種用於製備半導體層結構之方法，其包含以下步驟：(a)提供由一半導體材料製備的基材(1)；(b)將由一第二半導體材料製備之層(2)施用到該基材(1)上，以產生一半導體層結構；(c)將一或多種選自氫氣及惰性氣體之原子種類之氣體離子植入至該半導體層結構中，以於該半導體層結構中產生一包含空腔的層(4)；以及(d)將至少一磊晶層(6)施用到該半導體層結構上，其中，該基材(1)係一矽基材或一包含一矽層之基材，該層(2)為矽碳化物；係藉由將碳離子植入該基材(1)中，形成一矽碳化物層，並藉由後續的暴露以形成該層(2)；以及係以5×1017 cm-2 的劑量將一或多種選自氧、氮及碳之原子種類之雜質原子，植入至該半導體層結構中，以熱穩定該空腔之層(4)中因氣體植入而產生之空腔。
  2. 如請求項1之方法，其中該於步驟(a)所提供之基材(1)係由單晶矽製備的晶圓。
  3. 如請求項1之方法，其中該於步驟(a)所提供之基材(1)係SOI晶圓。
  4. 如請求項1至3中任一項之方法，其中該於步驟(b)所施用之層(2)係包含具有高SiC沉積物密度的區域和單晶矽碳化物層之層結構。
  5. 如請求項1至3中任一項之方法，其中該於步驟(d)所施用之至少一磊晶層(6)係包含，與該基材(1)之半導體材料相較，具有顯著不同之熱膨脹係數之半導體材料。
  6. 如請求項5之方法，其中該於步驟(d)所施用之至少一磊晶層(6)係包含氮化物半導體。
  7. 如請求項1至3中任一項之方法，其中於步驟(c)之氣體離子植入中，該惰性氣體離子係選自以下群組：氦、氖及氬。
  8. 如請求項1至3中任一項之方法，其中於步驟(c)之氣體離子植入中，係選擇植入能量以使在該半導體層結構中所產生之該包含空腔的層(4)係位於該層(2)與該基材(1)間之介面之下。
  9. 如請求項1至3中任一項之方法，其中於步驟(c)之氣體離子植入中，係選擇植入能量以使在該半導體層結構中所產生之該包含空腔的層(4)係位於該層(2)之內。
  10. 如請求項1至3中任一項之方法，其中係於一或多種選自氧、氮及碳之原子種類之雜質原子之植入前，在至少攝氏600度(℃)的溫度下對該半導體層結構進行熱處理。
  11. 如請求項1至3中任一項之方法，其中係將碳離子植入該基材(1)之一特定深度中，該基材係一矽晶圓，然後對該基材(1)進行熱處理，以使於該基材(1)中形成埋入之單晶矽碳化物層(2)及位於該單晶層上方及下方之過渡區域，並且隨後實質上除去該基材上部以及位於該單晶矽碳化物層(2)上之該過渡區域，以暴露出該單晶矽碳化物層(2)。
  12. 一種半導體層結構，其包含：一矽基材或一包含一矽層之基材(1)；一設置於該基材(1)上由矽碳化物製備之層(2)；一富含雜質原子之區域(3)，該雜質原子係選自氧、氮及碳之原子種類之一或多種，其中該區域(3)係設置於該層(2) 中，或位於該層(2)與該基材(1)間之介面以下之一特定深度；一於該富含雜質原子之區域(3)內之層(4)，該層(4)係包含呈氫氣及/或惰性氣體氣泡形式之空腔；施用於該層(2)上之至少一磊晶層(6)；以及一缺陷區域(5)，其係位於該包含空腔之層(4)內且包含差排和疊差，該至少一磊晶層(6)基本上沒有裂縫，且該至少一磊晶層(6)的殘餘應力係小於或等於十億帕(1GPa)。
  13. 如請求項12之半導體層結構，其中該至少一磊晶層(6)之殘餘應力係小於或等於370百萬帕(MPa)。
  14. 如請求項12或13之半導體層結構，其中該至少一磊晶層(6)之粗糙度為0.5至7.0奈米(nm)均方根值(RMS)。
  15. 如請求項14的半導體層結構，其中該至少一磊晶層(6)之粗糙度為0.5至2.0奈米(nm)均方根值(RMS)。
  16. 如請求項12或13之半導體層結構，其中該基材(1)係由單晶矽製得之晶圓。
  17. 如請求項12或13之半導體層結構，其中該基材(1)係SOI晶圓。
  18. 如請求項12或13之半導體層結構，其中該層(2)係包含高SiC沉積物密度之區域和單晶矽碳化物層之層結構。
  19. 如請求項12或13之半導體層結構，其中該至少一磊晶層(6)係包含與該基材(1)之半導體材料相較具有顯著不同之熱膨脹係數之半導體材料。
  20. 如請求項19之半導體層結構，其中該至少一磊晶層(6)係包 含氮化物半導體。
  21. 如請求項20之半導體層結構，其中係將另一包含氮化物半導體之磊晶層(7)施用於該半導體層結構上。
  22. 如請求項21之半導體層結構，其中該層(6)係包含氮化鋁。
  23. 如請求項22之半導體層結構，其中該層(7)係包含氮化鎵。
  24. 如請求項12或13之半導體層結構，其中以高解析度X射線繞射所測量、於該層(2)中之碳化矽晶格常數之相對膨脹係小於或等於0.2%。
  25. 如請求項24之半導體層結構，其中該基材(1)的直徑為大於或等於100毫米。
  26. 如請求項24之半導體層結構，其中該由碳化矽所製得之層(2)係位於該基材(1)之表面下。
  27. 如請求項12或13之半導體層結構，其包含一於該層(2)中或者下方之包含差排之缺陷區域(5)。
  28. 如請求項27之半導體層結構，其中該包含空腔的層(4)係於溫度攝氏25至1250度(℃)下可耐熱裂解的。
  29. 如請求項20之半導體層結構，進一步包含位於該層(2)和該包含氮化物半導體之至少一磊晶層(6)之間的一或多層磊晶中間層。
  30. 一種半導體元件，其係位於請求項20至29中任一項之半導體層結構上，其係釋放出能量大於或等於0.1電子伏特(eV)、並且小於或等於7電子伏特(eV)的光。
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