TWI383736B - 使用電磁能隙結構的電磁干擾雜訊減低板 - Google Patents

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Description

使用電磁能隙結構的電磁干擾雜訊減低板
此申請案主張對2009年2月24日提交予韓國智慧財產局之韓國專利申請案第10-2009-0015332號的優先權，其揭示內容之全文係併入於此以供參照。
本發明是關於一板，更具體而言，本發明是關於一可藉由使用一電磁能隙結構來減低EMI雜訊的雜訊減低板。
隨著電產品的操作頻率變得更高，進而察覺到電磁干擾(EMI)為一慢性的雜訊問題。尤其，電產品的操作頻率已達到數十兆赫(MHz)或甚至數千兆赫(GHz)，使EMI問題更為嚴重。因此，極度需要找出該問題的解決方案。在一板上發生的EMI問題之中，尤其是發生在板邊緣之雜訊問題的解決方案仍未加以研究，使其難以完全屏蔽板上的雜訊。
EMI雜訊指的是當在一電路、部件或零件中產生的電磁(EM)波傳遞至另一電路、部件或零件時，產生由干擾所導致之雜訊問題的雜訊。EMI雜訊可廣義地歸類為兩種類型，那就是輻射雜訊(第1圖的元件符號110和130)與傳導雜訊(第1圖的元件符號120)。
朝板之上側(亦即，電子零件的安裝表面)輻射的輻射雜訊110通常可藉由使用電磁屏蔽帽蓋(舉例來說，金屬帽蓋)覆蓋板的上部來屏蔽。不過，幾乎無研究嘗試找尋用於輻射雜訊130(在下文指為「邊緣雜訊」)的有效解決方案，該輻射雜訊130會在板內側的傳導雜訊120傳導至板邊緣時朝板外側輻射。
如果發展透過簡單修改板結構來減低板邊緣之邊緣雜訊的技術，預期與透過使用金屬帽蓋或電路來解決問題的習用方法相比會顯著減低發展時間與成本。此外，就空間利用度和功率消耗的觀點來看，這類技術可具有更多優點，並可輕易移除位於數千兆赫(GHz)頻帶的雜訊，使其有效解決板邊緣的EMI雜訊問題。
本發明提供一電磁干擾(EMI)雜訊減低板，其可藉由插入一電磁能隙結構來屏蔽從該板邊緣輻射的輻射雜訊，該電磁能隙結構能夠屏蔽某一頻帶範圍內的雜訊，使之免於進入對應該板邊緣之該板的一部分。
本發明亦提供一具有空間利用度、生產成本和功率消耗之優勢的EMI雜訊減低板，其係藉由簡單修改該板結構，以便容易屏蔽從該板邊緣輻射的輻射雜訊。
本發明解決的其他問題透過下文敘述之隨附的實施例當可更加明白。
本發明之一實施態樣提供一具有一插入該板之一內部部分之具有帶阻(band stop)頻率性質之電磁能隙結構的EMI雜訊減低板，以便屏蔽一EMI雜訊，其中該部分對應該板之一邊緣，且其中該EMI雜訊從該板之該邊緣內側傳導並輻射至該板外側。
在本發明之該EMI雜訊減低板中，根據本發明之一實施例之插入該板之一對應該板邊緣之內部部分的該電磁能隙結構可包括複數個導電板，其沿該板邊緣成直線放置；及一第一穿引通孔，其藉由使一部分的該第一穿引通孔通過一不同於該導電板的平坦表面而電連接每一該複數個導電板和另一導電部分。此處，該另一導電部分是放置為鄰接該導電板，並朝向該EMI雜訊的方向。
該第一穿引通孔可包括一第一通孔，其具有一連接至該另一導電部分的端部；一第二通孔，其具有一連接至該複數個導電板之一的端部；及一連接圖案，其具有一連接至該第一通孔之另一端部的端部，並具有另一連接至該第二通孔之另一端部的端部。此處，該連接圖案是放置在一不同於該導電板的平坦表面上。
該電磁能隙結構可進一步包括一第二穿引通孔，其藉由使一部分的該第二穿引通孔通過一不同於該導電板的平坦表面，而使成直線放置之該複數個導電板的任兩個彼此電連接。
該第二穿引通孔可包括一第三通孔，其具有一連接至該任兩個導電板之一的端部；一第四通孔，其具有一連接至該任兩個導電板之另一個的端部；及一連接圖案，其具有一連接至該第三通孔之另一端部的端部，並具有另一連接至該第四通孔之另一端部的端部。此處，該連接圖案是放置在一不同於該導電板的平坦表面上。
該電磁能隙結構可具有一兩層結構，其中該複數個導電板所處之一平坦表面為一第一層，而該第一穿引通孔之部分所處之一平坦表面為一第二層，且該兩層電磁能隙結構可藉由重複堆疊該兩層電磁能隙結構並將之插入該板之一對應該板邊緣的內部部分而具有一含2之倍數的擴充結構。
一四層電磁能隙結構可藉由使一兩層電磁能隙結構與另一兩層電磁能隙結構重複堆疊在彼此的頂部之上，以便具有相同順序的層佈置來形成。
一四層電磁能隙結構可藉由使一兩層電磁能隙結構與另一兩層電磁能隙結構重複堆疊在彼此的頂部之上，以便具有相反順序的層佈置來形成。
如果該兩層電磁能隙結構藉由使二或多個兩層電磁能隙結構重複堆疊在彼此的頂部之上而擴充至一四或多層結構，則可在每一組成該第一穿引通孔的通孔放置在該兩層電磁能隙結構中的位置形成一鍍通孔(PTH)。此處，該PTH共同穿透該四或多層結構。
該電磁能隙結構可插入對應該板邊緣之位置之該板的所有內部層。
該電磁能隙結構可以一閉環形狀插入該板，以致該電磁能隙結構完全環繞該板邊緣。
在本發明之EMI雜訊減低板中，根據本發明之另一實施例之插入對應該板邊緣之該板之一內部部分的該電磁能隙結構可包括複數個第一導電板，其沿該板邊緣成直線放置；複數個第二導電板，其中每一該第二導電板與每一該複數個第一導電板在一不同於該第一導電板的平坦表面上重疊；一第一通孔，其使每一該複數個第一導電板和每一該複數個第二導電板彼此電連接；一第二通孔，其電連接其一端部至另一放置為鄰接該複數個第一導電板並朝向該EMI雜訊方向的導電部分；及一連接圖案，其連接其一端部至該第二通孔的另一端部，且其連接其另一端部至每一該複數個第二導電板，以便使另一導電部分和每一該複數個第二導電板彼此電連接。
該電磁能隙結構可進一步包括一導線，其使任兩個鄰接的該第二導電板彼此電連接。
該電磁能隙結構可電連接每一該複數個第一導電板和每一該複數個第二導電板，並可進一步包括一第三通孔，其形成為鄰接該導線。此處，該複數個第一導電板和該複數個第二導電板彼此重疊。
一介電層可插置在該複數個第一導電板和該複數個第二導電板之間。
該電磁能隙結構可具有一兩層結構，其中該複數個第一導電板所處之一平坦表面為一第一層，而該複數個第二導電板與該連接圖案所處之一平坦表面為一第二層，且該兩層電磁能隙結構可藉由重複堆疊該兩層電磁能隙結構並將之插入該板之一對應該板邊緣的內部部分而具有一含2之倍數的擴充結構。
一四層電磁能隙結構可藉由使一兩層電磁能隙結構與另一兩層電磁能隙結構重複堆疊在彼此的頂部之上，以便具有相同順序的層佈置來形成。
一四層電磁能隙結構可藉由使一兩層電磁能隙結構與另一兩層電磁能隙結構重複堆疊在彼此的頂部之上，以便具有相反順序的層佈置來形成。
如果該兩層電磁能隙結構藉由使二或多個兩層電磁能隙結構重複堆疊在彼此的頂部之上而擴充至一四或多層結構，則可在每一組成該第一穿引通孔的通孔放置在該兩層電磁能隙結構中的位置形成一鍍通孔(PTH)，其中該PTH共同穿透該四或多層結構。
該電磁能隙結構可插入對應該板邊緣之位置之該板的所有內部層。
該電磁能隙結構可以一閉環形狀插入該板，以致該電磁能隙結構完全環繞該板邊緣。
本發明之額外的實施態樣與優點將在下列敘述中部分提出，而部分則由敘述當可明白或可藉由實行本發明而習得。
由於本發明容許不同改變及許多實施例，特定實施例將繪示於圖式中並在書面敘述中詳細說明。不過，這並非打算使本發明受限於特定的實行模式，且須了解所有不偏離本發明之精神及技術範圍之改變、等同物、及替代物係包括在本發明之中。
在本發明之敘述中，當認為其徒然造成本發明本質上之混淆時，將予以省略某些相關技術的詳細解釋。
雖然這類措辭如「第一」及「第二」等可用於敘述不同部件，這類部件可不受限於上述措辭。上述措辭僅用於區別不同部件。舉例來說，一第一部件可稱為一第二部件而不偏離本發明之權利範圍，同樣地，一第二部件可稱為一第一部件。
雖然在本發明之一應用EMI雜訊減低板之電磁能隙結構的敘述各處使用金屬層、金屬板和金屬接線，顯然必須了解任何其他導電層、板和接線可取代金屬層、金屬板和金屬接線。
在敘述根據本發明之某些實施例的EMI雜訊減低板之前，一示於第2A至4C圖的電磁能隙結構將在下文敘述，以使本發明容易了解。
能夠屏蔽某一頻帶之訊號的電磁能隙結構(EBG)可廣義地歸類為三種類型，亦即蘑菇型EBG(MT-EBG)、平坦型EBG(PT-EBG)和通孔穿引型EBG(VS-EBG)。尤其，VS-EBG結構為一由本申請人關於本發明所發展之三星電機股份有限公司的專利模型。
首先，一MT-EBG結構的一般形式繪示於第2A圖。
MT-EBG結構具有一諸如複數個具有蘑菇形式的EBG晶胞(指的是第2A圖的元件符號230)插入在兩個欲作用如一電源層和一接地層的金屬層之間的結構。為了方便繪示，第2A圖僅顯示四個EBG晶胞。
參照第2A圖，MT-EBG結構200進一步形成介於第一金屬層210和第二金屬層220之間的金屬板231，兩金屬層的其中之一作用如一接地層，而另一個則作用如一電源層，並具有一在其中蘑菇型結構230通過重複佈置的通孔232連接第一金屬層210和金屬板231的形式。在此同時，將第一介電層215插入在第一金屬層210和金屬板231之間，以及將第二介電層225插入在金屬板231和第二金屬層220之間。
這類MT-EBG結構200執行如一帶阻濾波器的功能，其係藉由所具有的狀態為第二金屬層220、第二介電層225和金屬板231所形成之一電容部件與穿透第一介電層215並連接第一金屬層210和金屬板231的通孔232所形成之一電感部件在第一金屬層210和第二金屬層220之間以L-C串聯連接而達成。此可透過第2B圖的等效電路輕易了解。
參照第2B圖，MT-EBG結構200以一方式實施，此類方式為：低頻帶訊號x和高頻帶訊號y可通過，且位於低頻帶和高頻帶間之範圍內之某一頻帶的訊號z藉由在第一金屬層210和第二金屬層220之間放置蘑菇型結構230而受到屏蔽。
不過，此結構之一缺點在於增加的層數目，因為至少需要3層來實施MT-EBG結構200。在此實例中，不僅PCB的製造成本增加，且亦使設計自由度受限。
接下來，一PT-EBG結構的一般形式繪示於第3A圖。
PT-EBG結構具有一結構，諸如，複數個具有某一圖案的EBG晶胞(指的是第3A圖的元件符號320-a)貫穿任何整個作用如一接地層或一電源層之金屬層重複佈置。為了方便繪示，第3A圖亦僅顯示四個EBG晶胞。
參照第3A圖，PT-EBG結構300具有一形式，其中任何金屬層310和放置在另一平坦表面上的複數個金屬板321-1、321-2、321-3和321-4透過某一部分的金屬板(第3A圖之每一金屬板的邊緣端)藉由金屬支322-1、322-2、322-3和322-4彼此橋接。
在此同時，具有大尺寸的金屬板321-1、321-2、321-3和321-4組成低阻抗區域，且具有小尺寸的金屬支組成高阻抗區域。因此，PT-EBG結構執行如一帶阻濾波器的功能，其可透過低阻抗區域和高阻抗區域在其中交替重複的結構來屏蔽位於某一頻帶範圍內的雜訊。此可透過第3B圖的等效電路輕易了解。
參照第3B圖，PT-EBG結構300以一方式實施，此類方式為：低頻帶訊號x和高頻帶訊號y可通過，且位於低頻帶和高頻帶間之範圍內之某一頻帶的訊號z1、z2和z3可藉由在相同的平坦表面上交替重複組成低阻抗區域的金屬板321-1、321-2、321-3和321-4與組成高阻抗區域之金屬支322-1、322-2、322-3和322-4而受到屏蔽。
雖然與MT-EBG結構相比，這類PT-EBG結構具有一僅使用兩層便足以組成能隙結構的優點，但不僅在使晶胞更小這方面有困難，且亦有設計上的限制，這使其難以應用至不同的應用產品，因為其以較大面積形成。這是因為PT-EBG結構不使用不同參數而是僅用兩個阻抗部件來形成EBG結構之故。
同時，本申請者獨自發展的VS-EBG結構是以可解決上文所述之MT-EBG結構與PT-EBG結構之結構缺點和設計限制的這一類方式實施。這類VS-EBG結構與EBG結構緊密相關，其稍後將在第6A圖和跟隨其後的圖式中敘述，且VS-EBG結構將在此敘述中更詳細地敘述。
第4A圖顯示一電磁能隙結構之VS-EBG結構的範例，且第4B圖為一顯示第4A圖所示之VS-EBG結構之等效電路的示意圖。第4C圖顯示一第4A圖所示之VS-EBG結構的修改。第5A至5E圖顯示VS-EBG結構之EBG晶胞的不同配置。
參照第4A圖，VS-EBG結構400可包括金屬層410、複數個與金屬層410分隔的金屬板430-1和430-2(此後指為第一金屬板430-1和第二金屬板430-2)以及穿引通孔440。為了方便繪示，第4A圖僅顯示兩個金屬板。
第4A圖的電磁能隙結構400可具有兩層平坦結構，其包括一由金屬層410(或一放置穿引通孔440之連接圖案443的區域)組成的第一層與一由複數個金屬板430-1和430-2組成的第二層。介電層420可插置在金屬層410與複數個金屬板430-1和430-2之間。
此處，第4A圖所示之金屬層410與複數個金屬板430-1和430-2可為一多層印刷電路板的任兩層。在第4A圖的實例中，應假設金屬層410位在相當於一將形成穿引通孔440之連接圖案443之區域之相同的平坦表面上。在金屬層不存在於連接圖案443將形成之區域上的實例中，VS-EBG結構可具有一類似第4C圖之形式的形式。
金屬層410可放置在一平坦表面上，該平坦表面不同於複數個金屬板430-1和430-2所放置並與複數個金屬板電分隔之平坦表面。換言之，就板中的電訊號而言，金屬層410可形成一不同於金屬板430-1和430-2的層。舉例來說，如果金屬層410為電源層，則金屬板430-1和430-2可電連接至接地層。如果金屬層410為接地層，則金屬板430-1和430-2可電連接至電源層。或者，如果金屬層410為訊號層，則金屬板430-1和430-2可電連接至接地層。如果金屬層410為接地層，則金屬板430-1和430-2可電連接至訊號層。
在VS-EBG結構中，一穿引通孔可使複數個金屬板之任兩個金屬板彼此電連接。所有此專利說明書的伴隨圖式顯示穿引通孔使兩個鄰接的金屬板彼此電連接。不過，任兩個藉由穿引通孔連接的金屬板可不必彼此鄰接。同樣地，即使顯示一金屬板藉由一穿引通孔連接至另一金屬板，電磁能隙結構在連接任兩個金屬板之穿引通孔之數目上的任何限制顯然是不必要的。
此專利說明書顯示一形式(類似於第4A和5A圖的形式)，該形式為：金屬板與其鄰接的金屬板可各自透過一穿引通孔彼此電連接，且結果每一金屬板可彼此電連接。不過，只要金屬板可藉由彼此電連接而形成如一閉環，則可使用任何方法來使金屬板透過穿引通孔彼此連接。
參照第4A圖，穿引通孔440可形成為包括第一通孔441、第二通孔442和連接圖案443，以電連接兩個鄰接的金屬板。
此處，第一通孔441可形成以從連接至第一金屬板430-1之一端部441a起始並穿透介電層420，且第二通孔442可形成以連接至第二金屬板430-2之一端部442a起始並穿透介電層420。連接圖案443可放置在與金屬層410相同的平坦表面上，並具有一連接至第一通孔441之另一端部441b的一端部，以及連接至第二通孔442之另一端部442b的另一端部。在此同時，顯然具有比通孔大之尺寸的通孔端子區域(via land)可形成在每一通孔的一端部以及另一端部，以減少用於形成通孔之鑽孔製程的位置誤差。因此，將省略相關的詳細敘述。
在此同時，穿通孔450可形成在穿引通孔440之連接圖案443的邊緣，以防止金屬板430-1和430-2電連接至金屬層410。
即，兩個鄰接的金屬430-1和430-2在VS-EBG結構中可在不同的平坦表面上連接。取而代之的是兩個鄰接的金屬430-1和430-2可透過另一平坦表面(亦即，與金屬層410相同的平坦表面)藉由穿引通孔440彼此連接。因此，在相同的條件下，VS-EBG結構可以比使鄰接的金屬板在相同的平坦表面上彼此連接者更長的長度來更輕易地獲取一電感部件。此外，由於本發明之鄰接的金屬板是藉由穿引通孔440彼此連接，因而不必為了電連接金屬板而在金屬板之間形成一額外圖案。此可使金屬板之間的間隔距離更窄。因此，可增加形成在鄰接金屬板之間的電容部件。
下文敘述上文所述的VS-EBG結構可藉此而作用於屏蔽某一頻帶之訊號的原理。
在VS-EBG的結構中，介電層420可插置在金屬層410與金屬板430-1和430-2之間。此可導致在金屬層410與金屬板430-1和430-2之間以及在兩個鄰接的金屬板之間形成一電容部件。同樣地，可存在一電感部件，其透過第一通孔441至連接圖案443再至第二通孔442於兩個鄰接的金屬板之間藉由穿引通孔440連接。
在此同時，電容部件的值可根據諸如金屬層410與金屬板430-1和430-2間以及兩個鄰接的金屬板間之間隔距離、形成介電層420之介電材料的介電常數以及金屬板的尺寸、形狀和面積的不同因素變化。同樣地，電感部件的值可根據諸如第一通孔441、第二通孔442和連接圖案443之形狀、長度、深度、寬度和面積的不同因素變化。因此，適當地調整並設計不同的前述因素可允許第4A圖的結構能夠作用如電磁能隙結構(亦即，帶阻濾波器)，以移除或屏蔽一目標頻帶的某一雜訊或某一訊號。此可透過第4B圖的等效電路輕易了解。
在第4B圖的等效電路中，電感部件L1可相當於第一通孔441、電感部件L2可相當於第二通孔442以及電感部件L3可相當於連接圖案443。C1為一憑藉金屬板430-1和430-2以及欲放置在金屬板430-1和430-2上方之另一金屬層與另一介電層的電容部件。C2和C3可為憑藉放置在與連接圖案443相同之平坦表面上的金屬層410和另一介電層以及另一欲放置在連接圖案443之平坦表面下方之金屬層的電容部件。
第4B圖所示的VS-EBG結構可作用如一帶阻濾波器，其根據上述之第4B圖的等效電路屏蔽某一頻帶的訊號。換言之，如在第4B圖之等效電路中所見，低頻帶訊號x(參照第4B圖)和高頻帶訊號y(參照第4B圖)可通過VS-EBG結構，而位於低頻帶和高頻帶間之範圍內之某一頻帶(參照第4B圖)的訊號z1、z2和z3受VS-EBG結構的屏蔽。
因此，如果這類VS-EBG結構重複佈置在板之一內部層的整體部分(參照第5A、5B、5C和5D圖)或一部分上，則可防止某一頻帶之訊號的傳遞。
雖然為了方便繪示而將每一金屬板繪示為具有相同尺寸的正方形，不同的其他修改仍為可行。同樣地，VS-EBG結構可以不同形式佈置。此將參照第5A至5E圖敘述。
在一範例中，金屬板可具有不同的多邊形，其不僅包括第5A圖所示的矩形、第5B圖所示的三角形，且亦包括六邊形和八邊形。當明白金屬板可不受限於某一諸如圓形或橢圓形的形狀。每一金屬板亦可具有與第5A、5B和5E圖所示的相同尺寸(例如，面積和厚度)。如果金屬板具有不同尺寸，則可如第5C或5D圖所示般，根據每一具有不同尺寸的複數個群組區別並放置金屬板。
在第5C圖的實例中，具有相對較大尺寸的金屬板B和具有相對較小尺寸的金屬板C可交替佈置。在第5D圖的實例中，可佈置具有相對較大尺寸的金屬板D與具有相對較小尺寸的金屬板E1、E2、E3和E4。較小的金屬板E1、E2、E3和E4可以2×2的形式分組，並可佔用類似較大金屬板D的面積。
此外，雖然電磁能隙結構的晶胞可如第5A至5D圖所示般密集地佈置在印刷電路板之一內表面的整體部分上，晶胞可如第5E圖所示般自然地佈置在某些路徑上。舉例來說，如第5E圖所示，如果假設點11指的是一雜訊源點，而點12指的是一雜訊屏蔽目標點，則晶胞可沿一介於雜訊源點11和雜訊屏蔽目標點12之間的雜訊可傳遞路徑以至少一線重複佈置，以便屏蔽一沿該路徑傳導的傳導雜訊。同樣地，如第5E圖所示，如果假設點21指的是雜訊源點，而點22指的是雜訊屏蔽目標點，則可以相同方式實施。
根據本發明之一實施例之EMI雜訊減低板的目標不在於屏蔽一板內側的傳導雜訊，而是防止傳導至板邊緣的傳導雜訊輻射至板外側(亦即，屏蔽「邊緣雜訊」)。
因此，應用至本發明之EMI雜訊減低板的電磁能隙結構可具有一含類似VS-EBG結構之性質的結構，並可具有與第5A至5E圖不同的佈置與插入結構。在下文中，將不會重複前述VS-EBG結構的冗餘敘述，或將省略在其中敘述相同結構性質的內容敘述。下列敘述著重於根據本發明之某些實施例之EMI雜訊減低板的性質。
在根據本發明之一實施例的EMI雜訊減低板中，一具有帶阻頻率性質的電磁能隙結構可插入對應板邊緣之板的一部分(亦即，邊緣雜訊將輻射至外側的區域)，以屏蔽從內側傳導至板邊緣並輻射至板外側的EMI雜訊，亦即，邊緣雜訊(參照元件符號130)。
雖然可根據電磁能隙結構插入之間隔的間隔容差和設計自由度，或根據設計為對應欲屏蔽之邊緣雜訊之頻帶之EBG晶胞的設計限制因素(舉例來說，金屬板所需的最小尺寸)可觀地改變，在板邊緣插入許多EBG晶胞線通常是困難的。
為此，在本發明之EMI雜訊減低板中較佳的是一插入對應邊緣部分之板之一部分的EBG結構可以第6A或6B圖作為基礎。
不過，如上文所述，根據間隔容差、設計自由度和設計限制因素的變化，顯然除了第6A和6B圖所示者外，不同形式的EBG結構亦可應用至本發明的EMI雜訊減低板。雖然如此，在本發明之EMI雜訊減低板的敘述中，將主要敘述第6A或6B圖之EBG結構插入對應板邊緣之板之一部分的實例。
為了方便敘述本發明，「對應EMI雜訊減低板之邊緣且一EBG結構插入其中之板的內部部分」在下文將在敘述中引用為「邊緣部分」。雖然第6A至14D圖僅顯示兩個插入板之邊緣部分的EBG晶胞，當明白這僅是為了方便繪示所致。
插入本發明之EMI雜訊減低板之邊緣部分之EBG結構之一第一實施例(在下文共同指為一「第一型」)可與第6A圖相同。同樣地，一第二實施例(在下文共同指為一「第二型」)可與第6B圖相同。
如在圖式中所見，第6A圖的第一型EBG結構和第6B圖的第二型EBG結構皆具有兩層結構。插入根據本發明之一實施例之EMI雜訊減低板之邊緣部分的EBG結構是以第6A圖所示之第一型兩層EBG結構或第6B圖所示之第二型兩層EBG結構為基礎，並可藉由直接或部分修改第一型或第二型，或藉由將第一型或第二型重複插入EMI雜訊減低板而具有一含2之倍數的擴充結構(舉例來說，四層結構、六層結構和八層結構)。
舉例來說，第7圖顯示當第一型EBG結構直接應用至EMI雜訊減低板時，第6A圖之第一型EBG結構的透視圖，而第8A和8B圖顯示第7圖之第一型EBG結構的某些修改。第11A至11D圖顯示從第8B圖所示之兩層EBG結構擴充之四層EBG結構的某些範例，其中四層EBG結構是藉由重複堆疊兩層EBG結構而形成；且第12A和12B圖顯示第11A至11D圖所示之四層EBG結構的某些範例，其中每一安裝在四層EBG結構中的通孔是由鍍通孔(PTH)取代。
同樣地，第9圖顯示當第二型EBG結構直接應用至EMI雜訊減低板時，第6B圖之第二型EBG結構的透視圖，而第10A和10B圖顯示第9圖之第二型EBG結構的某些修改。第13A至13D圖顯示從第10B圖所示之兩層EBG結構擴充之四層EBG結構的某些範例，其中四層EBG結構是藉由重複堆疊兩層EBG結構而形成；且第14A和14B圖顯示第13A至13D圖所示之四層EBG結構的某些範例，其中每一安裝在四層EBG結構中的通孔是由鍍通孔(PTH)取代。
在下文中，將敘述第6A和7圖所示的基本第一型兩層EBG結構、基本第一型兩層EBG結構的某些修改(第8A和8B圖)以及基本第一型兩層EBG結構的某些擴充修改(第11A至11D和12A至12D圖)。之後，將敘述第6B和9圖所示的基本第二型兩層EBG結構、基本第二型兩層EBG結構的某些修改(第10A和10B圖)以及基本第二型兩層EBG結構的某些擴充修改(第13A至13D和14A至14D圖)。
首先，參照第6A和7圖，插入板之邊緣部分的基本第一型兩層EBG結構700具有一結構，其中彼此實體分隔的金屬板730-1和730-2(在下文共同指為730)是沿板之邊緣部分成直線放置，且其中金屬板730藉由每一穿引通孔740-1和740-2(在下文中共同指為740)(亦即，第一通孔741→連接圖案743→第二通孔742)電連接至另一在相同的平坦表面上放置為鄰接金屬板730並朝向EMI雜訊方向的導電部分(指的是金屬層712)。
此處，穿引通孔740穿透介電層720，且穿引通孔740的一部分(亦即，連接圖案743)形成通過一不同於金屬板730的平坦表面(亦即，與金屬層711相同的平坦表面)。
就其本身而言，第6A和7圖所示的基本第一型EBG結構700在結構上並沒有那麼不同於先前已透過第4A或4C圖敘述的兩層VS-EBG結構。不過，基本第一型EBG結構700不同於先前敘述的VS-EBG結構，其不同之處在於形成每一EBG晶胞的金屬板是沿板之邊緣部分(亦即，EMI雜訊傳導至此之板的邊緣端)成直線放置，以屏蔽邊緣雜訊。
第8A圖之EBG結構700A為第7圖的部分修改，並可具有額外的穿引通孔745-1、745-2和745-3，其電連接沿板之邊緣部分成直線放置之金屬板730中之任兩個鄰接的金屬板。在EMI雜訊的雜訊可傳遞路徑中，金屬板730是放置在雜訊可傳遞路徑的邊緣端，以便EMI雜訊可僅以沿EMI雜訊方向形成的穿引通孔740屏蔽。不過，屏蔽效應可進一步以連接任兩個鄰接金屬板的額外穿引通孔來增加，且設計自由度亦可透過額外調整電感部件來增加。
第8B圖的EBG結構700B為第7圖的另一修改，並可具有形成在符合每一穿引通孔通過之路徑之某一部分中的金屬層711。在此實例中，一穿通孔可形成在與每一穿引通孔通過之路徑對應之金屬層711的某一部分中，因為金屬板730需要與金屬層711電分隔。
根據上述的第一型兩層EBG結構，透過金屬層712傳導的EMI雜訊可經由前述之插入板之邊緣部分之具有帶阻頻率性質的第一型EBG結構來防止其輻射至板外側。
不過，僅以插入板內側之任兩層間之具有兩層結構之第7、8A和8B圖的EBG結構要有效地屏蔽邊緣雜訊是困難的。雖然可僅在板內側之層之某些邊緣雜訊問題特別嚴重的層間插入EBG結構，較佳的是在對應邊緣部分之板內側的所有層各處形成EBG結構，以便完全屏蔽邊緣雜訊，因為EMI雜訊可傳遞至板的所有層。
就其本身而言，第11A至12D圖顯示某些範例，其中第一型兩層EBG結構係擴充至四層結構。雖然第11A至12D圖顯示第8B圖所示之第一型兩層EBG結構700B重複朝上堆疊(或插入)以形成四層結構的實例，當明白第7或8A圖的EBG結構亦可透過相同方法擴充至四層結構。為了方便敘述本發明，第11A至12D圖使用不同的元件符號700B’表示相對第8B圖之EBG結構700B之具有相反順序之層佈置的EBG結構。
在第11A圖中，顛倒的EBG結構700B’係插入底部兩層中，而原始的EBG結構700B係插入頂部兩層中，以便形成四層EBG結構。在第11B圖中，原始的EBG結構700B係插入底部兩層中，而顛倒的EBG結構700B’係插入頂部兩層中，以便形成四層EBG結構。在第11C圖中，兩個原始的兩層EBG結構700B係插入頂部和底部層中，以便形成四層EBG結構。
雖然未在圖式中繪示，當明白兩個顛倒的兩層EBG結構700B’可插入頂部和底部層中，以便形成四層EBG結構。同樣地，任何在此技術中具有一般技能者當明白一具有六層結構、八層結構等等的EBG結構可輕易經由重複插入的方法實施。
參照第12A至12D圖，可見到四層EBG結構亦透過與第11A至11D圖之四層結構相同的重複插入方法實施。不過，第12A至12D圖不同於第11A至11D圖之處在於每一放置在四層EBG結構中的通孔由鍍通孔(PTH)取代。與使用盲通孔(BVH)時必須針對每一層形成通孔的實例相比，透過PTH的使用，實施EBG結構所需的通孔可同時形成，使得生產製程更簡單又有效率。
迄今已敘述以第6A和7圖之第一型EBG結構為基礎之不同形式的EBG結構。在下文將敘述以第6B和9圖之第二型EBG結構為基礎之不同形式的EBG結構，且可重複的內容敘述將僅簡要敘述。
參照第6B和9圖，插入邊緣部分之基本的第二型兩層EBG結構900具有幾乎與第6A和7圖所示之第一型EBG結構相同的結構。不過，第6B和9圖與第6A和7圖稍微不同之處在於電連接複數個在對應板之邊緣部分之平坦表面上成直線放置之金屬板930-1和930-2(在下文共同指為「第一金屬板930」)與另一放置為鄰接第一金屬板930並朝向EMI雜訊方向之導電部分(指的是金屬層912)的方法不同。
在第6B和9圖的實例中，第一金屬板930可藉由穿透介電層920的第一通孔941，至另一放置在不同於第一金屬板930之平坦表面(亦即，與金屬層911相同的平坦表面)上的金屬板(在下文指為「第二金屬板935」)，再至連接圖案943，接著再至再次穿透介電層920的第二通孔942連接至金屬層912。換言之，除了一對應第6A和7圖之穿引通孔740的連接單元(第6B圖的元件符號940或第9圖的元件符號940-1和940-2)外，第6B和9圖所示之第一金屬板930與放置在相同平坦表面上之鄰接的金屬層912之間的電連接可進一步包括第二金屬板935。
當從頂部觀看第二金屬板(第6B圖的元件符號935或第9圖的元件符號935-1和935-2)(在下文共同指為元件符號935)時，其與第一金屬板930重疊。就其本身而言，當額外形成第二金屬板935以便重疊第一金屬板930時，由於額外的金屬板，電容部件可進一步增加，從而改善實施EBG結構時的設計自由度。
除了上述之外，在第10圖之EBG結構900A的實例中，第二金屬板935之任兩個鄰接的第二金屬板(舉例來說，元件符號935-1和935-2)可藉由金屬接線950彼此電連接。此外，第10B圖的EBG結構900B進一步包括放置為鄰接形成金屬接線950之區域的通孔945-1、945-2、945-3和945-4(在下文共同指為「第三通孔」)。由於額外形成金屬接線950和第三通孔945，此佈置可允許電容部件增加，從而改善實施EBG結構時的設計自由度。
此外，上述的第二型兩層EBG結構亦可擴充至四或多層結構。某些範例透過第13A至14D圖顯示。首先，第13A至13D圖顯示使用第10B圖之EBG結構900B和顛倒的EBG結構900B’擴充的四層結構。同樣地，第14A至14D圖顯示與第13A至13D圖相同的四層結構，除了每一放置在上述四層結構中的通孔由鍍通孔(PTH)取代。本實施例類似於先前所述之第11A至12D圖的實施例，且因此將省略詳細敘述。
第15圖顯示為了檢查由本發明之一實施例所提出之EMI雜訊減低板之效應而分析的模擬結果，而第16圖顯示為了檢查由本發明之一實施例所提出之EMI雜訊減低板之效應而分析的樣本量測結果。
顯示在第15和16圖右側的影像顯示使用EMI掃描器進行分析之使用四層板作為樣板、使用頂部層和底部層作為接地層以及將第7圖所示之第一型兩層EBG結構700插入兩個中間層之實例的模擬結果和量測結果。尤其，顯示在第15和16圖右側的模擬結果和量測結果代表樣板之邊緣部分完全受EBG結構700以閉環形狀環繞之實例的結果。
另一方面，第15和16圖左側的影像顯示使用EMI掃描器進行分析之通常在習用方法中實行之未將EBG結構插入相同樣板之邊緣部分之實例的模擬結果和量測結果。
比較第15和16圖的左側影像與第15和16圖的右側影像，可輕易看到在本發明的EMI雜訊減低板中，當使用插入板之邊緣部分的EBG結構屏蔽EMI雜訊時，傳導至邊緣部分以及輻射至板外側的EMI雜訊顯著減低。
雖然本發明之精神已參照特定實施例詳細敘述，該實施例僅用於說明目的而不應限制本發明。須了解那些熟悉此技術者可在不偏離本發明之範圍與精神的情況下變化或修改那些實施例。
B．．．金屬板
C．．．金屬板
C1．．．電容部件
C2．．．電容部件
C3．．．電容部件
D．．．金屬板
E1．．．金屬板
E2．．．金屬板
E3．．．金屬板
E4．．．金屬板
L1．．．電感部件
L2．．．電感部件
L3．．．電感部件
x．．．訊號
y．．．訊號
z．．．訊號
z1．．．訊號
z2．．．訊號
z3．．．訊號
11．．．點
12．．．點
21．．．點
22．．．點
110．．．輻射雜訊
120．．．傳導雜訊
130．．．輻射雜訊
200．．．MT-EBG結構
210．．．第一金屬層
215．．．第一介電層
220．．．第二金屬層
225．．．第二介電層
230．．．蘑菇型結構
231．．．金屬板
232．．．通孔
300．．．PT-EBG結構
310．．．金屬層
321-1．．．金屬板
321-2．．．金屬板
321-3．．．金屬板
321-4．．．金屬板
322-1．．．金屬支
322-2．．．金屬支
322-3．．．金屬支
322-4．．．金屬支
400．．．VS-EBG結構
410．．．金屬層
420．．．介電層
430-1．．．金屬板
430-2．．．金屬板
440．．．穿引通孔
441．．．第一通孔
441a．．．端部
441b．．．端部
442．．．第二通孔
442a．．．端部
442b．．．端部
443．．．連接圖案
450．．．穿通孔
700．．．EBG結構
700A．．．EBG結構
700B．．．EBG結構
700B'．．．顛倒的EBG結構
711．．．金屬層
712．．．金屬層
720．．．介電層
730．．．金屬板
730-1．．．金屬板
730-2．．．金屬板
740．．．穿引通孔
740-1．．．穿引通孔
740-2．．．穿引通孔
741．．．第一通孔
742．．．第二通孔
743．．．連接圖案
745-1．．．穿引通孔
745-2．．．穿引通孔
745-3．．．穿引通孔
900．．．EBG結構
900A．．．EBG結構
900B．．．EBG結構
900B'．．．顛倒的EBG結構
911．．．金屬層
912．．．金屬層
920．．．介電層
930．．．第一金屬板
930-1．．．金屬板
930-2．．．金屬板
935．．．第二金屬板
935-1．．．金屬板
935-2．．．金屬板
940．．．連接單元
940-1．．．連接單元
940-2．．．連接單元
941．．．第一通孔
942．．．第二通孔
943．．．連接圖案
945-1．．．第三通孔
945-2．．．第三通孔
945-3．．．第三通孔
945-4．．．第三通孔
950．．．金屬接線
第1圖為一敘述電磁干擾(EMI)雜訊問題的圖。
第2A圖為一敘述電磁能隙結構之MT-EBG結構的圖。
第2B圖為一顯示第2A圖所示之MT-EBG結構之等效電路的示意圖。
第3A圖為一敘述電磁能隙結構之PT-EBG結構的圖。
第3B圖為一顯示第3A圖所示之PT-EBG結構之等效電路的示意圖。
第4A圖顯示一電磁能隙結構之VS-EBG結構的範例。
第4B圖為一顯示第4A圖所示之VS-EBG結構之等效電路的示意圖。
第4C圖顯示一第4A圖所示之VS-EBG結構的修改。
第5A和5B圖為顯示一VS-EBG結構之配置的平面圖，該VS-EBG結構分別具有一矩形金屬板和一三角形金屬板。
第5C和5D圖為顯示一VS-EBG結構之配置的平面圖，該VS-EBG結構具有不同尺寸的金屬板。
第5E圖為顯示一VS-EBG結構之帶狀配置的平面圖。
第6A圖根據本發明之一實施例顯示一插入EMI雜訊減低板中之兩層電磁能隙結構之一範例的垂直剖面圖。
第6B圖根據本發明之一實施例顯示一插入EMI雜訊減低板中之兩層電磁能隙結構之另一範例的垂直剖面圖。
第7圖為第6A圖所示之兩層電磁能隙結構的透視圖。
第8A圖顯示一第7圖所示之兩層電磁能隙結構之一修改的範例。
第8B圖顯示第7圖所示之兩層電磁能隙結構之一修改的另一範例。第9圖為第6B圖所示之兩層電磁能隙結構的透視圖。
第10A圖為一第9圖所示之兩層電磁能隙結構之一修改的範例。
第10B圖為另一第9圖所示之兩層電磁能隙結構之一修改的範例。
第11A至11C圖為顯示從第8B圖所示之兩層電磁能隙結構擴充之四層電磁能隙結構的垂直剖面圖。
第11D圖為第11A圖所示之四層電磁能隙結構的透視圖。
第12A至12C圖為第11A至11C圖所示之四層電磁能隙結構之部分修改的範例。
第12D圖為第12A圖所示之四層電磁能隙結構的透視圖。
第13A至13C圖為顯示從第10B圖所示之兩層電磁能隙結構擴充之四層電磁能隙結構的垂直剖面圖。
第13D圖為第13A圖所示之四層電磁能隙結構的透視圖。
第14A至14C圖為第13A至13C圖所示之四層電磁能隙結構之部分修改的範例。
第14D圖為第14A圖所示之四層電磁能隙結構的透視圖。
第15圖顯示用於測試由本發明之一實施例所提出之EMI雜訊減低板之效應的模擬結果。
第16圖顯示用於測試由本發明之一實施例所提出之EMI雜訊減低板之效應的樣本量測結果。
200．．．MT-EBG結構
210．．．第一金屬層
215．．．第一介電層
220．．．第二金屬層
225．．．第二介電層
230．．．蘑菇型結構
231．．．金屬板
232．．．通孔
x．．．訊號
y．．．訊號
z．．．訊號
C1．．．電容部件
L1．．．電感部件

Claims (20)

  1. 一種EMI雜訊減低板，具有一插入該板之一內部部分之含帶阻頻率性質的電磁能隙結構，以便屏蔽一EMI雜訊，其中該部分對應該板之一邊緣，且該EMI雜訊從該板之該邊緣內側傳導並輻射至該板之該外側，其中該電磁能隙結構包含：複數個導電板，沿該板之該邊緣成直線放置；及一第一穿引通孔，配置為藉由使一部分的該第一穿引通孔通過不同於該導電板之一平坦表面而使每一該複數個導電板與另一導電部分電連接，該另一導電部分係放置為鄰接該導電板並朝向該EMI雜訊的方向。
  2. 如申請專利範圍第1項所述之EMI雜訊減低板，其中該第一穿引通孔包含：一第一通孔，具有一連接至該另一導電部分的端部；一第二通孔，具有一連接至該複數個導電板之一的端部；及一連接圖案，具有一連接至該第一通孔之另一端部的端部，並具有另一連接至該第二通孔之另一端部的端部，該連接圖案係放置在一不同於該導電板的平坦表面上。
  3. 如申請專利範圍第1項所述之EMI雜訊減低 板，其中該電磁能隙結構進一步包含一第二穿引通孔，藉由使一部分的該第二穿引通孔通過一不同於該導電板的平坦表面而使成直線放置之該複數個導電板的任兩個彼此電連接。
  4. 如申請專利範圍第3項所述之EMI雜訊減低板，其中該第二穿引通孔包含：一第三通孔，具有一連接至該任兩個導電板之一的端部；一第四通孔，具有一連接至該任兩個導電板之另一個的端部；及一連接圖案，具有一連接至該第三通孔之另一端部的端部，並具有另一連接至該第四通孔之另一端部的端部，該連接圖案係放置在一不同於該導電板的平坦表面上。
  5. 如申請專利範圍第1項所述之EMI雜訊減低板，其中該電磁能隙結構具有一兩層結構，其中該複數個導電板所處之一平坦表面為一第一層，且該第一穿引通孔之部分所處之一平坦表面為一第二層，而該兩層電磁能隙結構藉由重複堆疊該兩層電磁能隙結構並將之插入該板之一對應該板邊緣的內部部分而具有一含2之倍數的擴充結構。
  6. 如申請專利範圍第5項所述之EMI雜訊減低板，其中一四層電磁能隙結構係藉由使一兩層電磁能隙結構與另一兩層電磁能隙結構重複堆疊在彼此的頂部之上，以便具有一相同順序的層佈置來形成。
  7. 如申請專利範圍第5項所述之EMI雜訊減低板，其中一四層電磁能隙結構係藉由使一兩層電磁能隙結構與另一兩層電磁能隙結構重複堆疊在彼此的頂部之上，以便具有一相反順序的層佈置來形成。
  8. 如申請專利範圍第5項所述之EMI雜訊減低板，其中，如果該兩層電磁能隙結構藉由使二或多個兩層電磁能隙結構重複堆疊在彼此的頂部之上而擴充至一四或多層結構，則在每一組成該第一穿引通孔的通孔放置在該兩層電磁能隙結構中的位置形成一鍍通孔(PTH)，該PTH共同穿透該四或多層結構。
  9. 如申請專利範圍第1項所述之EMI雜訊減低板，其中該電磁能隙結構係插入與該板之該邊緣之該位置對應的該板之所有內部層中。
  10. 如申請專利範圍第1項所述之EMI雜訊減低板，其中該電磁能隙結構係以一閉環形狀插入該板，以致該電磁能隙結構完全環繞該板之該邊緣。
  11. 如申請專利範圍第1項所述之EMI雜訊減低板，其中該電磁能隙結構包含：複數個第一導電板，沿該板之該邊緣成直線放置；複數個第二導電板，每一該第二導電板與每一該複數個第一導電板在一不同於該第一導電板的平坦表面上重疊；一第一通孔，配置為使每一該複數個第一導電板與每一該複數個第二導電板彼此電連接；一第二通孔，配置為電連接其一端部至另一放置為鄰接該複數個第一導電板並朝向該EMI雜訊方向的導電部分；及一連接圖案，配置為連接一端部至該第二通孔的另一端部，並連接另一端部至每一該複數個第二導電板，以便使該另一導電部分和每一該複數個第二導電板彼此電連接。
  12. 如申請專利範圍第11項所述之EMI雜訊減低板，其中該電磁能隙結構進一步包含一導線，使任兩個鄰接的該第二導電板彼此電連接。
  13. 如申請專利範圍第12項所述之EMI雜訊減低板，其中該電磁能隙結構電連接每一該複數個第一導電板和每一該複數個第二導電板，並進一步包含一形成為 鄰接該導線的第三通孔，該複數個第一導電板和該複數個第二導電板彼此重疊。
  14. 如申請專利範圍第11項所述之EMI雜訊減低板，其中一介電層係插置在該複數個第一導電板和該複數個第二導電板之間。
  15. 如申請專利範圍第11項所述之EMI雜訊減低板，其中該電磁能隙結構具有一兩層結構，其中該複數個第一導電板所處之一平坦表面為一第一層，且該複數個第二導電板與該連接圖案所處之一平坦表面為一第二層，而該兩層電磁能隙結構藉由重複堆疊該兩層電磁能隙結構並將之插入該板之一對應該板邊緣的內部部分而具有一具有2之倍數的擴充結構。
  16. 如申請專利範圍第15項所述之EMI雜訊減低板，其中一四層電磁能隙結構係藉由使一兩層電磁能隙結構與另一兩層電磁能隙結構重複堆疊在彼此的頂部之上，以便具有一相同順序的層佈置來形成。
  17. 如申請專利範圍第15項所述之EMI雜訊減低板，其中一四層電磁能隙結構係藉由使一兩層電磁能隙結構與另一兩層電磁能隙結構重複堆疊在彼此的頂部之 上，以便具有一相反順序的層佈置來形成。
  18. 如申請專利範圍第15項所述之EMI雜訊減低板，其中，如果該兩層電磁能隙結構藉由使二或多個兩層電磁能隙結構重複堆疊在彼此的頂部之上而擴充至一四或多層結構，則在每一組成該第一穿引通孔的通孔放置在該兩層電磁能隙結構中的位置形成一鍍通孔(PTH)，該PTH共同穿透該四或多層結構。
  19. 如申請專利範圍第11項所述之EMI雜訊減低板，其中該電磁能隙結構係插入與該板之該邊緣之該位置對應的該板之所有內部層中。
  20. 如申請專利範圍第11項所述之EMI雜訊減低板，其中該電磁能隙結構係以一閉環形狀插入該板，以致該電磁能隙結構完全環繞該板之該邊緣。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI645774B (zh) * 2018-05-18 2018-12-21 瑞昱半導體股份有限公司 立體電磁能隙電路

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012029213A1 (ja) * 2010-08-30 2012-03-08 日本電気株式会社 配線基板及び電子装置
JPWO2012042711A1 (ja) * 2010-09-30 2014-02-03 日本電気株式会社 配線基板及び電子装置
JP5794218B2 (ja) * 2012-02-14 2015-10-14 株式会社村田製作所 高周波信号線路及びこれを備えた電子機器
US9433090B2 (en) 2014-03-25 2016-08-30 Microsoft Technology Licensing, Llc Edge plated printed circuit board
US9118516B1 (en) 2014-08-29 2015-08-25 International Business Machines Corporation Differential transmission line with common mode notch filter
US9479362B2 (en) 2014-08-29 2016-10-25 Lenovo Enterprise Solutions (Singapore) Pte. Ltd. Differential transmission line with common mode notch filter
KR102528687B1 (ko) * 2016-09-06 2023-05-08 한국전자통신연구원 전자기 밴드갭 구조물 및 그 제조 방법
KR102019349B1 (ko) * 2017-10-19 2019-09-09 삼성전자주식회사 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080061950A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 전자기 밴드갭 전원 전달 시스템을 가진 멀티 레이어 기판
TWI301747B (en) * 2004-08-20 2008-10-01 Hon Hai Prec Ind Co Ltd Shell structure having anti-emi function
TWI305487B (zh) * 2005-06-24 2009-01-11 Inventec Appliances Corp

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5404118A (en) * 1992-07-27 1995-04-04 Murata Manufacturing Co., Ltd. Band pass filter with resonator having spiral electrodes formed of coil electrodes on plurality of dielectric layers
US5396397A (en) * 1992-09-24 1995-03-07 Hughes Aircraft Company Field control and stability enhancement in multi-layer, 3-dimensional structures
US5586011A (en) * 1994-08-29 1996-12-17 At&T Global Information Solutions Company Side plated electromagnetic interference shield strip for a printed circuit board
WO1996022008A1 (fr) * 1995-01-10 1996-07-18 Hitachi, Ltd. Appareil electronique a faible interference electromagnetique, carte de circuit a faible interference electromagnetique et procede de fabrication de la carte de circuit a faible interference
JP3127792B2 (ja) * 1995-07-19 2001-01-29 株式会社村田製作所 Ｌｃ共振器およびｌｃフィルタ
JPH0992539A (ja) * 1995-09-22 1997-04-04 Uniden Corp 立体渦巻状インダクタ及びそれを用いた誘導結合フィルタ
JP2877132B2 (ja) * 1997-03-26 1999-03-31 日本電気株式会社 多層プリント基板とその製造方法
JPH1140915A (ja) * 1997-05-22 1999-02-12 Nec Corp プリント配線板
JP3055136B2 (ja) * 1998-03-16 2000-06-26 日本電気株式会社 プリント回路基板
US6262495B1 (en) * 1998-03-30 2001-07-17 The Regents Of The University Of California Circuit and method for eliminating surface currents on metals
JP3651553B2 (ja) * 1998-04-10 2005-05-25 富士通株式会社 モバイル型情報処理装置
JP2000049487A (ja) * 1998-07-29 2000-02-18 Hitachi Ltd 電磁波吸収方法および電磁波吸収装置ならびに電子部品および電子機器
JP3255151B2 (ja) * 1999-05-11 2002-02-12 日本電気株式会社 多層プリント回路基板
JP2001068801A (ja) * 1999-08-27 2001-03-16 Sony Corp プリント配線板
US6493861B1 (en) * 1999-12-28 2002-12-10 Intel Corporation Interconnected series of plated through hole vias and method of fabrication therefor
US6429504B1 (en) * 2000-05-16 2002-08-06 Tyco Electronics Corporation Multilayer spiral inductor and integrated circuits incorporating the same
US6384797B1 (en) * 2000-08-01 2002-05-07 Hrl Laboratories, Llc Reconfigurable antenna for multiple band, beam-switching operation
US6512494B1 (en) * 2000-10-04 2003-01-28 E-Tenna Corporation Multi-resonant, high-impedance electromagnetic surfaces
US6483481B1 (en) * 2000-11-14 2002-11-19 Hrl Laboratories, Llc Textured surface having high electromagnetic impedance in multiple frequency bands
US6897831B2 (en) * 2001-04-30 2005-05-24 Titan Aerospace Electronic Division Reconfigurable artificial magnetic conductor
US7016490B2 (en) * 2001-05-21 2006-03-21 Conexant Systems, Inc. Circuit board capacitor structure for forming a high voltage isolation barrier
US7071889B2 (en) * 2001-08-06 2006-07-04 Actiontec Electronics, Inc. Low frequency enhanced frequency selective surface technology and applications
WO2003030298A1 (en) * 2001-08-23 2003-04-10 Broadcom Corporation Apparatus for generating a magnetic interface and applications of the same
US6917343B2 (en) * 2001-09-19 2005-07-12 Titan Aerospace Electronics Division Broadband antennas over electronically reconfigurable artificial magnetic conductor surfaces
US6847282B2 (en) * 2001-10-19 2005-01-25 Broadcom Corporation Multiple layer inductor and method of making the same
JP2004032232A (ja) * 2002-06-25 2004-01-29 Toppan Printing Co Ltd 伝送線路フィルター
JP2004104420A (ja) * 2002-09-09 2004-04-02 Fujitsu Ten Ltd 信号伝送回路および電子機器
US6952190B2 (en) * 2002-10-16 2005-10-04 Hrl Laboratories, Llc Low profile slot antenna using backside fed frequency selective surface
US6806793B2 (en) * 2002-12-13 2004-10-19 International Business Machines Corporation MLC frequency selective circuit structures
US6933895B2 (en) * 2003-02-14 2005-08-23 E-Tenna Corporation Narrow reactive edge treatments and method for fabrication
US7215007B2 (en) * 2003-06-09 2007-05-08 Wemtec, Inc. Circuit and method for suppression of electromagnetic coupling and switching noise in multilayer printed circuit boards
US20050104678A1 (en) * 2003-09-11 2005-05-19 Shahrooz Shahparnia System and method for noise mitigation in high speed printed circuit boards using electromagnetic bandgap structures
US6970057B2 (en) * 2004-04-02 2005-11-29 Chi Mei Communication Systems, Inc. Lowpass filter formed in a multi-layer ceramic
US7504710B2 (en) * 2004-06-28 2009-03-17 Mitsubishi Electric Corporation Multilayer dielectric substrate and semiconductor package
WO2006011320A1 (ja) * 2004-07-30 2006-02-02 Murata Manufacturing Co., Ltd. 複合型電子部品及びその製造方法
US7215301B2 (en) * 2004-09-08 2007-05-08 Georgia Tech Research Corporation Electromagnetic bandgap structure for isolation in mixed-signal systems
JP2006108434A (ja) 2004-10-06 2006-04-20 Toshiba Matsushita Display Technology Co Ltd 駆動回路基板
KR100688858B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 스파이럴 3차원 인덕터를 내장한 인쇄회로기판 및 그 제조방법
JP2007088102A (ja) * 2005-09-20 2007-04-05 Fuji Xerox Co Ltd プリント基板
JP2007129565A (ja) * 2005-11-04 2007-05-24 Alps Electric Co Ltd ローパスフィルタ
US7423608B2 (en) * 2005-12-20 2008-09-09 Motorola, Inc. High impedance electromagnetic surface and method
KR100731544B1 (ko) * 2006-04-13 2007-06-22 한국전자통신연구원 다층배선 코플래너 웨이브가이드
JP2008010859A (ja) * 2006-06-02 2008-01-17 Renesas Technology Corp 半導体装置
JP2008160589A (ja) * 2006-12-25 2008-07-10 Toshiba Corp 高インピーダンス基板、アンテナ装置および携帯無線装置
KR101335987B1 (ko) * 2007-01-11 2013-12-04 삼성전자주식회사 다층 인쇄회로기판
JP4755209B2 (ja) * 2007-02-01 2011-08-24 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電磁気バンドギャップ構造物及び印刷回路基板
JP5019033B2 (ja) * 2007-03-16 2012-09-05 日本電気株式会社 コモンモード電流抑制ｅｂｇフィルタ
KR100851075B1 (ko) * 2007-04-30 2008-08-12 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
KR100851076B1 (ko) * 2007-04-30 2008-08-12 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
KR100851065B1 (ko) * 2007-04-30 2008-08-12 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
TWI339548B (en) * 2007-06-01 2011-03-21 Ind Tech Res Inst Inductor devices
KR100838246B1 (ko) * 2007-06-22 2008-06-17 삼성전기주식회사 전자기 밴드갭 구조물이 구비된 인쇄회로기판
DE102008002568B4 (de) * 2007-06-22 2012-12-06 Samsung Electro - Mechanics Co., Ltd. Elektromagnetische Bandabstandstruktur und Leiterplatte
KR100838244B1 (ko) * 2007-06-22 2008-06-17 삼성전기주식회사 전자기 밴드갭 구조물 및 인쇄회로기판
US20090002952A1 (en) * 2007-06-28 2009-01-01 Ralph Mesmer Interference mitigation
JP5111282B2 (ja) * 2007-08-07 2013-01-09 サムソン エレクトロ−メカニックス カンパニーリミテッド． 電磁気バンドギャップ構造物及び印刷回路基板
KR100895032B1 (ko) 2007-08-08 2009-04-24 세메스 주식회사 스핀 헤드
TWI345243B (en) * 2007-08-14 2011-07-11 Ind Tech Res Inst Inter-helix inductor devices
DE102008045055A1 (de) * 2007-12-07 2009-06-10 Samsung Electro-Mechanics Co., Ltd., Suwon Elektromagnetische Bandgap-Struktur und Leiterplatte
US8134425B2 (en) * 2007-12-13 2012-03-13 Broadcom Corporation Method and system for filters embedded in an integrated circuit package
WO2009082003A1 (ja) * 2007-12-26 2009-07-02 Nec Corporation 電磁バンドギャップ素子及びそれを用いたアンテナ並びにフィルタ
US8077000B2 (en) * 2008-01-21 2011-12-13 Samsung Electro-Mechanics Co., Ltd. Electromagnetic bandgap structure and printed circuit board
US8164006B2 (en) * 2008-03-19 2012-04-24 Samsung Electro-Mechanics Co., Ltd. Electromagnetic bandgap structure and printed circuit board
US20090315156A1 (en) * 2008-06-20 2009-12-24 Harper Peter R Packaged integrated circuit having conformal electromagnetic shields and methods to form the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI301747B (en) * 2004-08-20 2008-10-01 Hon Hai Prec Ind Co Ltd Shell structure having anti-emi function
TWI305487B (zh) * 2005-06-24 2009-01-11 Inventec Appliances Corp
KR20080061950A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 전자기 밴드갭 전원 전달 시스템을 가진 멀티 레이어 기판

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI645774B (zh) * 2018-05-18 2018-12-21 瑞昱半導體股份有限公司 立體電磁能隙電路

Also Published As

Publication number Publication date
US8232478B2 (en) 2012-07-31
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