TWI313933B - Flash memory with recessed floating gate - Google Patents
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Description
.1313933 • 九、發明說明： 【發明所屬之技術領域】 ' 本發明係關於記憶體裝置，且詳言之係關於一種經形成 而具有一嵌入式閘結構之快閃記憶體裝置。 . 【先前技術】 • 現今已有多種電腦記憶體裝置可用於電路中。一典型的 電腦記憶體裝置係DRAM電路，其提供高密度記憶體儲存 裝置。對於所有記憶體裝置，存在增加每塊晶片面積上之 • $憶體裝置密度之需要。不幸的是，隨著記憶體裝置密产 之增加，實際的實體裝置尺寸變小，其引起漏電問題及二 類似問題。 -種在過去幾年中已變得相當普及的記憶體裝置係快閃 記憶體裝置。快閃記憶體具有容許整體擦除所有單元之優 點’且亦具有處理方面的優點，其在於該快閃記憶體通常 不需要電容器作為儲存裝置。為此，由於組件要求較少， 故可形成較高的單元密度。 々典型的Μ記憶體包含—電晶體，其具有兩個閘結構。 第閘結構通常包含一其中儲存電荷之浮動閘。該浮動閘 亦充虽-電日日日體閘’其形成基板之源極/没極區域之間的導 電路徑。控制閉通常位於相鄰於該浮動閘處，但藉由一絕 緣體將其與浮制分隔開。在該㈣閘上施加 導致電荷穿透介雷晳日紗士上 儲存在該浮動閘中。當電荷儲存在 /于動閘中時，電晶體係不導電且， 中時’例如可藉由施加 =子…予動閘 、過電壓仏唬，使該電晶體導電。 114278.doc 、1313933 示快閃記憶體單元 因此’儲存在浮動閘中之電荷的狀態指 之邏輯狀態。 儘管快閃記憶體尤其通用 步驟較少亦可更加高效地得 加快閃記憶體裝置之密度。 憶體裝置更小且在使裝置縮 問題。 於許多應用中且由於所需處理 以製造，但仍非常需要能夠增 因此，愈來愈需要能夠使得記 小之同時減少漏電及其他相關
=考快閃記憶體單元之橫向尺寸的減小，電晶體及特別 :、擇閘之通道長度’亦減小。由於通道長度減小，通道 會七生漏電且泮動閘性能亦會被改變。因此，由於橫向 尺寸的減小，快閃記憶體的可靠性降低。 ^ 據則文所述，顯然目前正需要一種實體尺寸更小以便 允許更尚密度的快閃記憶體之快閃記憶體設計。為此，需 種决閃°己憶體設計，其減小個別快閃記憶體單元之總 據面積但大體上並未增加單元内發生之漏電流。 【發明内容】 本發明之記憶體裝置滿足上述需要，在一特定實施例 該裝置包含一基板，其中兩個源極/汲極區域形成於該 土板中且相鄰於該第—表面。在該特定實施例巾，記憶體 裝置亦包含—喪人式存取閘，其經形成以便延伸至該基板 中且插入於該兩個源極/汲極區域之間。在該特定實施例 該嵌入式存取裝置界定一浮動閘結構且亦引起一自該 基板之第-表面礙人之導電通道形成於該兩個源極/汲極 區域之間。接著一控制閘結構形成於該嵌入式存取裝置之 114278.doc '1313933 上表面上。在該特定實施例中，形成該控制閘結構及該浮 動閘 '纟。構以允許電荷選擇性地儲存於該浮動閘結構中及自 . 該浮動閘結構中移除從而選擇性地改變該導體通道狀態， 從而提供快閃記憶體單元之記憶體狀態之指示。 由於導電通道係由一嵌入式存取閘結構之周邊所界定 ' 的所以藉由具有該嵌入式存取閘結構，該記憶體裝置之 〜大小可減小而源極/汲極之間漏電流無明顯增加。同樣， 料電通道之通道長度並不因為該裝置之橫向&寸之減小 馨 巾成比例地減小。在—項實施例中，可因此製造出高密度 快閃記憶體裝置，而不會因此相應地減小單一快閃記憶體 單元的可靠性。 在另一態樣中，本發明包括在一基板中形成一記憶體裝 置之方法’其中該方法包含在一基板上形成一浮動閘，使 得該浮動閘中此夠儲存電荷，且其中該浮動間向内延伸至 该基板中且電容_合至該基板，使得在該第—電荷狀態 春中，一第一導體通道穿過該基板在該浮動閘之該周邊附近 /成》亥方法進步包括將一控制閘定位於該浮動閘上並 與其電容编合之動作，其中在該基板與該控制問之間施加 之電壓允許該浮動閘的電荷狀態發生變化。 藉由定位-嵌入式存取閘或一浮動間結構使其延伸至該 基板中從而在該基板之該周邊附近界定一通道，可以增加 在該源極/汲極區域浮動閘之間的通道長度而大體上不會 增加快閃記憶體單元結構之總尺寸。在結合附圖所進行之 下列龙明中，本發明之該等及其他目標及優點將變得更加 114278.doc J313933 明顯。 【實施方式】 現將要參考該等圖，其中相同數字自始至終係指相同部 分。 首先參見圖1A至圖lc ’其中說明形成具有嵌入式存取裝 置之快閃記憶體之初始方法及步驟。在該特定實施例中， 將襯墊氧化層102整體沈積於半導體基板1〇〇上，且然後沈 積一遮罩層，例如氮化物層1〇4沈積於該襯墊氧化物1〇2 上。在一項特定實施例中，使用濕式氧化法形成襯墊氧化 物102，使得該襯墊氧化物具有一大約1〇〇埃之厚度且使用 一熟知的方法沈積該氮化物，使其具有大約700埃之厚度。 如圖1B中所示，一旦該襯墊氧化物1〇2及該氮化物層1〇4 整體沈積於該半導體基板1〇〇之上表面後，便使用熟知的圖 案化及蝕刻技術形成開口或凹部1〇6，以便在基板1〇〇内界 疋凹部106，其以下述方法接納該嵌入式存取裝置。 在一項實施例中’該凹部106在該基板1〇〇中延伸大約4〇〇 埃。隨後，在該凹部106之内表面m上生長一介電層，以 便界定閘氧化物113。在一項特定實施例中，該閘氧化物i 13 係使用濕式氧化程序予以形成並具有大約8〇埃之厚度。隨 後，將一導電材料（在此實施例中為多晶矽），沈積於該閘氡 化物113及該氮化物層1〇4上，以便填充凹部1〇6並從而界定 一形成於該凹部106内之多晶矽嵌入式存取閘結構11〇。嵌 入式存取閘結構106界定該快閃記憶體單元之浮動閘，如下 文所述。可使用已知姓刻技術或化學機械平坦化技術（CMp) 114278.doc 、1313933 自該氮化物層104之上表面上移除該氮化物層1〇4上之過量 的多晶石夕材料。 參見圖2A及圖2B ’在半導體基板1〇〇中形成隔離結構 112’以便隔離相鄰的嵌入式存取閘結構11〇。具體而言， 使用熟知圖案化及蝕刻技術，穿過氮化物1(M、襯墊氧化物 102、嵌入式閘結構及基板1〇〇形成隔離開口或渠溝114。隨 後，隔離材料（在此實施例中包括氧化物材料）沈積於該氮化 物104之表面及由多晶矽形成之該嵌入式存取閘結構11〇 上’以便使用高密度電漿沈積（HDP)法填充隔離渠溝114。 隨後’使用CMP方法移除該氮化物及該多晶矽上過量的隔 離材料，且如圖2B中所示，較佳地選擇性回蝕隔離結構丨12 以便使其嵌入於氮化物層104之上表面及多晶矽u 〇之下。 圖2C及圖2D說明對包含嵌入式存取裝置u〇之基板1〇〇 之區域的後續處理。如圖2C中所示，圍繞嵌入式存取裝置 110之氮化物層104及襯墊氧化層1〇2被移除。如圖2C中進一 步所示’此使得該嵌入式存取閘結構11 〇之一部分丨18向上 延伸至該基板100之上表面116以上。該向上之延伸允許嵌 入式存取閘結構11 〇、該基板100與該控制閘結構之間更大 的電容耦合，下文將更詳細地對此進行描述。 在選擇性地移除氮化物層104及襯墊氧化層102之後，以 圖2D中所示之方法’將絕緣層120 —致地沈積於該基板之上 表面116及嵌入式閘結構110之暴露部分118上。在—項較佳 實施例中’絕緣層120包括一面k值介電質，例如氮化氧 氧氮化物（ΟΝΟ)，其在一特定實施例中沈積至大約15〇埃之 114278.doc J313933 厚度。 在沈積該絕緣層之後，隨後將薄導電層122一致地沈積於 該絕緣層120之上。在該特定實施例中，料電層122可包 括使用熟知技術沈積至大約25〇埃之厚度一層多晶矽。 如圖2D中所示，因為絕緣層12〇及薄導電層122 一致地沈 積於該基板100及嵌入式存取閘結構110之上，該嵌入式存 取閘結構110a、ll〇b之上部分118垂直向上並向内延伸至凹 ^ 24中八以將在下文中更詳細地描述之方法改良該嵌入 式存取閘結構llGa、11()b與關聯的控制閘結構之間的輛合。 圖2C及圖2D說明—對傲人式存取閘結構nG。然而，在 下文描述中顯而易見的是可使用上述方法形成嵌人式存取 閘、、、。構之陣列’且該陣列可用於形成快閃記憶體單元之浮 動閘陣列。典型情況下’對於一陣列中每一列快閃記憶體 單元通常4日定-個問作為選擇閘，該選擇閘允許將資料 寫入至該列中之該快閃記憶體裝置或從中讀取資料。 圖3A至圖3B說明-種方法’藉以可將該等被入式存取問 110之-指定為快閃記憶體單元之選擇閘而非浮動閘。詳言 之’將光阻遮罩層！26整體沈積於整個基板1〇〇上。然後將 遮罩126圖案化，使得藉由遮罩層126中之開口 13〇暴露將被 界定為該選擇閘副b之嵌入式存取閘i i 〇 b。然後以一已知 :法選擇性地钱刻薄導電層122及絕緣層12〇，以便暴露該 嵌入式存取閘結構110b之該多晶矽。隨後，使用一熟知方 法移除光阻材料126，且將形成—控制閘結構之後成導電層 ⑴（其在該情況下包括多以）沈積於該基板⑽上以與包 H4278.doc -10- -1313933 括多晶矽之嵌入式存取閘結構11015及先前沈積在導電層 122上之多晶矽進行電氣内連，如圖％所示。藉由移除該絕 緣層120並將該導電層132直接與包括該後入式存取閉結構 110b之該導電材料㈣，職人式存取閘結構u㈣因此 不用作快閃記憶體單元，因為其不將具有一與喪入式存取 閉110b電氣隔離之控制間，且因此可使用將要在下文十更 詳細描述之方法將其用作一普通嵌入式存取電晶體。 在此實施例中，該嵌入式存取閘U0a界定該快閃記憶體 之一浮動閘。該導電層122界㈣快閃記憶體之該控制閉， 且該絕緣層120將其與該浮動閘11〇3隔離。因此，當電壓施 加在該控制閘與該基板之間時，電荷可儲存在該浮動閘中 從而在該基板100中建立一導電通道。或者’若電荷自該浮 動閘上消除，則基板中該導電通道將消除。因此，可使用 一熟知之方法檢測浮動閘之電荷狀態從而提供快閃單元之 記憶體狀態之指示。 圖4A至圖4C說明-種方法，藉以可將複數個快閃翠元之 控制問結構與—導體内連。特定情況下（如圖4A至圖4C中所 不），較佳地沈積導體134以便覆蓋控制閘結構132。在一項 特疋實施例中，導體134包括矽化鎢（wsix)並使用熟知沈積 技術沈積至大約600埃之厚度且然後可使用熟知方法進行 圖案化及ϋ刻《在該導電層134沈積之後，在該導體上沈積 絕緣層136。在—項特定實施例中，該絕緣層136包含--^ 致地沈積的氧化層，例如使用熟知技術一致地沈積之一層 正石夕酸四乙6曰（tetraethyl orthosilicate ; TEOS)層。然後’可 114278.doc -11 - 1313933 將絕緣層136及導電層134及控制閘132圖案化及蝕刻以便 暴路該基板1〇〇之上表面上之絕緣層12〇，從而在形成一快 閃儲存節點陣列時完全隔離該浮動閘。 圖5係使用嵌入式存取閘結構11〇a之複數個快閃記憶體 裝置或單7G之一例示性實施例。沈積丁£08層Π7以便完全 地填充該快閃裝置陣列中之渠溝14〇。該TE〇s層亦形成相 鄰於選擇閘ll〇b之間隔基138，其後為記憶體裝置11〇a區塊 在該基板100中植入源極/汲極區142。在該特定實施例中， 源極/汲極區142中之每一者形成於該基板1〇〇中相鄰於該 選擇閘結構ll〇b之_側。源極/汲極區142可以一已知方法 在形成上述嵌入式存取閘結構11〇之前或之後形成。圖5之 圖解係僅為一使用嵌入式存取閘結構u〇a、u〇b之快閃記 隐體陣列之-可能圖解的例示，且—般技術者應瞭解不同 的將每個快閃記憶體單元與關聯的解碼器電路内連之多種 方法之任者，可在不脫離本發明之精神的情況下完成。 該已說明陣列之快閃單元以下列方式工作。當一選定電 壓施加於控制閘132與基板100之間時，電荷可因此累積於 該嵌入式存取浮動閘110&上。電荷在該嵌入式存取浮動閘 ll〇a上之累積抑制一導電通道143在該基板上形成於該 礙入式存取閘110a之該周邊附近，從而防止—源極/沒極區 142與另一源極/汲極區142之間導電。或者，當該浮動閘“Μ 上無電荷時，導電通道143可形成於該兩個储存節點u〇a之 間。因此，當所有該儲存節點UOa不帶電荷時，一導電通 道在該兩個源極/沒極區142之間形成。 114278.doc •12- 1313933 因此藉由選擇性地在該浮動閘11〇£1上施加電壓，可改變 該選擇閘110b之間的通道之導電性。在操作中，通常在該 閘110a之一上施加一讀取電壓以確定該閘是邏輯高電平還 是低電平。剩餘閘接收一通過電壓，其導致通道之形成， 而不管其他閘之電荷狀態如何，這樣，可讀取單一浮動閘 110a以確定其邏輯狀態。若電荷儲存在該選定浮動閘U〇a 中，則無通道在浮動閘ll0a陣列之下方的選擇閘u〇b之間 形成，因此指示一第一邏輯狀態之儲存。若電荷未儲存在 該選定浮㈣llGa上，該讀取電壓之施加將使得該導電通 道形成從而指示該選定閘U〇a中一第二邏輯狀態之儲存。 藉由使用一肷入式存取裝置11〇a，該導電通道143由於在 該基板100中之垂直位移而長度增加。因此可在不使用與該 半導體基板100相同的表面積之情況下，達到兩個源極/汲 極區丨42之間的通道143之更長的通道長度。該增加的通道 長度因此減小發生在該兩個源極/汲極區142之間的漏電流 之電位。 如上文所述，由嵌入式存取裝置u〇a界定之該浮動閘結 構自该基板100之該上表面向上延伸一預選距離並定位於 一由該控制閘結構界定之開口或凹部内。嵌入式存取裝置 110a之延伸部分118在該基板以上之高度係可變的，以便改 變該沣動閘、該基板與該控制閘之間的電容耦合，從而影 響將要在該浮動閘上儲存或移除之電荷之能力。 圖6至圖9說明可用於形成帶有一關聯選擇閘之一或多個 快閃記憶體單'元之一替代實施例的不同處理步驟。結合圖6 114278.doc •13- 1313933 至圖9所描述之該等處理步驟中之多種與結合圖丨至圖5中 展示之實施例所描述的步驟相同。詳言之，如圖6A及所 示，—半導體基板100最初由一襯墊氧化物1〇2覆蓋，且隨 後覆蓋一氮化物層104,其然後被選擇性地移除以允許凹部 » 106形成。凹部106以先前所描述之方式以閘氧化物ιΐ3作為 ' 襯裏，且形成嵌入式閘存取裝置丨1〇之材料可沈積於該結構
之表面上以填充凹部106，以便界定嵌入式閘11〇，如圖6C 所示。該處理大體上以與以上對圖1A至圖lc之相關描述相 ’ @的方法完成。 同樣’圖7 A至7B說明其中形成複數個隔離結構丨丨2以便 將不同的嵌入式存取閘結構110相互隔離開的方法。詳言 之’在基板100、襯墊氧化物102及氮化物層ι〇4上形成開口 114以插入於相鄰閘結構11〇之間。然後以一隔離材料以先 刖所描述之方法填充隔離開口丨14。此以圖7c中所示之方法 導致謹慎隔離的嵌入式存取閘結構110。亦如圖7C中所示， • 該等嵌入式存取閘結構11〇亦包括一在基板1〇〇之上表面以 上延伸的上升部分118，以便允許浮動閘、控制閘與基板之 間以上文所述之方法電容耦合。 在此點上’此實施例之處理步驟不同於結合圖1至圖5所 述之實施例之處理步驟。詳言之，在此實施例中，並非使 用喪入式存取閘結構11 〇之一來形成選擇閘1 52，而是，選 擇閑152係使用絕緣層ι2〇及隨後沈積的形成控制閘132之 多晶石夕材料以及隨後沈積的形成選擇閘152之導電及絕緣 材料來形成。詳言之，參見圖7D，在一項〇N〇材料之實施 114278.doc -14· 1313933 例中，使所形成的絕緣層120 —致地沈積於嵌入式存取裝置 Uo及基板100之剩餘部分上。隨後’接著使導電層122定位 於該ΟΝΟ層頂部，此如圖7D所說明。 圖8Α至圖8C說明形成快閃記憶體單元1〇〇之選擇閘ία 之方法及如何形成選擇閘152之不同實施例。詳言之，在一 實施例中，導電層122係由全域地沈積於絕緣層120之表面 上之多晶矽形成。隨後，一材料為例如矽化鎢（WSiX)之導 > 電層134可沈積於該導電層132上。隨後，絕緣層136可沈積 於導電層134頂部。絕緣層13 6可由TEOS組成且可依相同於 上文結合圖1至圖5之實施例之論述之方法來沈積。隨後可 依一熟知方法圖案化及蝕刻導電層132、導體134及絕緣層 136。該圖案化及蝕刻較佳界定一選擇閘結構152，其經定 位於該基板之上但藉由絕緣層120使其與基板絕緣。由於藉 由施加一電位可選擇性供給能量給導體層134及導電層 132，因此結構152可充當屬於此項技術中已知類型之典型 _ 的金屬氧化物半導體（MOS)閘結構。 圖9說明具有MOS選擇閘結構152之快閃記憶體單元陣列 110之一例示性實施例。如圖所示，由於因上述相同原因形 成於嵌入式存取裝置中之可程式化層，因此快閃記憶體裝 置的漏電減少。然而，取代由一嵌入式存取結構來形成選 擇閘，可由一典型M0S閘結構來形成選擇閘，使得通道區 156直接定位於閘結構152之下。亦如圖所示，可建構各種 存取通道140及導體141，以便以此項技術中已知之方法形 成字線及位元線。 114278.doc •15· 1313933 基於前述’應瞭解，由於快閃記憶體之浮動閘結構係由 —嵌入式存取閉所界i因此歸因於該後人式存取農置之 更長的通道長度而導致更少的漏電，從而使得本文所揭示 、 t快閃記憶體裝置及快閃記憶體陣列成為許更為可靠之裝 置。 、 ' 雖然已展示及描述了以上所揭示的本發明之實施例且指 出本發明應用於以上所揭示之實施例中的基本新賴特徵， 應瞭解在不脫離本發明之料的情況下，熟習該項技術 者可對所說明之裝置、系統及/或方法作出形式及細節上的 t多省略、替代及改變。因此，不應將本發明之範嘴限於 别文所述，而應由隨附申請專利範圍所界定。 【圖式簡單說明】 圖1A至圖1C係一半導體基板之俯視圖及橫截面圖，其說 明-嵌入式存取閘結構之形成，該存取閉結構將形成一在 -第-已說明實施例中之該快閃記憶體裝置之浮動閑； φ 圖2人及2B係圖1A中之該結構之俯視圖及橫截面圖，其說 明相鄰的嵌入式存取閘結構之隔離； 圖2C及2D係橫截面圖，其說明在一第一已說明實施例中 之快閃記憶體裝置之浮動閘結構上一控制閑結構之形成； 圖3A至3C係俯視圖及橫截面圖，其說明一選擇間結構自 —第一已說明實施例中之該快閃記憶體裝置之該等嵌入式 存取裝置之一的一例示性形成； 圖4A至4C係俯視圖及橫截面圖，其說明一第一已說明實 施例中之快閃記憶體裝置中字線之形成； H4278.doc -16· 1313933 圖5係一第一已說明實施例中一個可能的快閃記憶體裝 置陣列之橫截面圖； 圖6A至圖6C係一半導體基板之俯視圖及橫截面圖，其說 明一嵌入式存取閘結構之形成，該存取閘結構將形成一在 一第二已說明實施例中之快閃記憶體裝置之浮動問； 圖7A及7B係圖6A中之結構之俯視圖及橫截面圖，說明相 鄰的嵌入式存取閘結構之隔離； 圖7C及7D係橫載面圖，說明第二已說明實施例中控制閘 及選擇閘結構之形成； 圖8 A至8 C係俯視圖及橫截面圖，說明該第二已說明實施 例中一字線及選擇閘結構之一個例示性形成以及一隔離結 構；及 圖9係一第二已說b月實施例中一可能的快閃記憶體裝置 陣列之一橫截面圖。 【主要元件符號說明】 100 半導體基板 102 襯墊氧化層/襯墊氧化物 104 氮化物層/氮化物 106 凹部 110 多晶石夕嵌入式存取閘結構/嵌入式存取閘結構 110a 嵌入式存取閘結構/嵌入式存取閘/記憶體裝置/ 浮動閘 110b 嵌入式存取閘結構/選擇閘 111 内表面 114278.doc -17- •1313933 112 隔離結構 113 閘氧化物 114 隔離開口 /隔離渠溝 116 上表面 118 延伸區/延伸部分/上升部分/上部分 120 絕緣層 122 薄導電層 124 凹穴
126 光阻遮罩層/遮罩層/光阻材料 130 開口 132 導電層/控制閘結構 134 導電層/導體 136 絕緣層 137 TEOS層 138 間隔基 140 存取通道/渠溝 141 導體 142 源極/汲極區 143 導電通道 152 選擇閘/選擇閘結構 156 通道區 114278.doc -18-
Claims (1)
1313 1313
32034號專利申請案 請專利範圍替換本(98年3月）
曰修(更)正本 、申請專利範圍： 一種記憶體裝置，其包括 一基板； 之兩個源極/汲 相鄰於該基板之-表面且與該基板耗合 極區； 形成至少一個嵌入式存取開，其具有在該基板表面下 方延伸至該基板中之_第_部份及在該基板表面上方延 申、工、疋的距離之一第二部份，如此以插入於該兩個 源極/汲極區至少—㈣人式存取閘界定該 兩個源極/汲極區之間的—自該基板中之該第-表面上嵌 的導電通4 A其中该至少—個嵌人式存取閘裝置呈 有-鄰近該基板之該第一表面的上表面，其中該至少二 個嵌入式存取裝置界定至少一個具有一上表面之浮動閑 、、，。構，及其中在該基板上之該嵌人式存取閘的該第二部 份之該經選定的距離之差異改變介於該嵌人式存取閉， 戎基板及該控制閘結構之間的一電容耦合，以藉此影響 儲存電荷至該浮動閘或從該浮動閘移除電荷之能力；θ 形成於該至少一個浮動閘結構之該上表面上的至少一 個控制間結構，其中形成該至少—個控制閘結構及該至 少-個浮動閘結構’以便允許電荷選擇性地儲存在該至 少-個浮動問結構中或自該至少—個浮動閘結構移除， 以選擇性地改變該導電通道狀態，從而提供該記憶體裝 置之記憶體狀態之一指示。 2.如請求们之裝置，其中該至少一個嵌入式存取裝置包含 H4278-980309.doc 1313933 導雷- 體 。元件及一插入於該導電元件與該基板之間的絕緣 0 導'_、貝2之裝置’其中該至少—個傲人式存取裝置之該 電兀件係由多晶矽形成’且該絕緣體係由一高k值介電 質材料形成。 電一月长項2之裝置’其中該至少—個控制閘結構包括一導 凡件及一插入於該控制閘結構之該導電元件與該浮動 閑結構之間的絕緣體。 姓月长項4之裝置’其中插入於該控制問結構與該浮動問 、，，°構之間的該絕緣體包括氧氮化物（ON〇)。 长員1之裝置，其中在該基板與該至少一個控制閑結 構：間施加一第一電壓導致電荷儲存在該至少一個浮動 閘、構上，使得該至少一浮動閘結構抑制一第一導電通 道在該兩個源極/沒極區之間的形成，且其中在該基板與 該至少—個控制閘結構之間施加—第二電壓導致自該至 Κ固浮動閘結構移除電荷，其引第—導電通道在 a亥兩個源極/汲極區之間的形成。 士 了求項6之裝置’其中該導電通道穿過該基板延伸至該 至少一個嵌入式存取閘結構之周邊附近，使得在大體上 不增加該至少一個後入式存取裝置之橫向尺寸的情況 下’可增加該導電通道之通道長度。 8·如請求項！之農置，其中該至少一個浮動問結構及該至少 一個控制閘結構分別經構形以在其間達到一選定的電容 柄合程度。 114278-980309.doc .1313933 9·如請求項8之裝置，其中該至少一個控制閘結構界定一凹 部，且該至少一個浮動閘結構經調適以自該基板之該上 表面向上延伸且安插入形成於該控制閘結構中之該凹部 中使得電容耦合程度同該浮動閘結構與該控制閘結構 之間的第一距離成比例地增長。 1 〇· —種快閃記憶體裝置，其包括： 一具有一第一表面之半導體基板； 一汙動閘結構，其經形成以便延伸至該第一表面之下 的該半導體基板中； 一控制閘結構，其相鄰於該半導體基板之該第一表面 形成，以致在該控制閘結構與該基板之間施加一第一電 壓導致自S亥浮動閘移除電荷，使得該浮動閘界定一嵌入 於該基板中且在延伸至該半導體基板中的該浮動閘結構 之該邛刀周邊附近之導電通道，且以致在該控制閘結構 與忒基板之間施加一第二電壓導致電荷儲存在該浮動閘 中，從而改變形成於該基板中之該導電通道。 Π·如請求項1〇之裝置’其中該浮動閘結構包括-嵌入式存 取閘電晶體。 12. 如明求項1 1之裝置，其中該浮動閘結構電容耦合至該控 制閘且電容耦合至該基板。 13. 如吻求項12之裝置，其中該浮動閘結構及該導電閘結構 分別經構形以在其間達到一選定的電容耦合程度。 14_如叫求項13之裝置，其中該控制閘結構界定一凹部，且 »亥/予動閘結構經調適以自該基板之上表面向上延伸並安 114278-980309.doc .1313933 〇 $成於5亥控制閘結構中之該凹部中，使得電容耦合 °同°亥孚動閘結構與該控制閘結構之間的第一距離成 比例地增長。 15.如請求項丨〗 _ 、之裝置，其中該嵌入式存取裝置包含一導電 件及插入於該導電元件與該基板之間的絕緣體。 16·如凊求項15之裝置其中該嵌入式存取裝置之該導電元 二夕日日石夕形成，且該絕緣體係由一高k值介電質材料 形成。 1 7·如°月求項11之裝置，其中該控制閘結構包括一導電元件 及一插入於該控制閘結構之該導電元件與該浮動閘結構 之間的絕緣體。 月长員1 7之裝置，其中插入於該控制閘結構與該浮動 問結構之間的該絕緣體包括ΟΝΟ。 19'種具有複數個記憶體單元之快閃記憶體陣列，其包括： 具有一第一表面之半導體基板； 複數個浮動閘，其經形成以便自該基板之該第一表面 向内延伸； 複數個控制閘，其相鄰於該複數個浮動閘形成以便分 別與其關聯以藉此界定複數個快閃單元，其中在一控制 閘結構與該基板之間施加一第一電壓導致電荷儲存在一 關聯浮動閘上，使得該關聯浮動閘使报入於該基板中且 在延伸至該基板中的該關聯浮動閘結構之該部分之周邊 附近的一導電路徑的導電性改變為一第一狀態，且使得 在該控制閘結構與該基板之間施加一第二電壓導致自該 114278-980309.doc .1313933
關聯浮動閘移除電荷， 通道的導電性改變為一 導電性指示·"•包含該複數個浮動閘 從而使形成於該基板中之該導電 第二狀態，其中該導電通道的該 中之一者及一關聯控 制閘之特定記憶體單 元的記憶體狀態 2 0.如§青求項1 9之陣列，其推 共進―步包括與該複數個單元中之 一組關聯的至少一個撰挥 k擇閘，以允許自該複數個單元中 之該組中之一或多者選擇性地讀取資料。 2 1.如請求項2 0之陣列，：i φ兮％也，, 〃甲°亥複數個洋動閘及該選擇閘包 括延伸至該基板中之嵌入式存取裝置。 22. 如請求項20之陣列，其中該選擇閘包括一電晶體閘，其 經形成以便自該半導體基板之該第一表面向上延伸。 23. 如請求項20之陣列，其中該等浮動閘結構電容耦合至該 等關聯控制閘結構且電容耦合至該基板。 24·如請求項23之P車列，其中該等浮動閘結構及該等關聯導 電閘結構分別經構形以在其間達到一選定的電容耦合程 度。
25.如請求項24之陣列，其中該等控制閘結構界定一凹部， 且該等浮動閘結構經調適以自該基板之上表面向上延伸 且安插在形成於該關聯控制閘結構中之該凹部中，使得 電容Μ合程度同該浮動閘結構與該控制閘結構之間的第 一距離成比例地增長。 26. —種形成一快閃記憶體裝置之方法，該方法包括： 在一半導體基板中形成一開口，其中該開口自該半導 體基板之一第一表面向内延伸； 114278-980309.doc .1313933 在該開口内形成一浮動閘結構’使得該浮動閘的一第 一部分肷入於s玄基板之該第一表面以下及一第二部份在 該基板表面上方延伸一經選定的距離； 在該半導體基板上形成一控制閘以便與該浮動閘結構 關聯，使得在該控制閘與該基板之間施加一第一電信號 導致電荷儲存在該浮動閘結構中，從而抑制一敌入於該 基板之该第一表面以下之導電通道在該半導體基板中的 形成，且使得在該控制閘與該基板之間施加一第二電信 號導致自該浮動閘結構移除電荷，從而引起一形成在該 基板中之導電通道的形成。 27.如請求項26之方法’其進-步包括相鄰於該浮動閘形成 一對源極/汲極區，以使得該導電通道與該源極/汲極區經 由一在形《於該純中之該浮冑閉結構之周&附近延伸 之路徑而互連。
28·如請求項26之方法’其中在該基板上之該浮動閘的該第 二部份之該經選定的距離之差異改變介於該浮動間該 基板及該控制閉結構之間的-電容輕合，以藉此影響儲 存電荷至該浮動閘或從該浮動閘移除電荷之能力。 29. —種形成一記憶體裝置之方法，該方法包括： 在一半導體基板中形成一開口； 至少部份在該開口内形成-浮動閑結構，其中該浮動 閘具有一部分嵌入於該基板之—表面下方及 在該半導體基板上形成-控制閘以便與該浮動問結構 關聯。 114278-980309.doc -6 - 1313933 3〇·如請求項29之方法’其中該控制問包含—導電元件及一 插入於該控制閑的導電元件與該浮動間之間的絕緣體。 i·如請求項3〇之方法’其中該絕緣體包括氧氮化物（〇Ν⑺。 32. 如請求項29之方法，其中該浮動閘及該控制閑係分別經 構形以在其間達到一選定的電容耦合。 33. 如請求項32之方法，其中該控制閘界定—凹部，且該浮 動閘經調適以自該基板之該表面向上延伸—經選定的距 離且適合於該凹部中，使得該選定的距離之差異改變介 於該浮動閘，該基板及該控制閘之間的該電容耦合，以 影響儲存電荷至該浮動閘或從該浮動閘移除電荷之能 力。 34· 一種記憶體裝置，其包括： 一-浮動間結構，其包含形成一嵌入開，其具有延伸至 一基板之-表面中的-第―部份及在該基板之該表面上 方延伸—距離的一第二部份； …控制閘’至少部分形成於該浮動閘結構上方，其中 :寺可以選擇性地儲存及從該至少—浮動間結構移除， 以藉此提供該記憶體裝置之一記憶體狀態的一指示。 认如請求項34之記憶體^，其進—步包含—選擇問社 構，該選擇閘結構包含一嵌入閘。 36. 如請求項34之記憶體裳置，其進一步包含從一金屬氧化 半導體閘形成一選擇閘結構。 37. 如#求項34之記憶體裂置’其進—步包含位於該浮動閣 結構之該第二部分上之一高k值介電質。 114278-980309.doc -1313933 3 8.如請求項34之記憶體裝置，其中該浮動閘結構包含一導 電元件及一插入於該導電元件與該基板之間的絕緣體。 39.如請求項38之記憶體裝置，其中該導電元件包含多晶矽。
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