JP3863283B2

JP3863283B2 - 半導体記憶装置及びその製造方法

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Publication number: JP3863283B2
Application number: JP06724698A
Authority: JP
Inventors: 辺浩志渡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-17
Filing date: 1998-03-17
Publication date: 2006-12-27
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体記憶装置は、近年の微細化によって長足の進歩を遂げてきた。しかしながら、ＬＳＩの高集積化が要求する低消費電力化の流れに沿って、トンネル酸化膜の信頼を確保したまま動作電圧の低減を謀ると、浮遊ゲートへの電子注入効率の低下という現象を引き起きしてしまう。
【０００３】
例えば、現在の一般的な不揮発性半導体記憶装置では、最小加工寸法長をＦとすると、最もセル構造が簡単でありセル面積が最も小さいもので、約５．５Ｆ²の素子面積を必要とする。このような大きさのセルに対しても、浮遊ゲートに電子を注入してデータを書き込む場合、又は注入した電子を引き抜いてデータを消去する場合には、トンネル酸化膜にＦＮトンネリングを起こさせるために例えば１８Ｖというような非常に高い電界を印加させる必要がある。
【０００４】
また、基板と浮遊ゲートとの間に介在するトンネル酸化膜のみならず、浮遊ゲートと制御ゲートとの間に存在する絶縁膜にも高い電界が印加されることになる。そこで、トンネル酸化膜にのみトンネル電流が流れてデータの書き込み又は消去が効率良く行われるよう、絶縁膜に対するトンネル酸化膜の膜厚比を調節することにより、絶縁膜の容量Ｃ1 に対するトンネル酸化膜の容量Ｃ2 の容量結合比γ（＝Ｃ2 ／Ｃ1 ）を小さくする工夫が施されている。しかし、このような工夫を行っても、従来の半導体記憶装置における書き込み又は消去を行うときの最大動作電圧は、約１８Ｖとかなり高かった。
【０００５】
一方で、最大動作電圧が１２Ｖというように低い装置は、例えばチャネルホットエレクトロン注入法を用いることにより、書き込み又は消去に必要な電圧を低減させる工夫を行っている。しかし、その結果としてセル構造が複雑化し、セル面積が１１．５Ｆ²というようにかなり大きくなるという問題があった。
【０００６】
【発明が解決しようとする課題】
上述したように、従来の半導体記憶装置には、セル面積の縮小と最大動作電圧の低減とを両立させることができないという問題があった。
【０００７】
本発明は上記事情に鑑みてなされたもので、微細化及び最大動作電圧の大幅な低減を同時に達成することが可能な半導体記憶装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の半導体記憶装置は、表面が鋸歯状に加工されて形成された山部と谷部とを有する半導体基板と、前記半導体基板の谷部において第１の絶縁膜を介して形成され、上部が尖塔状に加工された浮遊ゲートと、前記半導体基板の谷部において前記浮遊ゲートの上部に第２の絶縁膜を介して形成され、下部が谷部に応じた形状を有する制御ゲートとを備え、前記浮遊ゲートの上部の先端と前記制御ゲートの下部の先端とが前記第２の絶縁膜を介して対向するように配置されていることを特徴としている。
【０００９】
浮遊ゲートの上部が尖塔状に加工され、この浮遊ゲートの上部の先端と谷部に応じた形状を有する制御ゲートの下部の先端とが対向するように配置されていることで、浮遊ゲートへの電子の注入又は引き抜きに必要な最大動作電圧を低減することができる。また、鋸歯状に加工された半導体基板表面の谷部に浮遊ゲート及び制御ゲートが形成され、この谷部を単位として素子が形成されるので、素子面積が縮小される。
【００１０】
ここで、前記浮遊ゲートへの電子の注入、又は注入された電子の引き抜きは、前記第２の絶縁膜を介して前記浮遊ゲートと前記制御ゲートとの間にトンネル電流を発生させて行ってもよい。
【００１１】
また、前記半導体基板と前記第１の絶縁膜と前記浮遊ゲートとにより形成される第１の容量と、前記浮遊ゲートと前記第２の絶縁膜と前記制御ゲートとにより形成される第２の容量との容量結合比が、前記浮遊ゲートの底面の寸法と前記制御ゲートの底面の寸法との比率により設定されるものであってもよい。
【００１２】
本発明のＮＡＮＤ型不揮発性記憶装置は、セレクトゲートを有する第１のトランジスタの一方の端子と、浮遊ゲート及び制御ゲートを有する少なくとも二つのメモリセルトランジスタのそれぞれの両端子と、セレクトゲートを有する第２のトランジスタの一方の端子とが直列に接続され、前記第１のトランジスタの他方の端子はセレクト線に接続され、前記第２のトランジスタの他方の端子はビット線に接続された装置であって、表面が鋸歯状に加工されて形成された山部と谷部とを有し、山部には不純物拡散層が形成され、それぞれの不純物拡散層が谷部により相互に分離された半導体基板において、前記第１のトランジスタは、谷部に第１の絶縁膜、又は第１及び第２の絶縁膜を介して形成されたセレクトゲートと、この谷部の両側の山部にそれぞれ形成された不純物拡散層とを有し、少なくとも二つの前記メモリセルトランジスタは、前記第１のトランジスタのセレクトゲートが形成された谷部に隣接する少なくとも二つの谷部にそれぞれ前記第１の絶縁膜を介して形成され上部が尖塔状に加工された浮遊ゲートと、この浮遊ゲートの上部に前記第２の絶縁膜を介して対向するようにそれぞれ形成された制御ゲートと、それぞれの谷部の両側の山部に形成された不純物拡散層とを有し、前記第２のトランジスタは、前記メモリセルトランジスタの浮遊ゲートが形成された連続する少なくとも二つの谷部にさらに隣接する谷部に前記第１の絶縁膜、又は前記第１及び第２の絶縁膜を介して形成されたセレクトゲートと、この谷部の両側の山部にそれぞれ形成された不純物拡散層とを有し、前記第１のトランジスタが有する二つの不純物拡散層のうち隣接する前記メモリセルトランジスタと共有しないものはセレクト線に接続され、前記第２のトランジスタが有する二つの不純物拡散層のうち隣接する前記メモリセルトランジスタと共有しないものはビット線に接続されることを特徴としている。
【００１３】
本発明の半導体装置の製造方法は、半導体基板の表面を鋸歯状に加工し、山部と谷部とを形成する工程と、前記半導体基板の谷部の上部に第１の絶縁膜を形成する工程と、前記半導体基板の谷部において、前記第１の絶縁膜の表面上に導電材を堆積して浮遊ゲートを形成する工程と、さらに絶縁膜を形成する処理を行うことにより、前記浮遊ゲートの上部を尖塔状に加工する工程と、前記半導体基板の谷部において、前記浮遊ゲートの表面及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、前記半導体基板の谷部において、前記第２の絶縁膜を介して前記浮遊ゲートの上部に導電材を堆積して制御ゲートを形成する工程であって、前記制御ゲートの下部が下向きに凸状になっており、前記浮遊ゲートの尖塔状の上部の位置と自動的に一致する工程とを備えたことを特徴としている。
【００１４】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。
【００１５】
本実施の形態による半導体記憶装置は、図１に示されるようなセル構造を有している。ｐ型半導体基板１１の表面が、最小加工寸法Ｆと同一の間隔を有するように鋸歯状に加工されている。その鋸歯状の山部にｎ⁺型不純物拡散領域１２が形成されており、この不純物領域１２は相互に谷部によって分離されており、谷部の表面には膜厚ｔ1 の絶縁膜１３が形成されている。
【００１６】
絶縁膜１３の上部には、浮遊ゲートＦＧが形成されている。この浮遊ゲートＦＧは、その上部が尖塔状に加工されている。
【００１７】
浮遊ゲートＦＧの上部に、厚さｔ2 のトンネル酸化膜１４が形成されており、トンネル酸化膜１４の上部に制御ゲートＣＧが形成されている。制御ゲートＣＧ及びトンネル酸化膜１４の上部は、絶縁膜１５で覆われている。ここで、制御ゲートＣＧの下部は、半導体基板１１の谷部の形状に応じた形状を有し、浮遊ゲートＦＧの尖塔状の上部とそのその先端同志の位置が一致し、対向するように配置される。また、浮遊ゲートＦＧと制御ゲートＣＧとは相対的な大きさが大きく相違し、浮遊ゲートＦＧの方がかなり小さく形成されている。
【００１８】
このような浮遊ゲートＦＧと制御ゲートＣＧとの大きさの比率により、絶縁膜１３の容量Ｃ1 に対するトンネル酸化膜１４の容量Ｃ2 の容量結合比γ（＝Ｃ2 ／Ｃ1 ）が小さくなっている。この結果、基板１１と制御ゲートＣＧとの間に印加する制御ゲート電圧ＶG が低くとも、浮遊ゲートＦＧと制御ゲートＣＧとの間のトンネル酸化膜１４においてＦＮトンネリングを起こしてトンネル電流を発生させ、データの書き込み又は消去を行うことができる。
【００１９】
また、半導体基板１１の表面が鋸歯状に加工され、山部にｎ⁺型不純物拡散領域１２が形成され、それぞれの不純物領域１２は谷部により相互に分離されている。これにより、ｎ⁺型不純物領域１２で構成されるソース、ドレイン領域を一つの谷部の中に収めることが可能である。この結果、セル面積の幅をほぼＦと同一の値にすることが可能であり、微細化が達成される。
【００２０】
以下に、本実施の形態によれば、絶縁膜１３とトンネル酸化膜１４との容量結合比に基づいて、最大動作電圧が低減されることを図２を用いて詳細に説明する。半導体基板１１の谷部における浮遊ゲートＦＧ下の絶縁膜１３を、領域１０、１１及び１２の３つの部分に分けて、それぞれの容量をＣ10、Ｃ11、Ｃ12とする。
【００２１】
領域１１及び１２は、共に面積がｓ1 ・Ｗの平行板ＭＯＳ容量であって、それぞれの容量は以下の（１）式のように表される。
【００２２】
【数１】

ここで、εは酸化膜の誘電率、Ｗはチャネル幅とする。
【００２３】
残りの領域１０は、絶縁破壊が発生しない限りにおいて、その容量Ｃ10の値は有限値となる。よって、この谷部における全容量Ｃ1 は、次の（２）式のようになる。
【００２４】
【数２】

一方で、浮遊ゲートＦＧの上部におけるトンネル酸化膜１４の容量Ｃ2 は、
【００２５】
【数３】

のように表される。
【００２６】
従って、絶縁膜１３の容量Ｃ1 に対するトンネル酸化膜１４の容量Ｃ2 の容量結合比γは、以下のようである。
【００２７】
【数４】

但し、簡単のため、絶縁膜１３とトンネル酸化膜１４とは比誘電率が等しい酸化膜で構成されているものとした。
【００２８】
ここで、本実施の形態の特徴である浮遊ゲートＦＧと制御ゲートＣＧとの間においてＦＮトンネリング現象を利用したデータの書き込み又は消去を可能にするためには、以下の（５）式のような条件が成立する必要がある。
【００２９】
【数５】

ここで、電圧に関する単位は全て〔Ｖ〕とする。
【００３０】
（５）式において、第１項及び第２項から成る不等式は、浮遊ゲートＦＧと制御ゲートＣＧとの間でＦＮトンネリングが発生するための制御電圧ＶG の下限を示し、第２項及び第３項から成る不等式は、半導体基板１１と浮遊ゲートＦＧとの間でＦＮトンネリングが発生しないための制御電圧ＶG の上限値を示す。
【００３１】
また、高電圧を印加するデータの書き込み又は消去時において、基板と浮遊ゲートＦＧとの間の薄い絶縁膜１３に直接トンネル電流が流れても、浮遊ゲートＦＧと制御ゲートＣＧとの間で電子の注入又は引き抜きが可能となるためには、以下の（６）式が成立する必要がある。
【００３２】
【数６】

さらに、電子の注入速度及び引き抜き速度が低下しないようにするためには、トンネル酸化膜１４に印加される電界Ｆ2 は、１０⁹〔Ｖ／ｍ〕程度が要求されるので、この部分の電圧Ｖ2 をトンネル酸化膜１４の膜厚ｔ2 で除した値Ｆ2 は、以下のようである。
【００３３】
【数７】

ここで、長さに関する単位は、全てオングストロームとする。
【００３４】
上記（５）式及び（７）式より、以下の（８）式が導かれる。
【００３５】
【数８】

さらに上記（６）式においてγを０とすると、上記（８）式を用いることにより次の（９）式が得られる。
【００３６】
ｔ1 ＞２４（９）
この（８）式及び（９）式より、絶縁膜１３の膜厚ｔ1 とトンネル酸化膜１４の膜厚ｔ2 と、容量結合比γとの関係式が明らかにされた。
【００３７】
次に、本実施の形態における最大閾値電圧Ｖthと制御電圧ＶG との関係について考察する。浮遊ゲートＦＧに電子を注入した後に、データを読み出す際の閾値電圧Ｖthは、Ｖthより高い読み出し時の電圧によって浮遊ゲートＦＧから電子が引き抜かれないように設定しなければならない。
【００３８】
基板１１の谷部における絶縁膜１３に印加される電圧Ｖ1 によって、その表面に反転層が形成されるが、そのときの閾値電圧Ｖthは次の（１０）式のように表される。
【００３９】
【数９】

ここで、ＮA はアクセプター不純物密度であり、その単位は〔cm^-3〕とする。この（１０）式において不等号が用いられているが、第１項及び第２項から成る不等式は、制御電圧ＶG が閾値Ｖthよりも高くなければならないことを示し、第２項及び第３項から成る不等式は、データ読み出し時において上述したように制御電圧ＶG がＦＮトンネリングを発生させる値よりも低くなければならないことを示している。
【００４０】
また、この場合に製造工程に対して、以下の（１１）式で表されるような条件が必要となる。
【００４１】
【数１０】

この（１１）式で示された条件と、上記（８）式が示す条件とを考慮すると、次の（１２）式が成立しなければならない。
【００４２】
【数１１】

ここで、ＮA を１０¹⁷〔cm^-3〕とすると、ｔ1 ＜２１００オングストロームとなる。実際のセルにおける絶縁膜１３の膜厚ｔ1 は、２１００オングストロームよりもはるかに小さい値をとるので、殆ど考慮する必要のない条件である。
【００４３】
次に、絶縁膜１３の膜厚ｔ1 に対するトンネル酸化膜ｔ2 の膜厚比ｔ2 ／ｔ1 の上限を、上記（６）式を用いて図３に示す。この図からも明らかなように、膜厚比ｔ2 ／ｔ1 は容量結合比の逆数１／γに対して、単調に増加することがわかる。また、膜厚比ｔ2 ／ｔ1 は制御ゲート電圧ＶG に対しても、３〜１０〔Ｖ〕の範囲内では単調に増加する。
【００４４】
ここで、この図３に示された範囲内では、膜厚比ｔ2 ／ｔ1 は常に０．５以上の値を取っている。そこで、具体的なセルの一例として、絶縁膜ｔ1 の膜厚を１００オングストローム、トンネル酸化膜ｔ2 の膜厚を５０オングストロームとし、さらに、ｓ1 がｓ2 の２倍以上ある場合を考えると、上記（８）式より、次の（１３）式を導くことができる。
【００４５】
γ^-1＞ｓ1 ／ｓ2 ＞２（１３）
この（１３）式と上記（５）式とを用いることにより、データの書き込み又は消去時には、次の（１４）式で表されるような制御ゲート電圧ＶG が必要となることがわかる。
【００４６】
４．５＜ＶG ＜８．１（１４）
この（１４）式で示されたように、本実施の形態によれば、基板と制御ゲートとの間に印加する電圧は、４．５〜８．１〔Ｖ〕というように従来のものよりも大幅に低減される。
【００４７】
以下に、本実施の形態による半導体記憶装置の製造方法について図４及び図５を用いて説明する。
【００４８】
先ず、図４を用いて半導体基板の表面に鋸歯状の加工を行う手順を説明する。図４（ａ）のように、ｐ型半導体基板１１の（１００）表面に、ｎ型不純物拡散層１２を形成する。この形成は、例えば基板１１の表面上にシリコン酸化膜又はシリコン窒化膜をｎ型不純物を導入させながら形成し、あるいは形成後に不純物をイオン注入し、熱拡散を行ってシリコン酸化膜又はシリコン窒化膜内の不純物を半導体基板１１表面に拡散することで行うことができる。ｎ型不純物拡散層１２上にシリコン窒化膜５１をマスク材としてＣＶＤ法により形成する。シリコン窒化膜５１上に、所定の形状にパターニングされたレジスト膜５２を形成する。
【００４９】
図４（ｂ）のように、レジスト膜５２を用いてシリコン窒化膜５１にエッチングを行う。得られたシリコン窒化膜５１をマスク材として、図４（ｃ）のように半導体基板１１に結晶学的面異方性エッチング（ＬＳＩハンドブック、オーム社、第２６４〜２６５頁参照）を行い、（１１１）面が露出するようにＶ字型の溝を掘る。この時、溝の底面に半導体基板１１の表面が露出するように溝の深さ及び不純物拡散層１２の深さを設定する必要がある。
【００５０】
図４（ｄ）のように、溝の内部をＣＶＤ法によりシリコン酸化膜５３で埋めた後、図４（ｅ）のようにシリコン窒化膜５１を剥離する。
【００５１】
シリコン酸化膜５３をマスクとして、半導体基板１１に再び結晶学的面異方性エッチングを行い、図４（ｆ）のようにＶ字型の溝を掘る。このような工程を経ることで、山部にｎ⁺型不純物拡散層１２が形成され、谷部により拡散層１２が相互に分離された鋸歯状に半導体基板１１の表面が加工される。
【００５２】
次に、図５を用いて谷部に浮遊ゲート及び制御ゲートを形成する手順について述べる。図５（ａ）のように、半導体基板１１の表面が最小加工寸法Ｆの間隔で鋸歯状に加工されている。このような半導体基板１１の表面に対してラジカル酸化を行い、図５（ｂ）に示されたように薄いシリコン酸化膜２１を形成する。この場合に、半導体基板１１の谷部２２において酸化剤が集中するので、シリコン酸化膜２１は谷部２２において他の部分よりも膜厚が相対的に厚くなる。
【００５３】
図５（ｃ）のように、グラフォーエピタキシャル成長を行うことで、谷部においてシリコン酸化膜２１の表面上に、結晶性シリコンから成る浮遊ゲート２３を形成する。ここで、浮遊ゲート２３を構成するシリコンはエピタキシャル状であるので、従来の多結晶シリコンから成る浮遊ゲートよりも界面の状態は良好である。
【００５４】
さらに、もう一度ラジカル酸化処理を行うと、谷部の表面に表れた基板１１の（１１１）面の酸化速度が速いために、図５（ｄ）に示されたように浮遊ゲート２３の上部が尖塔状に加工されて行く。又、浮遊ゲート２３の下部は酸化剤が集まらないため、他の部分より酸化の進行が遅く、その結果として谷部は丸見をおびる。
【００５５】
さらに酸化処理を進めて、図５（ｅ）に示されたように、浮遊ゲート２３の表面及びシリコン酸化膜２１の表面を覆うように、シリコン酸化膜２４を形成する。
【００５６】
図５（ｆ）のように、浮遊ゲート２３の上部に、シリコン酸化膜２４を介して再度グラフォーエピタキシャル成長を行うことで、制御ゲート２５を形成する。このようにして形成された制御ゲート２５の下部は、谷部の形状に対応した形状を有し、上部が尖塔状である浮遊ゲート２３とセルフアライメントでその先端の位置が一致し対向するように配置される。この後、図５（ｇ）のようにＣＶＤ法を用いてシリコン酸化膜２６を全体に堆積する。以上のような工程を経ることで、本実施の形態による半導体記憶装置を製造することが可能である。
【００５７】
次に、本実施の形態による半導体記憶装置をＮＡＮＤ型Ｅ²ＰＲＯＭに適用した場合について述べる。この場合の回路構成は、図６に示されているようである。ソース側のセレクトゲート用トランジスタＴ１の一方の端子はセレクト線ＳＬに接続され、このトランジスタＴ１の他方の端子と、浮遊ゲート及び制御ゲートを有するメモリセルＭＣ１〜ＭＣ４の両端子と、ドレイン側のセレクトゲート用トランジスタＴ２の一方の端子が直列に接続され、トランジスタＴ２の他方の端子がビット線コンタクトＢＬＣを介してビット線ＢＬに接続されている。トランジスタＴ１のセレクトゲートにはセレクトゲート線ＳＧＳが接続され、メモリセルＭＣ１〜ＭＣ４のそれぞれの制御ゲートにはワード線ＷＬ１〜ＷＬ４が接続され、トランジスタＴ２のセレクトゲートにはセレクトゲート線ＳＧＤが接続されている。
【００５８】
このような回路構成を有するＮＡＮＤ型Ｅ²ＰＲＯＭに本実施の形態による半導体記憶装置を適用すると、図７に示されるような断面構成を有するものとなる。ｐ型半導体基板１１の表面が鋸歯状に加工されており、それぞれの山部にｎ型不純物領域１２が形成されている。半導体基板１１において順に隣接した６つの谷部を単位として、トランジスタＴ１、メモリセルＭＣ１〜ＭＣ４、トランジスタＴ２がそれぞれ配置され、トランジスタＴ１は谷部にセレクトゲートＳＧＳを有し、メモリセルＭＣ１〜ＭＣ４は、それぞれの谷部に浮遊ゲートＦＧ１〜ＦＧ４と制御ゲートＣＧ１〜ＣＧ４とを有し、トランジスタＴ２は谷部にセレクトゲートＳＧＤを有する。トランジスタＴ１の一方の端子に対応するｎ型不純物領域１２（Ｔ１ａ）はセレクト線ＳＬに接続され、トランジスタＴ２の一方の端子に対応するｎ型不純物領域１２（Ｔ２ｂ）はビット線ＢＬに接続される。
【００５９】
トランジスタＴ１の他方の端子に対応するｎ型不純物領域１２（Ｔ１ｂ）は、メモリセルＭＣ１の一方のｎ型不純物領域１２（ＭＣ１ａ）と同一の山部において共有し、メモリセルＭＣ１の他方のｎ型不純物領域１２（ＭＣ１ｂ）とメモリセルＭＣ２の一方のｎ型不純物領域１２（ＭＣ２ａ）とは同一の山部により共有する。メモリセルＭＣ２の他方のｎ型不純物領域１２（ＭＣ２ｂ）とメモリセルＭＣ３の一方のｎ型不純物領域１２（ＭＣ３ａ）とは同一の山部において共有し、メモリセルＭＣ３の他方のｎ型不純物領域１２（ＭＣ３ｂ）とメモリセルＭＣ４の一方のｎ型不純物領域１２（ＭＣ４ａ）とは同一の山部において共有する。同様に、メモリセルＭＣ４の他方のｎ型不純物領域１２（ＭＣ４ｂ）とトランジスタＴ２の他方の端子に対応するｎ型不純物領域１２（Ｔ２ａ）とは、同一の山部で共有している。
【００６０】
また、トランジスタＴ１のセレクトゲートＳＧＳ及びトランジスタＴ２のセレクトゲートＳＧＤは、メモリセルトランジスタＭＣ１〜ＭＣ４の浮遊ゲートＦＧ１〜ＦＧ４と同一の工程で形成してもよく、あるいはメモリセルトランジスタＭＣ１〜ＭＣ４の制御ゲートＣＧ１〜ＣＧ４と同一の工程で形成してもよい。
【００６１】
このように、本実施の形態をＮＡＮＤ型Ｅ²ＰＲＯＭに適用することで、鋸歯状に加工された半導体基板の谷部を単位としてトランジスタＴ１、Ｔ２、メモリセルＭＣ１〜ＭＣ２を連続的に配置することで集積度が向上し、さらにそれぞれの不純物領域１２の素子分離も谷部を利用することで容易に行うことができる。
【００６２】
上述した実施の形態は一例であり、本発明を限定するものではない。例えば、上記実施の形態による製造方法における各種製造条件や膜厚、材質等は一例であり、必要に応じて変えることができる。また、本発明による半導体記憶装置は、ＮＡＮＤ型Ｅ²ＰＲＯＭに限らず他の各種記憶装置に適用してもよい。
【００６３】
【発明の効果】
以上説明したように、本発明の半導体記憶装置及びその製造方法によれば、鋸歯状に加工された半導体基板の谷部において、上部が尖塔状の形状を有する浮遊ゲートと、谷部の形状に応じて下方に向かって鋭角的な形状を有する制御ゲートとが対向するように配置されていることで、データの書き込み又は消去時に必要な最大動作電圧が低減されると共に、集積度を向上させることが可能である。
【図面の簡単な説明】
【図１】本発明のー実施の形態による半導体記憶装置の構成を示した縦断面図。
【図２】同半導体記憶装置における浮遊ゲートの断面をより詳細に示した縦断面図。
【図３】同半導体記憶装置における膜厚比、制御ゲート電圧、容量結合比の関係を示したグラフ。
【図４】同半導体記憶装置を製造する前段階として半導体基板の表面に鋸歯状の加工を行う手順を示した縦断面図。
【図５】同半導体記憶装置を製造するときの工程別の素子の断面構造を示した縦断面図。
【図６】ＮＡＮＤ型Ｅ²ＰＲＯＭの回路構成を示した回路図。
【図７】同ＮＡＮＤ型Ｅ²ＰＲＯＭに本実施の形態を適用した場合の断面構造を示した縦断面図。
【符号の説明】
１１ｐ型半導体基板
１２ｎ⁺型不純物領域
１３、１５、２１、２２、２６、５３シリコン酸化膜
１４、２４トンネル酸化膜
５１シリコン窒化膜
５２レジスト膜
ＦＧ、２３浮遊ゲート
ＣＧ、２５制御ゲート
ＷＬ１〜ＷＬ４ワード線
ＳＬセレクト線
ＳＧＳ、ＳＧＤセレクトゲート
ＢＬビット線
ＭＣ１〜ＭＣ４メモリセル
Ｔ１、Ｔ２セレクトゲート用トランジスタ

Claims

表面が鋸歯状に加工されて形成された山部と谷部とを有する半導体基板と、
前記半導体基板の谷部において第１の絶縁膜を介して形成され、上部が尖塔状に加工された浮遊ゲートと、
前記半導体基板の谷部において前記浮遊ゲートの上部に第２の絶縁膜を介して形成され、下部が谷部に応じた形状を有する制御ゲートと、
を備え、
前記浮遊ゲートの上部の先端と前記制御ゲートの下部の先端とが前記第２の絶縁膜を介して対向するように配置されていることを特徴とする半導体記憶装置。
前記浮遊ゲートへの電子の注入、又は注入された電子の引き抜きを、前記第２の絶縁膜を介して前記浮遊ゲートと前記制御ゲートとの間にトンネル電流を発生させて行うことを特徴とする請求項１記載の半導体記憶装置。
前記半導体基板と前記第１の絶縁膜と前記浮遊ゲートとにより形成される第１の容量と、前記浮遊ゲートと前記第２の絶縁膜と前記制御ゲートとにより形成される第２の容量との容量結合比が、前記浮遊ゲートの底面の寸法と前記制御ゲートの底面の寸法との比率により設定されることを特徴とする請求項１又は２記載の半導体記憶装置。
セレクトゲートを有する第１のトランジスタの一方の端子と、浮遊ゲート及び制御ゲートを有する少なくとも二つのメモリセルトランジスタのそれぞれの両端子と、セレクトゲートを有する第２のトランジスタの一方の端子とが直列に接続され、前記第１のトランジスタの他方の端子はセレクト線に接続され、前記第２のトランジスタの他方の端子はビット線に接続されたＮＡＮＤ型不揮発性記憶装置であって、
表面が鋸歯状に加工されて形成された山部と谷部とを有し、山部には不純物拡散層が形成され、それぞれの不純物拡散層が谷部により相互に分離された半導体基板において、
前記第１のトランジスタは、谷部に第１の絶縁膜、又は第１及び第２の絶縁膜を介して形成されたセレクトゲートと、この谷部の両側の山部にそれぞれ形成された不純物拡散層とを有し、
少なくとも二つの前記メモリセルトランジスタは、前記第１のトランジスタのセレクトゲートが形成された谷部に隣接する連続した少なくとも二つの谷部にそれぞれ前記第１の絶縁膜を介して形成された上部が尖塔状の浮遊ゲートと、この浮遊ゲートの上部に前記第２の絶縁膜を介して対向するようにそれぞれ形成された制御ゲートと、それぞれの谷部の両側の山部に形成された不純物拡散層とを有し、
前記第２のトランジスタは、前記メモリセルトランジスタの浮遊ゲートが形成された連続する少なくとも二つの谷部にさらに隣接する谷部に前記第１の絶縁膜、又は前記第１及び第２の絶縁膜を介して形成されたセレクトゲートと、この谷部の両側の山部にそれぞれ形成された不純物拡散層とを有し、
前記第１のトランジスタが有する二つの不純物拡散層のうち隣接する前記メモリセルトランジスタと共有しないものはセレクト線に接続され、前記第２のトランジスタが有する二つの不純物拡散層のうち隣接する前記メモリセルトランジスタと共有しないものはビット線に接続されることを特徴とする半導体記憶装置。
半導体基板の表面を鋸歯状に加工し、山部と谷部とを形成する工程と、
前記半導体基板の谷部の上部に第１の絶縁膜を形成する工程と、
前記半導体基板の谷部において、前記第１の絶縁膜の表面上に導電材を堆積して浮遊ゲートを形成する工程と、
さらに絶縁膜を形成する処理を行うことにより、前記浮遊ゲートの上部を尖塔状に加工する工程と、
前記半導体基板の谷部において、前記浮遊ゲートの表面及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成する工程と、
前記半導体基板の谷部において、前記第２の絶縁膜を介して前記浮遊ゲートの上部に導電材を堆積して制御ゲートを形成する工程であって、前記制御ゲートの下部が下向きに凸状になっており、前記浮遊ゲートの尖塔状の上部の位置と自動的に一致する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。