JPH11265948A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH11265948A JPH11265948A JP10067246A JP6724698A JPH11265948A JP H11265948 A JPH11265948 A JP H11265948A JP 10067246 A JP10067246 A JP 10067246A JP 6724698 A JP6724698 A JP 6724698A JP H11265948 A JPH11265948 A JP H11265948A
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Abstract
(57)【要約】
【課題】 微細化と最大動作電圧の低減とを同時に達成
する半導体記憶装置を提供する。 【解決手段】 ｐ型半導体基板１１の表面が鋸歯状に形
成され、山部にｎ+ 型不純物領域１２が形成され、谷部
においてシリコン酸化膜１３を介してその上部が尖塔状
に加工された浮遊ゲートＦＧが形成されている。この浮
遊ゲートＦＧの上部には、トンネル酸化膜１４を介して
制御ゲートＣＧが設けられている。制御ゲートＣＧの下
部は、谷部に応じた形状を有し、浮遊ゲートＦＧの上部
とセルフアライメントで対向するように配置されてい
る。このような形状及び位置関係を有する浮遊ゲートＦ
Ｇと制御ゲートＣＧとの間のトンネル酸化膜１４の間に
流れるトンネル電圧を用いてデータの書き込み又は消去
を行うことで、微細化及び最大動作電圧の低減を達成す
ることができる。
する半導体記憶装置を提供する。 【解決手段】 ｐ型半導体基板１１の表面が鋸歯状に形
成され、山部にｎ+ 型不純物領域１２が形成され、谷部
においてシリコン酸化膜１３を介してその上部が尖塔状
に加工された浮遊ゲートＦＧが形成されている。この浮
遊ゲートＦＧの上部には、トンネル酸化膜１４を介して
制御ゲートＣＧが設けられている。制御ゲートＣＧの下
部は、谷部に応じた形状を有し、浮遊ゲートＦＧの上部
とセルフアライメントで対向するように配置されてい
る。このような形状及び位置関係を有する浮遊ゲートＦ
Ｇと制御ゲートＣＧとの間のトンネル酸化膜１４の間に
流れるトンネル電圧を用いてデータの書き込み又は消去
を行うことで、微細化及び最大動作電圧の低減を達成す
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】半導体記憶装置は、近年の微細化によっ
て長足の進歩を遂げてきた。しかしながら、ＬＳＩの高
集積化が要求する低消費電力化の流れに沿って、トンネ
ル酸化膜の信頼を確保したまま動作電圧の低減を謀る
と、浮遊ゲートへの電子注入効率の低下という現象を引
き起きしてしまう。
て長足の進歩を遂げてきた。しかしながら、ＬＳＩの高
集積化が要求する低消費電力化の流れに沿って、トンネ
ル酸化膜の信頼を確保したまま動作電圧の低減を謀る
と、浮遊ゲートへの電子注入効率の低下という現象を引
き起きしてしまう。
【０００３】例えば、現在の一般的な不揮発性半導体記
憶装置では、最小加工寸法長をＦとすると、最もセル構
造が簡単でありセル面積が最も小さいもので、約５．５
Ｆ2の素子面積を必要とする。このような大きさのセル
に対しても、浮遊ゲートに電子を注入してデータを書き
込む場合、又は注入した電子を引き抜いてデータを消去
する場合には、トンネル酸化膜にＦＮトンネリングを起
こさせるために例えば１８Ｖというような非常に高い電
界を印加させる必要がある。
憶装置では、最小加工寸法長をＦとすると、最もセル構
造が簡単でありセル面積が最も小さいもので、約５．５
Ｆ2の素子面積を必要とする。このような大きさのセル
に対しても、浮遊ゲートに電子を注入してデータを書き
込む場合、又は注入した電子を引き抜いてデータを消去
する場合には、トンネル酸化膜にＦＮトンネリングを起
こさせるために例えば１８Ｖというような非常に高い電
界を印加させる必要がある。
【０００４】また、基板と浮遊ゲートとの間に介在する
トンネル酸化膜のみならず、浮遊ゲートと制御ゲートと
の間に存在する絶縁膜にも高い電界が印加されることに
なる。そこで、トンネル酸化膜にのみトンネル電流が流
れてデータの書き込み又は消去が効率良く行われるよ
う、絶縁膜に対するトンネル酸化膜の膜厚比を調節する
ことにより、絶縁膜の容量Ｃ1 に対するトンネル酸化膜
の容量Ｃ2 の容量結合比γ（＝Ｃ2 ／Ｃ1 ）を小さくす
る工夫が施されている。しかし、このような工夫を行っ
ても、従来の半導体記憶装置における書き込み又は消去
を行うときの最大動作電圧は、約１８Ｖとかなり高かっ
た。
トンネル酸化膜のみならず、浮遊ゲートと制御ゲートと
の間に存在する絶縁膜にも高い電界が印加されることに
なる。そこで、トンネル酸化膜にのみトンネル電流が流
れてデータの書き込み又は消去が効率良く行われるよ
う、絶縁膜に対するトンネル酸化膜の膜厚比を調節する
ことにより、絶縁膜の容量Ｃ1 に対するトンネル酸化膜
の容量Ｃ2 の容量結合比γ（＝Ｃ2 ／Ｃ1 ）を小さくす
る工夫が施されている。しかし、このような工夫を行っ
ても、従来の半導体記憶装置における書き込み又は消去
を行うときの最大動作電圧は、約１８Ｖとかなり高かっ
た。
【０００５】一方で、最大動作電圧が１２Ｖというよう
に低い装置は、例えばチャネルホットエレクトロン注入
法を用いることにより、書き込み又は消去に必要な電圧
を低減させる工夫を行っている。しかし、その結果とし
てセル構造が複雑化し、セル面積が１１．５Ｆ2 という
ようにかなり大きくなるという問題があった。
に低い装置は、例えばチャネルホットエレクトロン注入
法を用いることにより、書き込み又は消去に必要な電圧
を低減させる工夫を行っている。しかし、その結果とし
てセル構造が複雑化し、セル面積が１１．５Ｆ2 という
ようにかなり大きくなるという問題があった。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の半導体記憶装置には、セル面積の縮小と最大動作電圧
の低減とを両立させることができないという問題があっ
た。
の半導体記憶装置には、セル面積の縮小と最大動作電圧
の低減とを両立させることができないという問題があっ
た。
【０００７】本発明は上記事情に鑑みてなされたもの
で、微細化及び最大動作電圧の大幅な低減を同時に達成
することが可能な半導体記憶装置及びその製造方法を提
供することを目的とする。
で、微細化及び最大動作電圧の大幅な低減を同時に達成
することが可能な半導体記憶装置及びその製造方法を提
供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、表面が鋸歯状に加工されて形成された山部と谷部と
を有する半導体基板と、前記半導体基板の谷部において
第１の絶縁膜を介して形成され、上部が尖塔状に加工さ
れた浮遊ゲートと、前記半導体基板の谷部において前記
浮遊ゲートの上部に第２の絶縁膜を介して形成され、下
部が谷部に応じた形状を有する制御ゲートとを備え、前
記浮遊ゲートの上部の先端と前記制御ゲートの下部の先
端とが前記第２の絶縁膜を介して対向するように配置さ
れていることを特徴としている。
は、表面が鋸歯状に加工されて形成された山部と谷部と
を有する半導体基板と、前記半導体基板の谷部において
第１の絶縁膜を介して形成され、上部が尖塔状に加工さ
れた浮遊ゲートと、前記半導体基板の谷部において前記
浮遊ゲートの上部に第２の絶縁膜を介して形成され、下
部が谷部に応じた形状を有する制御ゲートとを備え、前
記浮遊ゲートの上部の先端と前記制御ゲートの下部の先
端とが前記第２の絶縁膜を介して対向するように配置さ
れていることを特徴としている。
【０００９】浮遊ゲートの上部が尖塔状に加工され、こ
の浮遊ゲートの上部の先端と谷部に応じた形状を有する
制御ゲートの下部の先端とが対向するように配置されて
いることで、浮遊ゲートへの電子の注入又は引き抜きに
必要な最大動作電圧を低減することができる。また、鋸
歯状に加工された半導体基板表面の谷部に浮遊ゲート及
び制御ゲートが形成され、この谷部を単位として素子が
形成されるので、素子面積が縮小される。
の浮遊ゲートの上部の先端と谷部に応じた形状を有する
制御ゲートの下部の先端とが対向するように配置されて
いることで、浮遊ゲートへの電子の注入又は引き抜きに
必要な最大動作電圧を低減することができる。また、鋸
歯状に加工された半導体基板表面の谷部に浮遊ゲート及
び制御ゲートが形成され、この谷部を単位として素子が
形成されるので、素子面積が縮小される。
【００１０】ここで、前記浮遊ゲートへの電子の注入、
又は注入された電子の引き抜きは、前記第２の絶縁膜を
介して前記浮遊ゲートと前記制御ゲートとの間にトンネ
ル電流を発生させて行ってもよい。
又は注入された電子の引き抜きは、前記第２の絶縁膜を
介して前記浮遊ゲートと前記制御ゲートとの間にトンネ
ル電流を発生させて行ってもよい。
【００１１】また、前記半導体基板と前記第１の絶縁膜
と前記浮遊ゲートとにより形成される第１の容量と、前
記浮遊ゲートと前記第２の絶縁膜と前記制御ゲートとに
より形成される第２の容量との容量結合比が、前記浮遊
ゲートの底面の寸法と前記制御ゲートの底面の寸法との
比率により設定されるものであってもよい。
と前記浮遊ゲートとにより形成される第１の容量と、前
記浮遊ゲートと前記第２の絶縁膜と前記制御ゲートとに
より形成される第２の容量との容量結合比が、前記浮遊
ゲートの底面の寸法と前記制御ゲートの底面の寸法との
比率により設定されるものであってもよい。
【００１２】本発明のＮＡＮＤ型不揮発性記憶装置は、
セレクトゲートを有する第１のトランジスタの一方の端
子と、浮遊ゲート及び制御ゲートを有する少なくとも二
つのメモリセルトランジスタのそれぞれの両端子と、セ
レクトゲートを有する第２のトランジスタの一方の端子
とが直列に接続され、前記第１のトランジスタの他方の
端子はセレクト線に接続され、前記第２のトランジスタ
の他方の端子はビット線に接続された装置であって、表
面が鋸歯状に加工されて形成された山部と谷部とを有
し、山部には不純物拡散層が形成され、それぞれの不純
物拡散層が谷部により相互に分離された半導体基板にお
いて、前記第１のトランジスタは、谷部に第１の絶縁
膜、又は第１及び第２の絶縁膜を介して形成されたセレ
クトゲートと、この谷部の両側の山部にそれぞれ形成さ
れた不純物拡散層とを有し、少なくとも二つの前記メモ
リセルトランジスタは、前記第１のトランジスタのセレ
クトゲートが形成された谷部に隣接する少なくとも二つ
の谷部にそれぞれ前記第１の絶縁膜を介して形成され上
部が尖塔状に加工された浮遊ゲートと、この浮遊ゲート
の上部に前記第２の絶縁膜を介して対向するようにそれ
ぞれ形成された制御ゲートと、それぞれの谷部の両側の
山部に形成された不純物拡散層とを有し、前記第２のト
ランジスタは、前記メモリセルトランジスタの浮遊ゲー
トが形成された連続する少なくとも二つの谷部にさらに
隣接する谷部に前記第１の絶縁膜、又は前記第１及び第
２の絶縁膜を介して形成されたセレクトゲートと、この
谷部の両側の山部にそれぞれ形成された不純物拡散層と
を有し、前記第１のトランジスタが有する二つの不純物
拡散層のうち隣接する前記メモリセルトランジスタと共
有しないものはセレクト線に接続され、前記第２のトラ
ンジスタが有する二つの不純物拡散層のうち隣接する前
記メモリセルトランジスタと共有しないものはビット線
に接続されることを特徴としている。
セレクトゲートを有する第１のトランジスタの一方の端
子と、浮遊ゲート及び制御ゲートを有する少なくとも二
つのメモリセルトランジスタのそれぞれの両端子と、セ
レクトゲートを有する第２のトランジスタの一方の端子
とが直列に接続され、前記第１のトランジスタの他方の
端子はセレクト線に接続され、前記第２のトランジスタ
の他方の端子はビット線に接続された装置であって、表
面が鋸歯状に加工されて形成された山部と谷部とを有
し、山部には不純物拡散層が形成され、それぞれの不純
物拡散層が谷部により相互に分離された半導体基板にお
いて、前記第１のトランジスタは、谷部に第１の絶縁
膜、又は第１及び第２の絶縁膜を介して形成されたセレ
クトゲートと、この谷部の両側の山部にそれぞれ形成さ
れた不純物拡散層とを有し、少なくとも二つの前記メモ
リセルトランジスタは、前記第１のトランジスタのセレ
クトゲートが形成された谷部に隣接する少なくとも二つ
の谷部にそれぞれ前記第１の絶縁膜を介して形成され上
部が尖塔状に加工された浮遊ゲートと、この浮遊ゲート
の上部に前記第２の絶縁膜を介して対向するようにそれ
ぞれ形成された制御ゲートと、それぞれの谷部の両側の
山部に形成された不純物拡散層とを有し、前記第２のト
ランジスタは、前記メモリセルトランジスタの浮遊ゲー
トが形成された連続する少なくとも二つの谷部にさらに
隣接する谷部に前記第１の絶縁膜、又は前記第１及び第
２の絶縁膜を介して形成されたセレクトゲートと、この
谷部の両側の山部にそれぞれ形成された不純物拡散層と
を有し、前記第１のトランジスタが有する二つの不純物
拡散層のうち隣接する前記メモリセルトランジスタと共
有しないものはセレクト線に接続され、前記第２のトラ
ンジスタが有する二つの不純物拡散層のうち隣接する前
記メモリセルトランジスタと共有しないものはビット線
に接続されることを特徴としている。
【００１３】本発明の半導体装置の製造方法は、半導体
基板の表面を鋸歯状に加工し、山部と谷部とを形成する
工程と、前記半導体基板の谷部の上部に第１の絶縁膜を
形成する工程と、前記半導体基板の谷部において、前記
第１の絶縁膜の表面上に導電材を堆積して浮遊ゲートを
形成する工程と、さらに絶縁膜を形成する処理を行うこ
とにより、前記浮遊ゲートの上部を尖塔状に加工する工
程と、前記半導体基板の谷部において、前記浮遊ゲート
の表面及び前記第１の絶縁膜を覆うように第２の絶縁膜
を形成する工程と、前記半導体基板の谷部において、前
記第２の絶縁膜を介して前記浮遊ゲートの上部に導電材
を堆積して制御ゲートを形成する工程であって、前記制
御ゲートの下部が下向きに凸状になっており、前記浮遊
ゲートの尖塔状の上部の位置と自動的に一致する工程と
を備えたことを特徴としている。
基板の表面を鋸歯状に加工し、山部と谷部とを形成する
工程と、前記半導体基板の谷部の上部に第１の絶縁膜を
形成する工程と、前記半導体基板の谷部において、前記
第１の絶縁膜の表面上に導電材を堆積して浮遊ゲートを
形成する工程と、さらに絶縁膜を形成する処理を行うこ
とにより、前記浮遊ゲートの上部を尖塔状に加工する工
程と、前記半導体基板の谷部において、前記浮遊ゲート
の表面及び前記第１の絶縁膜を覆うように第２の絶縁膜
を形成する工程と、前記半導体基板の谷部において、前
記第２の絶縁膜を介して前記浮遊ゲートの上部に導電材
を堆積して制御ゲートを形成する工程であって、前記制
御ゲートの下部が下向きに凸状になっており、前記浮遊
ゲートの尖塔状の上部の位置と自動的に一致する工程と
を備えたことを特徴としている。
【００１４】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１５】本実施の形態による半導体記憶装置は、図
１に示されるようなセル構造を有している。ｐ型半導体
基板１１の表面が、最小加工寸法Ｆと同一の間隔を有す
るように鋸歯状に加工されている。その鋸歯状の山部に
ｎ+ 型不純物拡散領域１２が形成されており、この不純
物領域１２は相互に谷部によって分離されており、谷部
の表面には膜厚ｔ1 の絶縁膜１３が形成されている。
１に示されるようなセル構造を有している。ｐ型半導体
基板１１の表面が、最小加工寸法Ｆと同一の間隔を有す
るように鋸歯状に加工されている。その鋸歯状の山部に
ｎ+ 型不純物拡散領域１２が形成されており、この不純
物領域１２は相互に谷部によって分離されており、谷部
の表面には膜厚ｔ1 の絶縁膜１３が形成されている。
【００１６】絶縁膜１３の上部には、浮遊ゲートＦＧが
形成されている。この浮遊ゲートＦＧは、その上部が尖
塔状に加工されている。
形成されている。この浮遊ゲートＦＧは、その上部が尖
塔状に加工されている。
【００１７】浮遊ゲートＦＧの上部に、厚さｔ2 のトン
ネル酸化膜１４が形成されており、トンネル酸化膜１４
の上部に制御ゲートＣＧが形成されている。制御ゲート
ＣＧ及びトンネル酸化膜１４の上部は、絶縁膜１５で覆
われている。ここで、制御ゲートＣＧの下部は、半導体
基板１１の谷部の形状に応じた形状を有し、浮遊ゲート
ＦＧの尖塔状の上部とそのその先端同志の位置が一致
し、対向するように配置される。また、浮遊ゲートＦＧ
と制御ゲートＣＧとは相対的な大きさが大きく相違し、
浮遊ゲートＦＧの方がかなり小さく形成されている。
ネル酸化膜１４が形成されており、トンネル酸化膜１４
の上部に制御ゲートＣＧが形成されている。制御ゲート
ＣＧ及びトンネル酸化膜１４の上部は、絶縁膜１５で覆
われている。ここで、制御ゲートＣＧの下部は、半導体
基板１１の谷部の形状に応じた形状を有し、浮遊ゲート
ＦＧの尖塔状の上部とそのその先端同志の位置が一致
し、対向するように配置される。また、浮遊ゲートＦＧ
と制御ゲートＣＧとは相対的な大きさが大きく相違し、
浮遊ゲートＦＧの方がかなり小さく形成されている。
【００１８】このような浮遊ゲートＦＧと制御ゲートＣ
Ｇとの大きさの比率により、絶縁膜１３の容量Ｃ1 に対
するトンネル酸化膜１４の容量Ｃ2 の容量結合比γ（＝
Ｃ2／Ｃ1 ）が小さくなっている。この結果、基板１１
と制御ゲートＣＧとの間に印加する制御ゲート電圧ＶG
が低くとも、浮遊ゲートＦＧと制御ゲートＣＧとの間の
トンネル酸化膜１４においてＦＮトンネリングを起こし
てトンネル電流を発生させ、データの書き込み又は消去
を行うことができる。
Ｇとの大きさの比率により、絶縁膜１３の容量Ｃ1 に対
するトンネル酸化膜１４の容量Ｃ2 の容量結合比γ（＝
Ｃ2／Ｃ1 ）が小さくなっている。この結果、基板１１
と制御ゲートＣＧとの間に印加する制御ゲート電圧ＶG
が低くとも、浮遊ゲートＦＧと制御ゲートＣＧとの間の
トンネル酸化膜１４においてＦＮトンネリングを起こし
てトンネル電流を発生させ、データの書き込み又は消去
を行うことができる。
【００１９】また、半導体基板１１の表面が鋸歯状に加
工され、山部にｎ+ 型不純物拡散領域１２が形成され、
それぞれの不純物領域１２は谷部により相互に分離され
ている。これにより、ｎ+ 型不純物領域１２で構成され
るソース、ドレイン領域を一つの谷部の中に収めること
が可能である。この結果、セル面積の幅をほぼＦと同一
の値にすることが可能であり、微細化が達成される。
工され、山部にｎ+ 型不純物拡散領域１２が形成され、
それぞれの不純物領域１２は谷部により相互に分離され
ている。これにより、ｎ+ 型不純物領域１２で構成され
るソース、ドレイン領域を一つの谷部の中に収めること
が可能である。この結果、セル面積の幅をほぼＦと同一
の値にすることが可能であり、微細化が達成される。
【００２０】以下に、本実施の形態によれば、絶縁膜１
３とトンネル酸化膜１４との容量結合比に基づいて、最
大動作電圧が低減されることを図２を用いて詳細に説明
する。半導体基板１１の谷部における浮遊ゲートＦＧ下
の絶縁膜１３を、領域１０、１１及び１２の３つの部分
に分けて、それぞれの容量をＣ10、Ｃ11、Ｃ12とする。
３とトンネル酸化膜１４との容量結合比に基づいて、最
大動作電圧が低減されることを図２を用いて詳細に説明
する。半導体基板１１の谷部における浮遊ゲートＦＧ下
の絶縁膜１３を、領域１０、１１及び１２の３つの部分
に分けて、それぞれの容量をＣ10、Ｃ11、Ｃ12とする。
【００２１】領域１１及び１２は、共に面積がｓ1 ・Ｗ
の平行板ＭＯＳ容量であって、それぞれの容量は以下の
（１）式のように表される。
の平行板ＭＯＳ容量であって、それぞれの容量は以下の
（１）式のように表される。
【００２２】
【数１】 ここで、εは酸化膜の誘電率、Ｗはチャネル幅とする。
【００２３】残りの領域１０は、絶縁破壊が発生しない
限りにおいて、その容量Ｃ10の値は有限値となる。よっ
て、この谷部における全容量Ｃ1 は、次の（２）式のよ
うになる。
限りにおいて、その容量Ｃ10の値は有限値となる。よっ
て、この谷部における全容量Ｃ1 は、次の（２）式のよ
うになる。
【００２４】
【数２】 一方で、浮遊ゲートＦＧの上部におけるトンネル酸化膜
１４の容量Ｃ2 は、
１４の容量Ｃ2 は、
【００２５】
【数３】 のように表される。
【００２６】従って、絶縁膜１３の容量Ｃ1 に対するト
ンネル酸化膜１４の容量Ｃ2 の容量結合比γは、以下の
ようである。
ンネル酸化膜１４の容量Ｃ2 の容量結合比γは、以下の
ようである。
【００２７】
【数４】 但し、簡単のため、絶縁膜１３とトンネル酸化膜１４と
は比誘電率が等しい酸化膜で構成されているものとし
た。
は比誘電率が等しい酸化膜で構成されているものとし
た。
【００２８】ここで、本実施の形態の特徴である浮遊ゲ
ートＦＧと制御ゲートＣＧとの間においてＦＮトンネリ
ング現象を利用したデータの書き込み又は消去を可能に
するためには、以下の（５）式のような条件が成立する
必要がある。
ートＦＧと制御ゲートＣＧとの間においてＦＮトンネリ
ング現象を利用したデータの書き込み又は消去を可能に
するためには、以下の（５）式のような条件が成立する
必要がある。
【００２９】
【数５】 ここで、電圧に関する単位は全て〔Ｖ〕とする。
【００３０】（５）式において、第１項及び第２項から
成る不等式は、浮遊ゲートＦＧと制御ゲートＣＧとの間
でＦＮトンネリングが発生するための制御電圧ＶG の下
限を示し、第２項及び第３項から成る不等式は、半導体
基板１１と浮遊ゲートＦＧとの間でＦＮトンネリングが
発生しないための制御電圧ＶG の上限値を示す。
成る不等式は、浮遊ゲートＦＧと制御ゲートＣＧとの間
でＦＮトンネリングが発生するための制御電圧ＶG の下
限を示し、第２項及び第３項から成る不等式は、半導体
基板１１と浮遊ゲートＦＧとの間でＦＮトンネリングが
発生しないための制御電圧ＶG の上限値を示す。
【００３１】また、高電圧を印加するデータの書き込み
又は消去時において、基板と浮遊ゲートＦＧとの間の薄
い絶縁膜１３に直接トンネル電流が流れても、浮遊ゲー
トＦＧと制御ゲートＣＧとの間で電子の注入又は引き抜
きが可能となるためには、以下の（６）式が成立する必
要がある。
又は消去時において、基板と浮遊ゲートＦＧとの間の薄
い絶縁膜１３に直接トンネル電流が流れても、浮遊ゲー
トＦＧと制御ゲートＣＧとの間で電子の注入又は引き抜
きが可能となるためには、以下の（６）式が成立する必
要がある。
【００３２】
【数６】 さらに、電子の注入速度及び引き抜き速度が低下しない
ようにするためには、トンネル酸化膜１４に印加される
電界Ｆ2 は、１０9 〔Ｖ／ｍ〕程度が要求されるので、
この部分の電圧Ｖ2 をトンネル酸化膜１４の膜厚ｔ2 で
除した値Ｆ2 は、以下のようである。
ようにするためには、トンネル酸化膜１４に印加される
電界Ｆ2 は、１０9 〔Ｖ／ｍ〕程度が要求されるので、
この部分の電圧Ｖ2 をトンネル酸化膜１４の膜厚ｔ2 で
除した値Ｆ2 は、以下のようである。
【００３３】
【数７】 ここで、長さに関する単位は、全てオングストロームと
する。
する。
【００３４】上記（５）式及び（７）式より、以下の
（８）式が導かれる。
（８）式が導かれる。
【００３５】
【数８】 さらに上記（６）式においてγを０とすると、上記
（８）式を用いることにより次の（９）式が得られる。
（８）式を用いることにより次の（９）式が得られる。
【００３６】ｔ1 ＞２４ （９） この（８）式及び（９）式より、絶縁膜１３の膜厚ｔ1
とトンネル酸化膜１４の膜厚ｔ2 と、容量結合比γとの
関係式が明らかにされた。
とトンネル酸化膜１４の膜厚ｔ2 と、容量結合比γとの
関係式が明らかにされた。
【００３７】次に、本実施の形態における最大閾値電圧
Ｖthと制御電圧ＶG との関係について考察する。浮遊ゲ
ートＦＧに電子を注入した後に、データを読み出す際の
閾値電圧Ｖthは、Ｖthより高い読み出し時の電圧によっ
て浮遊ゲートＦＧから電子が引き抜かれないように設定
しなければならない。
Ｖthと制御電圧ＶG との関係について考察する。浮遊ゲ
ートＦＧに電子を注入した後に、データを読み出す際の
閾値電圧Ｖthは、Ｖthより高い読み出し時の電圧によっ
て浮遊ゲートＦＧから電子が引き抜かれないように設定
しなければならない。
【００３８】基板１１の谷部における絶縁膜１３に印加
される電圧Ｖ1 によって、その表面に反転層が形成され
るが、そのときの閾値電圧Ｖthは次の（１０）式のよう
に表される。
される電圧Ｖ1 によって、その表面に反転層が形成され
るが、そのときの閾値電圧Ｖthは次の（１０）式のよう
に表される。
【００３９】
【数９】 ここで、ＮA はアクセプター不純物密度であり、その単
位は〔cm-3〕とする。この（１０）式において不等号が
用いられているが、第１項及び第２項から成る不等式
は、制御電圧ＶG が閾値Ｖthよりも高くなければならな
いことを示し、第２項及び第３項から成る不等式は、デ
ータ読み出し時において上述したように制御電圧ＶG が
ＦＮトンネリングを発生させる値よりも低くなければな
らないことを示している。
位は〔cm-3〕とする。この（１０）式において不等号が
用いられているが、第１項及び第２項から成る不等式
は、制御電圧ＶG が閾値Ｖthよりも高くなければならな
いことを示し、第２項及び第３項から成る不等式は、デ
ータ読み出し時において上述したように制御電圧ＶG が
ＦＮトンネリングを発生させる値よりも低くなければな
らないことを示している。
【００４０】また、この場合に製造工程に対して、以下
の（１１）式で表されるような条件が必要となる。
の（１１）式で表されるような条件が必要となる。
【００４１】
【数１０】 この（１１）式で示された条件と、上記（８）式が示す
条件とを考慮すると、次の（１２）式が成立しなければ
ならない。
条件とを考慮すると、次の（１２）式が成立しなければ
ならない。
【００４２】
【数１１】 ここで、ＮA を１０17〔cm-3〕とすると、ｔ1 ＜２１０
０オングストロームとなる。実際のセルにおける絶縁膜
１３の膜厚ｔ1 は、２１００オングストロームよりもは
るかに小さい値をとるので、殆ど考慮する必要のない条
件である。
０オングストロームとなる。実際のセルにおける絶縁膜
１３の膜厚ｔ1 は、２１００オングストロームよりもは
るかに小さい値をとるので、殆ど考慮する必要のない条
件である。
【００４３】次に、絶縁膜１３の膜厚ｔ1 に対するトン
ネル酸化膜ｔ2 の膜厚比ｔ2 ／ｔ1の上限を、上記
（６）式を用いて図３に示す。この図からも明らかなよ
うに、膜厚比ｔ2 ／ｔ1 は容量結合比の逆数１／γに対
して、単調に増加することがわかる。また、膜厚比ｔ2
／ｔ1 は制御ゲート電圧ＶG に対しても、３〜１０
〔Ｖ〕の範囲内では単調に増加する。
ネル酸化膜ｔ2 の膜厚比ｔ2 ／ｔ1の上限を、上記
（６）式を用いて図３に示す。この図からも明らかなよ
うに、膜厚比ｔ2 ／ｔ1 は容量結合比の逆数１／γに対
して、単調に増加することがわかる。また、膜厚比ｔ2
／ｔ1 は制御ゲート電圧ＶG に対しても、３〜１０
〔Ｖ〕の範囲内では単調に増加する。
【００４４】ここで、この図３に示された範囲内では、
膜厚比ｔ2 ／ｔ1 は常に０．５以上の値を取っている。
そこで、具体的なセルの一例として、絶縁膜ｔ1 の膜厚
を１００オングストローム、トンネル酸化膜ｔ2 の膜厚
を５０オングストロームとし、さらに、ｓ1 がｓ2 の２
倍以上ある場合を考えると、上記（８）式より、次の
（１３）式を導くことができる。
膜厚比ｔ2 ／ｔ1 は常に０．５以上の値を取っている。
そこで、具体的なセルの一例として、絶縁膜ｔ1 の膜厚
を１００オングストローム、トンネル酸化膜ｔ2 の膜厚
を５０オングストロームとし、さらに、ｓ1 がｓ2 の２
倍以上ある場合を考えると、上記（８）式より、次の
（１３）式を導くことができる。
【００４５】 γ-1＞ｓ1 ／ｓ2 ＞２ （１３） この（１３）式と上記（５）式とを用いることにより、
データの書き込み又は消去時には、次の（１４）式で表
されるような制御ゲート電圧ＶG が必要となることがわ
かる。
データの書き込み又は消去時には、次の（１４）式で表
されるような制御ゲート電圧ＶG が必要となることがわ
かる。
【００４６】 ４．５＜ＶG ＜８．１ （１４） この（１４）式で示されたように、本実施の形態によれ
ば、基板と制御ゲートとの間に印加する電圧は、４．５
〜８．１〔Ｖ〕というように従来のものよりも大幅に低
減される。
ば、基板と制御ゲートとの間に印加する電圧は、４．５
〜８．１〔Ｖ〕というように従来のものよりも大幅に低
減される。
【００４７】以下に、本実施の形態による半導体記憶装
置の製造方法について図４及び図５を用いて説明する。
置の製造方法について図４及び図５を用いて説明する。
【００４８】先ず、図４を用いて半導体基板の表面に鋸
歯状の加工を行う手順を説明する。図４（ａ）のよう
に、ｐ型半導体基板１１の（１００）表面に、ｎ型不純
物拡散層１２を形成する。この形成は、例えば基板１１
の表面上にシリコン酸化膜又はシリコン窒化膜をｎ型不
純物を導入させながら形成し、あるいは形成後に不純物
をイオン注入し、熱拡散を行ってシリコン酸化膜又はシ
リコン窒化膜内の不純物を半導体基板１１表面に拡散す
ることで行うことができる。ｎ型不純物拡散層１２上に
シリコン窒化膜５１をマスク材としてＣＶＤ法により形
成する。シリコン窒化膜５１上に、所定の形状にパター
ニングされたレジスト膜５２を形成する。
歯状の加工を行う手順を説明する。図４（ａ）のよう
に、ｐ型半導体基板１１の（１００）表面に、ｎ型不純
物拡散層１２を形成する。この形成は、例えば基板１１
の表面上にシリコン酸化膜又はシリコン窒化膜をｎ型不
純物を導入させながら形成し、あるいは形成後に不純物
をイオン注入し、熱拡散を行ってシリコン酸化膜又はシ
リコン窒化膜内の不純物を半導体基板１１表面に拡散す
ることで行うことができる。ｎ型不純物拡散層１２上に
シリコン窒化膜５１をマスク材としてＣＶＤ法により形
成する。シリコン窒化膜５１上に、所定の形状にパター
ニングされたレジスト膜５２を形成する。
【００４９】図４（ｂ）のように、レジスト膜５２を用
いてシリコン窒化膜５１にエッチングを行う。得られた
シリコン窒化膜５１をマスク材として、図４（ｃ）のよ
うに半導体基板１１に結晶学的面異方性エッチング（Ｌ
ＳＩハンドブック、オーム社、第２６４〜２６５頁参
照）を行い、（１１１）面が露出するようにＶ字型の溝
を掘る。この時、溝の底面に半導体基板１１の表面が露
出するように溝の深さ及び不純物拡散層１２の深さを設
定する必要がある。
いてシリコン窒化膜５１にエッチングを行う。得られた
シリコン窒化膜５１をマスク材として、図４（ｃ）のよ
うに半導体基板１１に結晶学的面異方性エッチング（Ｌ
ＳＩハンドブック、オーム社、第２６４〜２６５頁参
照）を行い、（１１１）面が露出するようにＶ字型の溝
を掘る。この時、溝の底面に半導体基板１１の表面が露
出するように溝の深さ及び不純物拡散層１２の深さを設
定する必要がある。
【００５０】図４（ｄ）のように、溝の内部をＣＶＤ法
によりシリコン酸化膜５３で埋めた後、図４（ｅ）のよ
うにシリコン窒化膜５１を剥離する。
によりシリコン酸化膜５３で埋めた後、図４（ｅ）のよ
うにシリコン窒化膜５１を剥離する。
【００５１】シリコン酸化膜５３をマスクとして、半導
体基板１１に再び結晶学的面異方性エッチングを行い、
図４（ｆ）のようにＶ字型の溝を掘る。このような工程
を経ることで、山部にｎ+ 型不純物拡散層１２が形成さ
れ、谷部により拡散層１２が相互に分離された鋸歯状に
半導体基板１１の表面が加工される。
体基板１１に再び結晶学的面異方性エッチングを行い、
図４（ｆ）のようにＶ字型の溝を掘る。このような工程
を経ることで、山部にｎ+ 型不純物拡散層１２が形成さ
れ、谷部により拡散層１２が相互に分離された鋸歯状に
半導体基板１１の表面が加工される。
【００５２】次に、図５を用いて谷部に浮遊ゲート及び
制御ゲートを形成する手順について述べる。図５（ａ）
のように、半導体基板１１の表面が最小加工寸法Ｆの間
隔で鋸歯状に加工されている。このような半導体基板１
１の表面に対してラジカル酸化を行い、図５（ｂ）に示
されたように薄いシリコン酸化膜２１を形成する。この
場合に、半導体基板１１の谷部２２において酸化剤が集
中するので、シリコン酸化膜２１は谷部２２において他
の部分よりも膜厚が相対的に厚くなる。
制御ゲートを形成する手順について述べる。図５（ａ）
のように、半導体基板１１の表面が最小加工寸法Ｆの間
隔で鋸歯状に加工されている。このような半導体基板１
１の表面に対してラジカル酸化を行い、図５（ｂ）に示
されたように薄いシリコン酸化膜２１を形成する。この
場合に、半導体基板１１の谷部２２において酸化剤が集
中するので、シリコン酸化膜２１は谷部２２において他
の部分よりも膜厚が相対的に厚くなる。
【００５３】図５（ｃ）のように、グラフォーエピタキ
シャル成長を行うことで、谷部においてシリコン酸化膜
２１の表面上に、結晶性シリコンから成る浮遊ゲート２
３を形成する。ここで、浮遊ゲート２３を構成するシリ
コンはエピタキシャル状であるので、従来の多結晶シリ
コンから成る浮遊ゲートよりも界面の状態は良好であ
る。
シャル成長を行うことで、谷部においてシリコン酸化膜
２１の表面上に、結晶性シリコンから成る浮遊ゲート２
３を形成する。ここで、浮遊ゲート２３を構成するシリ
コンはエピタキシャル状であるので、従来の多結晶シリ
コンから成る浮遊ゲートよりも界面の状態は良好であ
る。
【００５４】さらに、もう一度ラジカル酸化処理を行う
と、谷部の表面に表れた基板１１の（１１１）面の酸化
速度が速いために、図５（ｄ）に示されたように浮遊ゲ
ート２３の上部が尖塔状に加工されて行く。又、浮遊ゲ
ート２３の下部は酸化剤が集まらないため、他の部分よ
り酸化の進行が遅く、その結果として谷部は丸見をおび
る。
と、谷部の表面に表れた基板１１の（１１１）面の酸化
速度が速いために、図５（ｄ）に示されたように浮遊ゲ
ート２３の上部が尖塔状に加工されて行く。又、浮遊ゲ
ート２３の下部は酸化剤が集まらないため、他の部分よ
り酸化の進行が遅く、その結果として谷部は丸見をおび
る。
【００５５】さらに酸化処理を進めて、図５（ｅ）に示
されたように、浮遊ゲート２３の表面及びシリコン酸化
膜２１の表面を覆うように、シリコン酸化膜２４を形成
する。
されたように、浮遊ゲート２３の表面及びシリコン酸化
膜２１の表面を覆うように、シリコン酸化膜２４を形成
する。
【００５６】図５（ｆ）のように、浮遊ゲート２３の上
部に、シリコン酸化膜２４を介して再度グラフォーエピ
タキシャル成長を行うことで、制御ゲート２５を形成す
る。このようにして形成された制御ゲート２５の下部
は、谷部の形状に対応した形状を有し、上部が尖塔状で
ある浮遊ゲート２３とセルフアライメントでその先端の
位置が一致し対向するように配置される。この後、図５
（ｇ）のようにＣＶＤ法を用いてシリコン酸化膜２６を
全体に堆積する。以上のような工程を経ることで、本実
施の形態による半導体記憶装置を製造することが可能で
ある。
部に、シリコン酸化膜２４を介して再度グラフォーエピ
タキシャル成長を行うことで、制御ゲート２５を形成す
る。このようにして形成された制御ゲート２５の下部
は、谷部の形状に対応した形状を有し、上部が尖塔状で
ある浮遊ゲート２３とセルフアライメントでその先端の
位置が一致し対向するように配置される。この後、図５
（ｇ）のようにＣＶＤ法を用いてシリコン酸化膜２６を
全体に堆積する。以上のような工程を経ることで、本実
施の形態による半導体記憶装置を製造することが可能で
ある。
【００５７】次に、本実施の形態による半導体記憶装置
をＮＡＮＤ型Ｅ2 ＰＲＯＭに適用した場合について述べ
る。この場合の回路構成は、図６に示されているようで
ある。ソース側のセレクトゲート用トランジスタＴ１の
一方の端子はセレクト線ＳＬに接続され、このトランジ
スタＴ１の他方の端子と、浮遊ゲート及び制御ゲートを
有するメモリセルＭＣ１〜ＭＣ４の両端子と、ドレイン
側のセレクトゲート用トランジスタＴ２の一方の端子が
直列に接続され、トランジスタＴ２の他方の端子がビッ
ト線コンタクトＢＬＣを介してビット線ＢＬに接続され
ている。トランジスタＴ１のセレクトゲートにはセレク
トゲート線ＳＧＳが接続され、メモリセルＭＣ１〜ＭＣ
４のそれぞれの制御ゲートにはワード線ＷＬ１〜ＷＬ４
が接続され、トランジスタＴ２のセレクトゲートにはセ
レクトゲート線ＳＧＤが接続されている。
をＮＡＮＤ型Ｅ2 ＰＲＯＭに適用した場合について述べ
る。この場合の回路構成は、図６に示されているようで
ある。ソース側のセレクトゲート用トランジスタＴ１の
一方の端子はセレクト線ＳＬに接続され、このトランジ
スタＴ１の他方の端子と、浮遊ゲート及び制御ゲートを
有するメモリセルＭＣ１〜ＭＣ４の両端子と、ドレイン
側のセレクトゲート用トランジスタＴ２の一方の端子が
直列に接続され、トランジスタＴ２の他方の端子がビッ
ト線コンタクトＢＬＣを介してビット線ＢＬに接続され
ている。トランジスタＴ１のセレクトゲートにはセレク
トゲート線ＳＧＳが接続され、メモリセルＭＣ１〜ＭＣ
４のそれぞれの制御ゲートにはワード線ＷＬ１〜ＷＬ４
が接続され、トランジスタＴ２のセレクトゲートにはセ
レクトゲート線ＳＧＤが接続されている。
【００５８】このような回路構成を有するＮＡＮＤ型Ｅ
2 ＰＲＯＭに本実施の形態による半導体記憶装置を適用
すると、図７に示されるような断面構成を有するものと
なる。ｐ型半導体基板１１の表面が鋸歯状に加工されて
おり、それぞれの山部にｎ型不純物領域１２が形成され
ている。半導体基板１１において順に隣接した６つの谷
部を単位として、トランジスタＴ１、メモリセルＭＣ１
〜ＭＣ４、トランジスタＴ２がそれぞれ配置され、トラ
ンジスタＴ１は谷部にセレクトゲートＳＧＳを有し、メ
モリセルＭＣ１〜ＭＣ４は、それぞれの谷部に浮遊ゲー
トＦＧ１〜ＦＧ４と制御ゲートＣＧ１〜ＣＧ４とを有
し、トランジスタＴ２は谷部にセレクトゲートＳＧＤを
有する。トランジスタＴ１の一方の端子に対応するｎ型
不純物領域１２（Ｔ１ａ）はセレクト線ＳＬに接続さ
れ、トランジスタＴ２の一方の端子に対応するｎ型不純
物領域１２（Ｔ２ｂ）はビット線ＢＬに接続される。
2 ＰＲＯＭに本実施の形態による半導体記憶装置を適用
すると、図７に示されるような断面構成を有するものと
なる。ｐ型半導体基板１１の表面が鋸歯状に加工されて
おり、それぞれの山部にｎ型不純物領域１２が形成され
ている。半導体基板１１において順に隣接した６つの谷
部を単位として、トランジスタＴ１、メモリセルＭＣ１
〜ＭＣ４、トランジスタＴ２がそれぞれ配置され、トラ
ンジスタＴ１は谷部にセレクトゲートＳＧＳを有し、メ
モリセルＭＣ１〜ＭＣ４は、それぞれの谷部に浮遊ゲー
トＦＧ１〜ＦＧ４と制御ゲートＣＧ１〜ＣＧ４とを有
し、トランジスタＴ２は谷部にセレクトゲートＳＧＤを
有する。トランジスタＴ１の一方の端子に対応するｎ型
不純物領域１２（Ｔ１ａ）はセレクト線ＳＬに接続さ
れ、トランジスタＴ２の一方の端子に対応するｎ型不純
物領域１２（Ｔ２ｂ）はビット線ＢＬに接続される。
【００５９】トランジスタＴ１の他方の端子に対応する
ｎ型不純物領域１２（Ｔ１ｂ）は、メモリセルＭＣ１の
一方のｎ型不純物領域１２（ＭＣ１ａ）と同一の山部に
おいて共有し、メモリセルＭＣ１の他方のｎ型不純物領
域１２（ＭＣ１ｂ）とメモリセルＭＣ２の一方のｎ型不
純物領域１２（ＭＣ２ａ）とは同一の山部により共有す
る。メモリセルＭＣ２の他方のｎ型不純物領域１２（Ｍ
Ｃ２ｂ）とメモリセルＭＣ３の一方のｎ型不純物領域１
２（ＭＣ３ａ）とは同一の山部において共有し、メモリ
セルＭＣ３の他方のｎ型不純物領域１２（ＭＣ３ｂ）と
メモリセルＭＣ４の一方のｎ型不純物領域１２（ＭＣ４
ａ）とは同一の山部において共有する。同様に、メモリ
セルＭＣ４の他方のｎ型不純物領域１２（ＭＣ４ｂ）と
トランジスタＴ２の他方の端子に対応するｎ型不純物領
域１２（Ｔ２ａ）とは、同一の山部で共有している。
ｎ型不純物領域１２（Ｔ１ｂ）は、メモリセルＭＣ１の
一方のｎ型不純物領域１２（ＭＣ１ａ）と同一の山部に
おいて共有し、メモリセルＭＣ１の他方のｎ型不純物領
域１２（ＭＣ１ｂ）とメモリセルＭＣ２の一方のｎ型不
純物領域１２（ＭＣ２ａ）とは同一の山部により共有す
る。メモリセルＭＣ２の他方のｎ型不純物領域１２（Ｍ
Ｃ２ｂ）とメモリセルＭＣ３の一方のｎ型不純物領域１
２（ＭＣ３ａ）とは同一の山部において共有し、メモリ
セルＭＣ３の他方のｎ型不純物領域１２（ＭＣ３ｂ）と
メモリセルＭＣ４の一方のｎ型不純物領域１２（ＭＣ４
ａ）とは同一の山部において共有する。同様に、メモリ
セルＭＣ４の他方のｎ型不純物領域１２（ＭＣ４ｂ）と
トランジスタＴ２の他方の端子に対応するｎ型不純物領
域１２（Ｔ２ａ）とは、同一の山部で共有している。
【００６０】また、トランジスタＴ１のセレクトゲート
ＳＧＳ及びトランジスタＴ２のセレクトゲートＳＧＤ
は、メモリセルトランジスタＭＣ１〜ＭＣ４の浮遊ゲー
トＦＧ１〜ＦＧ４と同一の工程で形成してもよく、ある
いはメモリセルトランジスタＭＣ１〜ＭＣ４の制御ゲー
トＣＧ１〜ＣＧ４と同一の工程で形成してもよい。
ＳＧＳ及びトランジスタＴ２のセレクトゲートＳＧＤ
は、メモリセルトランジスタＭＣ１〜ＭＣ４の浮遊ゲー
トＦＧ１〜ＦＧ４と同一の工程で形成してもよく、ある
いはメモリセルトランジスタＭＣ１〜ＭＣ４の制御ゲー
トＣＧ１〜ＣＧ４と同一の工程で形成してもよい。
【００６１】このように、本実施の形態をＮＡＮＤ型Ｅ
2 ＰＲＯＭに適用することで、鋸歯状に加工された半導
体基板の谷部を単位としてトランジスタＴ１、Ｔ２、メ
モリセルＭＣ１〜ＭＣ２を連続的に配置することで集積
度が向上し、さらにそれぞれの不純物領域１２の素子分
離も谷部を利用することで容易に行うことができる。
2 ＰＲＯＭに適用することで、鋸歯状に加工された半導
体基板の谷部を単位としてトランジスタＴ１、Ｔ２、メ
モリセルＭＣ１〜ＭＣ２を連続的に配置することで集積
度が向上し、さらにそれぞれの不純物領域１２の素子分
離も谷部を利用することで容易に行うことができる。
【００６２】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、上記実施の形態によ
る製造方法における各種製造条件や膜厚、材質等は一例
であり、必要に応じて変えることができる。また、本発
明による半導体記憶装置は、ＮＡＮＤ型Ｅ2 ＰＲＯＭに
限らず他の各種記憶装置に適用してもよい。
を限定するものではない。例えば、上記実施の形態によ
る製造方法における各種製造条件や膜厚、材質等は一例
であり、必要に応じて変えることができる。また、本発
明による半導体記憶装置は、ＮＡＮＤ型Ｅ2 ＰＲＯＭに
限らず他の各種記憶装置に適用してもよい。
【００６３】
【発明の効果】以上説明したように、本発明の半導体記
憶装置及びその製造方法によれば、鋸歯状に加工された
半導体基板の谷部において、上部が尖塔状の形状を有す
る浮遊ゲートと、谷部の形状に応じて下方に向かって鋭
角的な形状を有する制御ゲートとが対向するように配置
されていることで、データの書き込み又は消去時に必要
な最大動作電圧が低減されると共に、集積度を向上させ
ることが可能である。
憶装置及びその製造方法によれば、鋸歯状に加工された
半導体基板の谷部において、上部が尖塔状の形状を有す
る浮遊ゲートと、谷部の形状に応じて下方に向かって鋭
角的な形状を有する制御ゲートとが対向するように配置
されていることで、データの書き込み又は消去時に必要
な最大動作電圧が低減されると共に、集積度を向上させ
ることが可能である。
【図１】本発明のー実施の形態による半導体記憶装置の
構成を示した縦断面図。
構成を示した縦断面図。
【図２】同半導体記憶装置における浮遊ゲートの断面を
より詳細に示した縦断面図。
より詳細に示した縦断面図。
【図３】同半導体記憶装置における膜厚比、制御ゲート
電圧、容量結合比の関係を示したグラフ。
電圧、容量結合比の関係を示したグラフ。
【図４】同半導体記憶装置を製造する前段階として半導
体基板の表面に鋸歯状の加工を行う手順を示した縦断面
図。
体基板の表面に鋸歯状の加工を行う手順を示した縦断面
図。
【図５】同半導体記憶装置を製造するときの工程別の素
子の断面構造を示した縦断面図。
子の断面構造を示した縦断面図。
【図６】ＮＡＮＤ型Ｅ2 ＰＲＯＭの回路構成を示した回
路図。
路図。
【図７】同ＮＡＮＤ型Ｅ2 ＰＲＯＭに本実施の形態を適
用した場合の断面構造を示した縦断面図。
用した場合の断面構造を示した縦断面図。
１１ ｐ型半導体基板 １２ ｎ+ 型不純物領域 １３、１５、２１、２２、２６、５３ シリコン酸化膜 １４、２４ トンネル酸化膜 ５１ シリコン窒化膜 ５２ レジスト膜 ＦＧ、２３ 浮遊ゲート ＣＧ、２５ 制御ゲート ＷＬ１〜ＷＬ４ ワード線 ＳＬ セレクト線 ＳＧＳ、ＳＧＤ セレクトゲート ＢＬ ビット線 ＭＣ１〜ＭＣ４ メモリセル Ｔ１、Ｔ２ セレクトゲート用トランジスタ
Claims (5)
- 【請求項１】表面が鋸歯状に加工されて形成された山部
と谷部とを有する半導体基板と、 前記半導体基板の谷部において第１の絶縁膜を介して形
成され、上部が尖塔状に加工された浮遊ゲートと、 前記半導体基板の谷部において前記浮遊ゲートの上部に
第２の絶縁膜を介して形成され、下部が谷部に応じた形
状を有する制御ゲートと、 を備え、 前記浮遊ゲートの上部の先端と前記制御ゲートの下部の
先端とが前記第２の絶縁膜を介して対向するように配置
されていることを特徴とする半導体記憶装置。 - 【請求項２】前記浮遊ゲートへの電子の注入、又は注入
された電子の引き抜きを、前記第２の絶縁膜を介して前
記浮遊ゲートと前記制御ゲートとの間にトンネル電流を
発生させて行うことを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項３】前記半導体基板と前記第１の絶縁膜と前記
浮遊ゲートとにより形成される第１の容量と、前記浮遊
ゲートと前記第２の絶縁膜と前記制御ゲートとにより形
成される第２の容量との容量結合比が、前記浮遊ゲート
の底面の寸法と前記制御ゲートの底面の寸法との比率に
より設定されることを特徴とする請求項１又は２記載の
半導体記憶装置。 - 【請求項４】セレクトゲートを有する第１のトランジス
タの一方の端子と、浮遊ゲート及び制御ゲートを有する
少なくとも二つのメモリセルトランジスタのそれぞれの
両端子と、セレクトゲートを有する第２のトランジスタ
の一方の端子とが直列に接続され、前記第１のトランジ
スタの他方の端子はセレクト線に接続され、前記第２の
トランジスタの他方の端子はビット線に接続されたＮＡ
ＮＤ型不揮発性記憶装置であって、 表面が鋸歯状に加工されて形成された山部と谷部とを有
し、山部には不純物拡散層が形成され、それぞれの不純
物拡散層が谷部により相互に分離された半導体基板にお
いて、 前記第１のトランジスタは、谷部に第１の絶縁膜、又は
第１及び第２の絶縁膜を介して形成されたセレクトゲー
トと、この谷部の両側の山部にそれぞれ形成された不純
物拡散層とを有し、 少なくとも二つの前記メモリセルトランジスタは、前記
第１のトランジスタのセレクトゲートが形成された谷部
に隣接する連続した少なくとも二つの谷部にそれぞれ前
記第１の絶縁膜を介して形成された上部が尖塔状の浮遊
ゲートと、この浮遊ゲートの上部に前記第２の絶縁膜を
介して対向するようにそれぞれ形成された制御ゲート
と、それぞれの谷部の両側の山部に形成された不純物拡
散層とを有し、 前記第２のトランジスタは、前記メモリセルトランジス
タの浮遊ゲートが形成された連続する少なくとも二つの
谷部にさらに隣接する谷部に前記第１の絶縁膜、又は前
記第１及び第２の絶縁膜を介して形成されたセレクトゲ
ートと、この谷部の両側の山部にそれぞれ形成された不
純物拡散層とを有し、 前記第１のトランジスタが有する二つの不純物拡散層の
うち隣接する前記メモリセルトランジスタと共有しない
ものはセレクト線に接続され、前記第２のトランジスタ
が有する二つの不純物拡散層のうち隣接する前記メモリ
セルトランジスタと共有しないものはビット線に接続さ
れることを特徴とする半導体記憶装置。 - 【請求項５】半導体基板の表面を鋸歯状に加工し、山部
と谷部とを形成する工程と、 前記半導体基板の谷部の上部に第１の絶縁膜を形成する
工程と、 前記半導体基板の谷部において、前記第１の絶縁膜の表
面上に導電材を堆積して浮遊ゲートを形成する工程と、 さらに絶縁膜を形成する処理を行うことにより、前記浮
遊ゲートの上部を尖塔状に加工する工程と、 前記半導体基板の谷部において、前記浮遊ゲートの表面
及び前記第１の絶縁膜を覆うように第２の絶縁膜を形成
する工程と、 前記半導体基板の谷部において、前記第２の絶縁膜を介
して前記浮遊ゲートの上部に導電材を堆積して制御ゲー
トを形成する工程であって、前記制御ゲートの下部が下
向きに凸状になっており、前記浮遊ゲートの尖塔状の上
部の位置と自動的に一致する工程と、 を備えたことを特徴とする半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06724698A JP3863283B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体記憶装置及びその製造方法 |
| US09/267,607 US6252272B1 (en) | 1998-03-16 | 1999-03-15 | Semiconductor device, and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06724698A JP3863283B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265948A true JPH11265948A (ja) | 1999-09-28 |
| JP3863283B2 JP3863283B2 (ja) | 2006-12-27 |
Family
ID=13339385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06724698A Expired - Fee Related JP3863283B2 (ja) | 1998-03-16 | 1998-03-17 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3863283B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100751666B1 (ko) * | 2001-12-13 | 2007-08-23 | 주식회사 하이닉스반도체 | 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법 |
| JP2009506578A (ja) * | 2005-08-31 | 2009-02-12 | マイクロン テクノロジー， インク． | リセス型浮遊ゲートを有するフラッシュメモリ |
-
1998
- 1998-03-17 JP JP06724698A patent/JP3863283B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100751666B1 (ko) * | 2001-12-13 | 2007-08-23 | 주식회사 하이닉스반도체 | 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법 |
| JP2009506578A (ja) * | 2005-08-31 | 2009-02-12 | マイクロン テクノロジー， インク． | リセス型浮遊ゲートを有するフラッシュメモリ |
| US8614473B2 (en) | 2005-08-31 | 2013-12-24 | Micron Technology, Inc. | Flash memory with recessed floating gate |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3863283B2 (ja) | 2006-12-27 |
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