TWI306648B - Emitter contact of a semiconductor device and method of producing the same - Google Patents

Emitter contact of a semiconductor device and method of producing the same Download PDF

Info

Publication number
TWI306648B
TWI306648B TW091119800A TW91119800A TWI306648B TW I306648 B TWI306648 B TW I306648B TW 091119800 A TW091119800 A TW 091119800A TW 91119800 A TW91119800 A TW 91119800A TW I306648 B TWI306648 B TW I306648B
Authority
TW
Taiwan
Prior art keywords
contact
substrate
metal layer
conductor
direction perpendicular
Prior art date
Application number
TW091119800A
Other languages
English (en)
Inventor
Goller Klaus
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
Application granted granted Critical
Publication of TWI306648B publication Critical patent/TWI306648B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41708—Emitter or collector electrodes for bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

1306648 A7 B7 五、發明説明（ 本發明係有關一種根據申請專利範 體裝置，且係有關-種根據申請專利範圍第5及== 造一半導體裝置之方法。 在圖16中，示出一種傳統的半導體裝置，且係根據該半 導體裝置而呈現與本發明相關的先前技藝之問題。該電a 體包含-（垂直）雙極電晶體（10)，該雙極電晶體（⑼以: 習知之方式表示時具有—基極接點(12) ' 一射極接點(Μ) 、及一集極接點（16)。該雙極電晶體⑽可以是— npn電晶 體或一pnp電晶體，這是半導體裝置的高頻電路的一組件 部分之例子。最簡單情形下的一CM0S電路包含一m〇s電 晶體（20)，該MOS電晶體（20)具有一源極接點（22)、—開 極接點（24)、及-没極接點（26)，且可在相同的基材（8)(例 如一矽晶圓）上額外地提供該M〇s電晶體（2〇)。 此種雙極-CMOS電路的特徵在於：所形成的該射極接點 (也被稱為射極堆疊）（1 4)遠比所有其他的接點‘‘高出”在 基材（8)的製程表面（8，）之上。離開基材（8)的製程表面（8,) 之射極接點（14)之接觸區與製程表面（8,)間之距離大於其他 接點（12)、（16)、（22)、（24)、及（26)與製程表面（8，）間之距 離。係因最佳化的雙極電晶體的必要製程要求而使得射極 接點（14)的此種較大的高度。例如，根據Infine〇n B9(：製 程的一雙極電晶體的射極接點（丨4)之整體高度為通常在製 fe表面（8')之上5 5 0奈米。相反地，諸如配置在相同基材（8) 的一 MOS電晶體（20)的多晶矽閘極接點（24)之高度通常只 有280奈米。 -5- 紙張尺度適用中國國家標準(CNS) A4規格（210 X 297公楚:> 1306648 A7 B7 五、發明説明（2 ) 由於射極接點（1 4)接觸區相對於其他的接點有這些相當 不同之距離’所以在將這些接點經由各接觸孔（32)而連接 到一第一建構金屬層（34)(稱為金屬i層）時，會造成與製程 有關的嚴重技術問題，其中情形將於下文中說明之。 通常是在製程FEOL(Front End Of Line :生產線前端）結 束之後’以諸如石夕酸蝴5粦玻璃（Boron Phosphorus Silicate
Glass ;簡稱BPSG)等的一介質（3〇)將半導體裝置（亦即， 雙極及CMOS電晶體）的所有主動組件覆蓋至大約丨4⑽奈米 的總尚度。在圖1中，係示出在沈積該絕緣層（3〇)(Bps(}層 )的步驟之後的一半導體裝置。在製程的此一階段，根據本 發明的一半導體裝置並未與先前技藝的半導體裝置有何不 同。 然後以一化學機械磨平步驟（CMp BpsG步驟）將絕緣層 (30)研磨平坦至一指定的目標厚度。在該研磨步驟結束後 所得到的該半導體裝置係以示意圖之方式示於圖2。 車乂问的射極接點（14)使得該平面研磨步驟（c M p B p § G步 驟）相當重要。雖然ynfineon C9N製程（該製程是〇力微 米技術的第九代CM〇S邏輯製程）中，該平面研磨步驟在處 理較低高度的閘極接點(24)(大約高出基材表面之上28〇夺 米β製程Μ並不是__技術上的挑戰，但是直接採用 C9NCMP BPSG步驟的製程規格時，將造成生產良率的大 幅下降。 例如’根據該⑽製程’係在研磨CMPBPSG步驟中， 將絕㈣（3G)(BPSG層）研磨至咖奈米±農Μ奈米之總高度 -6 - 纸張尺度適用夺國國家標準(C&S) A4現格(210X 297公龙Γ 1306648
。700奈米是在整個晶圓上的平均值，因此，在最小值的 情形下，BPSG層係在基材表面之上55〇奈米，因而在最小 值的情形下，BPSG層（30)的高度仍在間極接點（24)之上 270奈米。在局部的情形中，因為主動組件有與位置相關 的涵蓋密度，所以550奈米的BPSG層厚度通常可能是較小 的。因此，根據C9N而為純邏輯電路製程獲致的絕緣層 (3 0)之層厚度不是具有關鍵性的，因而CMp BpsG步驟有 較寬的製程上下限。 然而，如果提供一雙極電晶體（10)作為該半導體裝置的 —主動組件（可能在MOS電晶體（20)之外又提供雙極電晶體 (1 0))’則與製程有關的技術狀況就不同了。會發生此種狀 況是因為如果絕緣層（30)的研磨步驟（CMp BPSG)之規格係 直接取自CMOS邏輯電路製程（infineon C9N製程：BPSG 層馬度為700奈米土 150奈米）’並在雙極cmos製程 (Infineon B9C製程）中採用該規格，則在射極接點高度係 在基材（8)之上5 5 0奈米的最壞的狀況下，所得到的一 B P S G絕緣層（3 0)之尚度可能只有幾奈米。在射極接點（14) 之上的此種極薄的絕緣層（3 〇)不適於對一接觸孔（3 2)的後 續建構。因此’在B9C製程技術的情形中，要大幅減少該 磨平步驟（CMP BPSG)的製程上下限。 此外’還必須預期到尤其是包含矽鍺異質雙極電晶體的 未來雙極電晶體世代將有比其他接點（例如閘極接點多晶矽 堆登）更向的射極接點（射極堆疊），因而將使該問題更嚴重。 與較高的射極接點（1 4)相關聯的傳統半導體裝置之又一 -7 - ' 纸張尺度適财a Η家標準(CNS) A4规樁(210X297公费) --^- 1306648 A7 B7 五、發明説明（4 ) 問題在於.係經由各接觸孔（32)而各別地連接各接點（⑺ (14) (16)、(22)、(24)、及(26)，作為第一建構金屬層 磉 ()的標準而該等接觸孔（32)的建構步驟（CT)有相當高 的與製程相關之技術要求。因此，該等接觸孔（32)的姓刻 v驟（v驟· C T #刻）通常是__電毁敍刻步驟，且該钱刻步 驟必須對射極接點(丨4)(多晶石夕接點)有相當高的選擇性， ·· 裝 mm㈣m深的”接觸區（亦即，1接近基材（8) 的衣矛i表面（8 )之區域且勉刻時必須是可靠的且不能留 下4何殘餘物，也不能損及射極接點（i 4)。例如，在c州 衣程的上述規格之情形中，在該研磨步驟（CMp BpSG)之 後“’ MOS電晶體（2〇)的源極接點（22)及汲極接點（26)最大 可“埋入’’絕緣層（3〇)之下85〇奈米。 線 為了成在不留下任何殘餘物的情形下以電衆触刻步驟打 開位於接近基材處的這些接點（22)及（26)，必須有較長的 蝕刻時間。該較長的姓刻時間再加上7〇〇奈米士 15〇奈米的 BPSG層厚度意指：在55〇奈米的最小厚度下，縱使在一段 較短的㈣時間之後，位於射極接點⑽之上的接觸孔 (32)之㈣前緣將到達射極接點（14)的接觸區。自此時起 ，射極接點（14)的接觸區將暴露於電装蝕刻之下。只有在 該電毁飯刻步驟對（諸如多晶5夕等的）接點材料有相當高選 擇性的情形下(藉由將適當的鈍化化合物加入姓刻電渡中) 姓刻絕緣體（30)(例如BPSG)時，該蚀刻製裡才能持續地打 開深的接點，且不會損及射極接點（丨4卜此種與製程有關 的技術挑戰可能進一步造成良率的大幅下降。 -8- 丨士紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 1306648 A7 B7 五、發明説明（5 除了前文所述的傳統半導體裝置在其製造過程中必然會 碰到的與製程相關之技術困難（製程步驟C MP B P SG及CT 蝕刻之緊縮的製程上下限）之外，在此類習知的半導體裝置 之情形中，射極接點（14)的接觸區被不利地限制在接觸孔 (3 2)的區域。由於對射極接點（14)的橫斷面只能作非最佳 的利用，所以只能將需要較大射極-集極電流強度的雙極電 晶體應用實現至一受限制的程度。 先前已使自C9N製程衍生的對絕緣層（3〇)進行的研磨步 驟（C Μ P B P S G)之規格’‘變寬’’，而解決了於生產習知半導 體裝置時前文所述之問題。雖然在C9Ν製程的情形中，在 磨平步驟之後的絕緣層（30)之層高度需要7〇〇奈米土 15〇奈 米之一規格，但是在雙極CM0S製程（Infine〇n B9c製程）的 情形中，絕緣層（30)的層高度只需要在製程表面（8，）之上 750奈米土 150奈米。 如果射極接點的高度減少50奈米（而變為5〇〇奈米），則 對接觸孔（32)進行的蝕刻步驟之製程上下限比先前受到限 制，這是因為射極接點（】4)現在是可能被接觸孔蝕刻 蝕刻）侵犯的一較小之多晶矽“保留區，，。因此，減少了對 接觸孔（3 2)的電槳蝕刻步驟之製程上下限。 有鑑於傳統半導體裝置及其生產方法的前文所述之缺點 龟月之目的是指定一種半導體裝置及一種半導體铲 置之生產方法，其中可自由地選擇-接點(例如射極接點 ())的同度，且以長期來看不會使該半導體裝置的處理更
I3〇6648 A7 B7 五、發明説明（ 根據申請專利範圍第1及1 〇項 請專利範圍第5及12項的生產〜 了該目的。各較佳實施例是該等 主題。 之一半導體裝置及根據 半導體裝置之一方法達 附屬根據申請專利範圍 中 到 之 半導體裝置包含： 根據本發明的一第一方面 -基村，該基材之製程表面具有—垂直於該基材之方向. 著 該 層 中 配置在該基材上的至少一第—及—第二接點，且係在产 垂直於該基材的方向上比該第—接點的一接觸區更遠離 基材之一距離上提供該第二接點的—接觸區；以及 在至少-個導體上形成的至少—第一及一第二建構金屬 ’且可將該mu構金屬層連接到該等接點 之至少一個接點； 係在沿著垂直於該基材的方向上比該第一金屬層更遠離 該基材之一距離上提供該第二金屬層’該第二接點係:電 氣上連接到該第二金屬層的一導體，且在垂直於該基材之 方向上該導體係位於該第二金屬層之上，而且並未插入該 第一金屬層的一導體，以及 δ亥第一接點係在電氣上連接到該第一金屬層的一導體， 且在垂直於該基材之方向上該導體係位於該第一金屬層之 上。 如前文所述，通常係將傳統半導體裝置的各主動組件之 所有接點經由各接觸孔（CT)而連接到一第一建構金屬層的 各導體，且在垂直於該基材的方向上該等導體係位於該第 一建構金屬層之上。如果該半導體裝置的該主動組件是諸 -10- 纸張尺度適用中國國家標準(CNS> M規格匕削挪公幻 '—~' -- 1306648 A7 B7
如一 到該 敗 。因 大距 體。 連接 金屬 層配 更大 自由 第一 體係連接 > 同的方式 面有一較 層的一導 點的電氣 弟二建構 建構金屬 其他接點 點可以有 而經由該 雙極電晶體’則該第一建構金屬層的各別導 電晶體之基極接點、射極接點'及集極接點 而，根據本發明的該第一方面，採用了一不 此，根據本發明，具有一離開基材的製程表 離的接觸區之接點並未被連接到該第一金屬 相反地，係在製程的一較後階段才進行該接 ，例如，將該接點經由一接觸孔而連接到一 層’而係沿著垂直於該基材的方向將該第二 置在該第一建構金屬層之上。因此，具有比 的在該製程表面之上的接點高度之該第二接 的高度尺寸，這是因為無須連同其他的接點 建構金屬層連接該第二接點。 並未將該第一金屬層的任何導體沿著垂直於該基材的方 向而配置在該第二（高）接點之上。相反地，只有該第二金 屬層的一導體係在該第二接點之上’且係經由諸如一鎢接 觸腳而將該導體連接到該第二接點的該接觸區。 由於在處理了該第一金屬層之後，通常在任何一種情形 中都提供若干進一步的垂直連接接點（被稱為通孔連接接點 )’以便將該第一金屬層的某些導體連接到位於該第二金屬 層之上的各導體，所以在根據本發明的半導體裝置之情形 中可得到特定的優點。因而可經由該通孔丨連接接點而將 遠第二接點連接到該第二金屬層，因而不需要任何額外的 试影、清洗、建立金屬層 '及研磨步驟，即可經由較高的 金屬層而連接該第二接點》 -11 - :297公茇） 紙張尺度適用中國遵家標準(CNS) A4規格(210 1306648 A7
1306648
卜點的接觸區之間配置該 屬層的該等對應的導體與該第二 第一金屬層的任何導體。 根據本發明的該第一方面，一種 種生產一 +導體裝置 其是根據本發明的該第一方面之半導 卞导篮裒置）之方法包各下 列步驟： i。卜 提供一基材，該基材之萝鞀矣品s 士 衣程表面具有-垂直於該基材之 方向； — —伐點，且係在沿 著垂直於該基材的方向上比該第一接 乐播點的一接觸區更袁 該基材之一距離上提供該第二接點的—接觸區； 在電氣上將該第一接點連接到一第一建構金屬層 體’且在垂直於該基材的方向上該導體係位於該第基 金屬層之上；以及 在電亂上將該第二接點連接到一第二建構金屬層的—導 體，且在垂直於該基材之方向上該導體係位於該第二建構 金屬層之上’而且並未插入該第一金屬層的一導體： 係在垂直於該基材的方向上比該第一金屬層更遠離該其 材的一距離上提供該第二金屬層。 因此’在生產根據本發明的第一方面的一半導體裝置之 方法中，在垂直於該基材的方向上更為遠離該製程表面的 一距離上提供之該第二接點並未被連接到該第一金屬層的 一導體’而是只被連接到在垂直於該基材的方向上係位於 該第二金屬層之上的該第二金屬層之一導體。 因此’大幅簡化了其他接點與該第一建構金屬層有關的 -13- .丨.手紙谋尺度適用中國國家標準(CMS) A4规格(210 X 297公爱） η
線 1306648 A7 一---- —__B7 五、發明説明（1〇 ) 電氣，接之結構。達到該目的之原因I:在製程中以技術 方式實現該I接點與該1金屬層之電氣連接時，並未 考慮到該(較高的)第二接點、或複數個此種較高的第二接 點。作為替代的方式，可針對第—接點（或該等第一接點） 之接合而將接合該第-接點(或該等第一接點)的結構及製 程參數最佳化。在此同時，τ自由地選擇該第二接點的接 點高度（亦即該第二接點在垂直於該基材的方向上與該製程 表面之距離)(並同時調整该⑽如層的厚度，而該BPSG層 的最小高度必須等於岑大於马·筮_ β 次人於。哀弟—接點所得到的接點高度） ’以便確保最佳的結構及组件特性。 該第二接點最好是一雙極電晶體的一射極接點，且該第 一接點最好是一雙極電晶體的—基極或集極接點、或一 MOS電晶體的一源極、閘極、或汲極接點。 以電氣方式連接該第一接點的該步驟包含下列步驟： 在一絕緣體令界定一接點，該接點係沿著垂直於該基材 的方向而延伸，且係終止於該第一接點上： 以一導電接觸孔填充材料填滿該接觸孔；以及 在垂直於該基材的方向上高於該第一接點處界定該第— 金屬層的該導體，使該導體係在電氣上連接到該接觸孔填 充材料。 例如，在完成該半導體裝置的主動組件之後（製程FE〇l 的終止），利用一 CVD製程在該半導體裝置上沈積諸如 BPSG(矽酸硼磷玻璃）等的亡介質絕緣體，以一後續的磨平 步驟（CMP BPSG)將該介質絕緣體研磨置一目標厚度，並 -14- 本·紙張又度適用中國國家標準(CNS) Α4規格(210 X 297公釐） !3〇6648 A7
利用習慣上的微影及蝕刻步驟建構該介質絕緣體。所得到 的接觸孔係沿著垂直於該基材的方向而延伸，且係終止於 待接合的該等一個或多個第一接點。然後可經由—mcvd 金屬化步_驟’而將最好是鶴的-導電接觸孔填充材料填滿 該接觸。然後最好是在該再度+面化的焉接觸腳上配置 該第-金屬層的H因而以導電之方式將該導體連接 到該第一接點。 在電氣上連接該第二接點的該步驟最好是包含下列步驟： 在一絕緣體中界定一接觸孔，該接觸孔係沿著垂直於該 基村的方向而延伸，且係終止於該第二接點上. 以一導電接觸孔填充材料填滿該接觸孔；以及 將該第二金屬層的該導體界定為在垂直於該基材的方向 上係在該第二接點之上’因而該導體係在電氣上連接到該 接觸孔填充材料，且並未插入該第一金屬層的一導體。 在笔氣上將5亥苐二接點連接到該第二金屬層的一導體的 該步驟之同時，最好是將該第一金屬層的至少一個導體連 接到s亥第—金屬層的該導體。因此，最好是經由通孔i連 接接點而以一種導電之方式將該第二接點連接到該第二金 屬層的一導體。對這些通孔丨連接接點的處理形成了此種 半導體裝置的標準製程之一部分’因而與傳統的處理方法 相比時’接合該第二接點不需要有額外的建構步驟。 根據本發明的一第二方面，一半導體裝置包含： 一基材’該基材之製程表面具有一垂直於該基材之方向； 配置在έ亥基材上的至少一第一及一第二接點，且係在沿 -15- ft11 麥紙張义度適财熊轉準(CNS> A4規格(21GX 297公Jr) 一 一 1306648 A7
------ B7 ____ 五、發明説明（η ) 著垂直於該基材的方向上比該第一接點的一接觸區更遠離 该基材之—距離上提供該第二接點的一接觸區；以及 在至少一第一及一第二導體上形成的至少一個建構的金 屬層’且在每一種情形中可將該等至少一個建構的金屬層 連接到其中一個該等接點： 係經由一接觸孔在電氣上將該第一接點連接到在垂直於 該基材的方向上係位於該金屬層之上的該金屬層之該第一 導體’而該接觸孔係沿著垂直於該基材的方向而延伸，且 係以一導電接觸孔填充材料填滿該接觸孔；以及 該第二接點係直接鄰近在垂直於該基材的方向上係位於 該金屬層之上的該金屬層之該第二導體，因而該第二接點 係在電氣上連接到該第二導體，且並未插入—填滿的接觸 孔。 根據本發明的該第二方面，並未經由一接觸孔而在電氣 上將S亥第一接點（亦即較南的接點）連接到該（諸如第一）金 屬層之該導體。在替代的方式中，係以鄰近該第二接點的 該接觸區的該金屬層之該第二導體直接進行電氣連接，而 並未插入一電氣接觸孔。因此，可以在不必考慮到較高的 第一接點之情形下’處理其他接點的接觸孔，因而與本文 開始處所述的傳統半導體裝置相比時，該等接觸孔的結構 在將該第一接點連接到該金屬層時是不重要的。 並非以對一接觸孔進行的電渡.蝕刻步驟打開該第二接點 的該接觸區，而最好是以—研磨步驟（c Μ P步驟）打開該第 一接點的該接觸區。因此，可根據對一最佳化主動組件的 -16 -;参紙張尺度適用令國國家標準(CNS) Α4規格m〇 χ 297公簦) 1306648 A7
五、發明説明（13 ) 要求’而自由地選擇或調整該第二接點之高度。 該第二接點最好是—雙極電晶體的一射極接點， -接點最好是一雙極電晶體的一基極或集極接…:一 MOS電晶體的-源極、開極、或沒極接點。 ^ 根據本發明的該第二方面，一種生產一半導體裝 好是根據本發明的該第：方面之半導體裝4)之方> 列步驟： 提供一基材，該基;y* + _ t α & 材之衣程表面具另一垂直於該基材之 方向； 界定在該基材上的至少一第一及一第二接點，且係在沿 著垂直於該基材的方向上比該第一接點的一接觸區更遠離 該基材之一距離上提供該第二接點的一接觸區： 經由-接觸孔而在電氣上將該第一接點連接到在垂直於 »玄基材的方向上係、位於_建構的金屬廣之上的該建構的金 屬層之-第-導體，而該接觸孔係沿著垂直於該基材的方 向而L伸且如以一導電接觸孔填充材料填滿該接觸孔： 以及 在电氣上將s亥第二接點連接到該金屬層的一第二導體， 肩第一導體在垂直於該基材的方向上係在該金屬層之上， 亚鄰近該第二接點，而且並未插入一填滿的接觸孔。 因此，亦如同一般習知生產方法之情形，係經由沿著垂 直於該基材的方向而延伸的各接觸孔在電氣上將該等一個 或多個第一接點連接到該建構的金屬層之對應的導體。係 以一 Μ影及後續的電漿蝕刻步驟，然後進行一金屬化步驟 -17 - 〔▲紙張尺度適用中国輿家操準扣㈣Α4規格(21〇)<297公登〉 --- 1306648 A.7 B7 五、發明説明（14 ^諸如Μ的—接觸孔填充材料填滿該接觸π，而諸如 户兮#緣體（尤其疋BPSG)中界定該等接觸孔。然後在終止 X弟帛點的接觸區上的該垂直接觸腳之離開該製程表 的研磨後的上面上界定該金屬層的該第一導體，使該第 導體係在電氣上連接到該接觸孔填充材料。 相反地，係以不同的方式進料電氣上將該第二接點連 接到該建構的金屬層之一第二導體。在此處使用以一接 觸孔填充材料填滿的接觸孔，亦gp，並未使用該垂直接觸 在溱代方式中’遺第二接點的接觸區直接鄰近該金屬 層的對應導體，因而在該（第_)金屬層的該導體與該第二 接點之間存在有一電氣連接'“，在該第二接點的該接 觸區與該建構的金屬層的該第二導體之間可以有一薄概整 層，該薄襯塾層特別係用來作為一擴散障壁（例如氣化欽）。 並非經由一接觸孔以及該等一個或多個第一接點而接合 該第二接點的接觸區之事實意指：大幅玫寬了建構接觸孔 的製程要求。現在可以與接觸孔構造的製程限制無關之方 式自由選擇該第二接點之正常高度。 該第二接點最好是—雙極電晶體的_射極接點，而該第 -接點最好是-雙極電晶體的—基極或集極接點、或一 Μ 0 S電晶體的一源極、閘極、或汲極接點。 以電氣方式連接該第一接點的該步驟最好是包含下列步 驟： 在一絕緣體中界定-接職，該接觸孔係沿著#直於該 基材的方向而延伸’且係終止於該第—接點上 -18 - 杏纸張尺度適用t國國家標準(CNS) A4規格(210 X 297公釐） 1306648 五、發明説明
15 以十電接觸孔填充材料填滿該接觸孔；以及 在垂且於該基材的方向上高於該第一接 層的該第，，使該第一導體係在電氣上；二= 孔填充材料。 硬接到戎接觸 以包氣方式連接該第二接點的該 驟： 瑕計疋包含下列步 以一平面研磨步驟沿著垂直於 -接點的* u 1万向而界定該第 一接....S的—露出接觸區：以及 界定該金屬層的第二導體，使該第二導體以一 式鄰近該第二接點的該露出接觸區。 电方 最:子是以一平面研磨步驟打開該第二接點之該接觸區， :不是以該第一接點的情形甲之一電漿蝕刻步驟來打開該 第二接點之該接觸區。習知的CMp研磨步驟特別適用於2 種情形。例如’在製邮飢結束之後，丨以⑽法沈積該 絕緣體（例如B P S G)之後，即勃杆用央讲約# J ^即轨仃用求研磨該絕緣體（例如 BPSG)的平面研磨步驟，使該絕緣體的目標高度將使广卞 研磨步驟終止於該第二接點上。 可以一種習知之方式使用習知的终點偵 、'*不 '疋，以便建 立CMP研磨步驟的終點。在研磨或磨平步 卜 外y 瑕奸是將 該第二接點本身用來作為研磨擋止區。亦可摇 』奴供用來作為 一研磨擋止區的額外的結構。 因為在對用來接合該第一接點的接觸孔進行微影及電漿 独刻步驟期間，係以一光阻保護該第二接點先前露出的^ 觸區，所以在電漿蝕刻步驟期間該先前露出的接 ^ L—不會 '19- 丨本紙張尺度適用中國S家標準(CNS) A4規格(21ϋ X 297公釐） !3〇6648 A7 B7
五、發明説明（16 受到侵襲。因而可以一種簡單的方式利用施加到該上 α ^ ^ —接 點的露出接觸區的金屬層之違弟二導體執行該接觸巴之，ι 合。在界定該金屬層（例如以一 MCVD製裎施加的然後建構 的一鋁銅層）的該第二導體之前，有利的方式是先賤錢_作 為一遷移擒止區之概墊層（例如氮化鈦）。 在以對絕緣體（例如B P S G)的一研磨步驟露出該第二接 點的接觸區之替代方式中’亦可以對接觸孔填充材料進行 的一較後之研磨步驟露出該接觸區。 下文中將參照較佳實施例的各附圖，而以舉例方式說明 本發明，這些附圖有： 圖1至14示出在該生產方法的不同建構或處理階段中根 據本發明第一方面的一半導體裝置較佳實施例之斷面示意 圖； 圖15示出根據本發明第二方面的一半導體裝置較佳實施 例之斷面示意圖；以及 圖16示出一傳統的半導體裝置之一斷面圖。 根據本發明第一方面的一半導體裝置較佳實施例之一斷 面圖係示於圖1。該半導體裝置係處於已完成主動組件（例 如雙極電晶體（1 〇)及MOS電晶體（20))的製程之一階段。因 而已到達了尤其可能進行高溫步驟的FEOL(生產線前端）製 程的結束。 如圖1所示’在後續的處理步驟中，最好是利用一 C V D 沈積步驟（步驟：CMP BPSG)將諸如BPSG(碎酸棚麟玻璃） 等的一介質絕緣體（3 〇)覆蓋整個半導體裝置。該絕緣體層 -20- ^紙狀度適财®时標準(CMS) A4規格(“X 297公着)------ " 1306648 A7 B7 五、發明説明（17 ) (3 0)通常是施加有一大約1400奈米的層高度。該掩蓋層的 尚度遠大於射極接點（14)的高度（通常是5 5 〇奈米）、及閘極 接點（24)的高度（通常是280奈米）。 在圖2所示的次一製程步驟中，採用習知化學機械磨平 (Chemical Mechanical Planarization ;簡稱CMP)(步驟： CMP BPSG)的一研磨步驟將絕緣體層（3〇)研磨至通常為 700奈米:t 150奈米的一目標高度。 如圖3所示，然後以一微影及一後續的蝕刻步驟（步驟： C T蚀刻）在絕緣體層（3 〇)中界定各接觸孔（3 2)。這些接觸 孔（3 2)係垂直於該基材（8)的方向而延伸，亦即這些接觸孔 (32)具有一垂直方位。與生產諸如圖ι6所示的半導體裝置 之傳統方法不同’並未界定任何終止在射極接點（1 4)的一 接觸區之接觸孔（3 2)»換言之，並未在絕緣體層（3 〇)申姓 刻出任何通到射極接點（14)的接觸區之開窗。 因此’在後續的金屬化步驟中，並未接合射極接點（1 4)( 在本半導體裝置實施例的情形中是第二（較高的）接點）。自 製程的此階段中免除了射極接點（14)(或第二接點）的接合 之思義為·無須針對同時接合第一及第二接點（這在製程上 有技術的複雜性）而調整接觸孔（3 2)的建構，亦即調整研磨 步驟C Μ P B P S G及電漿蝕刻步驟c T蝕刻。 因此’與生產圖1 6所示半導體裝置的方法相比時，大幅 放寬了研磨步驟CMP BPSG(該步驟的結果係示於圖2)及電 漿蝕刻步驟C Τ蝕刻（圖3 )的製程上下限。因此，不再需要 在考慮接觸孔（32)搆造的情形下選擇選擇第二接點（丨4)在 ___________ -21 - &2十纸狀度適用t國國家標準(CNS) Α4规格(2削297公憂> --一~ -- 1306648 A7 87 五、發明説明（ 垂直於該基材的方向上的容許离庳^ ^ 令叶円度。根據本發明而生產本 發明第一方面所提供的半導體裝 衣置之方法反而可容許根據 最佳化雙極電晶體的製程要求而自由地選擇或調整射極接 點⑽的高度。由於去除了對射極接點(14)高度的拓撲限 制’所以可無須針對未來技術平二 又彳订十台的雙極組件而重新開恭
接觸孔的蝕刻技術。 7X 在完成了接觸孔金屬化之後’圖4中示出本發明第一方 面提供的根據本發明的半導體裝置之較佳實施例。最好是 先濺鍍-襯墊’該襯墊包含諸如氣化鈦，且係特別用來作 為-擴散擋止區 '然後諸如利用_ MCVDt程沈積諸如鎢 ，並以接觸孔填充材料填滿該等接觸孔（3 2)。 圖4至9所示之該等製程表面對應於生產諸如圖1 6所示半 導體裝置的一傳統方法之各別步驟。因此’在一習慣上的 方式下，利用一磨平步驟（步驟：CMp w)將該導電接觸孔 填充材料研磨至一目標高度。選擇此例中之目標高度，使 射極接點（14)(第二接點）並未被打開（請比較圖5),且在該 ·#界疋的接觸孔之外並沒有該填充材料或襯墊的任何殘留 物。 為了形成第一建構金屬層（34) ’然後可在該半導體裝置 之上錢鍍諸如鋁銅等的一金屬（請參閱圖6 ;步驟：濺鍍金 屬1 )。可根據設計需要而選擇該第一金屬層（34)之層厚度 ’該層厚度通常大約為400奈米。 利用一後續的微影及蝕刻步驟（步驟：邊緣金屬丨）而建 構該第—金屬層（34) ’使在填滿了諸如鎢的等接觸孔（3 2) ___ -22- 02^紙張尺度適財M規格(21〇 χ 297公#) --- 1306648 A7
1306648 A7 __________ _____ 五、發明説明（2〇 ) 然後以一種類似於前文中參照圖4所述的金屬化步驟之 方式’以一導電接觸孔填充材料填滿該等接觸孔（3 8)。仍 然先濺鍍一用來作為擴散擋止區之襯墊(氮化鈦）（步驟··濺 鍍襯墊）。然後利用一 MC VD製程（步驟MC VD W ;請參閱 圖1 1)沈積一適當的金屬（例如鎢），然後利用一進一步的平 面研磨步驟（步驟CMP W ;請參閱圖1 2)將該金屬研磨至一 目標高度。以與前文中參照圖6及7所述的建構第一金屬層 (34)之相同方式來建構第二金屬層（4〇)。 在完成根據本發明的方法步驟之後的根據本發明第一方 面的半導體裝置之較佳實施例係示於圖1 4。如前文中所詳 述的’該半導體裝置不同於圖16所示的一習知半導體裝置 之處尤其在於：第二接點（40)(在該實施例中為射極接點） 並未被一填滿的接觸孔（32)連接到第一金屬層（34)的一導 體’而是經由一通孔1連接接點而以較佳之方式直接連接 到第二金屬層（40)。在第二接點（14)的接觸區與第二金屬 層（40)的該導體（係在垂直於該基材的方向上將該導體配置在 接點（14)之上）之間並未配置第一金屬層（34)的任何導體。 因為必須在任何一種情形中根據一標準製程而形成用來 將該第一金屬層的各導體以標準方式連接到該第二金屬層 的通孔1連接接點，所以經由第二金屬層（40)而接合第二接 點（14)時，並不會導致額外的製程步驟。在接點（i4)之上 蝕刻出的該通孔1因而不會被該第一金屬層的—導體所擔 止，而是終止在射極接點（i 4 )的多晶夕上。因此，係以__ 種受控制的方式同時進行穿過可用來作為蝕刻擒止區的該 -24 - /参纸張尺度適用肀國國家標準(CNS) Α4规格(210X297公釐) ~ ' ' 1306648
1306648 A7 __ B7 五、發明説明（22~7 ' " 該CMP製程步驟因而被播止在射極接點⑽）上。為了此一 目的’可以-種習知之方式使用一終點偵測系·统，用以指 示。亥研磨ν驟到達第—接點（夏4 Q)的時點。亦可提供可用來 作為一研磨擋止區之額外的輔助結構。 如已參…圖3至5所詳述的，然後利用一微影步驟及一钱 刻步驟（步驟：CT蝕刻）建構絕緣體（3〇〇)中之各接觸孔 (3 20)。然而，與根據圖16的傳統半導體裝置不同，並未在 射極接點（140)之上建構任何接觸孔（32〇)。可利用一傳統 的方式而已一襯墊層（例如氮化鈦）襯墊該等接觸孔2〇), 並以諸如鎢等適當的一接觸孔填充材料填滿該等接觸孔 (3 20)。在一後續的平面研磨步驟（CMp w)中，將利用諸如 一 MCVD製程施加的該金屬層研磨至一目標高度，使射極 接點（140)(或第二接點）的接觸區露出。因此，可同樣地將 該等接觸孔（3 2 0)的接觸孔填充材料之研磨步驟用來打開第 一接點（140)的接觸區（並去除襯墊殘餘物.）。 然後進行（第一）建構的金屬層（340)之界定，該界定的製 程步驟與用來界定此類金屬層的傳統標準方法並無不同。 晴注意’被配置在垂直於該基材的方向上係在第二接點 (140)之上的金屬層（340)之一導體直接鄰近該接點，因而 在第二接點（140)(射極接點）與金屬層（340)的該對應（第二 )導體之間建立了一導電連接。換言之，與該半導體裝置的 其他接點不同，一接觸孔接腳（320)並未將第二接點（丨4〇) 連接到該金屬層（3 4 0)的指定第二導體。反而係以鄰近第二 接點（140)的第一金屬層（340)的導體直接進行該第二接點 -26- c；泰紙張尺度適用中國國家標準(CMS) A4規格(210 X 297公釐) ' ~ 1306648 A7 ________B7 _ 五、發明説明（23 ) (140)之接合。可在該第二接點與金屬層（34〇)的該第二導 體之間設有一薄（尤其是金屬）中間層，用以降低接觸電阻。. β生產方法及其所得到的半導體裝置之優點在於：可根 據一最佳化雙極電晶體的製程要求，而自由地選擇或調整 第二接點（14〇)在垂直於該基材的方向上之高度。不再需要 利用STI進行之厚度量測。同時降低了在研磨步驟CMP BPSG之後的絕緣體（30〇)層厚度量測之不確定性（為土 ι5〇 奈米），且儘量降低了或消除了過度研磨的風險。不再需要 藉由以接觸孔填充材料（例如鎢）來填滿接觸孔（32〇)而接合 該第二接點。可將第一金屬層（340)直接連接到射極接點 (140)(無須接觸孔接腳（32〇)。 不再有接觸面積（亦即接觸孔（32〇)的直徑）之限制，這是 因為可將第二接點（14〇)的整個有效面積用來建立接觸。因 此’可在雙極電晶體（丨00)中實現較大的電流強度，或者可 根據射極接點（140)的面積而對較大的電流強度作最佳的調 整。 -27- 幻务纸張足度適用中國國家標準((^3) A4规格（210X297公茇） 1306648 A7 B7 五、發明説明（24 ) — 元件代號對照表： 根據本發明第一方面的較佳實施例及先前技藝之元件代 號對照表如下： 8 基材（例如矽半導體基材） 8 基材（8)的製程表面 10 雙極電晶體 I -.雙極電晶體的基極接點 14 雙極電晶體的射極接點（射極堆疊） 16 雙極電晶體的集極接點 20 MOS電晶體 22 Μ Ο S電晶體的汲極接點 24 Μ〇8電晶體的閘極接點 26 M〇S電晶體的源極接點 30 絕緣體（例如BPSG) ’32以接觸孔填充材料（例如鎮）填滿的接觸孔（口） 34 具有導體的建構之第一金屬層 36 介質（絕緣體）ILD(例如TEOS) 38以接觸孔填充材料填滿的接觸孔（ViA」） 40具有導體的建構之第二金屬層 说對照表如下： 根據本發”—方面的較佳實施例及先前技藝之元件代 80基材（例如矽半導體基材） 8〇'基材（8〇)的製程表面 -28-
1306648 A7 B7 五、發明説明（25 ) 100 雙極電晶體 1 20 雙極電晶體的基極接點 1 4〇 雙極電晶體的射極接點（射極堆疊） 160 雙極電晶體的集極接點 200 MOS電晶體 220 MOS電晶體的源極接點 240 MOS電晶體的閘極接點 260 Μ Ο S電晶體的汲極接點 300 絕緣體（例如BPSG) 3 2 0 以接觸孔填充材料（例如鎢）填滿的接觸孔（C Τ ) 340 具有導體的建構之第一金屬層 q私紙張又度適用中國®家標準(CNS) Α4规格（210X297公釐）

Claims (1)

  1. 利申請案 i圍替換本(97年8月） -- 丨 申請專利範園 1·—種半導體裝置，具有： 一基材（8)，該基材之製赵矣&,〇|、 面（8)具有一垂直於該基 材之方向， 配置在該基材上的至少一筮 ^ 第—（12、16、22、24、26) 及一第一（14)接點，且係在沿菩番u ^ /σ耆垂直於該基材的方向上 =第一接點(12、1 6、22、24、26)的-接觸區更遠離 該基材⑻之-距離上提供該第：㈣⑽I 以及 在至少-個導體上各別形成的至少一第一(34)及一第 二(4〇)建構金屬層’且可將該等第一及一第二建構金屬 層連接到該等接點中之至少一個接點； 係在沿著垂直於該基材的方向上比該第一建構金屬層 ⑽更遠離該基材⑷之—距離上提供該第二建構金屬層 (40)， 該第二接點（14)係在垂直於該基材之方向上電氣連接 到該第二建構金屬層(4〇)的-導體，且其間並未設置該 第一建構金屬層（34)的一導體，以及 該第-接點（12、16、22、24、26)係在垂直於該基材 之方向上電氣連接到該第一建構金屬層（34)的一導體。 2.如申，專利範圍第Μ之半導體裝置，其中該第二接點 (14)疋雙極電晶體（1 〇)的一射極接點，而該第一接點 疋-雙極電晶體的—基極接點（12)或集極接點（16)、或 M〇S電晶體（20)的一源極接點（22)、間極接點（24)、 或汲極接點（26)。 本紙張尺度適用中@ i轉準(CNS)
    A8 B8 C8
    如申請專利範圍第1或2項之半導體裝置，其中該第-接 點（12、16 ' 22、24、 )係經由一接觸孔（3 2 )而連接至ij 該第一建構金屬層（34彳沾〜战 (4)的該導體，而該接觸孔係沿著垂 直於該基材的方向而 延伸’且係以一導電接觸孔填充材 料填滿該接觸孔。
    4·如申請專利範圍第1或2項之半導體裝置，其中係經由一 接觸孔(38)而將該第二接點⑽連接到該第二建構金屬 層（40)的4導體，而該接觸孔係沿著垂直於該基材的方 向而延伸’且係以-導電接觸孔填充材料填滿該接觸 孔，而且其間並未設置該第一建構金屬層（34)的一導 體。 一種生產一半導體裝置之方法，具有下列步驟： 提供一基材（8)，該基材之製程表面（8，）具有一垂直於 該基材之方向； 界疋在3亥基材（8)上的至少一第一（12、16、22、24、 26)及一第二（14)接點，且係在沿著垂直於該基材的方向上 比該第一接點（12、16、22、24、26)的一接觸區更遠離 該基材（8)之一距離上提供該第二接點（14)的一接觸區； 將該第一接點（12、16、22、24、26)在垂直於該基材 的方向上電氣連接到一第一建構金屬層（3 4)的一導體； 以及 將該第二接點（14)在垂直於該基材之方向上電氣連接 到一第二建構金屬層（40)的一導體’而且其間並未設置 該第一建構金屬層（3 4)的一導體； -2- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)
    係在垂直於該基材的方向上比該第一建構金屬層⑽ 更遠離該基材(8)的_⑯離上提供該第二建構金屬層 (40) 〇 6_如申請專利範圍第5項之方法，其中該第二接點⑽是 -雙極電晶體(10)的-射極接點，而該第一接點是一雙 極電晶體的-基極接點（12)或集極接點（16)、或一職 電晶體（20)的-源極接點（22)、問極接點（24)、或沒極 接點（26)。 '如申請專利範圍第5或6項之枝，其中電氣連接該第一 接點（12、16、22、24、26)之該步驟包含下列步驟： 在-絕緣體⑽中界定一接觸孔（32)，該接觸孔係沿 著垂直於該基材的方向而延伸，且係終止於該第一接點 (12、16、22、24、26)上； 以一導電接觸孔填充材料填滿該接觸孔（32);以及 在垂直於該基材的方向上高於該第一接點（i2、16、 22、24、26)處界定該第一建構金屬層(34).的該導體，使 該導體係電氣連接到該接觸孔填充材料。 8.如申請專利範圍第5或6項之方法，其中電氣連接該第二 接點.（1 4)之該步驟包含下列步驟： ’該接觸孔係沿 止於該第二接點 在一絕緣體（36)中界定一接觸孔（38) 著垂直於該基材的方向而延伸，且係终 (14)上； 以一導電接觸孔填充材料填滿該接觸孔（38);以及 在垂直於該基材的方向上高於該第二接點(14)處界定 本紙張尺度通用中國國家標準(CNS) A4规格(210 X 297公---—-- 碟货輝(吏)正雜頁 盆 C8 ^____ D8 六、申請專利範圍 該第二建構金屬層（40)之該導體，使該導體係在電氣上 連接到該接觸孔填充材料，且其間並未設置該第一建構 金屬層（34)的一導體。 9 .如申請專利範圍第5或6項之方法，其中係將該第二接點 (14)電氣連接到該第二建構金屬層（4〇)的該導體之該步 驟之同時’將該第一建構金屬層（34)的至少一個導體連 接到該第二建構金屬層（4〇)的該導體。 10. —種半導體裝置，具有： 一基材（80)，該基材之製程表面（8〇，）具有一垂直於該 基材之方向； 配置在該基材（80)上的至少一第一（12〇、16〇、22〇、 240、260)及一第二接點（14〇)，且係在沿著垂直於該基 材的方向上比該第一接點（12〇、16〇、22〇、24〇、26〇)的 一接觸區更遠離該基材（8〇)之一距離上提供該第二接點 (140)的一接觸區；以及 在至J 一第一及一第二導體上形成的至少—個建構的金 屬層（340)，且在每一種情形中可將該等至少一個建構的 金屬層連接到其中一個該等接點（12〇、14〇、16〇、22〇、 240 ' 260); 係經由一接觸孔（320)將該第一接點（12〇、16〇、22〇、 240、260)在垂直於該基材的方向上電氣連接到該建構 金屬層（340)之該第一導體，而該接觸孔係沿著垂直於該 基材的方向而延伸，且係以一導電接觸孔填充材料填滿 該接觸孔；以及 -4-
    於在垂直於該基材的 —導體，因而該第二 ’且其間並未設置一 該第二接點（14〇)係直接鄰近位 方向上的該建構金屬層（340)之該第 接點(140)係電氣連接到該第二導體 填滿的接觸孔（320)。 U二請θ專利範圍第1〇項之半導體裝置，其中該第二接.點 β疋冑極電晶體(i 00)的一射極接點，而該第一接 占疋雙極電晶體（100)的一基極接點（12〇)或集極接點 〇6〇)、或一M0S電晶體（200)的一源極接點⑽）、閘極 12.-種生產一半導體裝置之方法，具有下列步驟： 提供一基材（80)，該基材之製程表面（8〇,)具有一垂直 於該基材之方向； 界定在該基材（80)上的至少一第一（12〇、16〇、22〇、 240、260)及一第二（14〇)接點，且係在沿著垂直於該基 材的方向上比該第一接點（12〇、16〇、22〇、24〇、26〇)的 一接觸區更遠離該基材（80)之一距離上提供該第二接點 (140)的一接觸區； 經由一接觸孔（320)而將該第一接點（120、16〇、22〇、 240、260)在垂直於該基材的方向上電氣連接到位於一 建構的金屬層（340)之上的該建構的金屬層（34〇)之一第 一導體’而該接觸孔（320)係沿著垂直於該基材的方向而 延伸，且係以一導電接觸孔填充材料填滿該接觸孔 (320);以及 將該第二接點（140)在垂直於該基材的方向上電氣連 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）.
    接點（240)、或汲極接點（26〇) 裝
    接到該建構金屬層（340)的一第二導體，並鄰近該第二接 點，而且其間並未設置一填滿的接觸孔（32〇)。 13_如申請專利範圍第12項之方法，其中該第二接點（140)是 一雙極電晶體（100)的一射極接點，而該第一接點是一雙 極電晶體（100)的一基極接點（120)或集極接點（16〇)、或 一 MOS電晶體（200)的一源極接點（220)、閘極接點 (240)、或汲極接點（26〇)。
    14. 如申請專利範圍第12或13項之方法，其中電氣連接該第 一接點（120、160、220、240、260)的該步驟包含下列步 驟： 在一絕緣體（300)中界定一接觸孔（320)，該接觸孔 (320)係沿著垂直於該基材的方向而延伸，且係終止於該 第一接點（120、160、220、240、260)上； 以一導電接觸孔填充材料填滿該接觸孔（3 2 〇);以及 在垂直於該基材的方向上高於該第一接點處（12〇、.
    160、220、240、260)界定該建構金屬層（340)的該第一 導體’使該第一導體係電氣連接到該接觸孔填充材料。 15. 如申請專利範圍第12或13項之方法，其中電氣連接該第 二接點（140)的該步驟包含下列步驟： 以一平面研磨步驟（CMP BPSG、CMP W)沿著垂直於 該基材的方向而界定該第二接點（140)的一露出接觸區； 以及 界定該建構金屬層（3 40)的該第二導體，使該第二導 體以一導電之方式鄰近該第二接點（140)的該露出接觸 區〇 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
TW091119800A 2001-08-31 2002-08-30 Emitter contact of a semiconductor device and method of producing the same TWI306648B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10142690A DE10142690A1 (de) 2001-08-31 2001-08-31 Kontaktierung des Emitterkontakts einer Halbleitervorrichtung

Publications (1)

Publication Number Publication Date
TWI306648B true TWI306648B (en) 2009-02-21

Family

ID=7697254

Family Applications (1)

Application Number Title Priority Date Filing Date
TW091119800A TWI306648B (en) 2001-08-31 2002-08-30 Emitter contact of a semiconductor device and method of producing the same

Country Status (6)

Country Link
US (2) US20040227212A1 (zh)
EP (1) EP1421619B1 (zh)
CN (1) CN100449748C (zh)
DE (1) DE10142690A1 (zh)
TW (1) TWI306648B (zh)
WO (1) WO2003021676A2 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6959134B2 (en) * 2003-06-30 2005-10-25 Intel Corporation Measuring the position of passively aligned optical components
AU2003300962A1 (en) * 2003-12-16 2005-07-14 International Business Machines Corporation Bipolar and cmos integration with reduced contact height
KR100887474B1 (ko) * 2006-06-13 2009-03-10 인터내셔널 비지네스 머신즈 코포레이션 감소된 콘택트 높이를 갖는 바이폴라 및 ｃｍｏｓ 집적
KR101676810B1 (ko) 2014-10-30 2016-11-16 삼성전자주식회사 반도체 소자, 이를 포함하는 디스플레이 드라이버 집적 회로 및 디스플레이 장치
US9892958B2 (en) * 2014-12-02 2018-02-13 Globalfoundries Inc. Contact module for optimizing emitter and contact resistance
DE102018104944A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiter-Bauelement mit einer Auskleidungsschicht mit einem konfigurierten Profil und Verfahren zu dessen Herstellung
US10720358B2 (en) * 2017-06-30 2020-07-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a liner layer with a configured profile and method of fabricating thereof
US10204791B1 (en) * 2017-09-22 2019-02-12 Power Integrations, Inc. Contact plug for high-voltage devices
US11227926B2 (en) * 2020-06-01 2022-01-18 Nanya Technology Corporation Semiconductor device and method for fabricating the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0612799B2 (ja) * 1986-03-03 1994-02-16 三菱電機株式会社 積層型半導体装置およびその製造方法
US4967253A (en) * 1988-08-31 1990-10-30 International Business Machines Corporation Bipolar transistor integrated circuit technology
GB2269938B (en) * 1990-01-10 1994-09-07 Microunity Systems Eng Method of forming self-aligned contacts in a semi-conductor process
US5144191A (en) * 1991-06-12 1992-09-01 Mcnc Horizontal microelectronic field emission devices
US5320972A (en) * 1993-01-07 1994-06-14 Northern Telecom Limited Method of forming a bipolar transistor
US5455189A (en) * 1994-02-28 1995-10-03 National Semiconductor Corporation Method of forming BICMOS structures
DE4418206C2 (de) * 1994-05-25 1999-01-14 Siemens Ag CMOS-kompatibler Bipolartransistor und Herstellungsverfahren desselben
TW297158B (zh) * 1994-05-27 1997-02-01 Hitachi Ltd
US5631495A (en) * 1994-11-29 1997-05-20 International Business Machines Corporation High performance bipolar devices with plurality of base contact regions formed around the emitter layer
US5886387A (en) * 1995-09-27 1999-03-23 Kabushiki Kaisha Toshiba BiCMOS semiconductor integrated circuit device having MOS transistor and bipolar transistor regions of different thickness
JPH09153610A (ja) * 1995-12-01 1997-06-10 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100275544B1 (ko) * 1995-12-20 2001-01-15 이계철 선택적 컬렉터 박막 성장을 이용한 초자기정렬 바이폴러 트랜지스터의 제조방법
US20010029079A1 (en) * 1997-03-28 2001-10-11 Nec Corporation Semiconductor device with multiple emitter contact plugs
US6251763B1 (en) * 1997-06-30 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
US6239491B1 (en) * 1998-05-18 2001-05-29 Lsi Logic Corporation Integrated circuit structure with thin dielectric between at least local interconnect level and first metal interconnect level, and process for making same
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6165880A (en) * 1998-06-15 2000-12-26 Taiwan Semiconductor Manufacturing Company Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits
US6174803B1 (en) * 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
DE69828968D1 (de) * 1998-09-25 2005-03-17 St Microelectronics Srl Verbindungsstruktur in mehreren Ebenen
US6074908A (en) * 1999-05-26 2000-06-13 Taiwan Semiconductor Manufacturing Company Process for making merged integrated circuits having salicide FETS and embedded DRAM circuits
US6291335B1 (en) * 1999-10-04 2001-09-18 Infineon Technologies Ag Locally folded split level bitline wiring
JP2001127151A (ja) * 1999-10-26 2001-05-11 Fujitsu Ltd 半導体装置およびその製造方法
DE19958062C2 (de) * 1999-12-02 2002-06-06 Infineon Technologies Ag Verfahren zur Herstellung eines Bipolartransistors und Verfahren zur Herstellung einer integrierten Schaltungsanordnung mit einem solchen Bipolartransistor
US6525415B2 (en) * 1999-12-28 2003-02-25 Fuji Xerox Co., Ltd. Three-dimensional semiconductor integrated circuit apparatus and manufacturing method therefor
US6414371B1 (en) * 2000-05-30 2002-07-02 International Business Machines Corporation Process and structure for 50+ gigahertz transistor
US6534781B2 (en) * 2000-12-26 2003-03-18 Ovonyx, Inc. Phase-change memory bipolar array utilizing a single shallow trench isolation for creating an individual active area region for two memory array elements and one bipolar base contact
KR100400033B1 (ko) * 2001-02-08 2003-09-29 삼성전자주식회사 다층 배선 구조를 갖는 반도체 소자 및 그의 제조방법

Also Published As

Publication number Publication date
US20060246726A1 (en) 2006-11-02
EP1421619B1 (de) 2012-03-07
US20040227212A1 (en) 2004-11-18
CN1550038A (zh) 2004-11-24
DE10142690A1 (de) 2003-03-27
EP1421619A2 (de) 2004-05-26
WO2003021676A2 (de) 2003-03-13
CN100449748C (zh) 2009-01-07
WO2003021676A3 (de) 2003-12-04

Similar Documents

Publication Publication Date Title
US8735251B2 (en) Through silicon via and method of fabricating same
KR100400031B1 (ko) 반도체 소자의 콘택 플러그 및 그 형성 방법
US8748308B2 (en) Through wafer vias and method of making same
CN101371332B (zh) 低电阻和电感的背面通孔及其制造方法
TW200301543A (en) Semiconductor device
TW201025437A (en) Through wafer via and method of making same
TW200300295A (en) Trench MOSFET having low gate charge
TW200811997A (en) Dual wired integrated circuit chips
US6888247B2 (en) Interconnect structure with an enlarged air gaps disposed between conductive structures or surrounding a conductive structure within the same
TWI306648B (en) Emitter contact of a semiconductor device and method of producing the same
US6940146B2 (en) Interconnect structure with an enlarged air gaps disposed between conductive structures or surrounding a conductive structure within the same
US6974770B2 (en) Self-aligned mask to reduce cell layout area
JP3281260B2 (ja) 半導体装置の製造方法
TW200910486A (en) Interconnection structure
TWI223393B (en) Method of filling bit line contact via
TWI479654B (zh) 電晶體結構、形成電晶體結構之方法、以及含有電晶體結構之系統
TW412764B (en) Manufacturing method of the double layer metal capacitor
US6277755B1 (en) Method for fabricating an interconnect
JP3954312B2 (ja) 半導体装置の製造方法
TW432620B (en) Manufacturing method for damascene local interconnect
JPH11135623A (ja) 多層配線装置及びその製造方法
JP2005117067A (ja) 半導体装置
JP2002176098A (ja) 多層配線構造を有する半導体装置の製造方法
JP2004079805A (ja) 配線、配線の形成方法、半導体装置及びその製造方法
TWI226658B (en) Method of filling intervals and method of fabricating a shallow trench isolation

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees