JP2004079805A

JP2004079805A - 配線、配線の形成方法、半導体装置及びその製造方法

Info

Publication number: JP2004079805A
Application number: JP2002238486A
Authority: JP
Inventors: Shigehiko Fujimori; 藤森　茂彦
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2002-08-19
Filing date: 2002-08-19
Publication date: 2004-03-11

Abstract

【課題】配線相互間への絶縁膜の埋め込み性を向上させた配線、配線の形成方法、その配線を備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、絶縁膜１上にＡｌ合金配線６ａ，６ｂを形成する工程と、このＡｌ合金配線を含む全面上にＴｉ膜又はＴｉＮ膜などの導電膜５を堆積する工程と、この導電膜をエッチバックすることにより、Ａｌ合金配線の側壁にサイドウオール形状の導電膜５を残す工程と、絶縁膜１、導電膜５及びＡｌ合金配線の上に、比較的に埋め込み性の低い成膜方法であるプラズマＣＶＤ法により層間絶縁膜としてのＴＥＯＳ酸化膜７を形成する工程と、を具備するものである。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、配線、配線の形成方法、半導体装置及びその製造方法に係わり、特に、配線相互間への絶縁膜の埋め込み性を向上させた配線、配線形成方法、その配線を備えた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図６（ａ），（ｂ）及び図７（ｃ），（ｄ）は、従来の半導体装置の製造方法を示す断面図である。
まず、図６（ａ）に示すように、シリコン基板（図示せず）の上方に絶縁膜１０１を形成する。次いで、この絶縁膜１０１の上にバリアメタルとしてのＴｉＮ膜１０２を堆積し、このＴｉＮ膜１０２の上に第１のＡｌ合金膜１０３を堆積する。次いで、この第１のＡｌ合金膜１０３の上にキャップ膜１０４を形成する。このキャップ膜１０４は、Ｔｉ膜上にＴｉＮ膜を形成したものである。
【０００３】
次いで、このキャップ膜１０４、第１のＡｌ合金膜１０３及びＴｉＮ膜１０２をパターニングすることにより、絶縁膜１０１の上には第１のＡｌ合金配線１０６ａ，１０６ｂが形成される。
【０００４】
次いで、第１のＡｌ合金配線１０６ａ，１０６ｂを含む全面上にシリコン酸化膜１０７ａを高密度プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次いで、このシリコン酸化膜１０７ａの上にプラズマＣＶＤ法によりＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）酸化膜１０７ｂを堆積する。
【０００５】
次に、図６（ｂ）に示すように、このＴＥＯＳ酸化膜１０７ｂの表面をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）で研磨することにより、ＴＥＯＳ酸化膜の表面を平坦化する。
【０００６】
この後、図７（ｃ）に示すように、このＴＥＯＳ酸化膜１０７ｂの上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、ＴＥＯＳ酸化膜１０７ｂの上には第１のＡｌ合金配線１０６ａの上方に開口部を有するレジストパターン１０８が形成される。次いで、このレジストパターン１０８をマスクとしてＴＥＯＳ酸化膜１０７ｂ及びシリコン酸化膜１０７ａをエッチングする。これにより、ＴＥＯＳ酸化膜及びシリコン酸化膜には第１のＡｌ合金配線１０６ａ上に位置するビアホール１０７ｃが形成される。
【０００７】
次に、図７（ｄ）に示すように、レジストパターン１０８を剥離液により剥離する。この剥離液は、有機剥離液（アミン系）を用いている。次いで、ビアホール１０７ｃ内及びＴＥＯＳ酸化膜１０７ｂ上にＴｉＮ膜１０９を堆積し、このＴｉＮ膜上にＷ膜を堆積する。次いで、このＷ膜をエッチバックすることにより、ＴＥＯＳ酸化膜１０７ｂ上に存在するＷ膜及びＴｉＮ膜１０９を除去する。これにより、ビアホール１０７ｃ内にＷプラグ１１０が埋め込まれる。
【０００８】
次いで、このＷプラグ１１０及びＴＥＯＳ酸化膜１０７ｂの上にバリアメタルとしてのＴｉＮ膜１１１を堆積し、このＴｉＮ膜１１１の上に第２のＡｌ合金膜１１２を堆積する。次いで、この第２のＡｌ合金膜１１２の上にキャップ膜１１３を形成する。このキャップ膜１１３は、Ｔｉ膜上にＴｉＮ膜を形成したものである。
【０００９】
次いで、このキャップ膜１１３、第２のＡｌ合金膜１１２及びＴｉＮ膜１１１をパターニングすることにより、Ｗプラグ１１０及びＴＥＯＳ酸化膜１０７ｂの上には第２のＡｌ合金配線１１４が形成される。第２のＡｌ合金配線１１４はＷプラグ１１０を介して第１のＡｌ合金配線１０６ａに電気的に接続される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、第１のＡｌ合金配線１０６ａ，１０６ｂの幅及び配線の間隔それぞれが例えば２００〜３００ｎｍ程度と狭く、Ａｌ合金配線の高さが４５０〜７００ｎｍと高い。このため、Ａｌ合金配線１０６ａ，１０６ｂの相互間にシリコン酸化膜１０７ａを埋め込むことが難しくなる。従って、このシリコン酸化膜１０７ａの成膜方法として、埋め込み性の良い高密度プラズマＣＶＤ法を用いている。ここでの高密度プラズマＣＶＤ法は、反応ガスとしてシラン、アルゴン、酸素などの混合ガスを用い、アルゴンでスパッタリングしながらシリコン酸化膜を成膜するという方法である。このような高密度プラズマＣＶＤ法を用いると、埋め込み性が良いためＡｌ合金配線の相互間にボイドなどが発生することはないが、Ａｌ合金配線にアルゴンによるスパッタリングのダメージが入りやすい。また、このスパッタリングによるチャージがＡｌ合金配線１０６ａ，１０６ｂに発生し、この発生したチャージが大きいと、シリコン基板に形成されＡｌ合金配線に電気的に接続されているトランジスタ特性をシフトさせてしまうことがある。
【００１１】
上述したようなＡｌ合金配線へのダメージやチャージの発生を避けるために、高密度プラズマＣＶＤ法によるシリコン酸化膜１０７ａを成膜せず、通常のプラズマＣＶＤ法によるＴＥＯＳ酸化膜１０７ｂを第１のＡｌ合金配線１０６ａ，１０６ｂの上に直接成膜することも考えられる。しかし、このＴＥＯＳ酸化膜は、ステップカバレージが良くないため、Ａｌ合金配線の相互間に十分に埋め込まれず、結果的にＡｌ合金配線の相互間にボイドが発生することがある。従って、ＴＥＯＳ酸化膜をＡｌ合金配線上に直接成膜した場合、十分な信頼性を得ることができない。
【００１２】
また、上記従来の半導体装置の製造方法では、上述したようにＡｌ合金配線１０６ａの幅が狭いため、図７（ｃ）に示すように、レジストパターン１０８の開口部が第１のＡｌ合金配線１０６ａの位置からずれることがある。このレジストパターンをマスクとしてシリコン酸化膜１０７ａ及びＴＥＯＳ酸化膜１０７ｂをエッチングしてビアホール１０７ｃを形成すると、ビアホール１０７ｃ内で第１のＡｌ合金配線１０６ａの側壁が露出してしまう。そして、ビアホール内での接続抵抗が上昇して導通不良を起こしたり、ビアホール内での接続の信頼性が低下することがある。
【００１３】
本発明は上記のような事情を考慮してなされたものであり、その目的は、配線相互間への絶縁膜の埋め込み性を向上させた配線、配線の形成方法、その配線を備えた半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る配線は、下地上に形成された配線基体と、
この配線基体の側壁に形成されたサイドウオール形状の導電膜と、
を具備することを特徴とする。
【００１５】
また、本発明に係る配線においては、上記配線基体は、バリアメタル膜と、このバリアメタル膜上に形成されたＡｌ合金膜と、このＡｌ合金膜上に形成されたキャップ膜と、を有する積層構造からなり、上記導電膜は、Ｔｉ膜、ＴｉＮ膜及びＷ膜の群から選ばれた一又は複数の膜であることが好ましい。
【００１６】
本発明に係る配線の形成方法は、下地上に配線基体を形成する工程と、
この配線基体を含む全面上に導電膜を形成する工程と、
この導電膜を加工することにより、配線基体の側壁にサイドウオール形状の導電膜を残す工程と、
を具備することを特徴とする。
【００１７】
また、本発明に係る配線の形成方法において、上記配線基体を形成する工程は、下地上にバリアメタル膜を形成し、このバリアメタル膜上にＡｌ合金膜を形成し、このＡｌ合金膜上にキャップ膜を形成し、該キャップ膜、Ａｌ合金膜及びバリアメタル膜をパターニングすることにより、下地上に配線基体を形成する工程であり、上記導電膜は、Ｔｉ膜、ＴｉＮ膜及びＷ膜の群から選ばれた一又は複数の膜であり、上記加工はエッチバックによる加工であることが好ましい。
【００１８】
本発明に係る半導体装置は、下地上に形成された配線と、
この配線の側壁に形成されたサイドウオール形状の導電膜と、
下地、導電膜及び配線の上に形成された層間絶縁膜と、
を具備することを特徴とする。
【００１９】
また、本発明に係る半導体装置において、上記配線は、バリアメタル膜と、このバリアメタル膜上に形成されたＡｌ合金膜と、このＡｌ合金膜上に形成されたキャップ膜と、を有する積層構造からなり、上記導電膜は、Ｔｉ膜、ＴｉＮ膜及びＷ膜の群から選ばれた一又は複数の膜であることが好ましい。
【００２０】
本発明に係る半導体装置の製造方法は、下地上に配線を形成する工程と、
この配線を含む全面上に導電膜を形成する工程と、
この導電膜を加工することにより、配線の側壁にサイドウオール形状の導電膜を残す工程と、
下地、導電膜及び配線の上に、比較的に埋め込み性の低い成膜方法により層間絶縁膜を形成する工程と、
を具備することを特徴とする。
【００２１】
上記半導体装置の製造方法によれば、配線の側壁にサイドウオール形状の導電膜を形成している。このため、配線の相互間に層間絶縁膜を埋め込む際、従来技術のような高密度プラズマＣＶＤ法による成膜方法（アルゴンでスパッタリングしながら成膜して埋め込み性を良くした方法）を用いる必要がない。従って、高密度プラズマＣＶＤ法より埋め込み性が悪い成膜方法を用いても、配線の相互間に十分に埋め込むことができる。
【００２２】
また、本発明に係る半導体装置の製造方法において、上記配線を形成する工程は、下地上にバリアメタル膜を形成し、このバリアメタル膜上にＡｌ合金膜を形成し、このＡｌ合金膜上にキャップ膜を形成し、該キャップ膜、Ａｌ合金膜及びバリアメタル膜をパターニングすることにより、下地上に配線を形成する工程であり、上記導電膜は、Ｔｉ膜、ＴｉＮ膜及びＷ膜の群から選ばれた一又は複数の膜であり、上記加工はエッチバックによる加工であることが好ましい。
【００２３】
また、本発明に係る半導体装置の製造方法においては、上記層間絶縁膜を形成する工程の後、該層間絶縁膜を平坦化する工程と、該層間絶縁膜に接続孔を形成する工程と、この接続孔内に金属プラグを埋め込む工程と、この金属プラグ及び層間絶縁膜の上に上層配線を形成する工程と、をさらに含むことも可能である。
【００２４】
本発明に係る半導体装置は、請求項７〜９のうちいずれか１項記載の半導体装置の製造方法により製造されたものである。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１（ａ）〜（ｃ）及び図２（ｄ）〜（ｆ）は、本発明に係る第１の実施の形態による半導体装置の製造方法を示す断面図である。
【００２６】
まず、図１（ａ）に示すように、シリコン基板（図示せず）の上方にシリコン酸化膜などの絶縁膜１をＣＶＤ法により形成する。次いで、この絶縁膜１の上にバリアメタルとしてのＴｉＮ膜２をスパッタリングにより堆積し、このＴｉＮ膜２の上に第１のＡｌ合金膜３をスパッタリングにより堆積する。次いで、この第１のＡｌ合金膜３の上にキャップ膜４を形成する。このキャップ膜４は、Ａｌ合金配線３上にスパッタリングにより形成されたＴｉ膜と、このＴｉ膜上にスパッタリングにより形成されたＴｉＮ膜と、から構成されている。なお、このキャップ膜４は、Ｔｉ膜とＴｉＮ膜の２膜構造である必要は必ずしもなく、Ｔｉ膜又はＴｉＮ膜の単膜構造であっても良い。
【００２７】
次いで、このキャップ膜４上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、キャップ膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてキャップ膜４、第１のＡｌ合金膜３及びＴｉＮ膜２をエッチングすることにより、絶縁膜１の上には従来の配線より幅が細い第１のＡｌ合金配線６ａ，６ｂが形成される。第１のＡｌ合金配線の幅を細く形成する理由は、後述するようにＡｌ合金配線の側壁に導電体のサイドウオールを形成することで、その配線の幅がサイドウオールの幅だけ広がるからである。なお、第１のＡｌ合金配線の幅は従来のそれに比べて１０〜３０％程度細く形成することが好ましい。
【００２８】
この後、図１（ｂ）に示すように、Ａｌ合金配線６ａ，６ｂを含む全面上にＴｉ膜又はＴｉＮ膜などの導電膜をスパッタリングにより厚めに堆積する。ここでの導電膜の厚さは２０〜３００ｎｍ程度が好ましい。次いで、この導電膜をエッチバックすることにより、Ａｌ合金配線６ａ，６ｂの側壁にサイドウオール形状の導電膜５が残るように加工する。この導電膜５とＡｌ合金配線６ａ，６ｂが一体となって配線が構成される。この配線の幅は、従来のそれより１０〜３０％程度広く形成されていることが好ましい。
【００２９】
次に、図１（ｃ）に示すように、Ａｌ合金配線６ａ，６ｂを含む全面上にプラズマＣＶＤ法により層間絶縁膜としてのＴＥＯＳ酸化膜７を堆積する。このＴＥＯＳ酸化膜は、従来技術の高密度プラズマＣＶＤ法によるシリコン酸化膜と違ってＡｌ合金配線にアルゴンのスパッタリングによるダメージを与えることがない。
【００３０】
この後、図２（ｄ）に示すように、このＴＥＯＳ酸化膜７の表面をＣＭＰで研磨することにより、ＴＥＯＳ酸化膜７の表面を平坦化する。
【００３１】
次に、図２（ｅ）に示すように、このＴＥＯＳ酸化膜７の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、ＴＥＯＳ酸化膜７の上には第１のＡｌ合金配線６ａの上方に開口部を有するレジストパターン８が形成される。次いで、このレジストパターン８をマスクとしてＴＥＯＳ酸化膜７をエッチングする。これにより、ＴＥＯＳ酸化膜７には第１のＡｌ合金配線６ａ上に位置するビアホール７ａが形成される。
【００３２】
次に、図２（ｆ）に示すように、レジストパターン８を剥離液により剥離する。この剥離液は、有機剥離液（アミン系）を用いている。次いで、ビアホール７ａ内及びＴＥＯＳ酸化膜７上にバリアメタルとしてのＴｉＮ膜９をスパッタリングにより堆積し、このＴｉＮ膜９上にＷ膜をスパッタリングにより堆積する。次いで、このＷ膜をエッチバックすることにより、ＴＥＯＳ酸化膜７上に存在するＷ膜及びＴｉＮ膜９を除去する。これにより、ビアホール７ａ内にＷプラグ１０が埋め込まれる。
【００３３】
次いで、このＷプラグ１０及びＴＥＯＳ酸化膜７の上にバリアメタルとしてのＴｉＮ膜１１をスパッタリングにより堆積し、このＴｉＮ膜１１の上に第２のＡｌ合金膜１２をスパッタリングにより堆積する。次いで、この第２のＡｌ合金膜１２の上にキャップ膜１３を形成する。このキャップ膜１３は、Ａｌ合金膜１２上にスパッタリングにより形成されたＴｉ膜と、このＴｉ膜上にスパッタリングにより形成されたＴｉＮ膜と、から構成されている。
【００３４】
次いで、このキャップ膜１３の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、キャップ膜１３上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてキャップ膜１３、第２のＡｌ合金膜１２及びＴｉＮ膜１１をエッチングすることにより、Ｗプラグ１０及びＴＥＯＳ酸化膜７の上には第２のＡｌ合金配線１４が形成される。第２のＡｌ合金配線１４はＷプラグ１０を介して第１のＡｌ合金配線６ａに電気的に接続される。
【００３５】
上記第１の実施の形態によれば、第１のＡｌ合金配線６ａ，６ｂの側壁にサイドウオール形状の導電膜５を形成している。このため、第１のＡｌ合金配線６ａ，６ｂの相互間に層間絶縁膜を埋め込む際、従来技術のような高密度プラズマＣＶＤ法による成膜方法（アルゴンでスパッタリングしながら成膜して埋め込み性を良くした方法）を用いる必要がない。従って、高密度プラズマＣＶＤ法より埋め込み性が悪い成膜方法を用いても、配線の相互間に十分に埋め込むことができ、ボイドなどの発生を抑制することができる。また、スパッタリングによるチャージがＡｌ合金配線６ａ，６ｂに発生することを防止でき、シリコン基板に形成されＡｌ合金配線に電気的に接続されているトランジスタ特性をシフトさせてしまうという問題の発生も防止できる。
【００３６】
また、本実施の形態では、前述したようにＡｌ合金配線６ａの側壁にサイドウオール形状の導電膜５を形成することにより、Ａｌ合金配線６ａと導電膜５を一体化させて配線の幅を広くすることができる。このため、図２（ｅ）に示すように、レジストパターン８の開口部が第１のＡｌ合金配線６ａの位置からずれることがあっても、ビアホール７ａ内で第１のＡｌ合金配線６ａの側壁が露出してしまうことがない。従って、ビアホール内での配線との接続抵抗が上昇する導通不良の発生を抑制でき、ビアホール内での接続の信頼性低下を防止することができる。
【００３７】
尚、上記第１の実施の形態では、導電膜としてＴｉ膜又はＴｉＮ膜を用いているが、これに限定されるものではなく、配線材料として適しているものであれば他の導電膜を用いることも可能であり、例えばＷ膜を用いることも可能である。
【００３８】
図３（ａ）〜（ｃ）、図４（ｄ），（ｅ）及び図５（ｆ），（ｇ）は、本発明に係る第２の実施の形態による半導体装置の製造方法を示す断面図であり、第１の実施の形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００３９】
まず、図３（ａ）に示すように、絶縁膜１の上に第１のＡｌ合金配線６ａ，６ｂを形成する。この工程は、図１（ａ）に示す工程と同様である。
【００４０】
この後、図３（ｂ）に示すように、第１のＡｌ合金配線６ａ，６ｂ及び絶縁膜１の上にＴｉ膜又はＴｉＮ膜からなるバリアメタル膜１５をスパッタリングにより形成する。
【００４１】
次に、図３（ｃ）に示すように、バリアメタル膜１５の上にＷ膜などの導電膜をスパッタリングにより厚めに堆積する。ここでの導電膜の厚さは２０〜３００ｎｍ程度が好ましい。次いで、この導電膜をエッチバックすることにより、Ａｌ合金配線６ａ，６ｂの側壁に、バリアメタル膜１５及びサイドウオール形状の導電膜５が残るように加工する。この導電膜５、バリアメタル膜１５及びＡｌ合金配線６ａ，６ｂが一体となって配線が構成される。この配線の幅は、従来のそれより１０〜３０％程度広く形成されていることが好ましい。
【００４２】
次に、図４（ｄ）に示すように、第１の実施の形態と同様に、Ａｌ合金配線６ａ，６ｂを含む全面上にプラズマＣＶＤ法により層間絶縁膜としてのＴＥＯＳ酸化膜７を堆積する。
【００４３】
この後、図４（ｅ）に示すように、第１の実施の形態と同様に、ＴＥＯＳ酸化膜７の表面を平坦化する。
【００４４】
次に、図５（ｆ）に示すように、第１の実施の形態と同様に、レジストパターン８をマスクとしてＴＥＯＳ酸化膜７をエッチングすることにより、ＴＥＯＳ酸化膜７には第１のＡｌ合金配線６ａ上に位置するビアホール７ａが形成される。
【００４５】
次に、図５（ｇ）に示すように、第１の実施の形態と同様に、ビアホール７ａ内にＷプラグ１０を埋め込み、Ｗプラグ１０及びＴＥＯＳ酸化膜７の上に第２のＡｌ合金配線１４を形成する。
【００４６】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
すなわち、高密度プラズマＣＶＤ法より埋め込み性が悪い成膜方法を用いても、配線の相互間に十分に埋め込むことができ、ボイドなどの発生を抑制することができる。また、スパッタリングによるチャージがＡｌ合金配線６ａ，６ｂに発生することを防止でき、シリコン基板に形成されＡｌ合金配線に電気的に接続されているトランジスタ特性をシフトさせてしまうという問題の発生も防止できる。また、ビアホール内での配線との接続抵抗が上昇する導通不良の発生を抑制でき、ビアホール内での接続の信頼性低下を防止することができる。
【００４７】
尚、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【００４８】
また、上記第１の実施の形態では、第１のＡｌ合金配線６ａ，６ｂの上に層間絶縁膜として直接ＴＥＯＳ酸化膜７を形成しているが、第１のＡｌ合金配線の上に、この配線へのダメージが少ない条件（例えば、アルゴンによるスパッタリングのパワーを低くした条件など）で高密度プラズマＣＶＤ法によりシリコン酸化膜を形成し、このシリコン酸化膜上にＴＥＯＳ酸化膜を形成することも可能である。配線へのダメージが少ない条件（即ち、埋め込み性のあまり良くない条件）を用いても、Ａｌ合金配線の側壁にサイドウオール形状の導電膜５を形成しているため、配線の相互間にも十分に層間絶縁膜を埋め込むことができ、ボイドの発生を防止できる。また、前記第２の実施の形態においても同様に、第１のＡｌ合金配線の上に上記高密度プラズマＣＶＤ法によりシリコン酸化膜を形成し、その上にＴＥＯＳ酸化膜を形成することも可能である。
【００４９】
【発明の効果】
以上説明したように本発明によれば、配線の側壁にサイドウオール形状の導電膜を形成している。したがって、配線相互間への絶縁膜の埋め込み性を向上させた配線、配線の形成方法、その配線を備えた半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明に係る第１の実施の形態による半導体装置の製造方法を示す断面図である。
【図２】（ｄ）〜（ｆ）は、本発明に係る第１の実施の形態による半導体装置の製造方法を示すものであり、図１（ｃ）の次の工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明に係る第２の実施の形態による半導体装置の製造方法を示す断面図である。
【図４】（ｄ），（ｅ）は、本発明に係る第２の実施の形態による半導体装置の製造方法を示すものであり、図３（ｃ）の次の工程を示す断面図である。
【図５】（ｆ），（ｇ）は、本発明に係る第２の実施の形態による半導体装置の製造方法を示すものであり、図４（ｅ）の次の工程を示す断面図である。
【図６】（ａ），（ｂ）は、従来の半導体装置の製造方法を示す断面図である。
【図７】（ｃ），（ｄ）は、従来の半導体装置の製造方法を示すものであり、図６（ｂ）の次の工程を示す断面図である。
【符号の説明】
１，１０１…絶縁膜　　　　　　　　　２，１０２…ＴｉＮ膜
３，１０３…第１のＡｌ合金膜　　　　４，１０４…キャップ膜
５，１０５…導電膜
６ａ，６ｂ，１０６ａ，１０６ｂ…第１のＡｌ合金配線
７，１０７ｂ…ＴＥＯＳ酸化膜　　　　７ａ，１０７ｃ…ビアホール
８，１０８…レジストパターン　　　　９，１０９…ＴｉＮ膜
１０，１１０…Ｗプラグ　　　　　　　１１，１１１…ＴｉＮ膜
１２，１１２…第２のＡｌ合金膜　　　１３，１１３…キャップ膜
１４，１１４…第２のＡｌ合金配線　　１５…バリアメタル膜
１０７ａ…シリコン酸化膜

Claims

下地上に形成された配線基体と、
この配線基体の側壁に形成されたサイドウオール形状の導電膜と、
を具備することを特徴とする配線。
上記配線基体は、バリアメタル膜と、このバリアメタル膜上に形成されたＡｌ合金膜と、このＡｌ合金膜上に形成されたキャップ膜と、を有する積層構造からなり、上記導電膜は、Ｔｉ膜、ＴｉＮ膜及びＷ膜の群から選ばれた一又は複数の膜であることを特徴とする請求項１に記載の配線。
下地上に配線基体を形成する工程と、
この配線基体を含む全面上に導電膜を形成する工程と、
この導電膜を加工することにより、配線基体の側壁にサイドウオール形状の導電膜を残す工程と、
を具備することを特徴とする配線の形成方法。
上記配線基体を形成する工程は、下地上にバリアメタル膜を形成し、このバリアメタル膜上にＡｌ合金膜を形成し、このＡｌ合金膜上にキャップ膜を形成し、該キャップ膜、Ａｌ合金膜及びバリアメタル膜をパターニングすることにより、下地上に配線基体を形成する工程であり、上記導電膜は、Ｔｉ膜、ＴｉＮ膜及びＷ膜の群から選ばれた一又は複数の膜であり、上記加工はエッチバックによる加工であることを特徴とする請求項３に記載の配線の形成方法。
下地上に形成された配線と、
この配線の側壁に形成されたサイドウオール形状の導電膜と、
下地、導電膜及び配線の上に形成された層間絶縁膜と、
を具備することを特徴とする半導体装置。
上記配線は、バリアメタル膜と、このバリアメタル膜上に形成されたＡｌ合金膜と、このＡｌ合金膜上に形成されたキャップ膜と、を有する積層構造からなり、上記導電膜は、Ｔｉ膜、ＴｉＮ膜及びＷ膜の群から選ばれた一又は複数の膜であることを特徴とする請求項５に記載の半導体装置。
下地上に配線を形成する工程と、
この配線を含む全面上に導電膜を形成する工程と、
この導電膜を加工することにより、配線の側壁にサイドウオール形状の導電膜を残す工程と、
下地、導電膜及び配線の上に、比較的に埋め込み性の低い成膜方法により層間絶縁膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
上記配線を形成する工程は、下地上にバリアメタル膜を形成し、このバリアメタル膜上にＡｌ合金膜を形成し、このＡｌ合金膜上にキャップ膜を形成し、該キャップ膜、Ａｌ合金膜及びバリアメタル膜をパターニングすることにより、下地上に配線を形成する工程であり、上記導電膜は、Ｔｉ膜、ＴｉＮ膜及びＷ膜の群から選ばれた一又は複数の膜であり、上記加工はエッチバックによる加工であることを特徴とする請求項７に記載の半導体装置の製造方法。
上記層間絶縁膜を形成する工程の後、該層間絶縁膜を平坦化する工程と、該層間絶縁膜に接続孔を形成する工程と、この接続孔内に金属プラグを埋め込む工程と、この金属プラグ及び層間絶縁膜の上に上層配線を形成する工程と、をさらに含むことを特徴とする請求項７又は８に記載の半導体装置の製造方法。
請求項７〜９のうちいずれか１項記載の半導体装置の製造方法により製造された半導体装置。