TWI299867B - Semiconductor memory device having tag block for reducing initialization time - Google Patents

Description

1299867 玖、發明說明： (一） 發明所屬之技術領域 本發明係有關一種半導體記憶體裝置，且更特別的是有 關一種半導體記憶體裝置內用於降低資料存取之初始化時 間的標記方塊。 (二） 先前技術 一般而言，半導體記憶體裝置可分類成隨機存取記憶體 (RAM)及唯讀記憶體（ROM)。 RAM 包含動態 RAM(DRAM)及靜態 RAM(SRAM)。DRAM φ 的一個單元具有一個電晶體及一個電容器，而SRAM的四 個單元具有一個電晶體及兩個負載電阻。DRAM的應用比 SRAM更廣泛，因爲DRAM在晶片積體作用及製造程序上 比SRAM更有效率。 今天，中央處理單位（CPU)在操作速率上有了比 DRAM 更引人注目的進展。結果，可能因爲記憶體裝置的操作速 率低於CPU的操作速率而產生很多問題。爲了克服這些 問題，已在記憶體裝置上開發了數種用於高速資料傳輸的 鲁 策略。 第1圖係用以顯示在2003年10月29日提出標題爲「 具有已縮減之資料存取時間的半導體記億體裝置」之共有 的待審美國專利申請案中所揭示之一種習知半導體記憶體 裝置內某一片段的方塊圖示。 如圖所示之排流組包含：一單元區1 0 ; 一標記方塊3 0 ;一預定單元方塊表20及一控制方塊40 °該單元區1〇 6- 1299867 … 具有數目爲Ν + l的單位單元方塊以及一資料閂鎖方塊70 。同時’每一個單位單元方塊內都有數目爲Μ的字元線 耦合到複數個單位單元上。其中Μ和Ν都是正整數。此 中，Ν爲8而Μ則爲25 6。記憶體裝置的尺寸亦即儲存容 量除了額外單位單元方塊以外係被計算出。亦即，該排流 組的尺寸爲Μ(字元線的數目）ΧΝ(單位單元方塊的數目）X (位元線的數目）。該預定單元方塊表2 0包含複數個用於 儲存預定的重存單元方塊位址資訊。該預定重存單元方塊 位址資訊含有（8 + 1 ) X 2 5 6個字元線位址中的至少一個預 定重存單元方塊位址。該標記方塊3 0會以該預定重存單 元方塊位址資訊爲基礎產生對應於一存取單元方塊位址的 標的重存單元方塊。該控制方塊40會控制該預定單元方塊 表20、單元區1〇及標記方塊30以支援一單元方塊插頁模 式’當依序在相同的排流組內發生至少兩次資料存取時這 種模式能在未縮減資料存取時間下高速操作記憶體裝置。 此中，係將該單元方塊插頁模式定義爲這樣操作，係於 將用以回應一新近指令的新近資料重存於一原始單元方塊 或是另一單元方塊內期間，同時從相同的單元方塊輸出下 一個資料以回應下一個指令。 除此之外，將一列位址輸入到對應於 8 X 2 5 6個字元線 之記憶體裝置的控制方塊4 0上，而將其他字元線亦即額外 單元方塊的256個字元線指定爲各預定字元線。不過’各 預定字元線都不是固定的而是會在記憶體裝置的操作期間 發生改變。 -7- 1299867 · 第2圖係用以顯示如第1圖所示之標記方塊30的方塊 圖示。 如圖所示，該標記方塊3 0包含：數目爲8 +1的單位標 記表1 10A到1 101 ;數目爲8+1的比較器100A到1001 ; 一單元方塊位址解碼器3 2 ; —單元方塊位址編碼器3 4 ; 及一標記控制單位3 8。 該單元方塊位址解碼器32會接收由該預定單元方塊表20 輸出的可用重存單元方塊位址Extra__BA並選出單位標記表 1 1 0A到1 1 〇1之一以回應該可用重存單元方塊位址Extra_BA 。然後，比較器例如1 〇〇A會將以所選出單位標記表爲基 礎用來轉換新近列位址 Cur_RA的位址與邏輯單元方塊 位址Cur_LB A作比較。最後，該單元方塊位址編碼器1 834 會輸出一爲回應該比較結果而接受編碼的新近重存之實體 單元方塊位址 Cur_PBA。此中，每一個單位標記表1 10A 到1 101都儲存有對應於各單位單元方塊之N X 256個字元 線的重存單元方塊位址資訊。 該標記方塊30進一步包含一延遲單位36以便使該新近 重存之實體單元方塊位址Cur__PBA延遲一個時脈週期以 存取一重存單元方塊。 此中，每一個單位標記表1 10A到1 101都具有256個暫 存器，因而爲該邏輯單元方塊位址Cur_LBA的數目爲8 故一個暫存器LBA係由三個位元構成的。例如，該第一 單位標記表1 10A儲存有第一單位單元方塊所包含數目爲 2 5 6之字元線對應的是那一個邏輯單元方塊的資訊，而該 -8- 1299867 · 第二單位標記表1 1 OB則儲存有第二單位單元方塊所包含 數目爲2 5 6之字元線對應的是那一個邏輯單元方塊的資訊 〇 除此之外，每一個單位標記表1 1 〇 A到1 1 01中，係由第 一暫存器0儲存邏輯單元方塊位址以回應每一個單位單元 方塊的字元線「WL0」，由第二暫存器1儲存邏輯單元方 塊位址以回應每一個單位單元方塊的字元線「WL 1」，而 由第256暫存器255儲存邏輯單元方塊位址以回應每一個 單位單元方塊的字元線「WL25 5」。 例如，參照該第一單位標記表1 1 〇 A，該第一暫存器0 儲存有「1」而第256暫存器255則儲存有「7」。也就是 說，第一單位單元方塊中該第一字元線WL0對應的是具 有第二邏輯單位單元方塊的第一字元線WL0，而該第256 字元線WL25 5對應的是具有第八邏輯單位單元方塊的第 256字元線WL2 5 5。 第3圖係用以顯示如第1圖所示之單元方塊表20的方 塊圖示。 如圖所示，該預定單元方塊表20包含各儲存有預定重 存單元方塊位址資訊的256個暫存器。該預定重存單元方 塊位址資訊則含有一預定重存單元方塊位址。因爲該實體 單位單元方塊的數目爲九故一個預定重存單元方塊位址係 由四個位元構成的。該預定重存單元方塊位址資訊代表的 是一對應於該單位單元方塊之存取字元線的待重存標的單 元方塊。 -9- 1299867 例如，參照每一個暫存器內所儲存的預定重存單元方塊 位址，該第一暫存器0儲存有「1」而第二暫存器1則儲 存有「3」。也就是說，具有該第一字元線 WLO的預定 字元線指的是第二單位單元方塊的第一字元線WLO，而該 第二字元線 WL 1的預定字元線指的是第四單位單元方塊 的第二字元線WL1。此中，係於記憶體裝置的操作期間連 續地更新該預定單元方塊表的2 5 6個暫存器。 該預定單元方塊表20會接收一新近列位址Cur_RA、一 先前列位址Pre_RA以及一先前重存之實體單元方塊位址 Pre —PBA。同時，可藉由更新一信號EB T_UP D ATE以更 新預定單元方塊表20。該預定單元方塊表20係將一可 用重存單元方塊位址Extra_BA輸出到該標記方塊30上。 第4圖係用以顯示如第2圖所示之單位標記表例如1 1 〇 A 的方塊圖示。 如圖所示，該單位標記表1 1 ο A係藉由從單元方塊位址 解碼器32輸出的已解碼信號dec_Extra_BA而動作且會接 收邏輯單元方塊位址Cur_LBA及區域位址Cur_RA。該區 域位址Cur_RA指的是一種用以選出某一單位單元方塊內 所包含數目爲2 5 6的字元線之一的位址。 該單位標記表例如1 1 0 A包含2 5 6個能儲存3 -位元資料 的暫存器。可輸出該暫存器內所儲存由該區域位址CUr_RA 選出的資料當作所選出邏輯單元方塊位址LBA_OUT。同 時，可在更新一暫存器時將由區域位址Cur_RA選出的暫 存器更新爲該邏輯單元方塊位址Cur_LBA。 •10- 1299867 第5圖係用以顯示如第1圖所示之記憶體裝置操作的時 序圖；特別是用以說明當依序在如第1圖所示數目爲8 + 1 的單位單元方塊中的相同單位單元方塊內存取第一和第二 資料時施行的單元方塊間插頁模式。 以下，將參照第1到5圖說明如第1圖所示之記憶體裝 置的操作。 使用額外單位單元方塊以便在依序相同單位單元方塊內 存取第二資料時重存第一資料。如第5圖所示，係將第一 資料儲存到耦合於第一字元線WLO上的各單位單元內， 並將第一資料儲存到耦合於第二 WL 1上之相同單位單元 方塊的各單位單元內。 首先在第一時序週期to上，啓動例如第一單位單元方 塊1 6 3 0_1之第一字元線WL0以回應第一指令CD0 ;然後 感測並放大用以回應第一字元線 WL0的第一資料。使經 放大的第一資料移到該資料閂鎖方塊7 0上。 假如該第一指令CD0係一讀取指令，則輸出資料閂鎖 方塊70內所閂鎖數目爲K之資料中用以回應該第一指令 CD0的資料；否則假如該第一指令CD0係一書寫指令， 則可藉由輸入外部電路的資料以重寫資料閂鎖方塊內所閂 鎖數目爲K之資料中用以回應該第一指令CD0的資料。 在第二時序週期tl上，首先啓動例如第一單位單元方 塊之第二字元線 WL 1以回應第二指令CD 1 ;同時，啓動 例如第三單位單元方塊之第一字元線WL0。 然後，感測並放大用以回應第二字元線WL1的第二資 -11- 1299867 料；同時，將第一資料重存到用以回應第三單位單元方塊 之第一字元線WLO各單位單元之內。 如上所述，可自習知記憶體裝置的資料存取時間中確實 地排除資料重存時間，因爲可在用以回應當前指令之第一 資料重存期間藉由下一個指令進行第二資料的感測及放大 操作。因此，可有效地減少資料存取時間而因此獲致記憶 體裝置的高速操作。除此之外，習知記憶體裝置中可簡單 地只藉由改變資料的單位單元方塊簡化其資料重存操作。 另一方面，以下將要說明的是當依序在數目爲8 + 1的單 位單元方塊（未標示）中的每一個不同單位單元方塊內存取 第三和第四資料時施行的單元方塊內插頁模式。 與單元方塊間插頁模式相反地，係在從另一單位單元方 塊輸出第四資料的同時將由某一單位單元方塊輸出的第三 資料儲存於原始的單位單元方塊.內。 此例中，可自習知記憶體裝置的儲存存取時間中確實地 排除資料重存時間，因爲可在用以回應當前指令之第三資 料重存期間藉由下一個指令進行第四資料的感測及放大操 作。 習知記憶體裝置中，係將所輸入的單元方塊位址認定爲 邏輯單位單元方塊位址亦即用以選出8個單位單元方塊之 一的位址。但是該習知記憶體裝置實際上包含8 + 1個單位 單元方塊，所以可將所輸入的單元方塊位址轉換成一實體 單位單元方塊位址。這個程序係藉由控制方塊40施行的 -12- 1299867 此中，應該在初始化操作中使如第1圖所示之習知記憶 體裝置的標記方塊內所包含的每一個單位標記表進行初始 化。然後，輸入該區域位址 Cur_RA並輸入儲存有初始 値的邏輯單元方塊位址。例如，依從「〇」到「2 5 5」的順 序輸入該區域位址Cur_RA並將邏輯單元方塊位址輸入爲「 〇」。在爲該第一單位標記表1 1 Ο A施行初始化之後，可藉 由相同的方式爲第二單位標記表1 1 0B進行初始化。 因此，爲了對所有單位標記表進行初始化，執行了 256 X 9次的初始化操作。爲了以高速操作記憶體裝置，應該 鲁 簡化並於短時間內完成該單位標記方塊的初始化操作。 (三）發明內容 因此，本發明的目的是提供一種用於減少再新操作之操 作時間的半導體記憶體裝置及方法，以便進行高速資料存 取使得資料重存時間不再嚴重地影響資料存取時間。 根據本發明某一槪念提供的一種用於再新記憶體裝置內 所儲存資料的半導體裝置包含：一單元區，具有數目爲N + 1 的單位單元方塊，而每一個單位單元方塊內都有數目爲Μ Φ 的字兀線；一預定單元方塊表，係用於儲存代表數目爲Μ 的字元線中將要儲存資料之至少一條以上之候選字元線的 候選資訊；以及一標記方塊，係用於接收一列位址、感測 該列位址內的邏輯單元方塊位址、並以該邏輯單元方塊位 址及候選資訊爲基礎輸出一實體單元方塊位址，其中該標 記方塊包含：數目爲Ν + 1的單位標記表，而每一個單位標 記表都具有數目爲Μ的暫存器且儲存有代表各暫存器會 -13- 1299867 對應到數目爲Μ之字元線的儲存資訊，每一個暫存器所 儲存的每一個用以回應各單位單元方塊位址中具有用以回 應該候選資訊之字元線之邏輯單元方塊的實體單位單元方 塊位址；以及一初始化單位，係用於爲數目爲Ν+ 1的單位 標記表進行初始化。 根據本發明另一槪念提供的一種標記方塊的控制方法， 係以邏輯單元方塊爲基礎用於指定一實體單位單元方塊位 址，該方法係包括下列步驟：a)對一半導體記憶體裝置內 的標記方塊進行初始化；以及b)藉由使用該標記方塊執行 一半導體記憶體裝置的正常操作。 (四）實施方式 以下將參照各附圖詳細說明一種根據本發明具有標記方 塊的半導體記憶體裝置。 第6圖係用以顯示一種根據本發明之半導體記憶體裝置 內之片段的方塊圖示。 如圖所示，該片段包含：一單元區 600; —預定單元 方塊表620 ; —標記方塊63 0及一控制單位640。該單元 區600具有數目爲8 + 1的單位單元方塊，每一個單位單元 方塊內都包含用於回應所輸入列位址數目爲2 5 6的字元線 。輸入一用以回應八個單位單元方塊的列位址。此中，該 單元區600進一步包含一額外單位單元方塊。使用該預 定單元方塊表620以儲存資料，其中係藉由使用該資訊將 數目爲（8 + 1 ) X 2 5 6之字元線中的至少一條以上之字元線 指定爲預定的可重存字元線。該標記方塊6 3 0會接收該 -14- 1299867 列位址；感測所指派的邏輯單元方塊位址以便爲數目爲N 的單位單元方塊之一進行存取，以及將該邏輯單元方塊位 址轉換成所指派的實體單元方塊位址以便爲數目爲N+ 1的 單位單元方塊之一進行存取並輸出該實體單元方塊位址。 使用該控制單位640控制該標記方塊63 0及預定單元方塊 表62 0以便啓動由該實體單元方塊位址選出之單位單元方 塊上的一條字元線。 此中’該標記方塊6 3 0包含：數目爲N+ 1的單位標記表 632A到6321，係用於儲存代表每一個數目爲8 + 1的單位 ® 單元方塊內所包含的2 5 6個字元線會對應到邏輯單位單元 方塊的資訊；以及一初始化單位6 3 4，係用於爲數目爲8 + 1 的單位標記表進行初始化。 第7圖係用以說明如第6圖所示之初始化單位的詳細方 塊圖示。 如圖所示，該初始化單位6 3 4包含：複數個邏輯或閘6 3 5 A 到6351;複數個第一多工器636A到6361;以及複數個第 二多工器637A到6371。 籲 使用該複數個邏輯或閘6 3 5 A到6 3 5 I以便分別接收一初 始化選擇信號IE，爲所有數目爲8 + 1的單位標記表以及 每一個標記表選擇信號dec —Ectra —ΒΑ0到dec_Ectra_BA8 進行歸零，以選出數目爲8 + 1的單位標記表，並分別將每 一個初始化啓動信號輸出到每一個數目爲N + 1的單位標記 表上。 藉由對該初始化選擇信號IE進行初始化使該複數個第 1299867 一多工器63 6A到63 61受到控制，以便選擇性地輸出該輸 入邏輯單元方塊位址Cur_LBA與每一個初始化信號BNO 到BN8之間的一項，將每一個數目爲N+1的單位標記表 初始化成數目爲N+ 1的單位標記表。 藉由對該初始化選擇信號IE進行初始化使該複數個第 二多工器63 7A到63 71受到控制，以便選擇性地輸出用以 選出每一個數目爲N+1的單位單元方塊內所包含數目爲 Μ 的字元線的列位址 Cur_RA與用以選出該單位標記表之 一內所包含的所有暫存器的初始化位址A11_RA之間的一 項。 以下，將參照第6和7圖詳細說明一種根據本發明之半 導體記憶體裝置的初始化操作。 假如起動了初始化操作，可藉由輸入在將該初始化選擇 信號IE輸入到九（亦即8 + 1)個邏輯或閘之後由該九（亦即 8 + 1)個邏輯或閘輸出的已初始化啓動信號，同時選出該標 記方塊63 0內所包含的九（亦即 8+1)個單位標記表63 2A 到63 21。同時，該複數個第一多工器63 6A到63 61會分別 將每一個初始化信號ΒΝ0到BN8輸出到九個單位標記表 632A到63 21的每一個上。 在施行初始化操作之後，於九個單位標記表63 2A到6321 中的八個單位標記表儲存了第一到第八邏輯單元方塊位址 而多餘的一個單位標記表則係用於儲存資料。 在進行初始化操作時，九個單位標記表63 2A到63 21中 1299867 的八個單位標記表分別儲存了每一個不同的邏輯單元方塊 位址。例如，第一單位標記表63 2 A儲存了第一邏輯單元 方塊位址而第二單位標記表632B儲存了第二邏輯單元方 塊位址。 詳言之，該單位標記表具有25 6個各含3個位元的暫存 器，因爲該單位標記表內所包含的256個暫存器分別儲存 有代表該單位單元方塊之2 5 6個字元線中每一個字元線係 對應到那一個邏輯單元方塊的資訊。亦即，在進行初始化 操作時該第一單位標記表632A的256個暫存器單獨地儲 存了意指該第一邏輯單元方塊的「0」，而該第二單位標記 表63 2B的25 6個暫存器單獨地儲存了意指該第二邏輯單 元方塊的「1」。 爲了將每一個經初始化的邏輯單元方塊位址儲存於該單 位標記表的256個暫存器內，該複數個第二多工器637A 到63 71會將該初始化位址A11_RA輸出到每一個單位標記 表63 2A到63 21上。假如該單位標記表會接收該初始化位 址A11_RA，而256個暫存器則儲存了所輸入的初始化信 號例如ΒΝ0。 如是，在施行了初始化操作之後該第一到第八單位標記 表63 2A到63 2H分別具有各儲存有「〇」到「7」的256 個暫存器。該第九單位標記表6321則不須儲存有任可特 別的初始値例如「0」或「1」，因爲該第九單位標記表的 25 6個暫存器都對應到該預定單元方塊。 因此’本發明可藉由一次在該標記方塊的所有單位標記 1299867 表上執行初始化而顯著地減少用於初始化該標記方塊的初 始化時間。 除此之外，可藉由減少用於初始化該標記方塊的初始化 時間提升根據本發明具有標記方塊之半導體記憶體裝置的 高速操作。 雖則已針對各較佳實施例說明了本發明，熟悉習用技術 的人應該鑑賞的是可在不偏離本發明所附申請專利範圍之 精神及架構下作各種改變和修正。 (五）圖式簡單說明 0 本發明的上述及其他目的、特性、及優點將會因爲以下 參照各附圖對顯示用實施例的詳細說明而變得更明顯。 第1圖係用以顯示一種習知半導體記憶體裝置內某一片 段的方塊圖示。 第2圖係用以顯示如第1圖所示之預定單元方塊的解釋 用方塊圖示。 第3圖係用以顯不如第1圖所不之標記方塊的解釋用方 塊圖示。 0 第4圖係用以顯示如第2圖所示之單位標記表的方塊圖 示。 第5圖係用以說明如第丨圖所示之記憶體裝置操作的時 序圖。 第ό圖係用以顯不一種根據本發明之半導體記憶體裝置 內之片段的方塊圖示。 第7圖係用以顯示如第6圖所示的一初始化單元的詳細 -18- 1299867 方塊圖示。 主要部分之代表符號說明 10 單兀區 20 預定單元方塊表 30 標記方塊 32 單元方塊位址解碼器 34 單元方塊位址編碼器 36 延遲單位 3 8 標記控制單位 40 控制方塊 70/670 資料閂鎖方塊 1 00A-1001 比較器 1 1 0A- 1 1 01 單位標記表 600 單元區 600A-600I 比較器 620 預定單元方塊表 630 標記方塊 632A-632I 單位標記表 634 初始化單位 635A-635I 邏輯或閘 636A-636I 第一多工器 637A-637I 第二多工器 63 8 標記控制單位 640 控制單位 -19

Claims (1)

1299867 rwi~2〇—---1 年月日修正替換頁 第92 1 3 74 1 2號「具有標記方塊以用於降低初始化時間 之半導體記憶體裝置」專利案 (2007年9月修正） 十、申請專利範圍： 1 · 一種半導體記憶體裝置，包含·· 一單元區，具有N+1個單位單元方塊，而每一個單 位單元方塊包括Μ個字元線； 一預定單元方塊表，係用於儲存一候選資訊以作 爲被儲存之資料，其中該候選資訊係代表在Μ個字 元線中之一條或一條以上之候選字元線；以及 一標記方塊，係用於接收一列位址，感測該列位 址內的邏輯單元方塊位址並根據該邏輯單元方塊位 址及候選資訊來輸出一實體單元方塊位址， 其中該標記方塊包含： Ν + 1個單位標記表，而每一個單位標記表都具有 Μ個暫存器，其中Ν+ 1個單位標記表會分別對應到 Ν + 1個單位單元方塊，且Μ個暫存器之各個會分別 對應到在對應的單位單元方塊中之Μ個字元線，每 個暫存器係儲存與對應之字元線相關的邏輯單元方 塊位址；以及 一初始化單位，係用於初始化該Ν+ 1個單位標記 表。 2.如申請專利範圍第1項之半導體記憶體裝置，其中 進一步包括： 1299867 年月日修正替換頁 一控制裝置，係用於控制該標記方塊以及該預定 的單元方塊表，藉以啓動由該實體單元方塊位址所 選出之單位單元方塊的一條字元線。 3. 如申請專利範圍第1項之半導體記憶體裝置，其中 該初始化單位包括： 複數個邏輯或閘，分別係用於接收一初始化選擇 信號，藉以初始化該N+1個單位標記表，並且接收 標記表選擇信號，藉以選出該N+1個單位標記表其 中之一，並分別將每一個初始化啓動信號輸出到該 N+ 1的單位標記表中的每一個； 複數個第一多工器，係被該初始化選擇信號所控 制，且選擇性地輸出該輸入邏輯單元方塊位址與每 個初始化信號的其中之一至該N+ 1個單位標記表中 的每一個，而該初始化信號係用以初始化該N+ 1個 單位標記表中的每一個；以及 複數個第二多工器，係被該初始化選擇信號所控 制，且選擇性地輸出一區域位址與一初始化位址的 其中之一，而該區域位址用以選出該N+1個單位單 元方塊中的每一個所包含之Μ個字元線，該初始化 位址用以選出該單位標記表之一內所包含的所有暫 存器。 4. 一種標記方塊的控制方法，係根據邏輯單元方塊來 指定一實體單位單元方塊位址，該方法係包括下列 步驟： -2- I2998f f i2 Wlmi a) 對一半導體記憶體裝置內的標記方塊進行初始 化，其中該標記方塊係接收一列位址，感測該列位 址內的邏輯單元方塊位址並根據該邏輯單元方塊位 址及候選資訊來輸出一實體單元方塊位址； b) 對預定單元方塊表進行初始化，而該預定單元 方塊表係用於儲存一候選資訊以作爲被儲存之資料 ，其中該候選資訊係代表在Μ個字元線中之一條或 一條以上之候選字元線；以及 c) 藉由使用該標記方塊來執行一半導體記憶體裝 置的正常操作，其中該半導體記憶體裝置包括具有 Ν+1個單位單元方塊的單元區，而每一個單位單元方 塊內都有Μ個字元線。 5 ·如申請專利範圍第4項之方法，其中步驟a)包含下 列步驟： a-1)該N+1個單位標記表進行歸零； a-2)選出該N+1個單位標記表；以及 a-3)將每一個不同的邏輯單位單元方塊資訊儲存 於該N+ 1個單位標記表中的該N個單位標記表內 -3-