JP3120928B2 - キャッシュメモリの制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセッサと主記憶装
置との間に設けられるキャッシュメモリの制御回路に係
り、特に複数のバンクに区画された構成を有するキャッ
シュメモリの制御回路に関するものである。

【０００２】

【従来の技術】従来より、例えば特開平３−２５７５５
４号公報に開示されるごとく、電子計算装置やマイクロ
プロセッサ等において、図８に示すように、中央演算装
置１と主記憶装置２とを備えるとともに、主記憶装置１
とは別に、データメモリ３ｂ，タグメモリ３ａ，ヒット
検出部３ｃ等を内蔵したキャッシュメモリ３を設け、ア
クセス頻度の高いデータを検知して、これをキャッシュ
メモリ３にも格納しておくことで、演算速度を高くしよ
うとするものは公知の技術である。

【０００３】また、例えば特開平２−９０３４５号公報
に開示されるごとく、キャッシュメモリとともに、アド
レス空間を拡張するための拡張アドレス情報を記憶する
バンクレジスタを設けて、バンク機能を有する主記憶装
置とキャッシュメモリとを併用したメモリシステムも公
知の技術である。

【０００４】ところで、近年、かかるキャッシュメモリ
を設けたマイクロプロセッサ等の性能の向上は目覚し
く、内蔵されるキャッシュメモリの容量も増え続けてい
る。そして、キャッシュ容量の増加と共にヒット率が向
上したため、外部バスのアクセスペナルティによるシス
テム性能の低下が激減し、代わりにキャッシュアクセス
ペナルティによるシステム性能の低下が問題となりはじ
めている。

【０００５】ここで、複数のバンクに区画されたいわゆ
るバンク構成を有するキャッシュメモリの制御回路の例
について、以下、図面を参照しながら、説明する。

【０００６】図６は従来のキャッシュメモリの制御回路
の構成を示すものである。入力されるアドレス信号ＡDD
は、７ビットのインデックス部ＡDDi と２４ビットのタ
グ部ＡDDt とからなる。キャッシュメモリは２つのバン
クＸ，Ｙに区画されており、各バンクＸ，Ｙには、タグ
メモリ１１ｘ，１１ｙとデータメモリ１２ｘ，１２ｙと
が配設されている。さらに、各バンクＸ，Ｙには、アド
レス信号ＡDDのタグ部ＡDDt とタグメモリ１１ｘから出
力される比較用アドレスＭt とを比較して、両者が一致
したときにそれぞれ一致信号Ｓcoを出力するアドレス比
較器１３ｘ，１３ｙが配置されている。

【０００７】また、クロックは第１相クロックph1 と第
２相クロックph1 とからなり、該各クロックph1 及びph
2 は、各々同じ周期でかつ第２相クロックph1 が第１相
クロックよりも１／２周期だけ遅れてＨｉ−Ｌｏｗのサ
イクルを繰り返すものである。つまり、互いに逆相に構
成されている。そして、制御回路中には、信号を第１相
クロックph1 ，第２相クロックph2 にそれぞれ同期させ
る第１相ラッチ回路Ｌ1 ，第２相ラッチ回路Ｌ2 が配設
されている。そして、４５は、データの書込み，読出の
区別を指令する書き込みモード信号Ｓwin と後述の書込
み指令信号Ｓwrとの論理積をライトアクセスヒット信号
Ｓwah として出力するライトアクセスヒット信号生成回
路４５である。４４は、第２相ラッチ回路Ｌ2 により第
２相クロックph2 に同期されたライトアクセスヒット信
号Ｓwah の反転論理とクロック信号ph1 との論理積をイ
ネーブル信号Ｓenとして出力するイネーブル信号生成回
路である。４３は、アドレス信号ＡDDのインデックス部
ＡDDi をラッチしてキャッシュアクセス用アドレスＡDD
acとして出力するアドレスラッチ回路である。

【０００８】そして、上記各バンクＸ，Ｙの出力側に
は、アドレス比較器１３ｘ，１３ｙの出力Ｓco，Ｓcoの
論理和をヒット信号Ｓhit として出力するヒット信号生
成回路４８と、該ヒット信号生成回路４８の出力Ｓhit
と上述のライトアクセスヒット信号Ｓwah1の反転論理と
の論理積を書込み指令信号Ｓwrとして出力する論理積演
算器４９とが配置されている。

【０００９】また、タグメモリ１１ｘ，１１ｙは、キャ
ッシュアクセス用アドレスＡDDcacによってアクセスさ
れて、それぞれ比較用アドレスＭｔを出力し、データメ
モリ１２ｘ，１２ｙはキャッシュアクセス用アドレスＡ
DDacによってアクセスされそれぞれ読みだしデータを出
力する。

【００１０】以上のように構成されたキャッシュメモリ
の制御回路の動作について、以下、図７のタイミングチ
ャートを用いて説明する。なお、図７では、ゲート等に
おける遅延時間が加味された形で描かれているので、各
信号の波形がクロックph1 ，ph2 に対してずれて描かれ
ている。図７は、書き込みがバンク１でヒットし、続い
て読みだし要求があってバンク２でヒットした場合の、
主要な信号の動作を表す図である。同図で、第１相クロ
ックph1 はクロックサイクル１ａ，２ａ，３ａ…でＨｉ
になり、第２相クロックph2 は、クロックサイクル１
ｂ，２ｂ，３ｂ，…でＨｉになるとする。ＤATA は、デ
ータメモリ１２ｘ，１２ｙから出力され、あるいはデー
タメモリ１２ｘ，１２ｙに入力されるデータである。同
図には、上方から順に、上記クロックph1,ph2 、データ
ＤATA 、書き込みモード信号Ｓwin（Ｈｉで書込みモー
ド、Ｌｏｗで読みだしモードを示す），ライトアクセス
ヒット信号Ｓwah ，入力アドレス信号ＡDDのインデック
ス部ＡDDi 、入力アドレス信号ＡDDのタグ部ＡDDt 、キ
ャッシュアクセス用アドレスＡDDac及びヒット信号Ｓhi
t の状態が示されている。

【００１１】まず、クロックサイクル１ａで、アドレス
（Ａ）のインデックス部（Ａi ）が入力インデックス部
ＡDDi として入力されると、キャッシュアクセス用アド
レスＡDDacとしてクロックサイクル１ｂでそのまま出力
される。そして、タグメモリ１１ｘ，１１ｙからアドレ
ス（Ａ）のインデックス部（Ａｉ）に相当する比較用ア
ドレス（Ｍｔ）が出力され、アドレス比較器１３ｘ，１
３ｙでアドレス（Ａ）のタグ部（Ａｔ）と比較される。
このとき、第１バンクＸで比較した結果両者が一致する
と、アドレス比較器１３ｘから一致信号Ｓcoがクロック
サイクル２ａで出力される。一致信号Ｓcoが出力された
ことにより、ヒット信号Ｓhit が出力され書込み指令信
号Ｓwrが出力される。クロックサイクル２ａでは書き込
みモード信号Ｓwin がＨｉとなっているので、クロック
サイクル２ａでライトアクセスヒット信号Ｓwah がＨｉ
となり、クロックサイクル２ｂ，３ａの間キャッシュア
クセス用アドレスＡDDacとしてアドレス（Ａ）が保持さ
れ、クロックサイクル３ａでデータがデータメモリ１２
ｘに書き込まれる。

【００１２】次に、クロックサイクル３ａでライトアク
セスヒット信号Ｓwah がＬｏｗとなり、クロックサイク
ル３ｂでアドレス（Ｂ）のインデックス部（Ｂi ）がキ
ャッシュアクセス用アドレスＡDDacとして出力される
と、それに応じて、タグメモリ１１ｘ，１１ｙからアド
レス（Ｂ）のインデックス部（Ｂi ）に相当する比較用
アドレスＭt が出力され、アドレス（Ｂ）のタグ部（Ｂ
t ）と比較されて、第２バンクＹで比較した結果両者が
一致すると、一致信号Ｓcoがクロックサイクル４ａで出
力される。その結果、ヒット信号Ｓhit が出力される。

【００１３】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、キャッシュメモリの書き込みを行なう
際、１サイクル目でキャッシュヒットを判定し、２サイ
クル目でデータをキャッシュメモリへ書き込むので、キ
ャッシュメモリへの書き込みに２サイクル必要とすると
いう問題点を有していた。

【００１４】一方、例えば特開平２−１５６３５１号公
報に開示されるように、電子計算機の中央演算装置と主
記憶装置との間にデータメモリを配置し、このデータメ
モリに蓄えられたデータの主記憶装置におけるアドレス
をタグメモリに格納しておき、中央演算装置からプロセ
ッサアドレスデータが出力されると、このプロセッサア
ドレスデータとそれに対応してタグメモリから出力され
たアドレスデータとを比較して、ヒット，ミスヒットの
判定を行うとともに、アドレスを変換する回路を設け、
さらに、データリード時にはプロセッサアドレスデータ
を取り込んでそのまま出力する一方データライト時には
プロセッサデータを所定サイクル分だけ遅延させるよう
アドレスを切換える回路とを設けることにより、読出と
書込みを同時に行うようにしたものがある。しかるに、
このようなアドレス番号の変換を伴うと、後に別の処理
が必要となり、必ずしも演算速度を高速化し得るとは限
らない。

【００１５】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、キャッシュメモリの制御回路を、連
続したサイクルで書込みを可能とする構成にすること
で、演算速度の高速化を図ることにある。

【００１６】

【課題を解決するための手段】本発明のキャッシュメモ
リの制御回路は、キャッシュメモリが複数個のバンクに
区画され、各バンクごとにタグメモリ及びデータメモリ
を配設してなるキャッシュメモリの制御回路であって、
上記タグメモリは、アクセス信号を受けたとき比較用ア
ドレスを出力するように構成されており、インデックス
部とタグ部とからなるアドレス信号をタグ部入力用信号
線及びインデックス部入力用信号線を介して上記各バン
クに入力するアドレス信号入力手段と、上記インデック
ス部入力用信号線から分岐されたインデックス部入力用
分岐線と、該インデックス部入力用分岐線に介設され、
アドレス信号のインデックス部を遅延させて出力するア
ドレス遅延手段と、上記各バンクに配置され、出力側が
上記タグメモリ及びデータメモリに接続され、入力側が
上記インデックス部入力用信号線及びインデックス部入
力用分岐線のアドレス遅延手段の出力に接続された信号
切換手段と、上記各バンクに配置され、入力端子が上記
タグ部入力用信号線と上記タグメモリの出力信号線とに
接続され、上記アドレス信号のタグ部と上記タグメモリ
から出力される比較用アドレスとを比較して、両者が一
致した時に一致信号を出力するアドレス比較手段と、上
記各バンクのうちいずれかのバンクから一致信号が出力
されたとき、当該アドレスに対応するデータを、当該一
致信号が出力されたバンクのデータメモリに書き込むよ
う制御する書込み動作制御手段と、上記各バンクに配置
され、上記アドレス比較手段による書き込みのための比
較の結果、自バンクのアドレス比較手段から一致信号が
出力されたとき、アドレス遅延手段の出力を選択して出
力するよう自バンクの上記信号切換手段を制御する選択
動作制御手段とを備えている。

【００１７】上記第１のキャッシュメモリ制御回路にお
いて、選択信号を生成する選択信号生成手段と、入力側
が上記アドレス比較手段の出力及び上記選択信号生成手
段の出力に接続され、上記一致信号を受けかつ上記選択
信号が出力されていないときバンクヒット信号を出力す
るバンクヒット信号生成手段とを備え、上記選択信号生
成手段を、上記バンクヒット信号生成手段の出力と書き
込みモード信号とを入力し、バンクヒット信号が出力さ
れかつ書き込みモードである場合に、上記選択信号を出
力するように構成し、上記選択動作制御手段を、上記選
択信号生成手段から選択信号を受けたとき、上記アドレ
ス遅延手段の出力を選択するよう信号切換手段を制御す
るものとすることができる。

【００１８】さらに、アクセス信号を受けたとき、該当
するアドレスがあるときには上記データメモリのデータ
を読み出すよう制御する読みだし動作制御手段と、書込
み動作制御手段が作動する書込みモードと読みだし動作
制御手段が作動する読みだしモードとに切換える出力を
有し、かつその出力が上記選択信号生成手段の入力側に
接続された動作モード切換手段とを備え、上記選択信号
生成手段を、バンクヒット信号を受け、かつ書込みモー
ドの時のみ選択信号を出力するように構成することがで
きる。

【００１９】また、アドレス信号入力手段におけるアド
レス信号のインデックス部を一定の周期ごとにＨｉ−Ｌ
ｏｗのサイクルを繰り返す第１相クロックに同期させる
一方、アドレス信号のタグ部を上記第１相クロックとは
同じ周期でかつ１／２周期だけ遅れてＨｉ−Ｌｏｗのサ
イクルを繰り返す第２相クロックに同期させて出力する
ように構成し、上記タグメモリからアドレス比較手段に
出力される比較用アドレス信号及び上記バンクヒット生
成手段に入力される選択信号を、上記第２相クロックに
同期させる第２相同期手段を備えることができる。

【００２０】上記キャッシュメモリの制御回路におい
て、上記選択動作制御手段に、上記アドレス遅延手段の
出力及び上記選択信号生成手段の出力を、上記第１相ク
ロックに同期させる第１相同期手段を備えることができ
る。

【００２１】上記キャッシュメモリの制御回路におい
て、アドレス信号入力手段を、書込み動作制御手段によ
るデータの書込みが行われているバンクが存在する状態
で、いずれのバンクでも一致信号が出力されなかったと
きには、次の比較のためのデータとして、前回の比較デ
ータを再び入力するように構成することができる。

【００２２】上記キャッシュメモリの制御回路におい
て、上記アドレス遅延手段に、各バンクに共通のタイミ
ングでアドレス信号のインデックス部を遅延させる単一
の遅延回路を備えることができる。

【００２３】

【作用】以上の構成により、上記キャッシュメモリの制
御回路では、あるバンクにおいて、アドレス比較手段に
よって、入力されたアドレスのタグ部とタグメモリから
出力される比較用アドレスとが比較され、両者が一致す
ると一致信号が出力される。このとき、当該バンクで
は、アドレス信号が入力されると、選択動作制御手段に
より、遅延されたアドレス信号のインデックス部がアク
セス信号として選択される。したがって、一致信号が出
力されたバンクにおいて、書込み動作制御手段により、
データメモリにデータが書き込まれる。一方、上記バン
ク以外のバンクでは、選択動作制御手段により、アドレ
ス信号のインデックス部が遅延されることなくタグメモ
リに出力されるので、一致信号が出力されたバンクで書
込みが行われている間に、アドレス比較手段で入力され
たアドレス信号とタグメモリから出力された比較用アド
レスとの比較が行われる。そして、両者が一致すれば、
当該バンクで一致信号が出力され、書込み動作制御手段
によって、データメモリにデータが書き込まれる。した
がって、異なるバンクに対応するアドレスが連続して入
力される場合、一つのバンクにおいて書込み動作中に、
他のバンクで待機することなく連続して書込みを行うこ
とが可能となり、演算速度が向上することになる。

【００２４】バンクヒット信号生成手段を備えることに
より、１つのバンクにおいて、書き込みモード信号が入
力されていない間は、バンクヒット信号の出力が抑制さ
れるので、書込み動作制御手段の誤動作が回避されるこ
とになる。

【００２５】さらに、読みだし動作制御手段，動作モー
ド切換手段を備えることにより、各バンクにおいて、書
込みだけでなく読みだしの動作も円滑に行われ、例えば
同一バンクにおける連続した読みだしも可能となる。

【００２６】アドレス信号入力手段のインデックス部，
タブ部を第１，第２相クロックに同期させ、第２相同期
手段をさらに備えることにより、アドレス信号のタグ部
がインデックス部よりも１／２周期だけ遅れたタイミン
グで各バンクのアドレス比較手段に入力されるので、そ
の間にインデックス部でタグメモリをアクセスして比較
用アドレスを出力させる動作が円滑に行われる。そし
て、第２相同期手段により比較すべき２つのデータがア
ドレス比較手段に同じタイミングで入力されるので、ア
ドレス比較手段の比較動作が円滑に行われることにな
る。

【００２７】選択動作制御手段に第１相同期手段を設け
ることにより、アドレス遅延手段の出力であるインデッ
クス部信号と、選択信号生成手段の出力である選択信号
とが、同じタイミングで信号切換手段に出力される。し
たがって、選択動作制御手段により、信号切換手段から
アドレス信号のインデックス部がアクセス信号として出
力されるよう確実に制御されることになる。

【００２８】アドレス信号入力手段に、一致信号の非出
力時には前回の比較データを再び入力させることによ
り、バンクヒット信号が出力されたバンクにおいて、次
の比較を行うデータが当該バンクにあり他のバンクにな
い場合、他のバンクでバンクヒットしなかったときに
も、次のサイクルで当該バンクで比較が行われる。した
がって、同一バンクに読み書きが連続した場合でも、ペ
ナルティの低下をきたすことなくキャッシュのアクセス
が行われる。

【００２９】アドレス遅延手段として、各バンクに共通
のタイミングでアドレス信号のインデックス部を遅延さ
せる単一の遅延回路を設けることにより、単一の遅延回
路によって各バンクにおける選択動作制御手段の制御が
円滑に行われるので、構成が簡素化され、コストが低減
されることになる。

【００３０】

【実施例】以下、本発明の実施例について説明する。

【００３１】（第１実施例） まず、第１実施例について説明する。図１は第１実施例
におけるキャッシュメモリの制御回路の構成を示す図で
ある。なお、装置全体の構成は上記従来の技術の説明で
示した図８に示すものとほぼ同様であるので図示を省略
する。ただし、後述のように、本発明では、タグメモリ
及びデータメモリは、複数のバンクに区画されている。

【００３２】図１において、キャッシュメモリは、第１
バンクＸと第２バンクＹとに区画されており、各バンク
Ｘ，Ｙには、後述のキャッシュアクセス用アドレスＡDD
acを用いて比較用アドレスＭt を出力するタグメモリ１
１ｘ，１１ｙと、キャッシュアクセス用アドレスＡDDac
を用いてデータを読み書きするデータメモリ１２ｘ，１
２ｙとが配設されている。さらに、各バンクＸ，Ｙに
は、アドレス信号ＡDDのタグ部ＡDDt とタグメモリ１１
ｘから出力される比較用アドレスＭt とを比較して、両
者が一致したときに一致信号Ｓcoを出力するアドレス比
較器１３ｘ，１３ｙが配置されている。

【００３３】また、クロックは第１相クロックph1 と第
２相クロックph2 とからなり、該各クロックph1 及びph
2 は、同じ周期で、かつ第２相クロックph2 が第１相ク
ロックph2 よりも１／２周期遅れて、それぞれＨｉ−Ｌ
ｏｗのサイクルを繰り返すものである。そして、後述の
ごとく、制御回路中には、信号を第１相クロックph1ま
たは第２相クロックph2 に同期させるラッチ回路Ｌ1 ，
Ｌ2 が適宜配設されている。

【００３４】ここで、プロセッサ側のアドレス信号入力
手段（図示せず）から入力されるアドレス信号ＡDDは、
７ビットのインデックス部ＡDDi と２４ビットのタグ部
ＡDDt とからなり、それぞれインデックス部入力用信号
線２２とタグ部入力用信号線２１とを介して個別に入力
され、インデックス部ＡDDi は第１相クロックph1 に同
期される一方、タグ部ＡDDt は第２相ラッチ回路Ｌ2 に
より、第２相クロックph2 に同期されている。また、各
バンクＸ，Ｙにおいて、上記インデックス部入力用信号
線２２ｘ，２２ｙから分岐するインデックス部入力用分
岐線２７ｘ，２７ｙが設けられており、この分岐線２７
ｘ，２７ｙには、入力アドレスのインデックス部ＡDDi
をクロックサイクルの１周期遅延させて出力するアドレ
ス遅延手段としてのアドレス遅延回路１４ｘ，１４ｙが
介設されている。上記インデックス部入力用信号線２２
ｘ，２２ｙ及びその分岐線２７ｘ，２７ｙは、信号切換
手段として機能するスイッチング回路１６ｘ，１６ｙの
入力側に接続されている。このスイッチング回路１６
ｘ，１６ｙの出力側は、上記タグメモリ１１ｘ，１１ｙ
及びデータメモリ１２ｘ，１２ｙの入力側に接続されて
いる。

【００３５】さらに、各バンクＸ，Ｙにおいて、書込み
でキャッシュヒットがあった次のサイクルに選択信号Ｓ
seを生成する選択信号生成手段としての選択信号生成回
路１５ｘ，１５ｙが設けられている。この選択信号生成
回路１５ｘ，１５ｙの入力側は、書込みモード信号Ｓwi
n の信号線と後述のバンクヒット信号生成回路１９ｘ，
１９ｙの出力信号線とに接続され、バンクヒット信号Ｓ
bhがＨｉで、かつ書込みモード信号ＷinがＨｉのときに
選択信号Ｓseを出力し、さらに、第１相ラッチ回路Ｌ1
によって、第１相クロックph1 に同期させるようになさ
れている。

【００３６】そして、上記スイッチング回路１６ｘ，１
６ｙの制御信号入力用端子が上記選択信号生成回路１５
ｘ，１５ｙの出力信号線に接続されており、選択信号Ｓ
seが出力されているときには、インデックス部入力用分
岐線２７ｘ，２７ｙからアドレス遅延回路１４ｘ，１４
ｙを介して入力される遅延されたアドレス信号のインデ
ックス部ＡDDi を、選択信号Ｓseが出力されていないと
きにはインデックス部入力用信号線２２ｘ，２２ｙを介
して入力される遅延されていないインデックス部ＡDDi
を、それぞれキャッシュアクセス用アドレスＡDDacとし
て出力するようになされている。この制御により、選択
動作制御手段が構成されている。

【００３７】さらに、上記各バンクＸ，Ｙには、入力側
が上記アドレス比較器１３ｘ，１３ｙの出力信号線及び
上記選択信号生成回路１５ｘ，１５ｙの出力信号線に接
続され、上記アドレス比較器１３ｘ，１３ｙから出力さ
れる一致信号Ｓcoと第２相ラッチ回路Ｌ2 で第２相クロ
ックph2 に同期された選択信号Ｓseの反転論理との論理
積を演算してバンクヒット信号Ｓbhを生成するバンクヒ
ット信号生成手段としてのバンクヒット信号生成回路１
９ｘ，１９ｙが設けられている。すなわち、第２相ラッ
チ回路Ｌ2 でラッチされた選択信号Ｓseが出力されてお
らずかつ一致信号Ｓcoが出力されているときにバンクヒ
ット信号Ｓbhが出力される。

【００３８】一方、各バンクＸ，Ｙのバンクヒット信号
生成回路１９ｘ，１９ｙの出力側は、ヒット信号生成回
路３１の入力側に接続されている。そして、上記各バン
クヒット信号生成回路１９ｘ，１９ｙの出力であるバン
クヒット信号Ｓbh，Ｓbhの論理和を演算し、つまりいず
れかのバンクでバンクヒット信号Ｓbhが出力されたとき
に、ヒット信号Ｓhit を出力するようになされている。

【００３９】また、上記各バンクＸ，Ｙのデータメモリ
１２ｘ，１２ｙと、主記憶装置（図示せず）に接続され
る信号線２５とを接続する信号線２３が設けられ、この
信号線２３には、データ遅延回路３２が設けられてい
る。このデータ遅延回路３２により、主記憶装置から入
力されるデータを遅延させて各データメモリ１２ｘ，１
２ｙに供給するようになされている。さらに、各バンク
Ｘ，Ｙのデータメモリ１２ｘ，１２ｙから読み出された
データは、それぞれ信号線２４ｘ，２４ｙを介して出力
され、データ選択回路３３の入力側に接続されており、
このデータ選択回路３３で、読出データ出力許可信号Ｓ
ren に応じて選択された後、データ線２５に出力される
ようになされている。すなわち、データメモリ１２ｘ，
１２ｙでは、書込み許可信号Ｓwen によってデータ線２
３上のデータをデータメモリ１２ｘ，１２ｙに書き込む
か、あるいは、データ線２４ｘ，２４ｙにタグメモリ１
１ｘ，１１ｙでヒットしたアドレスに対してデータを出
力する。

【００４０】図２は、本発明の実施例におけるキャッシ
ュメモリの状態遷移図である。第１状態Ｓ１及び第２状
態Ｓ２はどちらもキャッシュがヒットしている状態であ
り、第１状態Ｓ１はデータメモリへデータを書き込み中
のバンクが存在しない状態、第２状態Ｓ２はデータメモ
リへデータを書き込み中のバンクが存在する状態であ
る。第１状態Ｓ１において書き込みでキャッシュヒット
すると第２状態Ｓ２へ遷移する。第２状態Ｓ２において
書き込みでキャッシュヒットすれば第２状態Ｓ２に留ま
るが、それ以外の場合は第１状態Ｓ１へ遷移する。第３
状態Ｓ３はバスインターフェースからのアクノリッジを
待っている状態であり、第４状態Ｓ４はバスインターフ
ェースから有効なデータが返されるのを待っている状態
である。第１状態Ｓ１でキャッシュミスすると第３状態
Ｓ３へ遷移し、第３状態Ｓ３でバスインターフェースか
らのアクノリッジを待ち、アクノリッジが返されると第
４状態Ｓ４へ遷移する。第４状態Ｓ４で有効なデータが
返されるのを待ち、有効なデータが返されたら第１状態
Ｓ１へ遷移する。

【００４１】以上のように構成されたキャッシュメモリ
の制御回路について、以下図１及び図２、図３、図４を
用いてその動作を説明する。

【００４２】図３は、書き込みが第１バンクＸでヒット
し、引続き書き込み要求があって第２バンクＹでヒット
し、最後に読みだし要求があって第１バンクＸでヒット
した場合の、主要な信号の動作を表す図である。ここ
で、上述の図７のタイミングチャートでは、ゲート等に
おける遅延時間が加味された形で描かれていたため、各
信号の波形がクロックph1 ，ph2 に対してずれていた
が、図３（及び図４）では、この遅延時間を無視した形
で描いているので、各信号の波形はクロックph1,ph2 と
同期して描かれている。

【００４３】図３において、第１相クロックph1 と第２
相クロックph2 とは、同じ周期でかつ第２相クロックph
1 が第２相クロックph2 よりも１／２周期だけ遅れてＨ
ｉ−Ｌｏｗのサイクルを繰り返す。便宜上、第１相クロ
ックph1 はサイクル１ａ，２ａ，３ａ，…でＨｉにな
り、第２相クロックph2 はサイクル１ｂ，２ｂ，３ｂ，
…でＨｉになるとする。同図では，上方から，第１相ク
ロックph1 ，第２相クロックph2 ，及び入力アドレス信
号のインデックス部ＡDDi の変化状態が示されている。
また、第１，第２バンクＸ，Ｙ内のキャッシュアクセス
用アドレスＡDDac，入力アドレス信号のタグ部ＡDDt ，
比較用アドレスＭt ，バンクヒット信号Ｓbh，書込みモ
ード信号Ｓwin ，選択信号Ｓse，及び書込み許可信号Ｓ
wen の変化状態がそれぞれ示されている。さらに、最下
段には、信号線２５上のデータＤATA の変化状態が示さ
れている。

【００４４】まず、クロックサイクル１ａでアドレス
（Ａ）のインデックス部（Ａi ）が入力されると、スイ
ッチング回路１６ｘ，１６ｙには選択信号Ｓseが出力さ
れていない状態であるので、各バンクＸ，Ｙで、キャッ
シュアクセス用アドレスDDacとしてクロックサイクル１
ａでそのまま出力され、タグメモリ１１ｘ，１１ｙがそ
れぞれアクセスされる。そして、タグメモリ１１ｘ，１
１ｙからはアドレス（Ａ）のインデックス部（Ａi ）に
対応した比較用アドレス（Ｍt ）が出力され、第２相ラ
ッチ回路Ｌ2 によりラッチされる。一方、アドレス
（Ａ）のタグ部（Ａt）は、信号線２１上で第２相ラッ
チ回路Ｌ2 によりラッチされており、クロックサイクル
１ｂで、信号線２１を介して各バンクＸ，Ｙに入力され
る。そして、クロックサイクル１ｂで、アドレス比較器
１１ｘ，１１ｙでアドレス（Ａ）のタグ部（Ａt ）とア
ドレス（Ａ）のインデックス部（Ａｉ）に相当する比較
用アドレス（Ｍt ）とが比較され、第１バンクＸでヒッ
トして、一致信号Ｓcoが出力され、その結果、バンクヒ
ット信号生成回路１９ｘからバンクヒット信号Ｓbhがク
ロックサイクル１ｂで出力される。さらに、ヒット信号
生成回路３１により、ヒット信号Ｓhit が出力される。
このとき、キャッシュメモリは、第１状態Ｓ１にある。
なお、第２バンクＹでは、アドレス（Ａ）に対応するデ
ータがタグメモリ１１ｙから出力されず、アドレス比較
器１３ｙから一致信号Ｓcoが出力されない。

【００４５】次に、クロックサイクル２ａ，２ｂで、第
１バンクＸではアドレス（Ａ）に対するデータメモリ１
２ｘへの書き込みが行われ、同時に、第２バンクＹでは
アドレス（Ｂ）に対するタグメモリ１１ｙでのヒット検
出が行われる。その過程を以下に説明する。

【００４６】まず、アドレス（Ａ）に対するデータメモ
リ１２ｘへの書込みから説明する。クロックサイクル２
ａでは、クロックサイクル１ｂで出力されたヒット信号
Ｓhit によって、信号線２５にアドレス（Ａ）の書込み
データＤATA （Ａ）が出力される。この信号線２５上の
データＤATA （Ａ）は、データ遅延回路３２で、１／２
周期だけ遅延され、信号線２３に出力される。そして、
クロックサイクル２ｂで、書込み許可信号Ｓwen が出力
され、データＤATA （Ａ）の書込みが行われる。なお、
第１バンクＸでは、クロックサイクル２ｂで、選択信号
Ｓseが出力されているので、スイッチング回路１６ｘ
で、遅延されたデータＤATA （Ａ）のインデックス部
（Ａi ）がキャッシュアクセス用アドレスＡDDacとして
選択されている。この制御により、書込み動作制御手段
が構成されている。

【００４７】次に、アドレス（Ｂ）に対するタグメモリ
１１ｙでのヒット検出について説明する。クロックサイ
クル２ａでアドレス（Ｂ）のインデックス部（Ｂi ）が
入力されると、スイッチング回路１６ｙに選択信号Ｓse
が出力されていないので、キャッシュアクセス用アドレ
スＡDDacにそのまま出力され、タグメモリ１１ｙから比
較用アドレスＭt が出力されてアドレス（Ｂ）のタグ部
（Ｂt ）と比較される。そして、第２バンクＹで比較し
た結果両者が一致すると、一致信号Ｓcoが出力され、バ
ンクヒット信号Ｓbhがクロックサイクル２ｂで出力され
る。また、これに応じて、ヒット信号生成回路３１によ
り、ヒット信号Ｓhit が出力される。第１状態Ｓ１にお
いて書き込みでキャッシュヒットしたので、クロックサ
イクル２ｂでは第２状態Ｓ２へ遷移する。なお、上述の
ように、クロックサイクル２ｂにおいて、第１バンクＸ
では、スイッチング回路１６ｘで、遅延されたデータＤ
ATA （Ａ）のインデックス部（Ａi ）がキャッシュアク
セス用アドレスＡDDacとして選択されている。そして、
タグメモリ１１ｘから出力されるアドレス（Ａ）のイン
デックス部（Ａｉ）に相当する比較用アドレス（Ｍt ）
と、信号線２１上のタグ部（Ｂt ）とがアドレス比較器
１３ｘで比較されるので、両者が一致せず、一致信号Ｓ
coは出力されない。

【００４８】次に、クロックサイクル３ａ，３ｂで、第
２バンクＹではアドレス（Ｂ）に対するデータメモリ１
２ｙへの書き込みが行われ、第１バンクＸではアドレス
（Ｃ）に対するタグメモリ１１ｘでのヒット検出が行わ
れる。

【００４９】まず、アドレス（Ｂ）に対するデータメモ
リ１２ｙへの書き込みについて説明する。クロックサイ
クル３ａでは、クロックサイクル２ｂで出力されたヒッ
ト信号Ｓhit により、信号線２５上にアドレス（Ｂ）の
書込みデータＤATA （Ｂ）が出力される。信号線２５上
のデータＤATA （Ｂ）は、データ遅延回路３２で１／２
周期だけ遅延され、信号線２３に出力される。そして、
クロックサイクル３ｂで、書込み許可信号Ｓwen が出力
され、データメモリ１２ｙに書き込まれる。

【００５０】次に、アドレス（Ｃ）に対するタグメモリ
１１ｘでのヒット検出について説明する。クロックサイ
クル３ａでアドレス（Ｃ）のインデックス部（Ｃi ）が
入力されると、キャッシュアクセス用アドレスＡDDacに
そのまま出力され、タグメモリ１１ｘからアドレス
（Ｃ）のインデックス部（Ｃｉ）に相当する比較用アド
レス（Ｍt ）が出力されてアドレス（Ｃ）のタグ部（Ｃ
t ）と比較される。そして、第１バンクＸのアドレス比
較器１３ｘで比較した結果両者が一致すると、一致信号
Ｓcoが出力され、バンクヒット信号Ｓbhがクロックサイ
クル３ｂで出力される。また、これに応じて、ヒット信
号生成回路３１により、ヒット信号Ｓhit が出力され
る。同時に、クロックサイクル３ａでは、データメモリ
１２ｘへのアクセスが実行されており、クロックサイク
ル３ｂでデータメモリ１２ｘからのデータの読みだしが
行われる。この読み出されたデータに対し、バンクヒッ
ト信号Ｓbhの情報をもとに、信号線２４ｘ上に読出デー
タＤATA （Ｃ）がクロックサイクル３ｂで出力される。
信号線２４ｘ上のデータＤATA （Ｃ）は、読出データ出
力許可信号Ｓren で選択出力され、信号線２５上に第１
相クロックph1 でラッチされ、クロックサイクル４ａで
信号線２５に出力される。この制御により、読みだし動
作制御手段が構成されている。一方、第２バンクＹで
は、クロックサイクル３ａで、スイッチング回路１６ｙ
において、選択信号Ｓseに応じてアドレス遅延回路１４
ｙで遅延されたインデックス部（Ｂｉ）がキャッシュア
クセス用アドレスとして選択されるので、アドレス比較
器１３ｙにおける比較動作で、比較される２つのデータ
が一致せず、一致信号Ｓco及びバンクヒット信号Ｓbhは
出力されない。

【００５１】以上のように、本発明は、同一バンクへの
書き込みが連続しない場合は、毎サイクルキャッシュメ
モリをアクセスすることができる。

【００５２】次に、図４は、書き込みがバンク１でヒッ
トし、引続き読みだし要求があってバンク２でミスし、
最後に同じ読みだし要求に対してバンク１でヒットした
場合の、主要な信号の動作を表す図である。

【００５３】まず、クロックサイクル１ａでアドレス
（Ａ）のインデックス部（Ａi ）が入力されると、キャ
ッシュアクセス用アドレスＡDDacにクロックサイクル１
ａでそのまま出力される。そして、タグメモリ１１ｘ，
１１ｙから第２相ラッチ回路Ｌ2 でラッチされたアドレ
ス（Ａ）のインデックス部（Ａｉ）が比較用アドレス
（Ｍt ）として出力され、アドレス（Ａ）のタグ部（Ａ
t ）と比較される。ここでは、第１バンクＸで比較した
結果両者が一致して、一致信号Ｓcoが出力され、バンク
ヒット信号Ｓbhがクロックサイクル１ｂで出力される。
また、このバンクヒット信号Ｓbhを受けて、ヒット信号
生成回路３１からヒット信号Ｓhit が出力される。この
とき、キャッシュメモリは第１状態Ｓ１にある。そし
て、第１状態Ｓ１において書き込みでキャッシュヒット
したので、クロックサイクル２ｂで第２状態Ｓ２へ遷移
する。

【００５４】次に、クロックサイクル２ａ，２ｂで、第
１バンクＸにおいてはアドレス（Ａ）に対するデータメ
モリ１２ｘへのデータの書込みが行われる。同時に、書
込みモード信号Ｓwin がＬｏｗにつまり読みだしモード
になっており、第２バンクＹにおいては、アドレス
（Ｂ）に対するタグメモリ１１ｙでのヒット検出が実行
される。

【００５５】まず、アドレス（Ｂ）に対するタグメモリ
１１ｙでのヒット検出につて説明する。クロックサイク
ル２ａでアドレス（Ｂ）のインデックス部（Ｂi ）が入
力されると、キャッシュアクセス用アドレスＡDDacとし
てそのまま出力される。そして、タグメモリ１１ｙから
第２相ラッチ回路Ｌ2 でラッチされたアドレス（Ｂ）の
インデックス部（Ｂｉ）に相当する比較用アドレス（Ｍ
t ）が出力され、アドレス（Ｂ）のタグ部（Ｂt ）と比
較される。ここでは、第２バンクＹのキャッシュメモリ
に該当するデータがなかったとすると、比較の結果両者
が一致せず、一致信号Ｓcoは出力されない。したがっ
て、バンクヒット信号Ｓbhも出力されず、第２バンクＹ
ではキャッシュミスとなる。

【００５６】一方、第１バンクＸでは、この間、上述と
同様の動作によって、クロックサイクル２ｂで、書込み
許可信号Ｓwen によって、データメモリ１１ｘにアドレ
ス（Ａ）が書き込まれる。ただし、クロックサイクル１
ｂでバンクヒット信号Ｓbhが出力されていたことより、
クロックサイクル２ａで、選択信号Ｓseが出力され、ス
イッチング回路１６ｘでアドレス遅延部１４ｘの出力
（Ａｉ）がキャッシュアクセス用アドレスＡDDacとして
選択されて出力される。したがって、上述のごとく、ア
ドレス比較器１３ｘにおける比較の結果、一致信号Ｓco
は出力されない。

【００５７】次に、クロックサイクル３ａ，３ｂでは、
以下のように実行される。すなわち、第２状態Ｓ２に移
行したことで、クロックサイクル３ａでは、アドレス信
号入力手段から再びアドレス（Ｂ）のインデックス部
（Ｂi ）が入力され、キャッシュアクセス用アドレスＡ
DDacにクロックサイクル３ｂでそのまま出力され、タグ
メモリ１１ｘから比較用アドレスＭt として出力されア
ドレス（Ｂ）のタグ部（Ｂt ）と比較される。そして、
第１バンクＸで，比較した結果両者が一致すると、一致
信号Ｓcoが出力されバンクヒット信号Ｓbhがクロックサ
イクル３ｂで出力される。同時に、クロックサイクル３
ａでは、データメモリ１２ｘへのアクセスが実行されて
おり、クロックサイクル３ｂで、データメモリ１２ｘか
らデータの読出が行われる。読み出されたデータＤATA
（Ｂ）は、バンクヒット信号Ｓbhの情報をもとに信号線
２４ｘ上にクロックサイクル３ｂで出力される。信号線
２４ｘ上のデータＤATA （Ｂ）は、読出データ出力許可
信号Ｓren で選択出力され、第１相ラッチ回路Ｌ1 で第
１相クロックph1 にラッチされた後、クロックサイクル
３ｂで、信号線２５上に出力される。すなわち、第２状
態Ｓ２において読みだしでキャッシュミスしたので、ク
ロックサイクル３ｂでは第１状態Ｓ１へ遷移する。

【００５８】クロックサイクル２ｂにおけるミスは、第
２バンクＹのタグメモリ１１ｙから読み出した比較用ア
ドレス（Ｍt ）とアドレス（Ｂ）のタグ部（Ｂt ）との
比較の結果によるもので第１バンクＸにおいての比較の
結果を含まないので、第２バンクＹのミスでありキャッ
シュメモリ全体のミスではない。本発明は、異なるバン
クＸ，Ｙにヒットする書き込みを許しているため以上の
ようなバンクミスが発生するが、いずれかのバンクへデ
ータを書き込み中であることを意味する第２状態Ｓ２を
設けることにより、第２状態Ｓ２のバンクミスで第１状
態Ｓ１へ遷移してキャッシュ全体でキャッシュヒットを
判定できる。

【００５９】以上のように、本発明は、同一バンクへ読
み書きが連続した場合でも従来例のペナルティと同等の
ペナルティでキャッシュのアクセスが可能である。

【００６０】なお、本実施例ではバンク数が２の場合を
示したが、バンク数が２以上の場合も同様の効果が得ら
れることは容易にわかる。

【００６１】（第２実施例） 次に、第２実施例について説明する。図５は、第２実施
例におけるキャッシュメモリの制御回路の構成を示し、
図１と同じ番号のものは同じ部材を示すので説明を省略
し、異なる部分のみ説明する。

【００６２】図５に示すように、本第２実施例では、第
１実施例で各バンクＸ，Ｙごとに設けたアドレス遅延回
路１４ｘ，１４ｙを各バンクで共有する構成としたもの
である。すなわち、本実施例では、各バンクＸ，Ｙの外
部において、インデックス部入力用信号線２２が各バン
クＸ，Ｙに入る前に、インデックス部入力用分岐線２７
が設けられており、この分岐線２７に、単一のアドレス
遅延回路３４が介設されている。そして、各バンクＸ，
Ｙのスイッチング回路１６ｘ，１６ｙの入力側は、イン
デックス部入力用信号線２２ｘ，２２ｙと、インデック
ス部入力用分岐線２７ｘ，２７ｙとに接続されている。
すなわち、インデックス部入力用信号線２２ｘ，２２ｙ
からは遅延されていない信号が、インデックス部入力用
分岐線２７ｘ，２７ｙからは１周期だけ遅延された信号
がそれぞれ入力され、スイッチング回路１６ｘ，１６ｙ
でいずれか一方が選択されて、キャッシュアクセス用ア
ドレスＡDDacとして出力される。本実施例における制御
回路の作動は、上記第１実施例と同様である。

【００６３】図５のような構成にすることで、図１で各
バンク毎に存在したアドレス遅延回路１４ｘ，１４ｙ
が、単一で済み、トランジスタ規模の小さいキャッシュ
制御回路を構成することが可能になる。

【００６４】

【発明の効果】本発明のキャッシュメモリの制御回路に
よれば、複数個のバンクに区画されたキャッシュメモリ
の制御回路として、インデックス部入力用信号線に分岐
線を設け、この分岐線にアドレス信号のインデックス部
を遅延させて出力するアドレス遅延手段を介設し、かつ
出力データをインデックス部入力用信号線を介して入力
されるデータとその分岐線から入力される遅延されたデ
ータとに切換える信号切換手段を設ける一方、アドレス
の比較でタグメモリからの比較用アドレスと入力アドレ
ス信号のタグ部とを比較して、両者が一致したときに一
致信号を出力し、この一致信号が出力されたときのみ信
号切換手段から遅延されたインデックス部信号をキャッ
シュアクセス用アドレスとして選択させて出力するよう
にしたので、他のバンクでの書込み中に他のバンクでは
待機することなく書き込みを行うことができ、よって、
キャッシュヒット率が高くデータアクセスの頻度の高い
システムにおいてはキャッシュアクセスのペナルティを
大幅に改善することができる。

【００６５】バンクヒット信号生成手段を備えることに
より、制御の確実性の向上を図ることができる。

【００６６】さらに、読みだし動作制御手段，動作モー
ド切換手段を備えることにより、アクセス信号を受けて
データメモリのデータを読み出す機能を設け、書込みモ
ードと読みだしモードとに切換える動作モード切換手段
を設けて、選択信号生成手段を、バンクヒット信号を受
け、かつ書込みモードのときのみ選択信号を出力するよ
うに構成したので、各バンクにおける書き込みと読みだ
しの動作を円滑に行わせることができる。

【００６７】アドレス信号入力手段のインデックス部，
タブ部を第１，第２相クロックに同期させ、第２相同期
手段をさらに備えることにより、各バンクにおける比較
動作が良好となる。

【００６８】選択動作制御手段に第１相同期手段を設け
ることにより、段の出力及びバンクヒット信号生成手段
の出力を第１相クロックに同期させるようにしたので、
比較動作及び書込み動作の円滑化を図ることができる。

【００６９】アドレス信号入力手段に、一致信号の非出
力時には前回の比較データを再び入力させることによ
り、データの書込みが行われているバンクが存在する状
態で、いずれのバンクでも一致信号が出力されなかった
ときには、次の比較のためのデータとして、前回の比較
データを再び入力するようにしたので、同一のバンクに
読み書きが連続した場合でも、ペナルティの低下をきた
すことなくキャッシュのアクセスを行いながら、上記各
発明の効果を発揮することができ、よって、著効を発揮
することができる。

【００７０】アドレス遅延手段として、各バンクに共通
のタイミングでアドレス信号のインデックス部を遅延さ
せる単一の遅延回路を設けることにより、構成の簡素化
によるコストの低減を図ることができる。

【図面の簡単な説明】

【図１】第１実施例におけるキャッシュメモリの制御回
路の電気回路図である。

【図２】第１実施例におけるキャッシュメモリの制御回
路の状態遷移図である。

【図３】第１実施例のある条件下における動作説明のた
めのタイミングチャート図である。

【図４】第１実施例の別の条件下における動作説明のた
めのタイミングチャート図である。

【図５】第２実施例におけるキャッシュメモリの制御回
路の電気回路図である。

【図６】従来のキャッシュメモリの制御回路の電気回路
図である。

【図７】従来例のある条件下における動作説明のための
タイミングチャート図である。

【図８】従来の電子計算機やマイクロプロセッサ等の構
成を示すブロック図である。

【符号の説明】 Ｘ 第１バンク Ｙ 第２バンク １ 中央演算装置 ２ 主メモリ ３ キャッシュメモリ １１ タグメモリ １２ データメモリ １３ アドレス比較器（アドレス比較手段） １４ アドレス遅延回路（アドレス遅延手段） １５ 選択信号生成回路（選択信号生成手段） １６ スイッチング回路（信号切換手段） １９ バンクヒット信号生成回路（バンクヒット信号生
成手段） ２１ タグ部入力用信号線 ２２ インデックス部入力用信号線 ２３，２４，２５ 信号線 ２７ インデックス部入力用分岐線 ３１ ヒット信号生成回路 ３２ データ遅延回路 ３３ データ選択回路

フロントページの続き (56)参考文献 特開 昭59−3771（ＪＰ，Ａ) 特開 平３−257554（ＪＰ，Ａ) 特開 平２−156351（ＪＰ，Ａ) 特開 平４−260950（ＪＰ，Ａ) 特開 昭56−94567（ＪＰ，Ａ) 特開 昭59−213084（ＪＰ，Ａ) 特開 昭61−131140（ＪＰ，Ａ) 特開 昭61−26151（ＪＰ，Ａ) 特開 平３−22155（ＪＰ，Ａ) 特開 平２−90346（ＪＰ，Ａ) 特開 昭63−206843（ＪＰ，Ａ) 特開 平２−135553（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 キャッシュメモリが複数個のバンクに区
   画され、各バンクごとにタグメモリ及びデータメモリを
   配設してなるキャッシュメモリの制御回路であって、 上記タグメモリは、アクセス信号を受けたとき比較用ア
   ドレスを出力するように構成されており、 インデックス部とタグ部とからなるアドレス信号をタグ
   部入力用信号線及びインデックス部入力用信号線を介し
   て上記各バンクに入力するアドレス信号入力手段と、 上記インデックス部入力用信号線から分岐されたインデ
   ックス部入力用分岐線と、 該インデックス部入力用分岐線に介設され、アドレス信
   号のインデックス部を遅延させて出力するアドレス遅延
   手段と、 上記各バンクに配置され、出力側が上記タグメモリ及び
   データメモリに接続され、入力側が上記インデックス部
   入力用信号線及びインデックス部入力用分岐線のアドレ
   ス遅延手段の出力に接続された信号切換手段と、 上記各バンクに配置され、入力端子が上記タグ部入力用
   信号線と上記タグメモリの出力信号線とに接続され、上
   記アドレス信号のタグ部と上記タグメモリから出力され
   る比較用アドレスとを比較して、両者が一致した時に一
   致信号を出力するアドレス比較手段と、 上記各バンクのうちいずれかのバンクから一致信号が出
   力されたとき、当該アドレスに対応するデータを、当該
   一致信号が出力されたバンクのデータメモリに書き込む
   よう制御する書込み動作制御手段と、 上記各バンクに配置され、上記アドレス比較手段による
   書き込みのための比較の結果、自バンクのアドレス比較
   手段から一致信号が出力されたとき、アドレス遅延手段
   の出力を選択して出力するよう自バンクの上記信号切換
   手段を制御する選択動作制御手段とを備えたことを特徴
   とするキャッシュメモリの制御回路。
2. 【請求項２】 請求項１記載のキャッシュメモリの制御
   回路において、 選択信号を生成する選択信号生成手段と、 入力側が上記アドレス比較手段の出力及び上記選択信号
   生成手段の出力に接続され、上記一致信号を受けかつ上
   記選択信号が出力されていないときバンクヒット信号を
   出力するバンクヒット信号生成手段とを備え、 上記選択信号生成手段は、上記バンクヒット信号生成手
   段の出力と書き込みモード信号とを入力し、バンクヒッ
   ト信号が出力されかつ書き込みモードである場合に、上
   記選択信号を出力するように構成されていて、 上記選択動作制御手段は、上記選択信号生成手段から選
   択信号を受けたとき、上記アドレス遅延手段の出力を選
   択するよう信号切換手段を制御するものであることを特
   徴とするキャッシュメモリの制御回路。
3. 【請求項３】 請求項２記載のキャッシュメモリの制御
   回路において、 アクセス信号を受けたとき、該当するアドレスがあると
   きには上記データメモリのデータを読み出すよう制御す
   る読みだし動作制御手段と、 書込み動作制御手段が作動する書込みモードと読みだし
   動作制御手段が作動する読みだしモードとに切換える出
   力を有し、かつその出力が上記選択信号生成手段の入力
   側に接続された動作モード切換手段とを備え、 上記選択信号生成手段は、バンクヒット信号を受け、か
   つ書込みモードの時のみ選択信号を出力するように構成
   されていることを特徴とするキャッシュメモリの制御回
   路。
4. 【請求項４】 請求項２又は３記載のキャッシュメモリ
   の制御回路において、 アドレス信号入力手段は、アドレス信号のインデックス
   部を一定の周期ごとにＨｉ−Ｌｏｗのサイクルを繰り返
   す第１相クロックに同期させる一方、アドレス信号のタ
   グ部を上記第１相クロックとは同じ周期でかつ１／２周
   期だけ遅れてＨｉ−Ｌｏｗのサイクルを繰り返す第２相
   クロックに同期させて出力するように構成されており、 上記タグメモリからアドレス比較手段に出力される比較
   用アドレス信号及び上記バンクヒット生成手段に入力さ
   れる選択信号を、上記第２相クロックに同期させる第２
   相同期手段を備えたことを特徴とするキャッシュメモリ
   の制御回路。
5. 【請求項５】 請求項４記載のキャッシュメモリの制御
   回路において、 上記選択動作制御手段は、上記アドレス遅延手段の出力
   及び上記選択信号生成手段の出力を、上記第１相クロッ
   クに同期させる第１相同期手段を備えたことを特徴とす
   るキャッシュメモリの制御回路。
6. 【請求項６】 請求項１，２，３，４又は５記載のキャ
   ッシュメモリの制御回路において、 アドレス信号入力手段は、書込み動作制御手段によるデ
   ータの書込みが行われているバンクが存在する状態で、
   いずれのバンクでも一致信号が出力されなかったときに
   は、次の比較のためのデータとして、前回の比較データ
   を再び入力するように構成されていることを特徴とする
   キャッシュメモリの制御回路。
7. 【請求項７】 請求項１，２，３，４，５又は６記載の
   キャッシュメモリの制御回路において、 上記アドレス遅延手段は、各バンクに共通のタイミング
   でアドレス信号のインデックス部を遅延させる単一の遅
   延回路を備えたことを特徴とするキャッシュメモリの制
   御回路。