JPH11283378A - 内容アドレス・メモリ - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 タグ・セルの内容比較方法の低コスト化。 【解決手段】 内容によってアドレスし得るメモリ（Ｃ
ＡＭ）３０が、タグ・セル１０、１０ａで構成されたタ
グ・メモリ２０を持つと共に、データ・キャッシュを持
っている。各々のタグ・セルは、データ・ビットを記憶
する為に普通のＲＡＭセルと同じように構成されている
が、その出力に多重化スイッチ１６を持ち、これ、がタ
グ・セルの内容を表す信号を読取線１５に印加する。各
々の読取線で、タグ比較回路２５が選択された列にある
各々のセルからのビットを目標アドレスのビットと比較
する。ある列内のすべてのセルに対する符合無しによっ
て終了しない限り、このサイクルが目標アドレスの全部
のビット及びタグ・メモリの相次ぐ列に対して繰返され
る。タグ比較回路は「ヒット」出力信号を保持する論理
回路を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は全般的にコンピュ
ータ・メモリ、更に具体的に言えば、メモリ・キャッシ
ュ形式及び符合を求めてキャッシュを探索する方法に関
する。

【０００２】

【従来の技術及び課題】「内容アドレス・メモリ」（内
容によってアドレスし得るメモリ、略称ＣＡＭ）がメモ
リ・キャッシュ・システムで使われている。これは、キ
ャッシュが、プロセッサによって要請されたデータのよ
うな、システム内のどこか他の場所で必要なデータを持
っているかどうかを判断する符合検査過程を実行する。

【０００３】ＣＡＭを用いる汎用コンピュータでは、全
てのキャッシュ・システムがそうであるが、プロセッサ
がそれが必要とするデータを同定する時、ＣＡＭは同定
されたデータがＣＡＭ内にあるかどうかを判断する為に
自分のメモリを検査しなければならない。言い換えれ
ば、ＣＡＭは、データがキャッシュ項目であるかあるい
はそれが主（非キャッシュ）メモリにだけに記憶されて
いるかどうかを判断する。ＣＡＭ方式では、この検査過
程が、「タグ」をＣＡＭに記憶することによって実施さ
れる。各々のタグは各々のキャッシュ項目のアドレスの
一部分であって良い。ＣＡＭが各々のタグを、プロセッ
サによって発せられた「目標タグ」と比較する。符合す
れば、データがＣＡＭ内にある。符合しなければ、デー
タを主メモリから持ってくる。

【０００４】普通のＣＡＭは、目標タグを全てのタグの
ことごとくのビットと同時に比較する。普通のＣＡＭ
は、特別のタグ・メモリ・セル（「タグ・セル」）を使
うことによって、この比較を行う。各々のタグ・セルは
普通のＲＡＭセルのようなもので、関連するビット線及
びワード線とデータ記憶部品とを持っているが、比較器
をも持っている。比較器がビット線の信号をセルの内容
と比較し、その結果を読取線に出す。ＣＡＭ内にあるす
べてのセルの比較器が一度にターンオンされ、この為、
各々のセルはその比較を他の全てのセルと同時に実施す
る。

【０００５】図１は、各々のタグ・セル１０２に対する
比較器（スイッチ１０７及び１０８）を持つ従来のＣＡ
Ｍ １００を示す。ビット線１０１が目標タグの相次ぐ
ビット（並びに補数ビット）を同時にセル１０２に伝え
る。目標タグの各ビットが、１対のインバータ１０４の
状態によって表されるセル１０２の内容と比較される。
セル１０２の各行は関連する符合線１０３を持ち、これ
がＶｃｃにプリチャージされる。スイッチ１０５がワー
ド線１０６によって作動される。１対の直列接続のスイ
ッチング・トランジスタ１０７、１０８が各々のインバ
ータ１０４の出力によって制御される。スイッチング・
トランジスタ１０７、１０８が符合線１０３をアースに
接続し、符合線１０３を放電する為には両方とも作動さ
れなければならない。この放電が起こるのは、セルの内
容がビット線の目標タグ・ビットと符合しない時だけで
ある。従って、各々の行で、符合せずの時、符合線１０
３が低になる。何れかの行の符合線がＶｃｃにとどまる
場合、その行の符合が表示される。オア・ゲート（図に
示してない）を使って、ＣＡＭ １００からの大域ヒッ
ト信号を発生することができる。

【０００６】このように構成し、ＣＡＭのタグ・セルの
内容を同時に比較するこの従来の方法は、ダイ面積及び
電源に生ずる電流スパイクの点でコスト高である。パケ
ット通信システムに使われるもののように多数の項目を
記憶するＣＡＭでは、電流スパイクが問題を招くことが
ある。

【０００７】

【課題を解決する為の手段及び作用】この発明の一面
は、タグ並びに各々のタグに関連するデータを記憶し、
タグを目標タグと逐次的に比較する内容アドレス・メモ
リ（ＣＡＭ）である。ＣＡＭは、タグ・セルのアレイ及
びデータ・セルのアレイで構成される。各々のタグ・セ
ルが、データ・ビットを記憶する為の適当なメモリ記憶
部品を持つと共に、その出力がそのセルに記憶されたビ
ットの状態を表す信号であるような多重化スイッチをも
持っている。ビット選択線がタグ・セルの各列を接続
し、読取線がタグ・セルの各行を接続する。タグ比較回
路がタグ・セルの外部にある。任意のビット選択線を作
動して、アレイのある列にある多重化スイッチをターン
オンすることができる。その時、タグ比較回路がその列
のセルにあるビットを目標タグのビットと比較する。目
標タグの各ビットがタグ・セル出力の相次ぐ列と比較さ
れる時、タグ比較回路は、夫々、ある行にあるセルに対
する比較がそれまで符合又は符合せずの何れを表示して
いるかを示す読取線出力を保つ。これらの読取線出力を
互いに結合して、「ヒット」信号を発生することができ
る。この発明の利点は、各々のタグ・セルの面積、従っ
てＣＡＭの寸法が縮小することである。これは、各々の
タグ・セルがその出力に、比較器ではなく多重化スイッ
チ（１つ又は２つのトランジスタ）しか持たないことに
由る。このようなセルのアレイを考えると、面積の節約
はかなりになる。

【０００８】ＣＡＭは電流スパイクをも小さくする。任
意の一時に、目標アドレスの１つのビットだけがタグ・
セルの列からのビットと比較される。

【０００９】別の利点は、長さが変化する目標タグに対
処するようにＣＡＭを容易にプログラムすることができ
ることである。この為、短い目標タグに対しては、符合
があるかどうかを判断するのに必要な時間が短くなるよ
うな形で、ＣＡＭをプログラムすることができる。

【００１０】上に述べた特徴は、非同期転送モード（Ａ
ＴＭ）スイッチのようなパケット交換に使われるＣＡＭ
にとって特に魅力がある。こういうスイッチは、典型的
には１Ｋ又はそれ以上の多数のアドレスを持つＣＡＭを
用いて、アドレス置換を行う。このようなＣＡＭでは、
普通のＣＡＭに伴うアレイの寸法及び電流スパイクは、
一層小さなＣＡＭよりも、なおさら大きな問題になる。

【００１１】この発明のプログラム能力の面は、タグの
符合検査の際に不作動にされ又は付能される部分にＣＡ
Ｍを仕切ることに拡張することができる。これによって
ユーザが、実際に使われているＣＡＭの部分によって要
求される通りに、更に電力を減らし、速度を高めること
ができる。

【００１２】

【実施例】図２はこの発明に従って構成されたＣＡＭ
（内容によってアドレス可能なメモリ）のタグ・メモリ
・セル（「タグ・セル」）１０を示す。後で図６につい
て説明するが、この発明によるＣＡＭは、タグ・セル１
０のようなセルのアレイを持っている。この明細書でい
う「タグ」は、タグに関連するデータに対する任意のデ
ィジタル識別子（１つ又は更に多くのビット）であって
良い。目標タグがＣＡＭ内にあるタグと符合する時、Ｃ
ＡＭがそのタグに関連するデータを供給する。

【００１３】ＲＡＭ（ランダムアクセス・メモリ）のセ
ルのように、タグ・セル１０は、典型的にはここに示す
静止メモリ・セルに１個のビットを記憶する。セル１０
に書込む為に、ワード線（ＷＬ）１１及び相補的なビッ
ト線（ＢＬ及びＢＬ（バー））１２が使われる。１対の
インバータ１３及び関連する入力スイッチング・トラン
ジスタ１４が、セル１０に記憶されるビットの２進状態
を決定する。図示例では、トランジスタ１４がＮＭＯＳ
トランジスタであるが、他のものを用いても良く、上側
インバータ１３の出力電圧を記憶されているビットを決
定するものとして取出すことができる。タグの符合検査
では、読取線１５がセル１０に記憶されたビットの状態
を示す信号を受取る。この為、普通のタグ・セルと異な
り、セル１０は読取線に出力を発生する為に比較を行わ
ない。その代りに、セル１０は多重化トランジスタ１６
を持っていて、これは、オンの時、セルに記憶された内
容を読取線１５に結合する。こうしてセル１０は、セル
の記憶されている“０”又は“１”状態を示す「タグ・
ビット出力」を多重化トランジスタ１６の出力端子
（「試験端子」）に発生する。各セル１０の試験端子が
そのセルの行の読取線１５に結合される。多重化トラン
ジスタ１６は、ビット選択線１７が作動された時、試験
端子をセル１０のタグ・ビット出力に結合するビット選
択入力を持っている。

【００１４】ビット選択線（ＢＩＴ＿ＳＥＬ）１７がセ
ル１０に接続され、ビット線１２と平行に伸びている。
タグ符合検査の動作では、プリチャージ・トランジスタ
１９を使って、読取線１５を論理１（Ｖｃｃボルト）及
び０（０ボルト）の中間の電圧、例えばＶｃｃ／２まで
プリチャージする。ビット選択線１７が“１”（Ｖｃｃ
ボルト）によって作動されると、トランジスタ１６が導
電し、プリチャージされた読取線１５の電圧を、記憶さ
れているビットが“０”又は“１”の何れであるかに応
じて、０又はＶｃｃに駆動する。後で図６について説明
するが、読取線１５に出るこのビットを表す信号が、目
標タグのビットを表す信号と比較される。

【００１５】図３は、ＣＡＭセル１０の別の実施例であ
るＣＡＭセル１０ａを示す。セル１０ａはセル１０と似
ているが、その読取線１５がＶｃｃにプリチャージされ
ている。Ｖｃｃへのプリチャージ動作をよくする為に、
プリチャージ・トランジスタ１９ａはＮＭＯＳトランジ
スタではなく、ＰＭＯＳトランジスタにすることができ
る。

【００１６】セル１０ａの多重化スイッチは２つのトラ
ンジスタ１６、１８で構成されている。トランジスタ１
８はセル出力に対して高入力インピーダンスを呈し、ト
ランジスタ１６と協働して、記憶されているビットが
“０”又は“１”の何れであるかに応じて、読取線１５
を０又はＶｃｃの電圧に駆動する。追加のトランジスタ
１８は、読取線１５に一層強固な信号を発生し、読取線
１５のセンスアンプの必要を無くすことができる（図６
の素子２５ａ参照）。

【００１７】図２及び３の両方について説明すると、セ
ル１０及びセル１０ａの両方のタグ・セルの実施例は、
多重化スイッチを使って、記憶されているビットを表す
信号（タグ・ビット出力）を読取線１５に印加する。セ
ル１０の場合、このスイッチは１個のトランジスタ１６
であるが、セル１０ａの場合、このスイッチは２つのト
ランジスタ１６、１８である。何れの場合も、トランジ
スタの数は、比較器を持つ従来のＣＡＭのタグ・セルに
必要な数よりも少ない。

【００１８】図４及び５は夫々ＣＡＭセル１０及び１０
ａの時間線図である。何れの場合も、時刻ｔ₀ に、セル
が最初にプリチャージされ、読取線の電圧が、セル１０
の場合はＶｃｃ／２、そしてセル１０ａの場合はＶｃｃ
になるようにする。ビット選択電圧は低（Ｖ＝０）であ
る。時刻ｔ_s にセルが切替えられると、ビット選択電圧
が高（Ｖｃｃ）になる。セル１０（図４）の場合、読取
線電圧がそのプリチャージ・レベルからＶｃｃ又は０に
なり、夫々論理“１”又は“０”を示す。セル１０ａ
（図５）の場合、読取線電圧はＶｃｃのままであるか又
は０になり、夫々論理“１”又は“０”を示す。時刻ｔ
_d に、セルが読取られ、読取線１５のセル１０（図４）
は、読出しを助けるセンスアンプ（図６の素子２５ａ参
照）を持ち、セル１０ａ（図５）は、より強固な出力信
号を発生するトランジスタ１８を持っている。

【００１９】図６は、データ・キャッシュ２９（典型的
にはＳＲＡＭ）とデータが連絡するタグ・メモリ２０を
持つＣＡＭ ３０を示している。タグ・メモリ２０はタ
グ・セル１０（又は１０ａ）の多数の行及び列を有す
る。Ｌ個の行があり、各行がＭ列を有する。図２（又は
図３）について前に述べたように、各々のタグ・セル１
０（又は１０ａ）が関連した多重化スイッチ１６（又は
１６及び１８）によってその行に対する対応する読取線
１５に結合されている。

【００２０】図６の実施例では、各々のタグが、このタ
グに関連するキャッシュ・データと同じワード線のタグ
・セル１０に記憶される。特定のワード線にあるタグと
符合すると、このワード線にある要請されたデータをデ
ータ・キャッシュ２９から検索する。この為、図示のよ
うに、ＣＡＭ ３０のワード線（ＷＬ０、ＷＬ１、ＷＬ
２…）がタグ・メモリ２０からデータ・キャッシュ２９
に直接的に接続されている。データ・キャッシュ２９の
Ｌ行があり、各行がＮ個のデータ・メモリ・セルを持っ
ている。

【００２１】一般的に、タグ・メモリ２０は比較しよう
とする目標タグ内のビット数と少なくとも同じ数の列
と、少なくとも、キャッシュにあるデータ項目に対する
タグに対処するのに必要な数の行を持っている。簡単の
為、図６のタグ・メモリ２０では、タグ・セル１０の４
行及び３列がある。ワード線１１及び読取線１５がセル
１０の行を接続する。ビット線１２及びビット選択線１
７がセル１０の列を選択する。

【００２２】制御装置２１は、任意の所定の時刻に、ど
のビット線１２又はビット選択線１７が作用するかを決
定する回路で構成される。制御装置は、夫々図１０及び
１１に関連して後で説明するＡＴＭスイッチのスイッチ
制御装置又はコンピュータのプロセッサのような外部の
源から、制御線２１ａを介して制御入力（「制御」）を
受取る。制御装置２１が、比較線２１ｂを介して「比
較」信号をタグ・ビット選択器２２に送出すと共に、読
出し線２１ｃを介して「読出し」信号をデータ・キャッ
シュ２９に送出す。

【００２３】タグ・ビット選択器２２が「目標」タグを
記憶している。この目標タグは、図１０及び１１に関連
して後で説明するように、データ通信ネットワークの一
部分である遠隔の源、又はコンピュータのプロセッサの
何れかから発することができる。目標タグをタグ入力線
２２ａを介してタグ・ビット選択器２２が受取る。制御
装置２１からの「比較」信号に応答して、タグ・ビット
選択器２２が、記憶されているタグからの対応するビッ
トと比較する為、一度に目標タグの１つのビットを逐次
的に選択する。タグ・ビット選択器２２はタグ・ビット
出力端子を持っていて、目標タグのビットを目標タグ・
ビット線２２ｂを介してタグ比較回路２５へ送出す。

【００２４】タグ比較回路２５（２５ａ、２５ｂ、２５
ｃ、２５ｄ、２５ｅ）はタグ・メモリ２０の周辺にあ
る。一般的に、タグ比較回路２５は目標タグの選択され
たビットを、ビット選択線１７を作動することによって
決定されたタグ・メモリ２０の列にあるタグ・セル１０
の出力とを比較する。この為、全てのタグ・ビットを一
度に目標タグと比較するのではなく、各々のタグの１個
のビットだけが、目標タグの選択されたビットと比較さ
れる。例えば、最初のクロックの間、各々のタグのビッ
ト０が目標タグのビット０と比較される。ビット０で符
合があれば、次のクロックの間、各々のタグのビット１
が目標タグのビット１と比較される。目標タグの特定の
ビットで符合せずが表示されるまで、又は目標タグの最
後のビットが比較されるまで、これが続けられる。

【００２５】タグ比較回路２５は、センスアンプ２５
ａ、ＸＮＯＲゲート２５ｂ、アンド・ゲート２５ｃ、フ
リップフロップ２５ｄ及びスイッチ２５ｅで構成され、
その各々の１つずつがタグ・メモリ２０の各行に関連し
ている。タグ符合検査過程の最初のサイクルの間、タグ
・メモリ２０の第１列の多重化トランジスタ１６が、そ
れに関連するビット選択線１７によってターンオンされ
る。対応する記憶ビットを示す各々の読取線１５の信号
がセンスアンプ２５ａによって増幅されて対応する論理
１又は０になる。各々の行で、ＸＮＯＲゲート２５ｂ
は、タグ・メモリ２０から読取線１５に出る行入力信号
に対する入力と、タグ・ビット選択器２２からのタグ・
ビット出力に対する別の入力とを持っている。それがこ
れら２つの信号を比較し、最初のサイクルでは、比較は
タグ・メモリ２０の第１列にあるビットとタグの最初の
ビットとの比較になる。この時、各々の行で、アンド・
ゲート２５ｃがフリップフロップ２５ｄに記憶する為、
比較結果を入力する。フリップフロップ２５ｄが夫々
“１”に初期設定されて、アンド・ゲート２５ｃを付能
するが、一旦“０”（符合せず）がフリップフロップ２
５ｄに記憶されると、対応するアンド・ゲート２５ｃが
不作動にされ、“０”（符合せず）を出力する。その
後、次のサイクルでは、同じように、目標タグの次のビ
ットが次の列のビットと比較される。フリップフロップ
２５ｄが依然として“１”である（符合せずがまだ出て
いない）各々の行では、この次の比較の結果がその行の
フリップフロップ２５ｄに記憶される。

【００２６】各々の行で、目標タグのビットとセル１０
の出力との間で符合せずがＸＮＯＲゲート１５ｂで発生
すると、ＸＮＯＲ２５ｂがアンド・ゲート２５ｃに対し
て論理“０”を出力し、この時、アンド・ゲートもフリ
ッププロップ２５ｄに対して“０”を出力しなければな
らない。一旦フリップフロップ２５ｄが“０”を受取る
と、それはアンド・ゲート２５ｃを“０”だけを出力す
る状態にロックする。従って、何れかの行で１個のビッ
トの符合せずが発生したことだけにより、その行での目
標タグの符合せずが決定される。目標タグのビットは逐
次的に比較されるが、各行のアンド・ゲート２５ｃの出
力が、それまでのその行に対する累積的な比較結果（０
＝符合せず、１＝未だ符合せずなし）を示す。

【００２７】比較サイクルが目標タグの相次ぐビット及
びタグ・メモリ２０の相次ぐ列に対して繰返される。あ
る列の全てのアンド・ゲート２５ｃが符合せずを表示す
る場合、比較過程を打切ることができるが、そうでなけ
れば、目標タグの全てのビットに対して続けられる。プ
リチャージ線２５ｆがＰＭＯＳトランジスタ２５ｇを介
してＶｃｃボルトにプリチャージされる。線２５ｆが電
荷を保持する場合、即ち、ある列の全部のアンド・ゲー
ト２５ｃが符合せずを表示する場合、スイッチ２５ｅが
その時オフになり、インバータ２５ｈが“０”の「ヒッ
トなし」信号を発生する。しかし、何れかのスイッチ２
５ｅが、符合がある、即ち、アンド・ゲート２５ｃの出
力が“１”（Ｖｃｃボルト）である行にある場合、線２
５ｆがアースされる。線２５ｆがある行の符合によって
アースされる場合、インバータ２５ｈが“１”の「ヒッ
ト」信号を発生する。

【００２８】前に述べたように、図６の実施例では、タ
グ・メモリ２０のワード線１１がデータ・キャッシュ２
９のそれに対して共通である。各々の行で、ワード線付
能アンド・ゲート２７ａを使って、その行に対するタグ
に関連したキャッシュ・データをアクセスすることがで
きる。具体的に言うと、タグ比較過程によって、或るタ
グが符合になった場合、そのタグの行のアンド・ゲート
２５ｃが、その行にあるアンド・ゲート２７ａの一方の
入力に“１”を出力する。全てのアンド・ゲート２７ａ
の他方の入力にある「付能」信号を“１”にセットする
ことにより、符合を持つ行にあるアンド・ゲート２７ａ
だけが“１”（ワード線付能信号）を発生することがで
きる。この信号が対応するバッファ増幅器２７ｂを介し
てデータ・キャッシュ２９に伝達され、正しいアドレス
にあるデータをデータ・キャッシュ２９から読み出すこ
とができる。読出し線２１ｃを介して制御装置２１から
送出された「読出し」信号が、データ・キャッシュ２９
からデータを検索するタイミングを決定する。

【００２９】この発明のタグ比較過程の各サイクルは、
目標タグの１つのビットをタグ・メモリ２０に記憶され
ている各タグの１つのビットと同時に比較する。この比
較が、目標タグの相次ぐビットに対して繰返される。こ
の為、目標タグについて言うと、この過程は「逐次タグ
比較過程」であり、従来のＣＡＭの並列タグ比較過程と
対照的である。従来のＣＡＭに比べて、同時比較の数が
減り、電流スパイクが平滑される。

【００３０】ヒット又はミスを検出するのに必要な時間
は、精々、目標タグの各ビットを比較する時間に等し
い。しかし、各行がそれ自身のタグ比較回路２５を持っ
ている為、キャッシュ項目の数に関係なく、この時間は
同じままである。この特徴は、図１０について後で説明
するＡＴＭ（非同期転送モード）スイッチにＣＡＭ ３
０を用いる場合に重要である。

【００３１】図６の実施例では、ワード線１１及びビッ
ト線１２は随意選択であり、セル１０の１ビットの内容
を書込む為に普通のように使われる。これによって、タ
グ・メモリ２０にあるタグを変更することができる。セ
ル１０に書込むには、そのビット選択線１７を不作動に
する（低にする）。こうするとその多重化トランジスタ
１６が書込みの妨げをしない。他の実施例では、セル内
容を永久的に記憶することができ、ワード線１１及びビ
ット線１２の必要が無くなる。同様に、図６にははっき
りと示してないが、データ・キャッシュ２９は、ワード
線及びビット線によって読取可能又は書込み可能であっ
ても無くても良い。

【００３２】図６の実施例では、タグ・メモリ２０が、
図２及び３のセル１０、１０ａと同じく、ビット選択線
１７を持っている。多重化トランジスタ１６がこれらの
ビット選択線１７によって制御される。しかし、他の実
施例では、多重化トランジスタ１６をビット線１２によ
って制御することができ、その場合これは普通のメモリ
書込みに使われるビット線であるばかりでなくタグ比較
に使われるビット選択線でもある。この場合、読取線１
５は書込みの間、「高」にプリチャージする。

【００３３】標準的な数の列に構成したタグ・メモリ２
０は、「短い」目標タグに対処するように容易にプログ
ラムすることができる。例えば、タグ・メモリが１６ビ
ットの目標タグ用に構成されているが、実際の目標タグ
が僅か８ビットである場合、これらの列に対するビット
選択線１７だけを作動する必要があり、８回の比較サイ
クルしか実施する必要が無い。これは、制御装置２１に
適当なマスク又はその他の回路を用いることによって実
現することができる。このプログラム能力は、工場で用
いる又は現場で（ユーザが）用いるプログラム能力とし
て実施することができる。タグ長についてのこのプログ
ラム能力を利用して、短いタグに対して、電力及び符合
検査時間を節約することができる。

【００３４】キャッシュの空の行に関連するタグ比較回
路２５の部品を不作動にすることにより、使用電力及び
符合検査時間を更に節約することができる。例えば、タ
グ・メモリ２０はキャッシュの１Ｋの行に対するタグを
記憶することができるとする。しかし、タグ・メモリ２
０がいっぱいでなければ、使われていない行に関連する
センスアンプ２５ａ及び論理素子２５ｂ‐２５ｅを不作
動にすることができる。

【００３５】実際に記憶されているタグに対してだけタ
グ比較をできるようにする具体的な構成として、タグ・
メモリを部分に仕切ることができる。図７は、この発明
に従って仕切ったタグ・メモリ４０を示す。各々の仕切
りはタグ・セル１０（又は１０ａ）で構成される。図７
の実施例では、タグメモリ４０はビット選択線を使わな
い。その代り、前に述べたようにこのメモリはビット線
１２を使って、自分のセルの多重化スイッチを制御す
る。タグ・メモリ２０のようにビット選択線を使うタグ
・メモリは、タグ・メモリ４０と同じように仕切ること
ができる。

【００３６】図７の例では、タグ・メモリ４０が４つの
部分Ｓ１、Ｓ２、Ｓ３及びＳ４に仕切られている。１つ
の部分が常に使われ、今の場合は、それが一番上側の部
分Ｓ１と仮定する。

【００３７】タグ・メモリ４０のビット線１２がビット
線制御装置３１によって制御される。タグ・メモリ４０
が、タグ・メモリ２０と同じようなビット選択線を持つ
場合、ビット線制御装置３１は図３の制御装置２１のよ
うにすることができる。しかし、ビット選択線を使わな
いタグ・メモリ４０では、ビット線制御装置３１がビッ
ト線１２だけを制御する。

【００３８】タグ・メモリ４０の他の部分（Ｓ２、Ｓ３
及びＳ４）は、部分選択線３５のＳＥＣ＿ＳＥＬによっ
て作動された場合にだけ使われる。各々の部分に関連す
るレジスタ３４が、ＳＥＣ＿ＳＥＬ線３５の高又は低状
態を決定する。これらの各々の部分は関連したビット線
スイッチ・ブロック３２を持ち、これがその部分に対す
るビット線１２を付能するかどうかを決定する。

【００３９】図８及び９は、ビット線スイッチ・ブロッ
ク３２に使うのに適した通過ゲート８０及び中継器９０
を夫々示す。通過ゲート８０を使う利点は、その使い方
が簡単であることである。中継器９０を使うと、ビット
線１２の抵抗負荷が一層小さくなると共に、書込み動作
に対する悪影響の惧れが小さくなる。中継器９０を用い
ると、ビット線信号が部分毎に再生され、書込みが実施
できるように保証する。

【００４０】通過ゲート８０は２つのＮＭＯＳトランジ
スタ４１及び２つのＰＭＯＳトランジスタ４２を有す
る。各々のトランジスタ４１、４２のゲートが図７のＳ
ＥＣ＿ＳＥＬ線３５のような選択線４３に対して直列に
接続されている。ＮＭＯＳトランジスタ４１のドレイン
及びソースが夫々ＢＬ及びＢＬ（バー）に接続される。
ＢＬ及びＢＬ（バー）は図７のビット線１７である。Ｐ
ＭＯＳトランジスタ４２のドレインがＶｃｃに接続さ
れ、そのソースがＮＭＯＳトランジスタ４１のソース出
力に接続される。選択線４３が「高」である時、ＮＭＯ
Ｓトランジスタ４１はＢＬ及びＢＬ（バー）に電流が流
れることを許す。選択線が「低」である時、ＢＬ及びＢ
Ｌ（バー）のドレイン節がＶｃｃに引張られ、ビット線
１２は不作動である。

【００４１】中継器９０は２つのインバータ５１及び２
つのナンド・ゲート５２を有する。選択線５３が各々の
ナンド・ゲート５２の入力に接続される。ＢＬ及びＢＬ
（バー）線（ビット線１２）が夫々異なるインバータ５
１の入力に接続される。各々のインバータ５１の出力が
ナンド・ゲート５２に対する入力になる。選択線５３が
高である時、ナンド・ゲート５２がインバータとして作
用し、インバータ５１に対する信号はナンド・ゲート５
２の信号出力と同じである。選択線５３が低である時、
ナンド・ゲート５２の出力が高であり、ＢＬ及びＢＬ
（バー）線はＶｃｃになる。

【００４２】図７に戻って言うと、仕切られたタグ・メ
モリ４０の各々の部分に対し、ＳＥＣ＿ＳＥＬ信号がナ
ンド・ゲート３６にも送出され、そこでその部分の出力
とナンドされ、ＳＥＣ＿ＭＡＴＣＨ（バー）信号を形成
する。ある部分が作動されていない場合、ＳＥＣ＿ＭＡ
ＴＣＨ（バー）信号は高にセットされる。ＳＥＣ＿ＭＡ
ＴＣＨ（バー）信号がアンド・ゲート３７に送出され、
大域符合信号ＧＭＡＴＣＨ（バー）を形成する。

【００４３】図１０は、各々がこの発明によるＣＡＭ
６５を持つ多数のポート・プロセッサ６１を持つＡＴＭ
（非同期転送モード）スイッチ６０を示す。ＡＴＭスイ
ッチ６０はデータ通信システムの一部分であり、このシ
ステムでコンピュータ又は他の送信局及び受信局（この
明細書ではネットワークの「節」と呼ぶ）がデータを交
換する。後で説明するが、スイッチ６０の全般的な動作
は、ソース節からＡＴＭセルを受取り、それを適正な着
信節に配送する。

【００４４】各々のＡＴＭセルは５３バイトのデータ・
ブロックで、５バイトのヘッダ及び４８バイトの情報の
ペイロードで構成される。種々の節からのＡＴＭセルが
１つの流れとして多重化される。この多重化は非同期転
送を介して行われる。即ち、セルは、送信するデータが
有る時にだけ送信され、時分割多重化に於けるようにダ
ミーバイトの必要が無い。更に、ＡＴＭ交換はコネクシ
ョン・オリエンテッドであり、データ転送を行う前に、
任意の２つの節の間の接続を設定しなければならない。
この接続過程により、伝送通路及び着信節が定められ、
これによってＡＴＭセルのヘッダを使って、セルを必要
な通路で配送することができる。

【００４５】各々のＡＴＭセルが入力ポート・プロセッ
サ６１で受信され、スイッチ６０によって適正な出力ポ
ート・プロセッサ６１に配送される。各々のセルの長さ
が一定であり、各々のセルのヘッダに於ける情報の位置
が分かっているので、ハードウェアを使うことによって
交換を行うことができる。この為、スイッチ６０は論理
回路を用いて実現することができる。この回路は、物理
レイヤ及びＡＴＭレイヤのプロトコルに従って成され
る。物理レイヤ・プロトコルは、ＡＴＭ交換では具体的
に定義されていないが、ＡＴＭは他のネットワーク・プ
ロトコルで定義された物理レイヤに頼っている。これに
よってＡＴＭを広い範囲の物理メディアによって支援す
ることができる。ＡＴＭレイヤは、物理レイヤと「トッ
プ」ＡＴＭレイヤ、即ちＡＴＭ適応レイヤとの間のイン
ターフェースである。一般的に、スイッチ６０は、入来
セルをどこに配送するかを決定し、個々の接続からのそ
れらを単一セル・ストリームに配置することによりセル
を多重化する。

【００４６】ＡＴＭ交換では、ＣＡＭ ６５に記憶され
ているタグは、ＡＴＭ基準に従ってＶＰＩ（バーチャル
・パス識別子）及びＶＣＩ（バーチャル・チャンネル識
別子）に割当てられた完全なバイト数に対応する寸法を
持つことができる。この代りに、タグは、特定のスイッ
チ６０に対して、どのくらい多くのパス及びパスのチャ
ンネルが作用しているかに応じて、その一部分である寸
法を持つことができる。

【００４７】ポート・プロセッサ６１の他に、スイッチ
６０はスイッチング・ファブリック６２及びスイッチ制
御装置６３を有する。ＡＴＭセルは任意の１つのポート
・プロセッサ６１からスイッチ６０に入り、同じ又は別
のポート・プロセッサ６１でスイッチ６０から出ていく
ことができる。スイッチング・ファブリック６２が、入
力ポートと出力ポートのマッピングにより、ポート・プ
ロセッサ６１の間の交換を取扱う。この交換過程はスイ
ッチ制御装置６３の制御の下に実施される。

【００４８】各々のポート・プロセッサ６１はポート制
御装置６４を持ち、これは状態管理機構又はその他の論
理回路であって良い。ポート制御装置６４が入来セルか
らセル・ヘッダ情報（目標タグ）を抽出し、目標タグを
ＣＡＭ ６５に送出す。ＣＡＭ ６５はタグ・メモリ６
５ａ及びデータ・キャッシュ６５ｂで構成され、前に図
６について説明したＣＡＭ ３０に相当する構成及び動
作を有する。図６の制御装置２１の作用をポート制御装
置６４で扱うことができる。

【００４９】ポート制御装置６４が目標タグをタグ・メ
モリ６５ａへ送出す。この目標タグは前に述べたように
して、タグ・メモリ６５ａに記憶されているタグと逐次
的に比較される。「ヒット」がある時、データ・キャッ
シュ６５ｂからの新しいアドレスがポート制御装置６４
へ送出される。この新しいアドレスは、セルがスイッチ
６０から出ていく時の正しいポート・プロセッサ６１を
示す。ポート制御装置６４はセルにある古いアドレスを
新しいアドレスに置換え、セルをスイッチング・ファブ
リック６２に送出す。この時、スイッチング・ファブリ
ック６２はセルを適正な出力ポート・プロセッサ６１へ
配送する。「ヒット」が無い時、スイッチ６０はＡＴＭ
プロトコルに従って動作する。このプロトコルにより、
セルを単に捨てることができる。

【００５０】図１１はこの発明の別の用途としての、こ
の発明によるＣＡＭ ８３を持つ汎用コンピュータ８０
を示す。ＣＡＭ ８３を別として、コンピュータ８０は
普通の汎用パーソナル・コンピュータ又はワークステー
ションと同様に構成することができる。プロセッサ８２
が機械で実行し得る命令に従って、命令及びデータの為
に主メモリ８１（典型的にはランダム・アクセスメモ
リ）をアクセスするようにプログラムされる。このアク
セスは普通のアドレス、データ及び制御バスを介する。

【００５１】データを持ってくる動作を更に促進する
為、ＣＡＭ ８３は、プロセッサ８２が発した目標タグ
とＣＡＭ ８３に記憶されているタグとの符合検査を試
みる。ＣＡＭ ８３は図６のＣＡＭ ３０と同じように
構成されていて、同じように動作して、目標タグをタグ
・メモリ８３ｂに記憶されているタグと逐次的に符合検
査する。ＣＡＭ ８３は制御装置８３ａを持ち、これは
状態管理機構又はその他の論理回路であって良く、それ
が、制御線８１ａを介して送出される制御信号により、
プロセッサ８１の指示の下に動作する。目標タグは、ア
ドレス・バス８３ｄを介してタグ・メモリ８３ｂが受信
する。

【００５２】タグ符合検査過程により、ヒット線８３ｆ
に２進「ヒット」信号が出るが、その論理レベルはヒッ
ト又はヒット無しの何れかを示す。ヒットが示された場
合、ＣＡＭ ８３が符合したタグに対応するデータをデ
ータ・バス８３ｅを介してプロセッサ８１へ送出す。コ
ンピュータ８０に使う場合、ＣＡＭ ８３は目標タグに
符合するタグを１つより多く記憶していることがあり、
その為、１つの目標タグ当り、１つより多くのヒットが
あることがある。ヒット無しであれば、プロセッサ８１
は、どんなプログラミングであっても、現在実行されて
いるものに対してメッセージを送出すというような、何
らかの適切な動作をとるようにプログラムすることがで
きる。

【００５３】ＡＴＭスイッチ６０及びコンピュータ８０
の両方に対し、前に図６について説明したように、タグ
・メモリ６５ａ（又は８３ｂ）にある各々のタグは、デ
ータ・キャッシュ（６５ｂ）（又は８３ｃ）にある関連
するキャッシュ・データと同じワード線に記憶して、ヒ
ット後のキャッシュ・データのアクセスを容易にするこ
とができる。

【００５４】この為、この発明には、タグ及び各々のタ
グに関連するデータを記憶していて、タグを目標タグと
逐次的に比較する内容アドレス・メモリ（ＣＡＭ）とし
て、各々のタグに関連するデータを記憶するように作用
し得るデータ・キャッシュと、タグ・セルの行及び列を
持ち、各々のタグ・セルがタグのビットを記憶するよう
に作用し得ると共に、ビットが表すセル出力信号を受取
る多重化スイッチを持つタグ・メモリと、各々のビット
選択線が１つの列のセルを接続すると共に、これらのセ
ルの多重化スイッチを作動するように作用し得る多数の
ビット選択線と、各々の読取線が１行のセルを接続する
と共にそのセルに関連した多重化スイッチを介してその
行のセルからのセル出力信号を受取るように作用し得る
多数の読取線と、各々の読取線を介してセル出力信号を
受取ると共に、各々の読取線のセル出力信号を目標タグ
のビットを表す信号と比較するように作用し得るタグ比
較回路と、目標タグのビットを逐次的にタグ比較回路に
送出すように作用し得る目標タグ線と、タグ比較回路に
よって行われた比較の結果を表示するように作用し得る
ヒット線と、タグが目標タグと符合した時、データ・キ
ャッシュからデータを出力するように作用し得るデータ
・バスと、制御信号を受取る制御入力を持っていて、ビ
ット選択線を作動して、符合したタグに関連するデータ
を検索することができるように、データ・キャッシュを
作動する為の読出し信号を発生するように作用し得る制
御装置とを有する内容アドレス・メモリ（ＣＡＭ）が含
まれる。

【００５５】更に、各々の多重化スイッチが１個のトラ
ンジスタで構成されている、上に述べたようなＣＡＭが
含まれる。

【００５６】更に、各々の多重化スイッチが２つのトラ
ンジスタで構成され、第１のトランジスタが第２のトラ
ンジスタに対して高入力インピーダンスを呈するよう
な、上に述べたＣＡＭが含まれる。

【００５７】更に、目標タグを記憶し、目標タグのビッ
トを逐次的に選択し、これらのビットをタグ比較回路へ
送出すように作用し得るタグ・ビット選択器を有する、
上に述べたＣＡＭが含まれる。

【００５８】更に、ビット選択線に関連していて、プロ
グラムされた数のビット選択線を作動するように作用し
得る論理回路を有する、上に述べたＣＡＭが含まれる。

【００５９】更に、タグ比較回路が、各々の読取線の出
力にある直列接続されたＸＮＯＲゲート、アンド・ゲー
ト及びフリップフロップで構成されるような、上に述べ
たＣＡＭが含まれる。

【００６０】更に、タグ・メモリが多数のワード線を持
ち、各々のワード線が１行のセルを接続し、更にタグ・
メモリが多数のビット線を持ち、各々のビット線が１列
のセルを接続して、ワード線及びビット線はセルに書込
む為のセルを選択するように作用し得る、上に述べたＣ
ＡＭが含まれる。

【００６１】更に、ビット選択線が、セルに書込む為の
セルを選択するように更に作用し得るビット線である、
上に述べたＣＡＭが含まれる。

【００６２】更に、データ・キャッシュがデータの行を
記憶し、各々の行に関連したワード線を持っていて、タ
グ・メモリのワード線が夫々、そのメモリ・セルがその
行にあるタグに対するデータを記憶しているデータ・キ
ャッシュのワード線に接続される、上に述べたＣＡＭが
含まれる。

【００６３】更に、論理“０”又は論理“１”信号を夫
々表す低及び高電圧と共に使うＣＡＭディジタル・メモ
リとして、Ｌ行及び（Ｍ＋Ｎ）列に配置されていて、各
行がＭ個のタグ・セル及びＬ個のデータ・メモリ・セル
を持ち、各々のタグ・セルが 記憶された“０”又は“１”信号を示すタグ・ビット
出力を持つメモリ・セル、試験端子、及びビット選
択線が“１”信号を受取った時だけ、試験端子をタグ・
ビット出力に結合するビット選択入力を持つ常開多重化
スイッチを持つメモリ・アレイと、その行にある各々の
タグ・セルの試験端子に結合された、各行に対する読取
線と、その列にある各々のタグ・セルのビット選択端子
に結合されて、ビット選択線の“１”信号を介してその
列の多重化スイッチを閉じる、各列に対するビット選択
線と、制御信号を受取る制御入力を持っていて、メモリ
・アレイ及びビット選択線に結合され、「比較」及び
「読出し」信号を発生する制御装置と、Ｍビット目標
タグ信号を受取るタグ入力、及び制御装置に結合さ
れ、「比較」信号に応答して、目標タグ信号のビットを
直列にタグ・ビット出力に出力するタグ・ビット出力を
持つタグ・ビット選択器と、タグ・ビット選択器の出
力に結合されたタグ・ビット入力、何れも夫々の読取
線に結合されたＬ個の行入力、及び制御装置に結合さ
れ、「比較」信号に応答して、タグ・ビット入力に受取
った各々のタグ・ビットを相次いで、読取線から受取っ
た同じ列の全てのビットと同時に比較し、或る行のＭ個
のタグ・セル全部が目標タグと符合する場合に、ヒット
出力に“１”を発生するヒット出力を有するタグ比較回
路と、メモリ・アレイ、行比較器及び制御装置に結合さ
れていて、「読出し」信号に応答して、そのタグが目標
タグと符合した行の対応するＮ個のデータ・メモリ・セ
ルに記憶されたビットを出力するＮビットデータ出力と
を有するＣＡＭディジタル・メモリが含まれる。

【００６４】更に、各々の多重化スイッチが１個のトラ
ンジスタで構成されている、上に述べたＣＡＭが含まれ
る。

【００６５】更に、各々の多重化スイッチが２つのトラ
ンジスタで構成され、第１のトランジスタが第２のトラ
ンジスタに対して高入力インピーダンスを呈する、上に
述べたＣＡＭが含まれる。

【００６６】更に、ビット選択線に関連していて、プロ
グラムされた数のビット選択線を作動するように作用し
得る論理回路を有する、上に述べたＣＡＭが含まれる。

【００６７】更に、タグ比較回路が各々の読取線の出力
に直列接続されたＸＮＯＲゲート、アンド・ゲート及び
フリップフロップで構成される、上に述べたＣＡＭが含
まれる。

【００６８】更に、メモリ・アレイが更に多数のワード
線を持ち、各々のワード線が１行のセルを接続し、更に
多数のビット線を持ち、各々のビット線が１列のセルを
接続して、ワード線及びビット線がセルに書込む為のセ
ルを選択するように作用し得る、上に述べたＣＡＭが含
まれる。

【００６９】更に、ビット選択線が、セルに書込む為の
セルを選択するように更に作用し得るビット線である、
上に述べたＣＡＭが含まれる。

【００７０】更に、目標タグを内容アドレス・メモリ
（ＣＡＭ）のタグ・メモリ部分に記憶されているタグと
逐次的に比較する方法として、目標アドレスのビットを
選択し、タグ・メモリの列を選択して、選択された列を
定め、選択された列にある各々のセルに対し、その列に
ある各セルの内容を表す信号をセルに関連した読取線に
印加し、読取線の各々の信号を目標アドレスから選択さ
れたビットを表す信号と比較し、比較する工程の結果を
各々の読取線の出力として供給し、タグの各ビット及び
タグ・メモリの相次ぐ列に対して、上に述べた工程を繰
返し、比較する工程の結果を示すヒット信号を発生する
工程を含む方法が含まれる。

【００７１】更に、選択する工程が、各列に関連するビ
ット選択線を作動することによって行われる、上に述べ
た方法が含まれる。

【００７２】更に、選択する工程が各列に関連するビッ
ト線を作動することによって行われる、上に述べた方法
が含まれる。

【００７３】更に、比較する工程に応答して、ＣＡＭの
データ・メモリ部分をアクセスして、符合したタグと同
じ行にあるデータ・メモリの行をアクセスする工程を含
む、上に述べた方法が含まれる。

【００７４】更に、タグ・メモリを仕切って、印加する
工程が選択された仕切りの行に対してだけ行われる工程
を含む、上に述べた方法が含まれる。

【００７５】更に、タグ及び各々のタグに関連するデー
タを記憶し、タグを目標タグと比較する内容アドレス・
メモリ（ＣＡＭ）を用いる方法として、ＣＡＭのタグ・
メモリ部分を部分に仕切り、タグ・メモリはタグのビッ
トを夫々記憶するタグ・セルを持ち、タグ・メモリはタ
グ・セルの行及び列の形に配置されており、目標アドレ
スを受取り、タグを記憶していない任意の部分を不作動
にし、こうしてタグ・メモリの１つ又は更に多くの付能
された部分を定め、目標タグのビットを、タグ・メモリ
のメモリ・セルの外部にあるタグ比較回路を使って、付
能された部分の列に記憶されたタグのビットと逐次的に
比較する工程を含む方法が含まれる。

【００７６】更に、比較する工程が、各列に関連するビ
ット選択線を作動することによって実施され、その列に
ある各セルに対する出力が読取線に発生されるようにす
る、上に述べた方法が含まれる。

【００７７】更に、比較する工程が、各列に関連するビ
ット線を作動することによって実施され、その列にある
各セルに対する出力が読取線に発生されるようにする、
上に述べた方法が含まれる。

【００７８】更に、比較する工程に応答して、ＣＡＭの
データ・メモリ部分をアクセスする工程を含んでいて、
符合したタグと同じ行にあるデータ・メモリの行がアク
セスされる、上に述べた方法が含まれる。

【００７９】更に、各セルがヘッダ・データ及びペイロ
ード・データを持つようなＡＴＭセルを配送する非同期
転送モード（ＡＴＭ）スイッチとして、各々のポート・
プロセッサがポート制御装置、入力ポート、出力ポー
ト、及び内容アドレス・メモリ（ＣＡＭ）を持ち、ポー
ト・プロセッサがヘッダ・データから目標タグを抽出す
るように作用し得ると共に、ＣＡＭがタグ・セルの行及
び列を持つタグ・メモリ及びデータ・キャッシュを持
ち、タグ・セルの外部にあるタグ比較回路を用いて、Ｃ
ＡＭが目標タグのビットをタグ・セルに記憶されたタグ
のビットと逐次的に比較するように作用し得る多数のポ
ート・プロセッサと、入力ポート・プロセッサからのセ
ルを出力ポート・プロセッサに切替えるように作用し得
るスイッチング・ファブリックと、ポート・プロセッサ
に対する制御信号を送出すスイッチ制御装置とを有する
非同期転送モード（ＡＴＭ）スイッチが含まれる。

【００８０】更に、各々のタグ・セルが、ビットを表す
セル出力信号を受取る多重化スイッチを持ち、タグ・メ
モリが各々のビット選択線が１列のセルを接続すると
共にこれらのセルの多重化スイッチを作動するように作
用し得る多数のビット選択線、各々の読取線が１行の
セルを接続し、その行のセルから、このセルに関連した
多重化スイッチを介してセル出力信号を受取るように作
用し得る多数の読取線、各々の読取線を介してセル出
力信号を受取り、各々の読取線のセル出力信号を目標タ
グのビットを表す信号と比較するように作用し得るタグ
比較回路、目標タグのビットをタグ比較回路に逐次的
に送出すように作用し得る目標タグ線、タグ比較回路
によって行われた比較の結果を示すように作用し得るヒ
ット線、及びタグが目標タグと符合した時にデータ・
キャッシュからデータを出力するように作用し得るデー
タ・バスを有する、上に述べたＡＴＭスイッチが含まれ
る。

【００８１】更に、データ・アクセスを容易にする為に
キャッシュ動作を用いるコンピュータとして、コンピュ
ータ・プログラムを表す命令を実行するように作用し得
るプロセッサと、前記プロセッサと連絡していて、プロ
セッサによってアクセスされた命令及びデータを記憶す
るように作用し得る主メモリと、前記プロセッサと連絡
していて、プロセッサから目標タグを受取るように作用
し得る内容アドレス・メモリ（ＣＡＭ）とを有し、ＣＡ
Ｍは、タグ・セルの行及び列を持つタグ・メモリ及びデ
ータ・キャッシュを持ち、ＣＡＭは、メモリ・セルの外
部にあるタグ比較回路を用いて、目標タグのビットをメ
モリ・セルに記憶されたタグのビットと逐次的に比較す
るように作用し得ると共に、比較結果が符合であれば、
データ・キャッシュからデータを送出すように作用し得
るコンピュータが含まれる。

【００８２】更に、各々のタグ・セルがビットを表すセ
ル出力信号を受取る多重化スイッチを持ち、タグ・メモ
リが各々のビット選択線が１列のセルを接続すると共
に、これらのセルの多重化スイッチを作動するように作
用し得る多数のビット選択線、各々の読取線が１行の
セルを接続すると共に、その行のセルから、そのセルに
関連した多重化スイッチを介してセル出力信号を受取る
ように作用し得る多数の読取線、各々の読取線のセル
出力信号を受取り、各々の読取線のセル出力信号を目標
タグのビットを表す信号と比較するように作用し得るタ
グ比較回路、目標タグのビットを逐次的にタグ比較回
路へ送出すように作用し得る目標タグ線、タグ比較回
路によって行われた比較の結果を示すように作用し得る
ヒット線、タグが目標タグと符合した時、データ・キ
ャッシュからデータを出力するように作用し得るデータ
・バス、及び制御信号を受取る制御入力を持っていて
ビット選択線を作動して、符合したタグに関連するデー
タをアクセスすることができるように、データ・キャッ
シュを作動する読出し信号を発生するように作用し得る
制御装置を有する、上に述べたコンピュータが含まれ
る。

【００８３】

【他の実施例】この発明を特定の実施例について説明し
たが、この説明はこの発明を制約する意味に解してはな
らない。当業者には、ここに開示した実施例の種々の変
更並びにその他の実施例が容易に考えられよう。従っ
て、この発明の真の範囲内に含まれる全ての変更が、特
許請求の範囲によって包括されることを承知されたい。

【００８４】以上の説明に関し、更に以下の項目を開示
する。 （１） タグ及び各々のタグに関連したデータを記憶
し、逐次的にタグを目標タグと比較する内容アドレス・
メモリ（ＣＡＭ）に於いて、各々のタグに関連するデー
タを記憶するように作用し得るデータ・キャッシュと、
タグ・セルの行及び列を持っていて、各々のタグ・セル
がタグのビットを記憶するように作用し得ると共に、ビ
ットを表すセル出力信号を受取る多重化スイッチを持つ
タグ・メモリと、各々のビット選択線が1 つの列のセル
を接続していて、これらのセルの多重化スイッチを作動
するように作用し得る多数のビット選択線と、各々の読
取線が1 行のセルを接続していて、その行のセルからの
セル出力信号をこのセルに関連した多重化スイッチを介
して受取るように作用し得る多数の読取線と、各々の読
取線を介してセル出力信号を受取り、各々の読取線のセ
ル出力信号を目標タグのビットを表す信号と比較するよ
うに作用し得るタグ比較回路と、目標タグのビットを逐
次的にタグ比較回路に送出すように作用し得る目標タグ
線と、タグ比較回路によって行われた比較の結果を表示
するように作用し得るヒット線と、タグが目標タグと符
合した時に、データ・キャッシュからのデータを出力す
るように作用し得るデータ・バスと、制御信号を受取る
制御入力を持っていて、ビット選択線を作動すると共
に、符合したタグに関連するデータを検索することがで
きるように、データ・キャッシュを作動する読出し信号
を発生するように作用し得る制御装置とを有する内容ア
ドレス・メモリ。

【００８５】（２） 第１項に記載の内容アドレス・メ
モリに於いて、各々の多重化スイッチが単一トランジス
タで構成されている内容アドレス・メモリ。 （３） 第１項に記載の内容アドレス・メモリに於い
て、各々の多重化スイッチが２つのトランジスタで構成
され、第１のトランジスタが第２のトランジスタに対し
て高入力インピーダンスを呈する内容アドレス・メモ
リ。 （４） 第1 項に記載の内容アドレス・メモリに於い
て、目標タグを記憶し、前記目標タグのビットを逐次的
に選択し、これらのビットをタグ比較回路に送出すよう
に作用し得るタグ・ビット選択器を有する内容アドレス
・メモリ。 （５） 第1 項に記載の内容アドレス・メモリに於い
て、ビット選択線に関連していて、プログラムされた数
のビット選択線を作動するように作用し得る論理回路を
有する内容アドレス・メモリ。

【００８６】（６） 論理“０”又は“１”信号を夫々
表す低及び高電圧と共に用いるＣＡＭディジタル・メモ
リに於いて、Ｌ行及び（Ｍ＋Ｎ）列に配置されていて、
各行がＭ個のタグ・セル及びＮ個のデータ・メモリセル
を持ち、各々のタグ・セルが記憶されている“０”又
は“１”信号として表されるタグ・ビット出力を持つメ
モリ・セル、試験端子、及びビット選択信号が
“１”信号を受取る時だけ、試験端子をタグ・ビット出
力に結合するビット選択入力を持つ常開多重化スイッチ
を持つメモリ・アレイと、その行にある各々のタグ・セ
ルの試験端子に結合されている、各行に対する読取線
と、その列にある各々のタグ・セルのビット選択端子に
結合されていて、前記ビット選択線の“１”信号を通じ
て、その列の多重化スイッチを閉じる、各列に対するビ
ット選択線と、制御信号を受取る制御入力を持ってい
て、前記メモリ・アレイ及びビット選択線に結合され、
「比較」及び「読出し」信号を発生する制御装置と、 Ｍビット目標タグ信号を受取るタグ入力、及び前記
制御装置に結合されたタグ・ビット出力で、前記「比
較」信号に応答して、目標タグ信号のビットを前記タグ
・ビット出力に直列出力する前記タグ・ビット出力を持
つタグ・ビット選択器と、 タグ・ビット選択器の出力に結合されたタグ・ビット
入力、各々夫々の読取線に結合されたＬ行入力、及び
制御装置に結合されたヒット出力で、「比較」信号に
応答して、前記タグ・ビット入力に受取った各々のタグ
・ビットを相次いで、前記読取線から受取った同じ列の
全てのビットと同時に比較し、ある行のＭ個のタグ・セ
ルの全部が目標タグに符合する場合に、前記ヒット出力
に“１”を発生する前記ヒット出力を持つタグ比較回路
と、前記メモリ・アレイ、行比較器及び制御装置に結合
されていて、「読出し」信号に応答して、そのタグが目
標タグと符合する行の対応するＮ個のデータ・メモリ・
セルに記憶されているビットを出力するＮビット・デー
タ出力とを有するＣＡＭディジタル・メモリ。 （７） 目標タグを内容アドレス・メモリ（ＣＡＭ）の
タグ・メモリ部分に記憶されているタグと逐次的に比較
する方法に於いて、目標アドレスのビットを選択し、タ
グ・メモリの列を選択して、選択された列を定め、選択
された列にある各セルに対し、その列の各セルの内容を
表す信号を前記セルに関連する読取線に印加し、読取線
の各信号を目標アドレスから選択されたビットを表す信
号と比較し、比較する工程の結果を各々の読取線の出力
として与え、タグの各ビット並びにタグ・メモリの相次
ぐ列に対して上に述べた工程を繰返し、比較する工程の
結果を示すヒット信号を発生する工程を含む方法。

【００８７】（８） タグ及び各々のタグに関連するデ
ータを記憶し、タグを目標タグと比較する内容アドレス
・メモリ（ＣＡＭ）を用いる方法に於いて、ＣＡＭのタ
グ・メモリ部分を仕切り、前記タグ・メモリは夫々タグ
のビットを記憶するタグ・セルを持ち、前記タグ・メモ
リはタグ・セルの行及び列の形に配置されており、目標
アドレスを受取り、タグを記憶していない任意の部分を
不作動にして、こうしてタグ・メモリの１つ又は更に多
くの付能された部分を定め、タグ・メモリのメモリ・セ
ルの外部にあるタグ比較回路を用いて、目標タグのビッ
トを逐次的に付能された部分の列に記憶されているタグ
のビットと比較する工程を含む方法。

【００８８】（９） 各セルがヘッダ・データ及びペイ
ロード・データを持っているようなＡＴＭセルのルート
を定める非同期転送モード（ＡＴＭ）スイッチに於い
て、幾つかのポート・プロセッサを有し、各々のポート
・プロセッサはポート制御装置、入力ポート、出力ポー
ト及び内容アドレス・メモリ（ＣＡＭ）を持ち、前記ポ
ート・プロセッサはヘッダ・データから目標タグを抽出
するように作用可能であり、前記ＣＡＭはタグ・セルの
行及び列を持つタグ・メモリ及びデータ・キャッシュを
持っており、前記ＣＡＭは、タグ・セルの外部にあるタ
グ比較回路を用いて、目標タグのビットを逐次的にタグ
・セルに記憶されているタグのビットと比較するように
作用可能であり、更に、入力ポート・プロセッサから出
力ポート・プロセッサへセルを切替えるように作用し得
るスイッチング・ファブリックと、前記ポート・プロセ
ッサに制御信号を送出すスイッチ制御装置とを有する非
同期転送モード・スイッチ。

【００８９】（１０） キャッシュ動作を用いてデータ
・アクセスを容易にするコンピュータに於いて、コンピ
ュータ・プログラムを表す命令を実行するように作用し
得るプロセッサと、前記プロセッサと連絡していて、命
令並びに前記プロセッサによってアクセスされたデータ
を記憶するように作用し得る主メモリと、前記プロセッ
サと連絡していて、前記プロセッサから目標タグを受取
るように作用し得る内容アドレス・メモリ（ＣＡＭ）と
を有し、前記ＣＡＭはタグ・セルの行及び列を持つタグ
・メモリ、及びデータ・キャッシュを持ち、前記ＣＡＭ
は、メモリ・セルの外部にあるタグ比較回路を用いて、
目標タグのビットを逐次的にメモリ・セルに記憶されて
いるタグのビットと比較するように作用し得ると共に、
比較結果が符合する場合、データ・キャッシュからデー
タを送出すように作用し得るコンピュータ。

【００９０】（１１） 内容によってアドレスし得るメ
モリ（ＣＡＭ）３０及びＣＡＭに記憶されたタグを目標
タグと逐次的に符合を検査する為にそれを使う方法。Ｃ
ＡＭ３０が、タグ・セル１０、１０ａで構成されたタグ
・メモリ２０を持つと共に、データ・キャッシュを持っ
ている。各々のタグ・セル１０、１０ａは、データ・ビ
ットを記憶する為に普通のＲＡＭセルと同じように構成
されているが、その出力に多重化スイッチ１６をも持っ
ている。多重化スイッチ１６がタグ・セルの内容を表す
信号を読取線１５に印加する。タグ・メモリ２０の外部
にタグ比較回路２５がある。各々の読取線で、タグ比較
回路２５が選択された列にある各々のセル１０、１０ａ
からのビットを目標アドレスのビットと比較する。ある
列内のすべてのセル１０、１０ａに対する符合無しによ
って終了しない限り、このサイクルが目標アドレスの全
部のビット及びタグ・メモリの相次ぐ列に対して繰返さ
れる。タグ比較回路２５は「ヒット」出力信号を保持す
る論理回路を有する。

【図面の簡単な説明】

【図１】従来のＣＡＭ（内容によってアドレス可能なメ
モリ）を示す。

【図２】この発明によるＣＡＭのタグ・セルを示す。

【図３】この発明によるタグ・セルの別の実施例を示
す。

【図４】夫々図２及び３のタグ・セルに対する時間線
図。

【図５】夫々図２及び３のタグ・セルに対する時間線
図。

【図６】この発明によるＣＡＭを示す。

【図７】この発明に従って仕切ったＣＡＭを示す。

【図８】図７のビット線スイッチを構成する為に使うこ
とができる通過ゲートを示す。

【図９】図７のビット線スイッチを構成する為に使うこ
とのできる中継器を示す。

【図１０】この発明によるＣＡＭを非同期転送モード
（ＡＴＭ）スイッチに使うことができる様子を示す。

【図１１】この発明によるＣＡＭを汎用コンピュータに
使うことができる様子を示す。

【符号の説明】

１０ タグ・セル １５ 読取線 １６ 多重化スイッチ ２０ タグ・メモリ ２５ タグ比較回路 ３０ ＣＡＭ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 タグ及び各々のタグに関連したデータを
   記憶し、逐次的にタグを目標タグと比較する内容アドレ
   ス・メモリ（ＣＡＭ）に於いて、 各々のタグに関連するデータを記憶するように作用し得
   るデータ・キャッシュと、 タグ・セルの行及び列を持っていて、各々のタグ・セル
   がタグのビットを記憶するように作用し得ると共に、ビ
   ットを表すセル出力信号を受取る多重化スイッチを持つ
   タグ・メモリと、 各々のビット選択線が１つの列のセルを接続していて、
   これらのセルの多重化スイッチを作動するように作用し
   得る多数のビット選択線と、 各々の読取線が１行のセルを接続していて、その行のセ
   ルからのセル出力信号をこのセルに関連した多重化スイ
   ッチを介して受取るように作用し得る多数の読取線と、 各々の読取線を介してセル出力信号を受取り、各々の読
   取線のセル出力信号を目標タグのビットを表す信号と比
   較するように作用し得るタグ比較回路と、 目標タグのビットを逐次的にタグ比較回路に送出すよう
   に作用し得る目標タグ線と、 タグ比較回路によって行われた比較の結果を表示するよ
   うに作用し得るヒット線と、 タグが目標タグと符合した時に、データ・キャッシュか
   らのデータを出力するように作用し得るデータ・バス
   と、 制御信号を受取る制御入力を持っていて、ビット選択線
   を作動すると共に、符合したタグに関連するデータを検
   索することができるように、データ・キャッシュを作動
   する読出し信号を発生するように作用し得る制御装置と
   を有する内容アドレス・メモリ。
2. 【請求項２】 目標タグを内容アドレス・メモリ（ＣＡ
   Ｍ）のタグ・メモリ部分に記憶されているタグと逐次的
   に比較する方法に於いて、 目標アドレスのビットを選択し、 タグ・メモリの列を選択して、選択された列を定め、 選択された列にある各セルに対し、その列の各セルの内
   容を表す信号を前記セルに関連する読取線に印加し、 読取線の各信号を目標アドレスから選択されたビットを
   表す信号と比較し、 比較する工程の結果を各々の読取線の出力として与え、 タグの各ビット並びにタグ・メモリの相次ぐ列に対して
   上に述べた工程を繰返し、 比較する工程の結果を示すヒット信号を発生する工程を
   含む方法。
3. 【請求項３】 キャッシュ動作を用いてデータ・アクセ
   スを容易にするコンピュータに於いて、 コンピュータ・プログラムを表す命令を実行するように
   作用し得るプロセッサと、 前記プロセッサと連絡していて、命令並びに前記プロセ
   ッサによってアクセスされたデータを記憶するように作
   用し得る主メモリと、前記プロセッサと連絡していて、
   前記プロセッサから目標タグを受取るように作用し得る
   内容アドレス・メモリ（ＣＡＭ）とを有し、前記ＣＡＭ
   はタグ・セルの行及び列を持つタグ・メモリ、及びデー
   タ・キャッシュを持ち、前記ＣＡＭは、メモリ・セルの
   外部にあるタグ比較回路を用いて、目標タグのビットを
   逐次的にメモリ・セルに記憶されているタグのビットと
   比較するように作用し得ると共に、比較結果が符合する
   場合、データ・キャッシュからデータを送出すように作
   用し得るコンピュータ。