1284889 (1) ' 九、發明說明 【發明所屬之技術領域】 本發明係有關一種資訊處理裝置，用以再生及執行解 碼與解碼處理一光碟裝置等中之一記錄媒體的資訊；更明 確地’係有關一用以再生資訊之二元化電路單元的架構。 【先前技術】 於一數位多功能碟（DVD )或其他光碟記錄媒體中， 數位資訊之一字串被記錄以抑制的直流（D C )成分。爲 此原因，原則上，假如二元化再生rF信號而藉由AC耦 合以刪除DC成分，則碟片記錄媒體之資訊可被讀出。 明確地，記錄於記錄媒體上之數位資訊係由一光學拾 訊頭所讀取並接受一 RF放大器中之預定處理，以獲得一 資料字串信號（RF信號）。資料字串信號（RF信號）被 接著二元化於一二元化電路中。時脈係根據二元化電路中 所二元化之RF信號而被提取，被供應爲數位二元資料（ RF資料）而至一八至十四調變（EFM )電路，且被解調 〇 已經有數種關於二元化電路之提議，用以再生一光碟 等中之碟片記錄媒體的資訊（參考，例如，日本未審 查專利公開案（Kokai) No· 1 1 - 1 34800 )。 圖1係應用於光碟之一二元化電路的架構之範例。此 二元化電路1，如圖1中所示，具有一比較器2、一低通 濾波器（LPF) 3、一限波（slice)位準回饋放大器4、用 (2) · 1284889 以刪除直流成分（DC成分）之耦合電容Cl及C2、電阻 元件R1至R4、可變電阻元件R5及R6、及電容C3至C6 〇 二元化電路1藉由耦合電容以將DC成分切除自差動 RF信號，將結果輸入至比較器2而成爲信號RFAC及 XRFAC，並藉由比較器2以將其二元化。二元化的信號被 供應至一未顯示的PLL (相位鎖定迴路）及LPF 3。PLL 執行資料再生。LPF 3結合二元化信號以產生二元化信號 之一平均値ASY1。二元化信號之平均値（其中二元化信 號之Η位準爲Vh而L位準爲VI )被給定爲Vc= ( Vh-VI )/2，於一理想狀態下。實際上，此値變爲不同於理想狀 態，所以信號ASY1之位準不符合與理想平均値Vc。藉 由界定一以放大平均値信號AS Y1與理想平均値Vc間之 差異所獲得的電壓値爲限波位準回饋放大器4上之限波位 準並將其回饋至比較器2，其與理想狀態之差異被控制以 變爲零（〇 )。 然而，於此架構中，有如下所指出之問題。其均爲有 關再生狀態之因素。 亦即，當二元化RF信號時’傳播延遲DLYR與 DLYF間有差異，於上升之時刻及下降之時刻，如圖2A 及2 B中所示（介於上升時刻與下降時刻間之傳播延遲的 差異將被稱爲“傳播延遲差異”）。此外，如圖3中所示， 二元化信號至LPR 3之一輸入節點ASYO上，其變爲波形 混亂之一因素，諸如超越量、不足量、及平均値信號 -5- (3) 1284889 A S Y 1中之波形鈍化與誤差。此外，供比較與平均値信號 ASY1之參考電壓Vc隨大量生產之時改變且變爲誤差之 一因素。以如上之相同方式，回饋放大器4之一輸入補償 電壓隨大量生產之時改變且變爲誤差之一因素。此外，比 較器2之輸入補償電壓隨大量生產之時改變且變爲誤差之 一因素。此外，由於溫度波動、電壓波動、老化，等等， 則各種型式之誤差因素波動，所以於運送之時的控制是困 難的。此外，回饋被控制以致其Η位準及L位準之長度 具有相同値於節點A S Υ ◦。然而，於一從分支點c Μ Ρ 0 U Τ 到PLL之路徑中的傳播延遲差異與於一從分支點 CMPOUT到節點ASYO之路徑中的傳播延遲差異並不相符 ’因此，即使於節點AS Υ0上之最佳狀態下，輸入至PLL 之信號並非最佳狀態。亦即，回饋未被供應以致其信號於 通至PLL之輸入點上變爲最佳。 【發明內容】 本發明之一目的係提供一種資訊處理裝置，其能夠減 少傳播延遲差異及誤差因素、能夠實現高精確度二元化控 制、及因而能夠實現高精確度再生。 依據本發明之一第一型態，提供一種資訊處理裝置， 用以從一其中記錄有預定格式之資料的媒體讀取及再生記 錄資料’其包含一二元化機構，用以將來自媒體之讀取資 料二元化；一再生狀態評估機構，用以評估讀取資料之再 生狀態；一傳播延遲差異控制量計算機構，用以計算供控 -6- (4) 1284889 制傳播延遲差異之量而成爲來自再生狀態評估機構之再生 狀態評估値的二元化資料的一上升傳播延遲與一下降傳播 延遲之間的差異；及一控制機構，用以控制二元化資料的 上升傳播延遲與下降傳播延遲之間的差異，根據來自傳播 延遲差異控制量計算機構之控制量。 依據本發明之一第二型態，提供一種資訊處理裝置， 用以從一其中記錄有預定格式之資料的媒體讀取及再生記 錄資料，其包含一二元化機構，用以將來自媒體之讀取資 料二元化；一邊緣測量機構，用以測量來自二元化機構之 二元化資料的邊緣位置；一跳動測量機構，用以測量來自 測得的邊緣位置之編碼跳動資訊；一控制機構，用以控制
根據來自跳動測量機構之跳動資訊；及一通道資料區別機 構，用以區別一通道資料自測得的邊緣位置。 依據本發明之一第三型態，提供一種資訊處理裝置， 用以從一其中記錄有預定格式之資料的媒體讀取及再生記 錄資料，其包含一二元化機構，用以將來自媒體之讀取資 料二元化；一邊緣測量機構，用以測量來自二元化機構之 二元化資料的邊緣位置；一邊緣間隔測量機構，用以測量 來自測得的邊緣位置之邊緣間隔；一控制機構，用以控制 二元化資料的上升傳播延遲與下降傳播延遲之間的差異， 根據來自邊緣間隔測量機構之邊緣間隔；及一通道資料區 別機構，用以區別一通道資料自測得的邊緣位置。 依據本發明之一第四型態，提供一種資訊處理裝置， (5) 1284889 用以從一其中記錄有預定格式之資料的媒體 錄資料’其包含一二元化機構，用以將來自 料二元化；一邊緣測量機構，用以測量來自 二元化資料的邊緣位置；一跳動測量機構， 測得的邊緣位置之編碼跳動資訊；一邊緣間 用以測量來自測得的邊緣位置之邊緣間隔； 用以控制二元化資料的上升傳播延遲與下降 的差異，根據來自跳動測量機構之跳動資訊 隔測量機構之邊緣間隔；及一通道資料區別 別一通道資料自測得的邊緣位置。 依據本發明之一第五型態，提供一種資 用以從一其中記錄有預定格式之資料的媒體 並記錄輸入資料爲一預定格式之資料於媒體 二元化機構，用以將來自媒體之讀取資料二 測量機構，用以測量來自二元化機構之二元 位置；一跳動測量機構，用以測量來自測得 編碼跳動資訊；一控制機構，用以控制二元 傳播延遲與下降傳播延遲之間的差異’根據 機構之跳動資訊；一通道資料區別機構’用 料自測得的邊緣位置；一解調電路，用以解 料區別機構之讀取資料；一處理電路’用以 調後資料之一誤差校正碼的預定解碼處理及 調變電路，用以調變編碼資料並將其輸出爲 媒體；一記憶體部分，其包含至少一能夠儲 讀取及再生記 媒體之讀取資 二元化機構之 用以測量來自 隔測量機構， 一控制機構， 傳播延遲之間 及來自邊緣間 機構，用以區 訊處理裝置， 讀取記錄資料 上，其包含一 元化；一邊緣 化資料的邊緣 的邊緣位置之 化資料的上升 來自跳動測量 以區別通道資 調來自通道資 執行相關於解 編碼處理；一 記錄資料而至 存資料之記憶 -8- (6) 1284889 體’此記憶體具有至少各管道中所需之容量且係由解調電 路、處理電路、及調變電路之任何電路所存取；及一匯流 排部分，用以依據預定的狀態資訊而切換一資料路徑於解 調電路及處理電路與記憶體部分的記憶體之間，並執行·;:弯 料的轉移於管道級之間。 依據本發明之一第六型態，提供一種資訊處理裝置， 用以從一其中記錄有預定格式之資料的媒體讀取記錄資料 並記錄輸入資料爲一預定格式之資料於媒體上，其包含_ 二元化機構，用以將來自媒體之讀取資料二元化；一邊@ 測量機構，用以測量藉由二元化機構之二元化資料的邊緣 位置；一邊緣間隔測量機構，用以測量來自測得的邊緣位 置之邊緣間隔；一控制機構，用以控制二元化資料的上升 傳播延遲與下降傳播延遲之間的差異，根據來自邊緣間隔 測量機構之邊緣間隔；一通道資料區別機構，用以區別通 道資料自測得的邊緣位置；一解調電路，用以解調藉由通 道資料區別機構之讀取資料；一處理電路，用以執行相關 於解調後資料之一誤差校正碼的預定解碼處理及編碼處理 ;一調變電路，用以調變編碼資料並將其輸出爲記錄資料 而至媒體；一記億體部分，其包含至少一能夠儲存資料之 記憶體，此記憶體具有至少各管道中所需之容量且係由解 調電路、處理電路、及調變電路之任何電路所存取；及一 匯流排部分，用以依據預定的狀態資訊而切換一資料路徑 於解調電路及處理電路與記憶體部分的記憶體之間，並執 行資料的轉移於管道級之間。 -9- (7) 1284889 依據本發明之一第七型態，提供一種資訊 用以從一其中記錄有預定格式之資料的媒體讀 並記錄輸入資料爲一預定格式之資料於媒體上 二元化機構，用以將來自媒體之讀取資料二元 測量機構，用以測量來自二元化機構之二元化 位置；一跳動測量機構，用以測量來自測得的 編碼跳動資訊；一邊緣間隔測量機構，用以測 的邊緣位置之邊緣間隔；一控制機構，用以控 料的上升傳播延遲與下降傳播延遲之間的差異 跳動測量機構之跳動資訊及來自邊緣間隔測量 間隔；一通道資料區別機構，用以區別通道資 邊緣位置；一解調電路，用以解調來自通道資 之讀取資料；一處理電路，用以執行相關於解 一誤差校正碼的預定解碼處理及編碼處理；一 用以調變編碼資料並將其輸出爲記錄資料而至 憶體部分，其包含至少一能夠儲存資料之記憶 體具有至少各管道中所需之容量且係由解調電 路、及調變電路之任何電路所存取；及一匯流 以依據預定的狀態資訊而切換一資料路徑於解 理電路與記憶體部分的記憶體之間，並執行資 管道級之間。 亦即’依據本發明，例如，二元化機構將 讀取資料轉變至二元化資料並將其輸出至邊緣 構。邊緣位置測量機構測量二元化資料之時間 處理裝置， 取記錄資料 ，其包含一 化；一邊緣 資料的邊緣 邊緣位置之 量來自測得 制二元化資 ，根據來自 機構之邊緣 料自測得的 料區別機構 調後資料之 調變電路， 媒體；一記 體，此記億 路、處理電 排部分，用 調電路及處 料的轉移於 來自媒體之 位置測量機 軸上的邊緣 -10- (8) 1284889 位置並輸出測量結果爲邊緣位置資訊而至通道資料區別機 構、跳動測量機構、及邊緣間隔測量機構。通道資料區別 機構根據來自邊緣位置測量機構之邊緣位置資訊以再生相 應於通道時脈之資料。跳動測量機構根據藉由邊緣位置測 量機構之邊緣位置資訊以測量跳動之量並輸出結果至控制 機構。邊緣間隔測量機構根據來自邊緣位置測量機構之邊 緣位置資訊以測量邊緣間隔長度並輸出結果至控制機構。 接著，控制機構藉由控制（例如）二元化機構之限波位準 以控制二元化資料之傳播延遲差異，根據來自跳動測量機 構之跳動資訊及來自邊緣間隔測量機構之邊緣間隔長度。 依據本發明，由於下列優點，則再生狀態被加強、生 產變得簡單、且成本變低。亦即，輸入至通道資料區別單 元之信號及用以計算傳播延遲差異控制量之信號具有相同 的精確度、而因此使得傳播誤差測量量爲零，其導致最佳 的通道資料區別精確度且因而可執行高精確度控制。此外 ’即使有類比電路組件之溫度波動、電壓波動、老化，等 等，仍可實施校正而執行信號再生。此外，藉由數位處理 以執行控制而不使用信號之波形資訊，所以有極少的誤差 因素。再者，有少數藉由類比電路所實施之組件。 【實施方式】 以下，將參考後附圖形以提供本發明之較佳實施例的 詳細解釋。於實施例中，所提供之解釋係以一光碟記錄/ 再生裝置（明確地爲一 DVD記錄/再生系統）爲一範例 -11 - 1284889 Ο) ，以當作資訊處理裝置。 圖4係一當作資訊處理裝置之光碟記錄/再生裝置的 方塊圖，其係利用依據本發明之一實施例的一二元化電路 〇 如圖4中所示，光碟記錄/再生裝置100具有〜光碟 (於下文中僅稱爲碟片）101、一轉軸馬達102、〜光學 拾訊頭103、一致動器104、一橇形（sled )機構105、一 RF放大器106、一伺服數位信號處理器（伺服DSP) 1〇7 、一驅動器電路108、一雷射驅動器109、一二元化電路 110、一時脈再生電路111、一實體位址讀取電路112、一 時脈產生電路1 1 3、一寫入脈衝產生電路1 1 4、一解碼器 /編碼器電路（DEC/ENC ) 1 15、一系統控制器1 16、及 一主機裝置117。 光碟記錄/再生裝置100可於解碼器/編碼器電路 1 1 5解碼其讀取自光碟1 0 1之資料（如以下之解釋），接 著將其轉移通過主介面電路而至一個人電腦（PC)或其 他主機裝置117。另一方面，其可通過主介面電路以接收 來自主機裝置117之資料，及（如以下將解釋）於解碼器 /編碼器電路115將其編碼並記錄於碟片101上。注意其 實施例（當作一範例）顯示一系統架構，其顯示連接與一 當作主機裝置之PC，但本發明不僅可應用於PC，而亦可 應用於任一視頻播放器、調諧器、遊戲機、電話、網路裝 置、視頻記錄器、汽車導航系統、或其他裝置’只要其操 縱資料。 -12 - (10) 1284889 此外，亦得以構成一種系統，其僅再生資料（ 中所示）或僅記錄資料（如圖6中所示）。圖5之 再生裝置1 00A係（例如）由圖4之電路減去一記 所需之雷射驅動器1 09、實體位址讀取電路1 1 2、 生電路1 1 3、及寫入脈衝產生電路1 1 4所構成。此 碼器/編碼器電路115係僅由一解碼電路115A所 圖6之一光碟記錄裝置10 0B係（例如）由圖4之 去一再生系統所需之二元化電路110及時脈再生電 所構成。此外，解碼器/編碼器電路1 1 5係僅由一 電路1 15B所構成。 以下解釋僅爲一範例。系統中之許多修改均爲 本發明並不限定於以下解釋之系統。 以下，將參考圖形而依序地描述光碟記錄/再 100之部件的槪述及DVD資料格式之實體架構及 以本發明爲特徵之二元化電路110、及（此外）解 編碼器電路1 1 5，用以執行預定的管道處理於再生 及記錄之時刻。 碟片1 〇 1係藉由轉軸馬達1 02而被驅動以旋轉 101係由一來自光學拾訊頭103之雷射光束所掃瞄 1 〇 1反射雷射光束之光的部分或全部。光學拾訊頭 有一雷射二極體、一物鏡，用以將射出自此雷射二 雷射光束聚集至碟片101之一信號記錄表面、一極 分裂器，用以改變反射自光碟101之光線的方向、 測器，用以接收此反射光，等等；且其移動被控制 如圖5 一光碟 錄系統 時脈產 外，解 構成。 電路減 路1 1 1 編碼器 可行。 生裝置 功能、 碼器/ 之時刻 。碟片 。碟片 103具 極體之 化光束 一光檢 於物鏡 -13- (11) 1284889 之一光軸方向或一碟片徑向，藉由驅動器電路108之一驅 動信號SI 08a所驅動的致動器104及橇形機構105。光學 拾訊頭1 03將反射信號光轉變至一電信號（於輸出檢測器 )並將信號輸出至RF放大器106。此刻’入射於光學拾 訊頭1 03上之光的量係由於碟片1 0 1之結構及物理性質而 不同，因此一反應碟片之結構及物理性質的信號被轉移至 RF放大器106。 致動器104係由驅動器電路108驅動信號S108a所控 制並包含一追蹤致動器，用以移動其由雷射光束所形成之 點，相對於碟片徑向上之碟片1 〇 1的記錄軌跡、及一聚焦 致動器，用以移動光學拾訊頭1 03之物鏡於光軸方向。橇 形機構105移動光學拾訊頭103及致動器104於碟片徑向 ，使用其藉由驅動器電路108之驅動信號S108a爲驅動源 所驅動中控制的橇形饋送馬達。 RF放大器106執行操作於複數轉移自光學拾訊頭 103之信號上、產生追蹤誤差信號TE及聚焦誤差信號FE 並將其輸出至伺服DSP 107、成形資料字串信號（RF信 號）之波形、及輸出結果爲一信號S106而至二元化電路 1 10。此外，RF放大器106將一用以讀取實體位址（根據 碟片101之反射光）之信號輸出至實體位址讀取電路112 ，於記錄碟片1 〇 1上之資料的時刻。 伺服DSP 107使用於RF放大器1〇6上所產生之追蹤 誤差信號T E及聚焦誤差信號F E以供聚焦伺服、追蹤伺 服、及橇形伺服控制。伺服D S P 1 0 7藉由數位過濃器以執 -14- 1284889 (12) 行過濾處理於追蹤誤差信號TE及聚焦誤差信號FE 輸出一控制信號S107至驅動器電路108。 驅動器電路108依據來自伺服DSP 107之控制 S 1 0 7以產生一驅動信號S 1 0 8 a、供應一電流或電壓至 拾訊頭103之致動器104、移動光學拾訊頭103於聚 向或追蹤方向、及移動橇形機構105。藉由此操作， 點被控制至碟片1 0 1上之讀取位置。 此外，轉軸馬達1 02之旋轉量被控制爲恆定，藉 督提取之時脈的頻率及相位。另一方面，其係藉由（ )驅動器電路108之控制信號S108b而被控制以變爲 ，藉由監督其輸出自轉軸馬達1 02之旋轉位置資訊的 及相位。 雷射驅動器109驅動光學拾訊頭103以依據一於 脈衝產生電路1 1 4所產生之寫入脈衝而記錄所欲的資 例如，於碟片1 0 1上記錄資料之時刻。 二元化電路110將來自RF放大器106之RF S1 06二元化並輸出結果至時脈再生電路ill。 於此，將參考圖形以解釋二元化電路1 1 0之實體 爲本發明之特徵描述。 圖7係二元化電路之架構的一範例之方塊圖，依 實施例。二元化電路1 1 0 (如圖7中所示）具有一比 1101、一邊緣位置測量單元1 1 02、一通道資料區別 1 1 03、一跳動測量單元1丨04、一邊緣間隔測量單元 、一傳播延遲差異控制量計算單元1】06、一數位/ 上並 信號 光學 焦方 光束 由監 例如 恆定 頻率 馬入 料， 信號 架構 據本 較器 單兀 1105 類比 -15- (13) 1284889 變換器（DAC) 1107、耦合電容C101及C102，用以刪除 DC成分、電容器C103及C104、和可變電阻元件R101及 R1 02。 二元化電路1 1〇接收來自RF放大器106之差異RF 信號S106、藉由耦合電容C101及C102以移除DC成分 、並輸入其結果爲一前相信號 RFAC及一反相信號 XRFAC至比較器1101。於此，在RF信號S106被輸出於 一來自RF放大器106之相位的情況下，XRFAC經由耦合 電容C1 02而被連接至一接地線GND。比較器1 101轉變 前相信號RFAC及反相信號XRFAC爲二元化的資料（信 號）S1101，其接著輸出至邊緣位置測量單元1102。 邊緣位置測量單元1 1 02具有一多重相位（η相位） 電壓控制振盪器（VCO) 11021、η個正反器 FF101至 FFlOn，其被配置平行於二元化信號S1101之輸入、及η 個正反器FF111至FFlln，其被配置相應於正反器FF11 至FFln之輸出。 邊緣位置測量單元11 02測量其供應自比較器1 1 0 1之 二元化信號S1101的時間軸上的邊緣位置，藉由來自多重 相位VCO 1 1021之多重相位時脈。假設其多重相位VCO 11021具有（例如）輸出時脈CLK1至CLK32之32個相 位並假設其相鄰相位間之邊緣位置間隔於所有相位間均枏 等。多重相位VCO 1 1021之頻率被控制以變爲（例如） 一通道時脈頻率。於此時刻，測得的邊緣位置精確度變爲 1/3 2T。於此，1T爲通道時脈循環。注意其 VOC無需爲 -16- (14) 1284889 一多重相位VCO，VCO之頻率不一定需爲通道時脈頻率 而可爲其一整個倍數或其一分數或進一步一與通道時脈頻 率毫無關係之頻率。足夠的是其邊緣位置可被測量以一相 對淤通道時脈頻率之足夠高的精確度。邊緣位置測量單元 1102輸出其測量以1/32T之精確度的邊緣位置資訊S1102 至通道資料區別單元1 1 03、跳動測量單元1 1 04、及邊緣 間隔測量單元1 105。 通道資料區別單元1 103係PLL之一型式且亦稱爲一 “數位PLL”。通道資料區別單元1 103根據來自邊緣位置 測量單元1102之邊緣位置資訊S11 02以再生相應於通道 時脈之資料，並將其輸出至時脈再生電路1 1 1。 跳動測量單元1104根據來自邊緣位置測量單元1102 之邊緣位置資訊以測量跳動之量並將結果輸出至傳播延遲 差異控制量計算單元11 06。於此時刻，二元化信號極性 被輸入至傳播延遲差異控制量計算單元1 1 06。於此，“跳 動”指的是介於二元化信號的理想位置與實際位置間之偏 移量，於藉由通道時脈之資料區別的時刻。圖8A至8C 爲顯示當使用正交時脈時之跳動的測量狀態之圖形。圖 8A顯示二元化信號 S1 101，圖 8B顯示多重相位時脈 CLKn之上升邊緣EDGR，而圖 C顯示一通道時脈位置 PCK。 邊緣間隔測量單元1 1 05根據來自邊緣位置測量單元 1102之邊緣位置資訊S1 102以測量邊緣間隔長度並將結 果輸出至傳播延遲差異控制量計算單元 Π 06。於此時刻 -17- (15) 1284889 ，二元化信號極性被輸入至傳播延遲差異控制量計算單元 1106。圖9A及9B爲顯示當使用正交時脈時之邊緣間隔 的測量狀態之圖形。圖9 A顯示二元化信號S 1 1 0 1，而圖 9B顯示多重相位時脈CLKn之上升邊緣EDGR。 傳播延遲差異控制量計算單元1 1 06接收來自跳動測 量單元1104之跳動量及來自邊緣間隔測量單元1105之邊 緣間隔長度爲輸入，並藉由引入通過DAC 1 107之比較器 1 1 〇 1的限波位準電壓以控制傳播延遲差異。限波位準電 壓被決定以致其跳動誤差之量或數位總和値（DSV )誤差 之量（或兩者）變小。於此 DSV誤差之量指示來自0.5 之平均値的偏移量，當Η位準爲1且L位準爲0。 圖1 〇爲依據本實施例之傳播延遲差異控制量計算單 元1 1 06的實體架構之範例的圖形。此傳播延遲差異控制 量計算單元1 106 (如圖10中所示）具有切換電路1 1061 及11062、放大器11063至11066、數位過濾器11067及 1 1 06 8、和一加法器1 1 069。注意其數位過濾器1 1 067及 1 1 068爲典型的LPFs。 傳播延遲差異控制量計算單元1 1 06接收其接續在來 自跳動測量單元1 1 04之邊緣後的二元化信號之跳動測量 値及極性爲輸出。其依據二元化信號之極性（1於Η位準 及0於L·位準）以執行切換電路1 1 06 1上的跳動量之反轉 處理，接著將其輸入至數位過濾器1 1 067。數位過濾器 11067之輸出被放大以放大器11 06 5上之一增益Gj。另一 方面，邊緣間隔長度測量値及二元化信號之極性被輸入自 -18- 1284889 (16) 邊緣間隔測量單元1 1 〇 5。其依據二元化信號之極性以執 行邊緣間隔長度之反轉處理於切換電路1 1 062，接著輸入 至數位過濾器1 1 068。數位過濾器1 1 068之輸出被放大以 放大器1 1 066上之一增益Gj。跳動之量及邊緣間隔長度 被過濾，接著相加於加法器1 1 069且變爲傳播延遲差異控 制量。傳播延遲差異控制量計算單元1 1 06使限波位準變 大（當控制量爲大時）並使限波位準變小（當控制量爲小 時）。注意其放大器11065及11066之增益Gi及Gj之一 亦可爲〇。 於此，將參考圖11A至11C以解釋傳播延遲差異控 制量計算單元1106中之跳動量的反轉處理。於圖11A至 1 1C中，SLC1指示一第一限波位準，而SLC2指示一第二 限波位準。此外，圖1 1 A顯示二元化前之前相信號RF A C ，圖 ΠΒ顯示根據第一限波位準SLC1之一二元化信號 S1101-1，而圖11C顯示根據第二限波位準SLC2之一二 元化信號S1101-2。此外，圖形中之向上箭號顯示通道時 脈邊緣。相應於第一限波位準S L C 1之二元化信號S Π 0 1 _ 1具有跳動。 從圖1 1 A至1 1 C，可讀取其正跳動之限波位準需使成 較小於上升邊緣，而負跳動之限波位準需使成較小於下降 邊緣。爲此原因，當邊緣後之RF二元化信號爲Η時，因 爲邊緣爲上升邊緣，所以跳動之量被反轉。 接下來，將參考圖12Α至12C以解釋傳播延遲差異 控制量計算單元1 1 〇6中之邊緣間隔長度的反轉處理。於 -19- (17) 1284889 圖12A至12C中，SLC1指示第一限波位準，而SLC2指 示第二限波位準。此外，圖1 2 A顯示二元化前之前相信 號RFAC，圖12B顯示根據第一限波位準SLC1之一二元 化信號S1101-1，而圖12C顯示根據第二限波位準SLC2 之二元化信號SI 10卜2。 如圖12A至12C中所見，在相應於第一限波位準 SLC1之二元化信號S1 101-1中，一 Η區段與一 L區段係 不平衡的。爲了消除此不平衡，必須使限波位準爲大（當 Η區段爲長時）並使限波位準爲小（當L區段爲長時）。 爲此原因，Η區段之邊緣間隔變爲正値，而L區段之邊緣 間隔變爲負値。 藉由利用如上解釋之二元化電路Π 〇，由於下列優點 ，再生狀態被增進，生產變得更容易’且成本變得更低。 亦即，輸入至通道資料區別單元11 03之信號及用於計算 傳播延遲誤差控制量之信號具有相同的精確度’所以使得 傳播延遲誤差零之測得量導致最佳的通道資料區別精確度 並致能高精確度控制。此外，假如有類比電路組件之溫度 波動、電壓波動、老化，等等，則其可被校正於再生信號 時。同時，類比電路組件之生產中的變異可被校正。此外 ，控制係藉由數位處理而不使用信號之波形資訊’所以有 極少誤差因素。再者，由類比電路所實現之組件數是很少 的。 注意其邊緣位置測量單元1102無須使用如上所解釋 之多重相位時脈且可測量邊緣位置’藉由使用一具有較通 -20- (18) 1284889 道時脈足夠地更高的頻率。此外，vco可同步化與通道 時脈或不同步化。重點在於其邊緣位置可被測量以足夠高 的精確度。 此外，一傳播延遲差異控制量計算單元1 106A可控 制傳播延遲中之差異，藉由控制二元化信號之驅動能力， 如圖1 3中所示。亦即，當比較器1 1 0 1中有傳播延遲之差 異時，便利用其上升特性/下降特性越尖銳（驅動能力越 高）則傳播延遲之差異越小而其上升特性/下降特性越鈍 (驅動能力越小）則傳播延遲之差異越大的事實。 此外，如圖1 4中所示，一傳播延遲差異控制量計算 單元1 106B可控制傳播延遲中之差異，藉由以一傳播路徑 選擇器1 1 08來改變二元化信號之傳遞路徑。傳播路徑選 擇器1 108係由（例如）緩衝器BF1至BF42及一選擇器 1 1 0 8 1 (如圖1 5中所示）來實現。具+標記之緩衝器 BF22至BF42具有較上升邊緣之延遲量更大的下降邊緣之 延遲量，而具-標記之緩衝器BF1至BF21具有較上升 邊緣之延遲量更小的下降邊緣之延遲量。由於此架構，則 傳播延遲之量可被控制。 此外’圖1 6係顯示依據本發明之二元化電路1 1 0的 一般形式之架構的圖形。二元化電路110基本上具有下列 架構。 1 )其具：有一配備有傳播延遲差異控制功能之量化單 元 1 1 0 1 A ; 2 )處理被執行以一數位方式，在測量量化信號之邊 -21 - (19) 1284889 緣位置以後；及 3 )於邊緣位置測量後之數位處理中，跳動測量單元 1 1 04、邊緣間隔測量單元1 1 05、及通道資料區別單元 1 1 03具有相同的類比/數位介面。 注意，於圖16中，傳播延遲差異調整單元11〇9係相 應於圖7之架構中的DAC 1 107，相應於其構成圖13之架 構中的量化單元1 1 〇 1 A之比較器1 1 0 1的驅動能力之調整 ，及相應於其包含圖1 4之架構中的比較器1 1 〇 1及傳播路 徑延遲單元11 〇 8之架構。 時脈再生電路1 1 1包含一 PLL電路，根據二元化電 路1 10上二元化之RF信號以提取時脈，及輸出RF信號 爲一數位信號而至解碼器/編碼器電路1 1 5。此時脈再生 電路111包含（例如）圖7、圖13、及圖14之通道資料 區別單元1 1 0 3。 以此方式，在RF信號被二元化之後，時脈被提取。 二元化及時脈提取結束後之信號變爲一數位信號，其被供 應至解碼器/編碼器電路115並接受EFM +解調。於此情 況下，用以執行管道處理之解碼器/編碼器電路115被供 應以一連串具有於各管道級所需之量的資料，以區塊（ BLK)之單位。例如，複數區塊（如BLK1至BLK3 )被 連續地供應。 實體位址讀取電路112依據其供應自RF放大器1〇6 之信號以供應一待記錄的實體位址至寫入脈衝產生電路 1 1 4，於記錄資料之時刻。時脈產生電路1 1 3根據其於解 -22- 1284889 (20) 碼器/編碼器電路115所編碼且接受EFM +調變之資料以 提取一時脈，於記錄資料之時刻，並將其輸出至寫入脈衝 產生電路114。寫入脈衝產生電路114根據來自時脈產生 電路1 1 3之時脈及來自實體位址讀取電路1 1 2之實體位址 以產生一所欲的寫入脈衝，並將其輸出至雷射驅動器109 。雷射驅動器109依據此寫入脈衝以驅動光學拾訊頭1〇3 之雷射二極體，並將所欲資料記錄於碟片1 〇 1之所欲軌道 的所欲位置上。 解碼器/編碼器電路115被持續地供應以一連串連續 區塊單位（於下文中，稱之爲“區塊資料”）之一或更多並 執行解碼器管道處理及編碼器管道處理，其係使用複數能 夠切換連接之記憶體及追蹤緩衝器。於解碼之情況下，解 碼器/編碼器電路115平行地依據狀態資訊ST0或ST1 以存取複數記憶體（例如，兩記憶體，亦即，第一及第二 記憶體），執行解碼，儲存處理後之資料於追蹤記憶體中 ，接著將追蹤記憶體中所儲存之資料轉移至主機裝置117 ，依據一來自主機裝置117之請求。於編碼之情況下，解 碼器/編碼器電路115將來自主機裝置117之區塊單位中 所轉移的使用者資料寫入其作用爲追蹤緩衝器之第三記憶 體，開始編碼，平行地依據狀態資訊S T 0或S T 1以存取 複數記憶體來執行編碼，並輸出結果至時脈產生電路1 1 3 〇 解碼器/編碼器電路115基本上具有（如圖4至圖6 中所示）一 EFM +解調器1151、一 EFM +調變器1152、一 -23- 1284889 (21) 誤差校正器1153，其具有一奇偶（parity)產生功能而作 用爲誤差處理電路及記錄資料備製電路、一主介面電路 1 154、一記憶體部分1 155、及一匯流排部分1 156，爲主 要組件。 EFM +解調器1151執行相對於數位RF信號（其係藉 由時脈再生電路111而被供應爲一連串資料區塊於再生資 料之時刻）之EFM +解調，並經由匯流排部分i 156以將 解調後之資料寫入記憶體部分1 1 5 5的複數記憶體（如將 被解釋於本實施例中之第一記憶體及第二記憶體的兩記億 體）之任一，依據狀態資訊S TO或S T1。 EFM +調變器1152依據狀態資訊ST1或ST2以讀出 其具有既定之ECC奇偶等且被儲存於記憶體部分1155的 複數之任一中的使用者資料（待被記錄之備製資料），執 行相對於讀出資料之EFM +調變，並輸出結果爲一二元信 號而至時脈產生電路113。 於本實施例中，於解碼之時刻，作爲狀態資訊S TO及 ST2，係利用介於EFM +解調器1 151與誤差處理電路間之 至少一電路的處理狀況之資訊改變。明確地，當EFM +解 調器1151將EFM +解調後之資料寫入第一記憶體或第二 記憶體時，其交替地改變至狀態0及狀態1。當狀態0時 ’資料變爲狀態資訊ST0，而當狀態1時，其變爲狀態資 訊ST1。於編碼之時刻，作爲狀態資訊ST〇及ST1，係利 用介於EFM +調變器1152與誤差校正器1 153 (當作記錄 資料備製電路）間之至少一電路的處理狀況之資訊改變。 -24- (22) 1284889 明確地’其交替地改變至狀態〇及狀態i，當EFM +調變 器1 1 52從第一記憶體或第二記憶體讀取供EFM +調變之 待記錄資料時。當狀態〇時，其變爲狀態資訊S TO，而當 狀態1時，其變爲狀態資訊S T 1。 注意其狀態資訊不限定於依據電路之處理情況的資訊 。亦得以構成系統以致其狀態資訊ST0與ST1係藉由（ 例如）一計時器而被交替地輸出於每預定時刻。各種型態 均爲可能。此外，兩狀態資訊被使用，因爲第一記億體及 第二記憶體之兩記憶體被涵蓋於此實施例，但狀態資訊之 數目可依據記憶體數目而被適當的改變。 誤差校正器1153包含一 ECC電路及一 EDC電路。 於再生資料之時刻，其經由匯流排部分1 1 5 6以讀出記憶 體部分1155之複數記憶體的任一中所寫入之EFM +解調 後的資料，依據狀態資訊ST0及ST1，執行誤差校正處理 (諸如EEC處理及EDC處理）而存取記憶體部分1 155之 複數記憶體，依據狀態資訊ST0及ST1，及經由匯流排部 分1 1 5 6以將其已結束誤差校正之資料存入記憶體部分 1 1 5 5之追蹤記憶體。此外，於記錄資料之時刻，誤差校 正器1 1 5 3經由匯流排部分1 1 5 6以從記憶體部分1 1 5 5之 追蹤記億體讀出使用者資料，執行拌碼、EDC奇偶產生、 ID產生、各種型式之場資訊產生，等等，並交替地將拌 碼的使用者資料、EDC奇偶、ID、及各種型式的場資訊 寫入記憶體部分1 1 5 5之複數記憶體，依據每一區塊單位 之狀態資訊ST0及ST1。 -25- (23) 1284889 於再生資料之時刻，主介面電路1 1 5 4將其儲存在記 憶體部分1 1 5 5之追蹤記憶體中的解碼後資料轉移至主機 裝置117，依據一來自主機裝置117之請求。於記錄資料 之時刻，主介面電路1 1 5 4經由匯流排部分1 1 5 6以將轉移 自區塊之單位中的主機裝置117之待編碼使用者資料寫入 記憶體部分1 1 5 5之追蹤緩衝器。 記憶體部分11 5 5包含由（例如）S RAM s所形成之複 數記憶體（於本實施例中爲兩個，亦即，第一記憶體及第 二記憶體），其能夠儲存具有各管道級所需之容量的資料 、及一作用爲由（例如）DRAM所形成之緩衝記憶體（第 三記憶體）的記憶體，並執行處理於再生資料之時刻及記 錄資料之時刻。於再生資料之時刻，記億體部分1 1 5 5交 替地將依據狀態資訊STO及ST1而形成之透過匯流排部 分1156的資料路徑所供應之EFM +解調器1151上（在 EFM +解調後）的資料以區塊之單位寫入第一記億體及第 二記憶體，從第一記億體或第二記億體透過其依據狀態資 訊S TO及ST1而形成之匯流排部分1 156的資料路徑以讀 出其未被寫入誤差校正器1153之記錄資料，將誤差校正 之資料（EDC )寫入第一記憶體或第二記憶體，及將誤差 校正結束後之資料儲存入第三記憶體（追蹤記憶體）。於 記錄資料之時刻，記憶體部分1 1 55以區塊之單位（或者 以較小區段之單位，1區塊=1 6區段）經由匯流排部分 1156而將轉移自主機裝置117之使用者資料寫入其作用 爲追蹤緩衝器之第三記憶體（追蹤記憶體），誤差校正器 -26- (24) 1284889 1 1 53讀出其儲存於第三記憶體中之使用者資料， 開始之後，使用者資料、EDC奇偶、ID、及拌碼 校正器1153上之各種型式的場資訊係通過其依據 訊S TO及ST1所形成之匯流排部分1156的資料路 交替地寫入第一記億體及第二記憶體於各區塊單 EFM +調變器1152讀出第一記憶體或第二記憶體中 之資料。 匯流排部分1 1 5 6具有一路徑切換功能，用以 於EFM +解調器1 151、EFM +調變器1 152、與誤差 1 153之間的資料轉移路徑，以依據狀態資訊ST0 之記憶體部分1 1 5 5的第一記憶體及第二記憶體， 差校正器1153、主介面電路1154與記億體部分1 追蹤緩衝器之間的資料轉移路徑，並有效地執行解 處理於再生資料之時刻及編碼管道處理於記錄資料 〇 以下，將解釋解碼器/編碼器電路115中之誤 器1 1 5 3、記憶體部分1155、及匯流排部分1156的 實體架構及功能。 圖17係解碼器/編碼器電路115中之誤差 1 1 5 3、記憶體部分1 1 5 5、及匯流排部分1 1 5 6的實 之視圖，於再生資料之時刻解碼的情況下，且明確 資料路徑。此外，圖1 8係解碼器/編碼器電路1 1 誤差校正器1 1 5 3、記憶體部分1 1 5 5、及匯流排部夕 的實體架構之視圖，於記錄資料之時刻編碼的情況 在編碼 於誤差 狀態資 徑而被 位，且 所儲存 切換介 校正器 及ST1 形成誤 155的 碼管道 之時刻 差校正 進一步 校正器 體架構 地顯示 5中之 h 1156 下，且 -27- (25) 1284889 明確地顯不資料路徑。於這些圖形中，WR指示一寫入操 作，而RD指示一讀取操作。 圖17及圖18之誤差校正器1 153包含一 ECC電路 11531及一 EDC電路11532。圖17及圖18之記億體部分 1 1 55包含一由（例如）SRAM所形成之第一記憶體1 155 1 (有時稱之爲記憶體α )、一由（例如）S RAM所形成之 第二記憶體1 1 5 5 2 (有時稱之爲記憶體冷）、及一由 DRAM所形成之第三記憶體（追蹤記憶體）n 5 5 3。圖17 及圖1 8之匯流排部分1 1 56具有一 EFM +解調器1 1 5 1、一 EFM+調變器1152、誤差校正器1153之一 ECC電路 1 1 53 1、一第一匯流排（E-BUS ) 1 1561，其包含依據狀態 資訊S T 0及3丁1以切換£0(：電路1 1 5 3 2與記憶體部分 1 1 5 5的第一記憶體11551及第二記憶體11552之間的資 料轉移路徑之功能、及一第二匯流排（T-BUS ) 1 1 5 62， 用以形成資料轉移路徑於EDC電路11532及主介面電路 1154與記億體部分1155的第三記憶體（追蹤記憶體） 1 1 5 5 3之間。 於此，爲了輕易地瞭解下列解釋，DVD之資料格式 將參考圖19及圖20而被摘述。 圖19係用以解釋一 DVD資料格式之圖形，其顯示一 資料框結構。圖20係用以解釋DVD資料格式之圖形，其 顯示一 E C C區塊結構。 如圖1 9中所示，資料框係由總數2 0 6 4位元組所組成 ’包含2 (Μ 6位元組之主資料、一配置於主資料之標頭側 -28- (26) 1284889 上的4位元組之ID (識別資料）、一 2位元組之IED ( ID誤差檢測碼）、一 6位元組之CPR_MAI (著作權管理 資訊）、及一於主資料後之4位元組的EDC (誤差檢測碼 )。於一具有此一結構之資料框中，在EDC計算之後， 2 0 4 8位元組之主資料被加入。此變爲拌碼框。 一 ECC區塊係由1 6個連續拌碼框所組成。亦即，如 圖20中所示，一 ECC區塊係由16個拌碼框所形成爲資 訊欄。圖20中所示之172位元組X 1 92列係同等於72位 元組X 12列X 16拌碼框。每一 172行被給定一Reed-Solomon ( RS ) 16位元組的外碼奇偶（PO )。包含PO碼 之每一 208列被給定一 10位元組的內碼奇偶（PI)。 於解碼之時刻，ECC電路1153 1執行其儲存於記憶體 部分1 1 5 5之第一記憶體1 1 5 5 1及第二記憶體1 1 5 5 2的 EFM+解調後之區塊資料的誤差校正處理。ECC電路 1 1 5 3 1中之誤差校正處理的記憶體存取（於解碼之時刻） 係伴隨以PI碼之讀取操作、依據PI碼之誤差校正結果的 誤差校正處理' PO碼之讀取操作、及依據PO碼之誤差 校正結果的誤差校正處理。依據需求，PI校正及PO校正 被重複。於編碼之時刻，ECC電路1 1 53 1執行ECC奇偶 相加，相對於第一記憶體1 1 5 5 1或第二記憶體1 1 5 5 2中所 儲存之資料，在藉由EDC電路1 1 5 3 2之所謂EDC處理後 。誤差校正處理係用以從記憶體讀出具有誤差之資料、從 檢測誤差及讀出資料計算正確資料、及將正確資料寫入記 憶體等處理。ECC電路11531之記憶體存取（於編碼之時 -29- (27) 1284889 刻）係伴隨以PI之讀取操作、PI碼之奇偶部分再寫入處 理、P0之讀取操作、及P0碼之奇偶部分再寫入處理。 注意其有兩種用於I奇偶部分再寫入處理之方法。第一種方 法係從記憶體讀出奇偶部分、計算正確奇偶、及將奇偶寫 入一記憶體iL_之方法。第二種方法係直接地寫入正確奇偶 而不讀出奇偶部分之方法。 EDC電路1 1 5 3 2 (參考圖17 )執行相對於資料之 EDC檢查及解拌碼（在解碼之時刻的誤差校正處理後）並 寫入資料（在解拌碼入記憶體部分1 1 5 5之追蹤緩衝器（ 第三記憶體）1 1 5 5 3後）。 於此，ED C檢查及解拌碼被同時地執行。此被達成， 因爲資料讀取序列係類似於兩處理之間。解拌碼係藉由使 用某一密鑰資訊（Key )以解拌碼資料，藉由使用其用於 拌碼之密鑰資訊（Key )。解拌碼的資料未被寫回至原始 記憶體，但被寫入記憶體部分1 1 5 5之追蹤緩衝器（第三 記億體）1 1 5 5 3。爲此原因，於解碼處理系統1 1 5 3 2D中 ，自記憶體部分1 1 55之第一記憶體（記憶體α )；1丨55 ! 或第二記憶體（記憶體/3 ) 1 1 5 5 2之EDC資料讀取處理（ EDC-RE)、及至追蹤緩衝器1 1 5 5 3之資料寫入處理（ EDC-WR)被同時地執行。寫入追蹤緩衝器1 1 5 5 3之資料 爲解碼結束後之資料。 EDC電路1 1 5 3 2 (於編碼之時刻）從記憶體部分丨155 之追蹤緩衝器1 1 5 5 3讀出使用者資料、執行拌碼、EDC奇 偶產生、ID產生、及各種型式之場資訊產生等等、以及 -30- (28) 1284889 將拌碼的使用者資料、EDC奇偶、ID、及各種型式的場 資訊寫入記憶體部分1 1 5 5之第一記憶體（記憶體α ) 11551或第二記億體（記憶體/3 ) 1 1 5 5 2。 ••於此，EDC奇偶產生及拌碼同時地執行。此係可能的 ，因爲資料讀取序列係類似於兩處理之間。拌碼係藉由使 用某一密鑰資訊（Key )以拌碼資料。已拌碼資料未被寫 回入原始記憶體，但被寫入記憶體部分1 1 5 5之第一記憶 體11551或第二記億體11552。爲此原因，自追蹤緩衝器 1 1 5 5 3之EDC資料讀取處理（EDCNRE)、及至記憶體部 分1 155之第一記憶體（記憶體a ) 1 1551或第二記憶體 (記憶體/3 ) 1 1 5 5 2的資料寫入處理（EDC-WR )被同時 •地執行。 記憶體部分1 155 (如以上之解釋）具有由SRAM所 形成之第一記億體1 1551 (記憶體α )、由SRAM所形成 之第二記憶體1 1 5 52 (記億體/3 )、及由DRAM所形成之 第三記憶體（追蹤記億體）1 1 5 5 3。其容量被設定（例如 )如下。第一記憶體1 1551及第二記憶體1 1 5 5 2被設定至 此等容量以使得其可儲存具有各管道級所需之量的資料， 具體地，此等容量係使得其可儲存至少1 ECC區塊之有 效的資料。第三記憶體（追蹤記憶體）1 1 5 5 3被設定至 ECC區塊之N倍的容量。注意其追蹤緩衝器1 1 5 5 3係構 成一環狀緩衝器且達成一緩衝器之角色，相對於來自主機 裝置117之轉移請求的頻率之波動。另一方面，其變爲伴 隨以預讀取處理之快取記憶體的某一型式。 -31 - (29) 1284889 注意其（於本實施例中）當儲存資料於第一記憶體 11551及第二記憶體1 1 5 52中時，亦得以構成一系統來以 一預定密鑰編碼及儲存資料，及當讀取資料時，藉由使用 密鑰以解碼資料於加密之時刻。 匯流排部分1 1 5 6具有切換資料轉移路徑於相對於記 憶體部分1 1 5 5之第一記憶體及第二記憶體的E F Μ +解調 器1151、EFM +調變器1152、與誤差校正器1153之間的 功能，依據如上所述之狀態資訊STO及ST1。 於解碼之時刻，如圖2 1中所示，初始狀態變爲狀態 〇。當狀態〇下之解調資料寫入處理（EFM-WR )結束時 ，則狀態變爲狀態1。接著，當狀態1下之解調資料寫入 處理（EFM-WR )結束時，則狀態變爲狀態〇。以此方式 ，對於EFM解調資料寫入處理（EFM-WR)之每次結束， 狀態〇與狀態1被依序地切換。 圖22係記億體部分之第一至第三記憶體與其由 EFM +解調器 1151、ECC 電路 11531、EDC 電路 11532 及 主介面電路1154所構成之管道處理電路藉由匯流排部分 的連接狀態之圖形，當狀態資訊STO被主動地供應於解碼 之時刻。此外，圖23係記憶體部分之第一至第三記憶體 與其由 EFM +解調器 1151、ECC電路 11531、EDC電路 1 1 5 3 2及主介面電路1154所構成之管道處理電路藉由匯 流排部分的連接狀態之圖形，當狀態資訊ST1被主動地供 應於解碼之時刻。 於狀態〇之時刻，如圖22中所示，匯流排部分1 1 56 -32- 1284889 (30) 之第一匯流排11561形成將從EFM +解調器1151被寫入 第一記憶體（記憶體^ )之資料轉移路徑’而形成PI碼 之讀取處理（PI-RD) 、ΡΟ碼之讀取處理（ΡΟ-RD)、及 EDC資料處理（EDC-RD )的資料之轉移路徑於ECC電路 11531及EDC電路1 1 5 3 2與第二記憶體（記憶體冷） 1 1 5 5 2之間。此外，其形成ΡΙ誤差校正之讀取/寫入處 理與ΡΟ誤差校正之讀取/寫入處理的轉移路徑。此外， 於狀態〇之時刻，如圖22中所示，匯流排部分1 1 5 6之第 二匯流排1 1 5 62形成從EDC電路1 1 5 3 2至第三記憶體（ 追蹤緩衝器）1 1 5 5 3之EDC資料寫入處理（EDC-WR :實 際上爲已拌碼資料之寫入處理）的資料轉移路徑及從第三 記憶體（追蹤緩衝器）1 1 5 5 3至主介面電路1 154之資料 轉移路徑。 於狀態1之時刻，如圖2 3中所示，匯流排部分1 1 5 6 之第一匯流排11561形成將從EFM +解調器1151被寫入 至第二記億體（記憶體yS ) 1 1 5 5 2之資料轉移路徑，而形 成PI碼之讀取處理（PI-RD ) 、PO碼之讀取處理（PO- RD )、及EDC資料之讀取處理（EDC-RD )的資料之轉移 路徑於ECC電路1 1531及EDC電路1 1 5 3 2與第一記憶體 (記憶體a ) 1 1 5 5 1之間。此外’其形成p I誤差校正之 讀取/寫入處理與ΡΟ誤差校正之讀取/寫入處理的轉移 路徑。此外，於狀態1之時刻，如圖2 3中所示，以相同 於狀態〇之時刻的方式，匯流排部分1 1 5 6之第二匯流排 1 1 5 62形成從EDC電路1 1 5 3 2至第三記憶體（追蹤緩衝器 -33- 1284889 (31) )11553之EDC資料寫入處理（EDC-WR:實際上爲已拌 碼資料之寫入處理）的資料轉移路徑及從第三記憶體（追 蹤緩衝器）11553至主介面電路1154之資料轉移路徑。 同樣於編碼之時刻，如圖2 4中所示，初始狀態變爲 狀態〇。當狀態1下於EFM +調變前之資料讀取處理（ EFM-RD )結束時，狀態變爲狀態1。接著，當狀態1下 於EFM +調變前之資料讀取處理（EFM-RD )結束時，狀 態變爲狀態〇。以此方式，對於E F Μ +調變前之資料讀取 處理（EFM-RD )的每次結束，狀態〇與狀態1被依序地 切換。 圖2 5係記億體部分之第一至第三記憶體與其由 EFM +調變器 1152、ECC 電路 11531、EDC 電路 11532 及 主介面電路1 154所構成之管道處理電路藉由匯流排部分 的連接狀態之圖形，當狀態資訊STO被主動地供應於編碼 之時刻。此外，圖26係記億體部分之第一至第三記憶體 與其由EFM +調變器1152、ECC電路11531、EDC電路 11532及主介面電路1154所構成之管道處理電路藉由匯 流排部分的連接狀態之圖形，當狀態資訊ST1被主動地供 應於編碼之時刻。
於狀態〇之時刻，如圖25中所示，匯流排部分n 56 之第一匯流排1 1 5 6 1形成將從第一記憶體（記憶體α )被 讀取入EFM +調變器1 1 52之資料轉移路徑，而形成ΡΙ碼 之讀取處理（PI-RD) 、P0碼之讀取處理（ρο-rd)、及 EDC資料寫入處理（EDC-WR)的資料之轉移路徑於ECC -34- 1284889 (32) 電路1153 1及EDC電路1 1 5 3 2與第二記憶體（記憶體$ )1 1 5 5 2之間。此外’於狀態0之時刻，如圖2 5中所示 ’匯流排部分1 1 5 6之第二匯流排1 1 5 6 2形成從第三記憶 體（追蹤緩衝器> 11553至EDC電路11532之EDC資料 讀取處理（EDC-WR )的資料轉移路徑及從主介面電路 1154至第三記憶體（追蹤緩衝器）1 1 5 5 3之資料轉移路徑 〇 於狀態1之時刻，如圖26中所示，匯流排部分〗i 56 之第一匯流排11561形成將從第二記憶體（記憶體石） 1 1 5 5 2被讀取至EFM +調變器1 152之資料轉移路徑，而形 成PI碼之讀取處理（PI-RD) 、P0碼之讀取處理（po-RD)、及EDC資料寫入處理（EDC-WR)的資料之轉移 路徑於ECC電路1 1531及EDC電路1 1 5 3 2與第一記憶體 (記憶體a ) 1 1 5 5 1之間。此外，於狀態1之時刻，如圖 2 6中所示，匯流排部分1 1 5 6之第二匯流排1 1 5 6 2形成從 第三記憶體（追蹤緩衝器）11 5 5 3至EDC電路1 1 5 3 2之 EDC資料讀取處理（EDC-RD)的資料轉移路徑及從主介 面電路1 1 5 4至第三記憶體（追蹤緩衝器）1 1 5 5 3之資料 轉移路徑。 以下，將參考圖形而解釋具有上述架構（參見圖4) 之光碟記錄/再生裝置1〇〇的操作，以二元化電路110於 再生資料之時刻、解碼器/編碼器電路115之解碼器管道 處理、及編碼器管道處理於記錄資料之時刻爲中心。 首先，將解釋資料再生操作。將關連圖2 7以解釋解 -35- (33) 1284889 碼器管道處理。 藉由光學拾訊頭103而讀出自碟片101且被轉變爲電 信號之資料被輸入至RF放大器106。RF放大器106執行 相關於來自光學拾訊頭1 03之複數信號的處理、產生追蹤 誤差信號TE及聚焦誤差信號FE並將其輸出至伺服DSP 1〇7、成形相關於資料串信號（RF信號）S106之波形、 及將其輸出至二元化電路1 10。伺服DSP 107執行聚焦伺 月艮、追蹤伺服、及橇形伺服之控制，藉由使用其產生於 RF放大器106之追蹤誤差信號TE及聚焦誤差信號FE。 二元化電路1 10接收藉由RF放大器106之差異RF 信號S106、藉由耦合電容C101及C102以切除DC成分 、及將其當作前相信號RFAC及反相信號XRFAC而輸入 至比較器1 101。比較器Π01轉變前相信號RFAC及反相 信號XRFAC至二元化信號S1101並將其輸出至邊緣位置 測量單元11 02。邊緣位置測量單元1 1 02測量其供應自比 較器1 1 〇 1之二元化信號S 1 1 0 1之時間軸上的邊緣位置， 以藉由多重相位VCO 1 1021之多重相位時脈，並將測量 結果當作邊緣位置資訊S 1 1 02而輸出至通道資料區別單元 1 1 03、跳動測量單元1 1 04、及邊緣間隔測量單元1 1 05。 通道資料區別單元1 1 03根據藉由邊緣位置測量單元 1102之邊緣位置資訊S1 102以再生其相應於通道時脈之 資料。跳動測量單元1 1 04根據藉由邊緣位置測量單元 1102之邊緣位置資訊S1 102以測量跳動量並輸出結果至 傳播延遲差異控制量計算單元1 1 06。此刻，傳播延遲差 -36- (34) 1284889 異控制量計算單元1106將二元化信號奇偶接收爲輸入。 邊緣間隔測量單元1105根據來自邊緣位置測量單元1102 之邊緣位置資訊S 1 1 02以測量邊緣間隔長度並輸出結果至 傳播延遲差異控制量計算單元1 1 〇6。此刻，傳播延遲差 異控制量計算單元1 1 〇6將二元化信號奇偶接收爲輸入。 接著，傳播延遲差異控制量計算單元1 1 06根據來自跳動 測量單元1 1 04之跳動量及來自邊緣間隔測量單元1 1 05之 邊緣間隔長度以計算供控制介於比較器1 1 〇 1之輸入與輸 出間的傳播延遲差異之控制量，並根據此控制量而藉由引 入其通過DAC 1107之比較器1101的限波位準電壓以執 行控制。 以此方式，二元化電路1 10將來自RF放大器106之 RF信號S106二元化，而時脈再生電路111根據於二元化 電路1 1 0所二元化之RF信號以提取時脈並將RF信號當 作一數位信號而輸入至解碼器/編碼器電路115。於此情 況下，供執行管道處理之解碼器/編碼器電路1 1 5被持續 地供應以一連串資料，其具有以區塊（BLK )爲單位之各 管道級上所需的量，例如，複數區塊（諸如 BLK1至 BLK3) 〇 此刻，因爲其爲初始狀態，所以解碼器/編碼器電路 1 15之匯流排部分n56被供應以其狀態資訊ST0爲有效 ’以致其匯流排部分Π 56係於狀態〇之狀態。因此，解 碼器/編碼器電路115之連接路徑被形成如圖22中所示 -37- (35) 1284889 接著，如圖2 7中所示，以其相位0，當由二元化電 路110所二元化之RF資料（BLK1)被輸入至EFM +解調 器1151時，其便接受EFM +解調並被寫入α (第一記憶 體）。當EFM +解調資料之寫入操作結束時，貝U狀態改變 至狀態1，且解碼器/編碼器電路1 1 5之連接路徑被形成 如圖23中所示。 於相位1，EFM +解調資料被寫入々（第二記憶體） 。另一方面，在對於記億體α中所儲存之資料的誤差校正 處理之後，EDC檢查及解拌碼被執行。誤差校正處理之記 憶體存取係伴隨以ΡI碼之讀取操作、依據ΡI碼之誤差校 正結果的誤差校正處理、ΡΟ碼之讀取操作、及依據ΡΟ 碼之誤差校正結果的誤差校正處理。依據需求，ΡΙ校正 及ΡΟ校正被重複。EDC、檢查、及解拌碼被同時地執行 。此爲可行的，因爲兩處理間之讀取序列係類似的。解拌 碼資料未被寫回至原始記憶體，但被寫入追蹤緩衝器（第 三記憶體）1 1 5 5 3。爲此原因，來自記憶體α之EDC資料 讀取處理、及送至追蹤緩衝器之EDC資料寫入處理被同 時地執行。被寫入追蹤緩衝器之資料爲解碼結束後之資料 。接著，依據一來自主機裝置117之轉移請求，資料係透 過主介面電路1154而被轉移至主機裝置117。如以上之 解釋’追蹤緩衝器]1 5 5 3構成一環狀緩衝器並作用爲一緩 衝器單元’相關於來自主機之轉移請求的頻率之波動。另 一方面’其變爲連同先前讀取處理之快取記億體的某一型 式。 -38- (36) 1284889 EDC檢查之資料讀取操作結束在一相當於ΕρΜ +資料 之ECC區塊的寫入操作之結束以前。當—相當於則+資 料之ECC區塊的寫入操作結束時，匯流排部分η%之狀 態便再次改變至狀態0。 因此，解碼器/編碼器電路115之連接路徑被形成如 圖22中所示。 於相位2, EFM +解調資料之一寫入操作被執行於記 憶體α、而ECC解碼、EDC檢查、解拌碼等等被執行於 記憶體yS。 於相位3，所需之EFM資料的寫入操作已被結束， 所以E F Μ +解調資料之寫入操作未被執行，但相關於記憶 體α之ECC解碼' EDC檢查、解拌碼等等被執行。 於此’記憶體存取之狀態將被比較於其依據本發明的 電路與習知電路之間。圖2 8係依據本實施例之電路的記 憶體存取之狀態的圖形；而圖2 9爲習知電路之記憶體存 取之狀態的圖形。兩圖形係顯示當ΡΙ及Ρ0被重複兩次於 校正時之情況。 於圖29所示之習知電路中，諸如EFM-WR，ECC ΡΙ-RD，ECC PO-RD，ECC P12-RD, ECC P02-RD? ECC ΡΙ-RD&WR, ECC PO-RD&WR，ECC PI2-RD&WR，ECC Ρ02-RD&WR, EDC-RD，EDC-WR，HOST-WR，HOST-RD，EFM- WR等存取被產生相關於一單一記憶體。相反於此，於依 據圖2 8所示之本實施例的電路中，記憶體存取係散佈至 三個記億體而被執行，所以解除了記憶體存取之瓶頸。於 -39- (37) 1284889 圖28中，記憶體α被存取於EFM-WR ;記億體冷被存取 於 ECC PI-RD，ECC PO-RD，ECC P12-RD, ECC P02-RD, ECC PI-RD&WR，ECC PO-RD&WR，ECC PI2-RD&WR, ECC P02-RD&WR，及EDC-RD;而追蹤緩衝器被存取於EDC-WR 及 HOST-RD。 通常，當有時間上重疊之存取時，對於記憶體之存取 權的仲裁變得必要。於該情況下，負擔係伴隨存取權仲裁 而發生。於圖29中，所有存取被集中於單一記億體，所 以此負擔變大。另一方面，於圖28中，有少數重疊的記 憶體存取且負擔是小的。當確定圖2 8之記億體存取7時 ，記憶體α僅被存取於EFM-WR，所以仲裁是不需要的。 追蹤緩衝器僅被存取於EDC-WR及HOST-RD，所以連續 存取之數目可變大且負擔可變小。記憶體Θ被存取於ECC 處理及EDC處理，但兩處理被依序地執行，所以存取權 之仲裁是不需要的。對於ECC，碼讀取操作及誤差校正處 理係於時間上重疊，但有對於誤差校正處理（讀取&寫入 )之少數存取，所以負擔仍是小的。此外，有對於碼之存 取，但幾乎無時間上之重疊，所以負擔仍是小的。追蹤緩 衝器被寫入以解碼的資料。主介面電路1154依據來自主 機裝置117之轉移請求以將解碼資料轉移至主機裝置117 〇 接下來，將參考圖30(並參考圖4)以解釋編碼器管 道處理。於相位0，當使用者資料從主機裝置117被輸入 至主介面電路1154時，使用者資料便透過第二匯流排 -40- (38) 1284889 1 1 5 62而被寫入追蹤緩衝器1 1 5 5 3。除了使用者資料之外 的位址資訊及奇偶資料有時亦被輸入，但於該情況下，省 略了位址產生及奇偶產生操作。當使用者資料之寫入操作 被結束時，編碼便開始。 此刻，其狀態爲初始狀態，因此，解碼器/編碼器電 路1 1 5之匯流排部分1 1 5 6被有效地供應以狀態資訊s TO ，而匯流排部分1 1 5 6係於狀態0之狀態。因此，解碼器 /編碼器電路115之連接路徑被形成如圖25中所示。 於相位1，追蹤緩衝器1 1 5 5 3讀出使用者資料，EDC 電路1 1 5 3 2執行拌碼、EDC奇偶產生、ID產生、各種型 式之資訊產生，等等，以及將拌碼的使用者資料、EDC奇 偶、ID、及各種型式的場資訊寫入記憶體α。EDC奇偶 產生及拌碼被同時地執行。此爲可行的，因爲兩處理間之 資料讀取序列係類似的。拌碼資料未被寫回至原始記憶體 ，但被寫入追蹤緩衝器。爲此原因，來自追蹤緩衝器之 EDC資料讀取處理及進入記億體α (第一記憶體）之 EDC資料寫入處理被同時地執行。EDC奇偶被加至記億 體α中所儲存之資料。編碼之記憶體存取被伴隨以ΡΙ碼 之讀取操作、依據ΡΙ碼之奇偶部分的再寫入處理、Ρ◦碼 之讀取操作、及依據ΡΟ碼之奇偶部分的再寫入處理。 於相位2，相關於記憶體α中所儲存之資料的讀取操 作及相關於讀取資料之EFM +調變被執行。接受EFM +調 變之資料被輸出爲一二元化信號，而對碟片之寫入處理被 執行。當EFM +調變之讀取操作結束時，狀態便改變至狀 -41 - (39) 1284889 態1，且解碼器/編碼器電路1 1 5連接路徑被形成如圖2 6 中所示。 另一方面，記憶體石（第二記憶體）接受拌碼之使用 者資料、EDC奇偶、ID、及各種型式之場資訊的寫入處 理、ECC奇偶加入處理，等等。 於相位3，記憶體α接受拌碼之使用者資料、EDC奇 偶、ID、及各種型式之場資訊的寫入處理、ECC奇偶加入 處理，等等。另一方面，相關於記憶體/3中所儲存之資料 的EFM +解調之資料讀取操作被執行。 於相位4，無資料留存於追蹤緩衝器中，所以ECC奇 偶加入處理.，等等未被執行。另一方面，相關於記憶體α 中所儲存之資料的EFM +解調之資料讀取操作被執行。 於此，記憶體存取之狀態將被比較於依據本實施例的 電路與習知電路之間。圖3 1係一依據本實施例之電路的 記憶體存取之狀態的圖形；而圖3 2係習知電路之記憶體 存取的狀態之圖形。兩圖形顯示當執行編碼時之情況。 於圖32之習知電路中，單一記憶體被存取於£?1^1-RD，EDC-WR，ECC PI-RD，ECC PO-RD，ECC PI-RD&WR, ECC PO-RD&WR，HOST-WR, EDC-RD, EFM-WR 等等。 相反於此，於依據圖3 1所示之本實施例的電路中， 記憶體存取係散佈至三個記憶體而被執行，所以解除了記 憶體存取之瓶頸。於圖31中，記憶體α被存取於EFM-RD ;記憶體沒被存取於 EDC-WR，ECC PI-RD，ECC Ρ0-RD, ECC PI-RD&WR，及 ECC Ρ 0 - RD & WR ;而追蹤緩衝器 -42- 1284889 (40) 11553 被存取於 HOST-WR 及 EDC-RD。 通常，當一記憶體被存取於時間上重疊時，貝IJ 憶體之存取權的仲裁變爲必要的。於該情況下，負 隨著存取權仲裁而發生。於圖32中，所有存取被 單一記憶體，所以此負擔變大。 另一方面，於圖3 1中，有少數重疊的記憶體 負擔是小的。當確定圖3 1之存取時，記憶體α僅 於EFM-RD，所以仲裁是不需要的。追蹤緩衝器1 被存取於EDC-RD及H0ST-WR，所以連續存取之 變大且負擔可變小。記憶體yS被存取於EDC處理 處理，但兩處理被依序地執行，所以存取權之仲裁 要的。對於ECC，碼讀取操作及奇偶再寫入處理係 上重疊，但有少數存取於奇偶再寫入處理（讀取& ，所以負擔仍是小的。此外，有對於碼之存取，但 時間上之負擔，所以負擔仍是小的。 如以上所解釋，依據本實施例，提供比較器 用以轉變前相信號RFAC及反相信號XRFAC至二 號、邊緣位置測量單元1 1 02，用以藉由來自多 VCO 1 1021之多重相位時脈而測量供應自比較器： 二元化信號S 1 1 01的時間軸上之邊緣位置、跳動測 1 104 ’用以根據來自邊緣位置測量單元1 1〇2之邊 資訊S 1 1 02而測量跳動之量、邊緣間隔測量單元 用以根據來自邊緣位置測量單元1 1 02之邊緣位 S 1 1 02而測量邊緣間隔長度、傳播延遲差異控制量 丨對於記 擔係伴 及終於 存取且 被存取 1 5 5 3 僅 數目可 及ECC 是不需 於時間 寫入） 幾乎無 110 1， 元化信 重相位 1 1 0 1 之 量單元 緣位置 1105， 置資訊 計算單 -43- 1284889 (41) 元1 1 06，用以藉由引入（例如）通過DAC 1 1 07之比較器 1101的限波位準電壓而控制介於比較器1101的輸入與輸 出之間的傳播延遲差異，根據來自邊緣間隔測量單元 1 105之邊緣間隔長度、及通道資料區別單元1 1〇3，用以 根據來自邊緣位置測量單元1102之邊緣位置資訊S1 102 而再生相應於通道時脈之資料，因而獲得下列功效。 亦即，輸入至通道資料區別單元1 1〇3之信號及用以 計算傳播延遲誤差控制量之信號具有相同的精確度，因此 使傳播誤差測量量爲〇導致最佳的通道資料區別精確度， 且可執行高精確度控制。此外，即使有類比電路組件之溫 度波動、電壓波動、老化，等等，仍可實施校正而執行信 號再生，並藉由數位處理以執行控制而不使用信號之波形 資訊，所以有極少的誤差因素。再者，類比電路組件之生 產時的變異可被校正，且藉由類比電路所實施之組件的數 目很少。因此，有下列優點：傳播延遲差異及誤差因素可 被減少、高精確度二元化控制可被實現、及因而高精確度 再生可被實現。 此外，依據本實施例，其架構係使得，於再生資料之 時刻，以區塊之單位的資料（在其透過依據狀態資訊ST0 及ST1而形成之匯流排部分1156的資料路徑所供應之 EFM +解調器1151上的EFm +解調以後）被交替地寫至第 一記憶體及第二記憶體；記錄資料係透過依據來自其尙未 寫入資料之第一記憶體或第二記憶體的狀態資訊S T 0或 ST1所形成之匯流排部分1156的資料路徑而被讀出至誤 -44- 1284889 (42) 差校正器1153;誤差校正（EDC )中之資料被寫入第一記 憶體或第二記億體；誤差校正結束後之資料被儲存於第三 記憶體（追蹤記憶體）中；以及於記錄資料之時刻，以區 塊之單位轉移自主機裝置1 1 7之使用者資料係經由匯流排 部分1 1 5 6而被寫入第三記憶體（追蹤記憶體）以當作追 蹤緩衝器，在編碼開始之後，儲存於第三記憶體中之使用 者資料係由誤差校正器1 1 5 3所讀出；於誤差校正器1 1 5 3 上所拌碼之使用者資料、EDC奇偶、及各種型式的場資訊 係透過其依據狀態資訊STO及ST1所形成之匯流排部分 1156的資料路徑而被寫入各區塊單位之第一記憶體及第 二記憶體；及儲存於第一記憶體或第二記憶體中之資料被 EFM +調變器1 152所讀出。藉由以此方式配置此裝置，則 .可獲得下列功效。 亦即，當執行管道處理時，記憶體係由管道級所共享 ，所以無記憶體存取資料之轉移。此外，當執行管道處理 時，於某一時刻，記憶體被佔據於各管道級，有少數相關 於一記憶體之記憶體存取。因此，高速操作是可行的，且 功率補償之降低是可行的。此外，系統之輸出級具有作用 爲緩衝器之記億體，因此，即使無資料請求，管道操作將 不會中斷，且高速操作是可行的。再者，藉由僅取代其存 取相同緩衝器記憶體之部分而可輕易地複製其當作系統（ 由於應用）所需之緩衝器的記億體之尺寸改變請求。 此外，本實施例被構成以致其，當儲存資料於第一記 憶體1] 55 1及第二記憶體1 1 5 52中時，其被加密以預定的 -45- (43) 1284889 密鑰且儲存，而當讀取資料時，資料係藉由使用密鑰而被 解碼於加密之時刻，因此，即使有一管道級之資料寫入未 被正確地執行，其寫入未被執行之部分的資料變爲其他管 道級中之錯誤資料，所以不會發生故障。此外，於光碟裝 置中，即使有其未被緩衝之資料（由於PLL之干擾於 EFM-WR之時刻、及同步化保護之干擾，等等），將不會 發生誤差校正能力之減小。此外，於光碟裝置中，有一優 點即其EDC檢查不會不當地變好而導致資料之錯誤輸出 至主機裝置1 17，即使有其未被緩衝之資料（由於PLL之 干擾於EFM-WR之時刻、及同步化保護之干擾，等等） 〇 .雖然已參考其被選作供說明用之特定實施例以描述本 發明，但應淸楚明白其各種修改可被那些熟悉此項技術人 士所執行而不背離本發明之基本槪念及範圍。 【圖式簡單說朋】 本發明之這些及其他目的將從以下參考後附圖形之較 佳實施例的敘述而變得更淸楚明白，其中： 圖1係一般二元化電路之架構的一範例之電路圖； 圖2A及2B係圖形，用以解釋一差異傳播延遲爲圖1 之電路中的問題； 圖3係一圖形，用以解釋一波形之混亂爲圖1之電路 中的誤差之一因素； 圖4係一 DVD記錄/再生裝置之方塊圖，其爲依據 -46 · (44) 1284889 本發明之一實施例的一資訊處理裝置； 圖5係一 DVD播放器之方塊圖，其爲依據本發明之 一實施例的一資訊處理裝置； 圖6係一 DVD記錄器之方塊圖，其爲依據本發明之 一實施例的一資訊處理裝置； 圖7係一二兀化電路之架構的一範例之方塊圖，依據 本發明之一實施例； 圖8 A至8 C係顯示跳動量之測量的狀態之圖形，於 使用依據本發明之一實施例的一跳動測量單元中之正交（ quadrature)時脈的情況下； 圖9A及9B係顯示邊緣間隔之測量的狀態之圖形， .於使用依據本發明之一實施例的一邊緣間隔測量單元中之 正交時脈的情況下； 圖1 〇係一依據本發明之一實施例的傳播延遲差異控 制δ十具早兀之架構的實體範例之一圖形； 圖1 1 Α至1 1 c係圖形，用以解釋依據本發明之一實 施例的傳播延遲差異控制量計算單元中之跳動量的反向處 理； 圖1 2 A至1 2 C係圖形，用以解釋依據本發明之一實 施例的傳播延遲差異控制量計算單元中之邊緣間隔長度的 反向處理； 圖1 3係一依據本發明之一實施例的傳播延遲差異控 制計算單元之架構的另一範例之一圖形； 圖14係一依據本發明之一實施例的傳播延遲差異控 -47- (45) 1284889 制計算單元之架構的另一範例之一圖形； 圖1 5係圖1 4之一傳播路徑延遲單元之架構的範例之 圖形； 圖1 6係依據本發明之一實施例的一二元化電路之一 般架構的圖形； 圖17係依據本發明之一實施例之一解碼器/編碼器 電路中的一誤差校正器、一記億體部分、及一匯流排部分 之實體架構的圖形，於資料再生之時刻解碼的情況下，並 明確地顯示一資料路徑； 圖18係依據本發明之一實施例之一解碼器/編碼器 電路中的一誤差校正器、一記憶體部分、及一匯流排部分 之實體架構的圖形，於資料記錄之時刻編碼的情況下，並 明確地顯示一資料路徑； 圖1 9係一圖形，用以解釋一 DVD資料格式，並顯示 一資料框之結構； 圖20係一圖形，用以解釋一 DVD資料格式，並顯示 一 ECC區塊之結構； 圖21係一圖形，用以解釋介於狀態〇與狀態1間之 交替切換的狀態，於解碼之時刻； 圖22係一記憶體部分之第一至第三記憶體與一由一 EFM解g周益、一 ECC電路、一 EDC電路、及一主介面電 路所構成之管道處理電路藉由一匯流排部分的連接架構之 圖形，當狀態資訊ST0被主動地供應於解碼之時刻； 圖23係一記憶體部分之第一至第三記憶體與一由一 -48- (46) 1284889 EFM解調器、一 ECC電路、一 EDC電路、及一主介面電 路所構成之管道處理電路藉由一匯流排部分的連接架構之 圖形，當狀態資訊ST 1被主動地供應於解碼之時刻； • 圖24係一圖形，用以解釋介於狀態〇與狀態1間之 交替切換的狀態，於解碼之時刻； 圖25係一記憶體部分之第一至第三記憶體與一由一 EFM解調器、一 ECC電路、一 EDC電路、及一主介面電 路所構成之管道處理電路藉由一匯流排部分的連接架構之 圖形，當狀態資訊STO被主動地供應於編碼之時刻； 圖26係一記憶體部分之第一至第三記憶體與一由一 EFM解調器、一 ECC電路、一 EDC電路、及一主介面電 路所構成之管道處理電路藉由一匯流排部分的連接架構之 圖形，當狀態資訊ST 1被主動地供應於編碼之時刻； 圖2 7係一圖形，用以解釋解碼器管道處理； 圖2 8係一顯示於解碼之時刻記憶體存取之狀態的圖 形，在依據本發明之一實施例的一電路中； 圖29係顯示一習知電路中之記憶體存取的狀態之圖 形； 圖30係一圖形，用以解釋編碼器管道處理； 圖3 1係一顯示於編碼之時刻記憶體存取之狀態的圖 形，在依據本發明之一實施例的一電路中；及 圖3 2係顯示一習知電路中之記憶體存取的狀態之圖 形。 -49- (47)1284889 【主要元件符號說明】 2 比 較 器 3 低 通 濾 波 器 4 限 波 位 準 回 饋 放 大 器 100 光 碟 記 錄 / 再 生 裝 置 1 00 A 光 碟 再 生 裝 置 1 00B 光 碟 記 錄 裝 置 10 1 碟 片 102 轉 軸 馬 達 103 光 學 拾 訊 頭 104 致 動 器 105 橇 形 機 構 106 RF放大器 107 伺 服 數 位 信 號 處 理 器 108 驅 動 器 電 路 109 雷 射 驅 動 器 110 二 元 化 電 路 111 時 脈 再 生 電 路 112 實 體 位 址 讀 取 電 路 113 時 脈 產 生 電 路 114 寫 入 脈 衝 產 生 電 路 115 解 碼 器 / 編 碼 器 電 路 116 系 統 控 制 器 117 主 機 裝 置 -50- 1284889 (48) 110 1 比較器 1102 邊緣位置測量單元 1103 通道資料區別單元 1 104 跳動測量單元 1105 邊緣間隔測量單元 1106 傳播延遲差異控制量計算單元 1107 數位/類比變換器 115 1 EFM +解調器 1152 EFM +調變器 1153 誤差校正器 1154 .主介面電路 115 5 記憶體部分 1156 匯流排部分 11021 多重相位VCO 11061, 11062 切換電路 11063-11066 放大器 11067， 11068 數位過濾器 11069 加法器 11081 選擇器 11531 ECC電路 11532 EDC電路 11551 第一記憶體 11552 第二記億體 11553 第三記憶體 -51 - 1284889 (49) 11561 第一匯流排 11562 第二匯流排 -52-