CN1629965A - 信息处理装置 - Google Patents

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Abstract

一种信息处理装置，能够减小传播延迟差和减少误差因素，能够实现高精度二进制控制，进而能够实现高精度再现，包括：比较器，用于将RF信号转换为二进制信号；边沿位置测量单元，用于通过多相时钟测量二进制信号在时间轴上的边沿位置；抖动测量单元，用于根据边沿位置信息测量抖动量；边沿间隔测量单元，用于根据边沿位置信息测量边沿间隔长度；传播延迟差控制量计算单元，用于根据测量的抖动量和边沿间隔长度通过经DAC向比较器加入限制电平电压来控制比较器的输入与输出之间的传播延迟量；和通道数据鉴别单元，用于根据边沿位置信息相应于通道时钟再现数据。

Description

信息处理装置
发明背景
技术领域
本发明涉及一种用于再现光盘设备等装置内的记录介质上的信息并对所述信息进行解码和解码处理的信息处理装置，更具体的说，本发明涉及一种用于再现信息的二进制化电路单元的结构。
背景技术
在数字通用盘(DVD)等光盘记录介质中，数字信息串与受到抑制的直流(DC)分量一同被记录下来。因此，原则上，如果在二进制化已再现RF信号的同时通过AC耦合抽取DC分量，就可以读出盘记录介质上的信息。
具体的说，通过光拾取器读取记录在盘记录介质上的数字信息，RF放大器对所述信息执行预定的处理，以获得数据串信号(RF信号)。然后，二进制化电路对所述数据串信号(RE信号)二进制化。基于在二进制化电路中二进制化的RF信号，时钟被提取出来，且作为数字二进制数据(RF数据)输入到八到十四调制(EFM)解调电路，并被解调。
关于用于再现光盘设备等装置中的盘记录介质的信息的二进制化电路，现在已经提出了多种建议方案(例如，参考日本未审查专利申请(Kokai)No.11-134800)。
图1是用于光盘的二进制化电路的结构的实施例的电路图。图1中所示的这个二进制化电路1具有比较器2、低通滤波器(LPF)3、限制电平反馈放大器4、用于消除直流分量(DC分量)的耦合电容器C1和C2、电阻器元件R1到R4、可变电阻器元件R5和R6以及电容器C3到C6。
二进制化电路1通过耦合电容器C1和C2将DC分量从差分RF信号中去除，其结果作为信号RFAC和XRFAC输入到比较器2，比较器2对所述信号二进制化。二进制化的信号输入到未示出的PLL(锁相环)和LPF3。PLL进行数据再现。LPF3积分二进制化信号，以产生二进制化信号的平均值ASY1。在理想状态下，二进制化信号的平均值以等式Vc＝(Vh-V1)/2给定，其中，二进制化信号的H电平为Vh，L电平为V1。实际上，其数值不同于理想状态下的数值，因此，信号ASY1的电平与理想平均值Vc并不一致。通过将放大平均值信号ASY1与理想平均值Vc之间的差获得的电压值定义为限制电平反馈放大器4处的限制电平并将其反馈到比较器2，可控制相对于理想状态的差值，使其变为零(0)。
然而，在所述结构中，还存在下文中所指出的问题。所有这些问题都是劣化再现状态的因素。
换句话说，在二进制化RF信号的过程中，在如图2A和2B所示的上升时间与下降时间的传播延迟DLYR和DLYF之间存在时间差(上升时间与下降时间之间的传播延迟的时间差将被称为“传播延迟差”)。此外，如图3所示，在二进制化信号输入到LPF3的输入节点ASY0处，其成为了形成波形干扰和在平均值信号ASY1中产生误差的因素，其波形干扰例如过冲、下冲和波形钝化。另外，用于与平均值信号ASY1相比较的参考电压Vc在大批量生产的过程中发生变化，也成为了产生误差的因素。同样，反馈放大器4的输入补偿电压在大批量生产的过程中也发生变化，并成为了产生误差的因素。此外，比较器2的输入补偿电压在大批量生产的过程中发生变化，成为产生误差的因素。而且，由于温度波动、电压波动、老化等因素的影响，各种类型的误差因素都在发生变动，因此在运输的过程中进行控制是十分困难的。此外，需要将反馈控制为使H电平与L电平的长度在节点ASY0具有相同的数值。然而，从分支点CMPOUT到PLL的路径上的传播延迟差与从分支点CMPOUT到节点ASY0的路径上的传播延迟差并不重合，因此，即使在节点ASY0处于最佳状态的情况下，输入到PLL的信号也不是最佳状态。也就是说，没有加入反馈以使信号在输入到PLL的输入点处变成最佳。
发明内容
本发明的目的在于提供一种能够减小传播延迟差和减少误差因素、能够实现高精度的二进制化控制并由此实现高精度再现的信息处理装置。
根据本发明的第一方面，提供了一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取和再现记录数据，包括：二进制化装置，用于二进制化从所述介质读取的数据；再现状态估计装置，用于估计读取数据的再现状态；传播延迟差控制量计算装置，用于从所述再现状态估计装置的再现状态估计值计算控制传播延迟差的量值作为所述二进制数据的上升传播延迟与下降传播延迟之间的差值；和控制装置，用于根据来自所述传播延迟差控制量计算装置的控制量控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
根据本发明的第二方面，提供了一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取和再现记录数据，包括：二进制化装置，用于二进制化从所述介质读取的数据；边沿测量装置，用于测量从所述二进制化装置中获得的二进制数据的边沿位置；抖动测量装置，用于从测量的边沿位置中测量编码的抖动信息；控制装置，用于根据来自所述抖动测量装置的抖动信息控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；和通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据。
根据本发明的第三方面，提供了一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取和再现记录数据，包括：二进制化装置，用于二进制化从所述介质读取的数据；边沿测量装置，用于测量从所述二进制化装置中获得的二进制数据的边沿位置；边沿间隔测量装置，用于从测量的边沿位置中测量边沿间隔；控制装置，用于根据来自所述边沿间隔测量装置的边沿间隔控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；和通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据。
根据本发明的第四方面，提供了一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取和再现记录数据，包括：二进制化装置，用于二进制化从所述介质读取的数据；边沿测量装置，用于测量从所述二进制化装置中获得的二进制数据的边沿位置；抖动测量装置，用于从测量的边沿位置中测量编码的抖动信息；边沿间隔测量装置，用于从测量的边沿位置中测量边沿间隔；控制装置，用于根据来自所述抖动测量装置的抖动信息和来自所述边沿间隔测量装置的边沿间隔控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；和通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据。
根据本发明的第五方面，提供了一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取记录数据和将输入数据作为预定格式的数据记录在所述介质上，包括：二进制化装置，用于二进制化从所述介质读取的数据；边沿测量装置，用于测量从所述二进制化装置中获得的二进制数据的边沿位置；抖动测量装置，用于从测量的边沿位置中测量编码的抖动信息；控制装置，用于根据来自所述抖动测量装置的抖动信息控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据；解调电路，用于解调来自所述通道数据鉴别装置的读取数据；处理电路，用于对经过所述解调的数据执行预定的误差校正码解码处理和编码处理；调制电路，用于调制所述编码数据，并将其作为记录数据输出到所述介质；存储器部分，包括可以存储至少具有所述每个流水线级所需的容量的数据的至少一个存储器，并可以被所述解调电路、处理电路和调制电路中的任意一个电路访问；和总线部分，用于根据预定的状态信息切换所述解调电路和处理电路与所述存储器部分的存储器之间的数据路径，并在流水线级之间进行数据传输。
根据本发明的第六方面，提供了一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取记录数据和将输入数据作为预定格式的数据记录在所述介质上，包括：二进制化装置，用于二进制化从所述介质读取的数据；边沿测量装置，用于测量通过所述二进制化装置获得的二进制数据的边沿位置；边沿间隔测量装置，用于从测量的边沿位置测量边沿间隔；控制装置，用于根据来自所述边沿间隔测量装置的边沿间隔控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据；解调电路，用于解调通过所述通道数据鉴别装置获得的读取数据；处理电路，用于对经过所述解调的数据执行预定的误差校正码解码处理和编码处理；调制电路，用于调制所述编码数据，并将其作为记录数据输出到所述介质；存储器部分，包括可以存储至少具有所述每个流水线级所需的容量的数据的至少一个存储器，并可以被所述解调电路、处理电路和调制电路中的任意一个电路访问；和总线部分，用于根据预定的状态信息切换所述解调电路和处理电路与所述存储器部分的存储器之间的数据路径，并在流水线级之间进行数据传输。
根据本发明的第七方面，提供了一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取记录数据和将输入数据作为预定格式的数据记录在所述介质上，包括：二进制化装置，用于二进制化从所述介质读取的数据；边沿测量装置，用于测量从所述二进制化装置中获得的二进制数据的边沿位置；抖动测量装置，用于从测量的边沿位置中测量编码的抖动信息；边沿间隔测量装置，用于从测量的边沿位置测量边沿间隔；控制装置，用于根据来自所述抖动测量装置的抖动信息和来自所述边沿间隔测量装置的边沿间隔控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据；解调电路，用于解调来自所述通道数据鉴别装置的读取数据；处理电路，用于对经过所述解调的数据执行预定的误差校正码解码处理和编码处理；调制电路，用于调制所述编码数据，并将其作为记录数据输出到所述介质；存储器部分，包括可以存储至少具有所述每个流水线级所需的容量的数据的至少一个存储器，并可以被所述解调电路、处理电路和调制电路中的任意一个电路访问；和总线部分，用于根据预定的状态信息切换所述解调电路和处理电路与所述存储器部分的存储器之间的数据路径，并在流水线级之间进行数据传输。
换句话说，根据本发明，例如，二进制化装置将从介质读取的数据转换为二进制数据，并将其输出到边沿位置测量装置。边沿位置测量装置测量二进制数据在时间轴上的边沿位置，并将测量结果作为边沿位置信息输出到通道数据鉴别装置、抖动测量装置和边沿间隔测量装置。通道数据鉴别装置根据从边沿位置测量装置得到的边沿位置信息相应于通道时钟再现数据。抖动测量装置根据边沿位置测量装置提供的边沿位置信息测量抖动量，并将结果输出到控制装置。边沿间隔测量装置根据来自边沿位置测量装置的边沿位置信息测量边沿间隔长度，并将结果输出到控制装置。之后，控制装置根据来自抖动测量装置的抖动信息以及来自边沿间隔测量装置的边沿间隔长度通过控制例如二进制化装置的限制电平控制二进制数据的传播延迟差。
根据本发明，由于具有下述优点，因而可以提高再现状态，简化生产过程，降低生产成本。换句话说，输入到通道数据鉴别单元中的信号和用于计算传播延迟差控制量的信号具有相同的精度，因此，使传播误差测量量为零，从而可以获得最佳通道数据鉴别精度，实现高精度控制。此外，即使存在模拟电路元件的温度波动、电压波动、老化等因素的影响，也可以在执行信号再现的同时进行校正。此外，模拟电路元件在生产过程中产生的变化可以被校正。另外，所述控制是采用数字处理过程实现的，而不是利用信号的波形信息实现的，因此，误差因素更少。再者，由模拟电路实现的元件数量很少。
附图说明
本发明的这些和其它方面以及特征通过下文中参考附图而给出的优选实施例的详细说明将更加明显，其中：
图1是通用二进制化电路的结构的实施例的电路图；
图2A和2B是用于解释作为图1的电路中所出现的一个问题的差分传播延迟的曲线图；
图3是用于解释作为图1的电路中的一个误差因素的波形干扰的曲线图；
图4是根据本发明的实施例的作为信息处理装置的DVD记录/再现装置的方框图；
图5是根据本发明的实施例的作为信息处理装置的DVD播放器的方框图；
图6是根据本发明的实施例的作为信息处理装置的DVD记录器的方框图；
图7是根据本发明的实施例的二进制化电路的结构的实施例的方框图；
图8A到8C是根据本发明的实施例在抖动测量单元中采用正交时钟的情况下抖动量测量状态的曲线图；
图9A和9B是根据本发明的实施例在边沿间隔测量单元中采用正交时钟的情况下边沿间隔测量状态的曲线图；
图10是根据本发明实施例的传播延迟差控制计算单元的结构的具体实施例的电路图；
图11A到11C是用于解释根据本发明的实施例在传播延迟差控制量计算单元中所进行的抖动量变换过程的曲线图；
图12A到12C是用于解释根据本发明的实施例的传播延迟差控制量计算单元中所进行的边沿间隔长度变换过程的曲线图；
图13是根据本发明的实施例的传播延迟差控制量计算单元的结构的另一实施例的电路图；
图14是根据本发明的实施例的传播延迟差控制量计算单元的结构的再一实施例的电路图；
图15是图14的传播路径延迟单元的结构的实施例的电路图；
图16是根据本发明的实施例的二进制化电路的通用结构的方框图；
图17是在数据再现的过程中进行解码并具体示出了数据路径的情况下根据本发明的实施例的解码器/编码器电路中的误差校正器、存储器部分以及总线部分的具体结构的方框图；
图18是在数据记录的过程中进行编码并具体示出了数据路径的情况下根据本发明的实施例的解码器/编码器电路中的误差校正器、存储器部分以及总线部分的具体结构的方框图；
图19是用于解释DVD数据格式的图表，其示出了数据帧的结构；
图20是用于解释DVD数据格式的图表，其示出了ECC块的结构；
图21是用于解释在解码过程中状态在状态0与状态1之间交替切换的图表；
图22是在解码过程中有效输入状态信息ST0的情况下由总线部分构成的、存储器部分的第一到第三存储器以及流水线处理电路的连接结构的方框图，其中，所述流水线处理电路由EFM解调器、ECC电路、EDC电路和主机接口电路构成；
图23是在解码过程中有效输入状态信息ST1的情况下存储器部分的第一到第三存储器以及流水线处理电路的由总线部分构成的连接结构的方框图，其中，所述流水线处理电路由EFM解调器、ECC电路、EDC电路和主机接口电路构成；
图24是用于解释在编码过程中状态在状态0与状态1之间交替切换的图；
图25是在编码过程中有效输入状态信息ST0的情况下存储器部分的第一到第三存储器以及流水线处理电路的由总线部分构成的连接结构的方框图，其中，所述流水线处理电路由EFM解调器、ECC电路、EDC电路和主机接口电路构成；
图26是在编码过程中有效输入状态信息ST1的情况下存储器部分的第一到第三存储器以及流水线处理电路的由总线部分构成的连接结构的方框图，其中，所述流水线处理电路由EFM解调器、ECC电路、EDC电路和主机接口电路构成；
图27是用于解释解码器流水线处理过程的图表；
图28是示出在根据本发明的实施例的电路中进行解码的过程中存储器访问状态的图表；
图29示出传统电路中存储器访问状态的图表；
图30是用于解释编码器流水线处理过程的图表；
图31是示出在根据本发明的实施例的电路中进行编码时存储器访问状态的图表；
图32是示出传统电路中存储器访问状态的图表。
具体实施方式
下面将参考附图对本发明的优选实施例进行详细的描述。在实施例中，将以光盘记录/再现装置(具体来说是DVD记录/再现系统)作为信息处理装置为例来给出说明。
图4是根据本发明的实施例的作为信息处理装置的光盘记录/再现装置的方框图，其采用了二进制化电路。
如图4所示，光盘记录/再现装置100具有光盘(下文简称为盘)101、主轴电机102、光拾取器103、致动器104、滑板结构105、RF放大器106、伺服数字信号处理器(伺服DSP)107、驱动器电路108、激光驱动器109、二进制化电路110、时钟再现电路111、物理地址读取电路112、时钟发生电路113、写脉冲发生电路114、解码器/编码器电路(DEC/ENC)115、系统控制器116和主装置117。
如后所述，所述光盘记录/再现装置100可以在解码器/编码器电路115中解码从光盘101中读出的数据，然后将其通过主机接口电路传送到个人计算机(PC)或其它主装置117。另一方面，所述装置也可以通过主机接口电路接收来自主装置117的数据，并且如后所述的，在解码器/编码器电路(DEC/ENC)115中对其编码，将其记录在盘101上。应当注意，作为一个实施例，本实施方式示出了PC作为主装置与其进行连接的系统结构，但是本发明不仅能适用于PC，其也可以适用于视频播放器、调谐器、游戏机、电话、网络设备、视频记录器、汽车导航系统或其它装置中的任意一种，只要其可以对数据进行处理。
此外，本发明也可以构成为如图5所示的仅再现数据的系统或如图6所示的仅记录数据的系统。例如，图5的光盘再现装置100A可以由图4的电路去除记录系统所需的激光驱动器109、物理地址读取电路112、时钟发生电路113以及写脉冲发生电路114而构成。而且，解码器/编码器电路115也可以仅由解码电路115A构成。例如，图6的光盘记录装置100B可以由图4的电路去除再现系统所需的二进制化电路110和时钟再现电路111而构成。而且，解码器/编码器电路115可以仅由编码器电路115B构成。
下面的说明仅是示例性的。可以在系统中进行多种改进。本发明并不局限于下文中所描述的系统。
下面将参考附图顺序描述光盘记录/再现装置100的部件的梗概、DVD数据格式的具体构成和功能、具备本发明特征的二进制化电路100以及在再现和记录时用于执行预定流水线处理过程解码器/编码器电路(DEC/ENC)115。
盘101由主轴电机102驱动旋转。来自光拾取器103的激光束扫描盘101。盘101反射激光束的部分或所有的光线。光拾取器103具有激光二极管、用于将自所述激光二极管发射的激光束会聚到盘101的信号记录表面的物镜、用于改变自光盘101反射的光线的方向的偏振分束器、用于接收所述反射光的光检测器等，致动器104和由驱动器电路108的驱动信号S108a驱动的滑板机构105控制所述光拾取器在物镜的光轴方向或盘径向上移动。光拾取器103将反射信号光在光检测器中转换为电信号，并将该信号输出到RF放大器106。此时，入射到光拾取器103的光量由于盘101的结构和物理特性的变化而产生变化，因此，反映盘的结构和物理特性的信号被传输到RF放大器106。
致动器104被驱动器电路108的驱动信号S108a控制驱动，所述致动器包括用于在盘径方向上相对盘101的记录轨道移动由激光束形成的光点的跟踪致动器和用于在光轴方向上移动光拾取器103的物镜的聚焦致动器。滑板机构105使用滑板进给电机在盘径向上移动光拾取器103和致动器104，所述滑板进给电机以驱动器电路108的驱动信号S108a作为驱动源而被控制驱动。
RF放大器106对自光拾取器103传送过来的多个信号进行操作，产生跟踪误差信号TE和聚焦误差信号FE，并将其输出到伺服DSP107，对数据串信号(RF信号)整形，并将所述结果作为信号S106输出到二进制化电路110。此外，在将数据记录到盘101的过程中，RF放大器106根据盘101的反射光将用于读取物理地址的信号输出到物理地址读取电路112。
伺服DSP107使用在RF放大器106处产生的跟踪误差信号TE和聚焦误差信号FE进行聚焦伺服、跟踪伺服以及滑动伺服控制。伺服DSP107利用数字滤波器对跟踪误差信号TE和聚焦误差信号FE执行滤波处理，并将控制信号S107输出到驱动器电路108。
驱动器电路108根据来自伺服DSP107的控制信号S107产生驱动信号S108a，将电流或电压提供给光拾取器103的致动器104，在聚焦方向或跟踪方向上移动光拾取器103，和移动滑板机构105。由此，控制光点处于盘101上的读取位置。
此外，主轴电机102的旋转量通过监控所提取的时钟的频率和相位而被控制保持恒定。或者，也可以通过监控自主轴电机102输出的旋转位置信息的频率和相位以例如驱动器电路108的控制信号S108b控制所述旋转量保持恒定。
激光驱动器电路109驱动光拾取器103的激光二极管，以在例如将数据记录到盘101的过程中根据写脉冲发生电路114产生的写脉冲记录期望的数据。
二进制化电路110将来自RF放大器106的RF信号S106二进制化，并将结果输出到时钟再现电路111。
这里，将参考附图来详细解释作为本发明的特征的二进制化电路110的具体结构。
图7是根据本发明实施例的二进制化电路的结构的实施例的方框图。如图7所示，所述二进制化电路110具有比较器1101、边沿位置测量单元1102、通道数据鉴别单元1103、抖动测量单元1104、边沿间隔测量单元1105、传播延迟差控制量计算单元1106、数字/模拟转换器(DAC)1107、用于消除DC分量的耦合电容器C101和C102、电容器C103和C104以及可变电阻器元件R101和R102。
二进制化电路110接收来自RF放大器106的差分RF信号S106，通过耦合电容器C101和C102去处DC分量，并将结果作为前相信号RFAC和反相信号XRFAC输入到比较器1101。这里，当RF信号S106以一个相位从RF放大器106中输出时，XRFAC通过耦合电容器C102连接到地线GND。比较器1101将前相信号RFAC与反相信号XRFAC转换为二进制数据(信号)S1101，之后，所述数据(信号)输出到边沿位置测量单元1102。
边沿位置测量单元1102具有多相(n相)压控振荡器(VCO)11021、相对于二进制信号S1101的输入并行设置的n个触发器FF101到FF10n以及相应于触发器FF11到FF1n的输出设置的n个触发器FF111到FF11n。
边沿位置测量单元1102通过来自多相VCO11021的多相时钟测量由比较器1101提供的二进制信号S1101在时间轴上的边沿位置。假设多相VCO11021具有例如32个相位的输出时钟CLK1到CLK32，并且，假设相邻相位之间的边沿位置间隔在所有相位之间都是相等的。可以对多相VCO11021的频率进行控制，使其变成例如通道时钟频率。这时，测出的边沿位置精度为1/32T。这里，1T是一个通道时钟周期。应当注意，所述VOC不一定是多相VCO，VCO的频率并不总是通道时钟频率，其也可以是所述频率的整数倍或分数倍，或者还可以是与通道时钟频率完全无关的频率。可以相对于通道时钟频率以足够高的精度测量边沿位置。边沿位置测量单元1102将以1/32T的精度测量的边沿位置信息S1102输出到通道数据鉴别单元1103、抖动测量单元1104、边沿间隔测量单元1105。
通道数据鉴别单元1103是一种PLL，也被称为“数字PLL”。通道数据鉴别单元1103基于来自边沿位置测量单元1102的边沿位置信息S1102再现相应于通道时钟的数据，并将其输出到时钟再现电路111。
抖动测量单元1104根据来自边沿位置测量单元1102的边沿位置信息S1102测量抖动量，并将所述结果输出到传播延迟差控制量计算单元1106。这时，二进制信号极性被输入到传播延迟差控制量计算单元1106。这里，“抖动”意味着在以通道时钟进行数据鉴别时二进制信号的理想位置与真实位置之间存在偏差量。图8A到8C是当使用正交时钟时抖动测量的状态的视图。图8A示出了二进制信号S1101，图8B示出了多相时钟CLKn的上升沿EDGR，图8C示出了通道时钟位置PCK。
边沿间隔测量单元1105根据来自边沿位置测量单元1102的边沿位置信息S1102测量边沿间隔长度，并将结果输出到传播延迟差控制量计算单元1106。这时，二进制信号极性被输入到传播延迟差控制量计算单元1106。图9A和9B是表示当使用正交时钟时边沿间隔测量的状态的视图。图9A示出了二进制信号S1101，图9B示出了多相时钟CLKn的上升沿。
传播延迟差控制量计算单元1106接收作为输入信号的来自抖动测量单元1104的抖动量以及来自边沿间隔测量单元1105的边沿间隔长度，并通过经过DAC1107加入比较器1107的限制电平电压来控制传播延迟差。将所述限制电平电压确定为使抖动误差量或数字和数值(DSV)误差量或者这两个量值都变小。这里，DSV误差量表示当H电平为1、L电平为0时距离平均值0.5的偏差量。
图10是根据本发明的实施例的传播延迟差控制量计算单元1106的具体结构的视图。如图10所示，所述传播延迟差控制量计算单元1106具有切换电路11061和11062、放大器11063到11066、数字滤波器11067和11068以及加法器11069。应当注意，数字滤波器11067和11068是典型的LPF。
传播延迟差控制量计算单元1106接收作为输入信号的来自抖动测量单元1104的抖动测量值和与边沿相随的二进制信号的极性。所述计算单元根据二进制信号的极性(在H电平时为1，在L电平时为0)在切换电路11061中对抖动量执行变换处理，然后将其输入到数字滤波器11067。数字滤波器1067的输出在放大器11065中以Gj为增益而被放大。另一方面，边沿间隔长度测量值与二进制信号的极性自边沿间隔测量单元1105输入。其根据二进制信号的极性在切换电路11062中对边沿间隔长度执行变换处理，然后输入到数字滤波器11068中。数字滤波器11068的输出在放大器11066中以Gj为增益而被放大。抖动量和边沿间隔长度被滤波，之后在加法器11069中相加，成为传播延迟差控制量。当控制量变大时，传播延迟差控制量计算单元1106增大限制电平，当控制量变小时，计算单元减小限制电平。应当注意，放大器11065和11066的增益Gi和Gj其中之一也可以是零。
这里，将参考图11A到11C对传播延迟差控制量计算单元1106中所进行的抖动量的变换过程进行详细解释。在图11A到11C中，SLC1代表第一限制电平，SLC2代表第二限制电平。此外，图11A示出了二进制化之前的前相信号RFAC，图11B示出了基于第一限制电平SLC1的二进制信号S1101-1，图11C示出了基于第二限制电平SLC2的二进制化信号S1101-2。另外，附图中的向上箭头示出了通道时钟边沿。与第一限制电平SLC1相应的二进制信号S1101-1具有抖动。
从图11A到11C中可以得知，限制电平对于上升沿处的正向抖动必须较小，对于下降沿的负向抖动也必须较小。因此，当与所述边沿相随的RF二进制信号为H时，由于所述边沿是上升沿，因此，抖动量反相。
下面将参考图12A到12C对传播延迟差控制量计算单元1106中所进行的对边沿间隔长度变换的过程进行详细解释。在图12A到12C中，SLC1表示第一限制电平，SLC2表示第二限制电平。此外，图12A示出了二进制化之前的前向信号RFAC，图12B示出了基于第一限制电平SLC1的二进制信号S1101-1，图12C示出了基于第二限制电平SLC2的二进制信号S1101-2。
从图12A到12C中可以看出，在与第一限制电平SLC1相应的二进制信号S1101-1中，H部分和L部分是不平衡的。为了消除所述不平衡，有必要在H部分很长时增大限制电平，在L部分很长时减小限制电平。因此，H部分的边沿间隔取正值，L部分的边沿间隔取负值。
通过采用上述二进制化电路110，由于存在下述优点，可以提高再现状态，简化生产过程，降低生产成本。换句话说，输入到通道数据鉴别单元1103的信号以及用于计算传播延迟误差控制量的信号具有相同的精度，因此，使传播误差的测量量变为零，这将导致最佳的通道数据鉴别精度，并能实现高精度控制。此外，即使模拟电路元件中存在温度波动、电压波动、老化等因素，也可以在再现信号的同时对它们进行校正。并且，模拟电路元件的生产过程中的变化也可以被校正。此外，由于采用数字处理过程进行控制，而没有使用信号波形信息，因此，误差因素很少。另外，需要由模拟电路实现的元件数很少。
应当注意，边沿位置测量单元1102不一定使用上述多相时钟，其也可以通过使用频率远远高于通道时钟的时钟来测量边沿位置。此外，VCO可以与通道时钟同步或不同步。要点在于可以以足够高的精度测量出边沿位置。
此外，如图13所示，传播延迟差控制量计算单元1106A可以通过控制二进制信号的驱动能力来控制传播延迟上的差别。也就是说，当比较器1101中存在传播延迟差时，其利用了下述事实：其上升特性/下降特性曲线越陡峭(驱动能力越高)，传播延迟差越小，其上升特性/下降特性曲线越钝(驱动能力越小)，传播延迟差越大。
此外，例如，如图14所示，传播延迟差控制量计算单元1106B可以通过以传播路径选择器1108改变二进制信号的传播路径来控制传播延迟差。传播路径选择器1108由例如图15中所示的缓冲器BF1到BF42以及选择器11081实现。带有+标记的缓冲器BF22到BF42下降沿的延迟量大于上升沿的延迟量，带有一标记的缓冲器BF1到BF21下降沿的延迟量小于上升沿的延迟量。由于采用了这种结构，传播延迟量可以受到控制。
此外，图16是示出根据本发明的实施例的二进制化电路110的常用形式的结构视图。二进制化电路110主要具有下述结构。
1)其具有配备有传播延迟差控制功能的量化单元1101A；
2)测量量化信号的边沿位置之后，以数字方式进行处理；和
3)在边沿位置测量之后的数字处理过程中，抖动测量单元1104、边沿间隔测量单元1105以及通道数据鉴别单元1103具有相同的模拟/数字接口。
应当注意，在图16中，传播延迟差调节单元1109相当于图7的结构中的DAC1107，相当于对图13的结构中构成量化单元1101A的比较器1101的驱动能力进行的调整，相当于在图14的结构中包括比较器1101和传播路径延迟单元1108的结构。
时钟再现电路111包括PLL电路，基于在二进制化电路110中二进制化的RF信号来提取时钟，并将RF信号作为数字信号输出到解码器/编码器电路115。所述时钟再现电路111包括例如图7、图13以及图14的通道数据鉴别单元1103。
这样，在RF信号被二进制化之后，时钟被提取出来。二进制化和时钟提取结束之后的信号变成数字信号，所述数字信号输入到解码器/编码器电路115，并进行EFM+解调。在这种情况下，将一系列数据输入到用于执行流水线处理的解码器/编码器电路115，所述数据具有以块(BLK)为单位的每个流水线级所需的数量。例如，可以连续提供多个块(例如BLK1到BLK3)。
物理地址读取电路112在记录数据时将根据从RF放大器106提供的信号把将要被记录的物理地址提供到写脉冲发生电路114。时钟发生电路113在记录数据时基于解码器/编码器电路115编码并进行EFM+调制的数据提取时钟，将其输出到写脉冲发生电路114。写脉冲发生电路114根据来自时钟发生电路113的时钟以及来自物理地址读取电路112的物理地址产生期望的写脉冲，并将其输出到激光驱动器109。激光驱动器电路109根据所述写脉冲驱动光拾取器103的激光二极管，并将期望的数据记录在盘101的期望轨道的期望位置上。
一个或多个一连串的块单元(下文称为“块数据”)被输入到解码器/编码器电路115，所述解码器/编码器电路使用能够切换连接的多个存储器以及跟踪缓冲器执行解码器流水线处理和编码器流水线处理。在进行解码的情况下，解码器/编码器电路115根据状态信息ST0或ST1并行访问多个存储器(例如两个存储器，即，第一和第二存储器)，执行解码，将处理后的数据存储在跟踪存储器中，然后根据来自主装置117的请求将存储在跟踪存储器中的数据传输到主装置117。在进行编码的情况下，解码器/编码器电路115将来自主装置117、以块单元形式传输的用户数据写入到用作跟踪缓冲器的第三存储器，开始编码，根据状态信息ST0或ST1并行访问多个存储器，以进行编码，最后将结果输出到时钟发生电路113。
解码器/编码器电路115基本具有如图4到6所示的作为主要元件的EFM+解调器1151、EFM+调制器1152、误差校正器1153、主机接口电路1154、存储器部分1155以及总线部分1156，其中所述误差校正器具有奇偶校验码产生功能，所述校正器可以用作误差处理电路和记录数据准备电路。
EFM+解调器1151在再现数据时对块再现电路111以一系列数据块的形式提供的数字RF信号执行EFM+解调，并根据状态信息ST0和ST1通过总线部分1156将解调后的数据写入到存储器部分1155中的多个存储器(如本实施例所述，第一存储器和第二存储器中的两个存储器)中的任意一个中。
EFM+调制器1152根据状态信息ST1或ST2读出给出ECC奇偶校验码等且存储在存储器部分1155的多个存储器中的任一个中的用户数据(准备好的要被记录的数据)，对读出数据执行EFM+调制，并将结果作为二进制信号输出到时钟发生电路113。
在本发明实施例中，在解码过程中，使用随EFM+解调器1151和误差处理电路之间的至少一个电路的处理状况的改变而变化的信息作为状态信息ST0和ST2。具体的说，当EFM+解调器1151将EFM+解调后的数据写入第一或第二存储器时，其在状态0和状态1之间交替变化。在状态0时，所述数据成为状态信息ST0，而在状态1时，其成为状态信息ST1。在编码过程中，使用随EFM+调制器1152与作为记录数据准备电路的误差校正器1153之间的至少一个电路的处理状况的改变而变化的信息作为状态信息ST0和ST1。具体的说，当EFM+调制器1152从第一存储器或第二存储器中读出用于EFM+调制的要被记录的数据时，其在状态0和状态1之间交替变化。在状态0时，其成为状态信息ST0，而在状态1时，其成为状态信息ST1。
应当注意，状态信息并不局限于随电路的处理状况变化的信息。也可以如此构成系统，使状态信息ST0和ST1在例如定时器的控制下每隔预定时间被交替输出。各种方式都是可能的。此外，由于本实施例中包含了第一存储器和第二存储器两个存储器，因此使用了两个状态信息，但是，也可以根据存储器的数量适当改变状态信息的数量。
误差校正器1153包括ECC电路和EDC电路。当再现数据时，其根据状态信息ST0和ST1通过总线部分1156读出写入到存储器部分1115的多个存储器中的任意一个中的经过EFM+解调的数据，执行EEC处理和EDC处理之类的误差校正处理，同时限据状态信息ST0和ST1访问存储器部分1155的多个存储器，通过总线部分1156将已经经过误差校正的数据存储到存储器部分1156的跟踪存储器中。此外，当记录数据时，误差校正器1153通过总线部分1156从存储器部分1155的跟踪存储器中读出用户数据，进行加扰、EDC奇偶校验码产生、ID产生、各种字段信息产生等操作，并根据每个块单元的状态信息ST0和ST1将加扰用户数据、EDC奇偶校验码、ID以及各种字段信息交替写入存储器部分1155的多个存储器中。
当再现数据时，主机接口电路1154根据来自主装置117的请求将存储器部分1155的跟踪存储器中存储的解码后的数据传送到主装置117。当记录数据时，主机接口电路1154通过总线部分1156将来自主装置117的以块单元形式传送的要被编码的用户数据写入到存储器部分1155的跟踪缓冲器中。
存储器部分1155包括多个存储器(在本实施例中为两个存储器，即第一存储器和第二存储器)，所述存储器可以由例如用作所述存储器的能够存储具有每个流水线级所需的容量的数据的SRAM以及用作缓冲存储器(第三存储器)的由例如DRAM构成的存储器组成，所述存储部分在再现数据和记录数据的过程中执行下述处理过程。当再现数据时，存储器部分1155将通过根据状态信息ST0和ST1形成的总线部分1156的数据路径提供的经过EFM+解调器1151EFM+解调的以块为单位的数据交替写入到第一存储器和第二存储器，通过根据状态信息ST0和ST1形成的总线部分1156的数据路径从第一存储器或第二存储器中读出没有写入到误差校正器1153的记录数据，将用于误差校正的数据(EDC)写入到第一存储器或第二存储器，并将结束误差校正的数据存储到第三存储器(跟踪存储器)。当记录数据时，存储器部分1155通过总线部分1156将自主装置117以块为单位(或以小扇区为单位，1数据块＝16扇区)传输的用户数据写入到用作跟踪缓冲器的第三存储器(跟踪存储器)，误差校正器1153在编码开始之后读出存储在第三存储器中的用户数据，在误差校正器1153中加扰的用户数据、EDC奇偶校验码、ID和各种字段信息通过根据状态信息ST0和ST1形成的总线部分1156的数据路径，将每个数据块单位交替写入到第一存储器和第二存储器，EFM+调制器1152读出存储在第一存储器或第二存储器中的数据。
总线部分1156具有用于根据状态信息ST0和ST1在EFM+解调器1151、EFM+调制器1152与误差校正器1153之间与存储器部分1155的第一存储器和第二存储器切换数据传输路径的路径切换功能，可以在误差校正器1153和主机接口电路1154以及存储器部分1155的跟踪缓冲器之间形成数据传输路径，在再现数据的过程中有效执行解码流水线处理和在记录数据的过程中执行编码流水线处理。
下面将详细描述解码器/编码器电路115中的误差校正器1153、存储器部分1155以及总线部分1156的更加具体的结构和功能。
图17是在再现数据的过程中进行解码的情况下解码器/编码器电路115中的误差校正器1153、存储器部分1155以及总线部分1156的具体结构的视图，其具体示出了数据路径。此外，图18是在记录数据的过程中进行编码的情况下解码器/编码器电路115中的误差校正器1153、存储器部分1155以及总线部分1156的具体结构的视图，其具体示出了数据路径。在这些附图中，WR代表写操作，RD代表读操作。
图17和图18的误差校正器1153包括ECC电路11531和EDC电路11532。图17和图18的存储器部分1155包括由例如SRAM构成的第一存储器11551(有时也被称为存储器α)、由例如SRAM构成的第二存储器11552(有时也被称为存储器β)以及由DRAM构成的第三存储器(跟踪存储器)11553。图17和图18的总线部分1156具有EFM+解调器1151、EFM+调制器1152、误差校正器1153的ECC电路11531、包括根据状态信息ST0和ST1切换EDC电路11532与存储器部分1155的第一存储器11551和第二存储器11552之间的数据传输路径的功能的第一总线(E-BUS)11561以及用于在EDC电路11532与主机接口电路1154以及存储器部分1155的第三存储器(跟踪存储器)11553之间形成数据传输路径的第二总线(T-BUS)11562。
这里，为了易于理解下述说明，将参考图19和图20概述DVD的数据格式。
图19是用于解释DVD数据格式的图表，其示出了数据帧结构。图20是用于解释DVD数据格式的图表，其示出了ECC块结构。
如图19所示，数据帧由2046字节的主数据、排布在主数据的标头侧的4字节的ID(识别数据)、2字节的IED(ID误差检测码)、6字节的CPR MAI(版权管理信息)以及主数据之后的4字节的EDC(误差检测码)总共2064字节构成。在具有上述结构的数据帧中，经过EDC计算，添加了2048字节的主数据。其变成了加扰帧。
一个ECC块由16个连续的加扰帧构成。即，如图20所示，ECC块由作为信息字段的16个加扰帧形成。图20中所示的172字节×192行等于72字节×12行×16加扰帧。172列中的每一列都给予了一里德-索罗门(RS)16字节外码奇偶校正码(PO)。包括PO码的208行中的每一行都给予了10字节内码奇偶校正码(PI)。
在解码过程中，ECC电路11531对存储在存储器部分1155的第一存储器11551和第二存储器11552中的经过EFM+解调的块数据进行误差校正处理。解码时在ECC电路11531中进行的误差校正处理的存储器访问伴随着PI码的读取操作、根据PI码的误差校正结果的误差校正处理、PO码的读取操作以及根据PO码的误差校正结果的误差校正处理一同进行。根据需要，PI校正和PO校正重复进行。在编码过程中，ECC电路11531将ECC奇偶校验码附加到经过EDC电路11532进行的所谓EDC处理的存储在第一存储器11551或第二存储器11552中的数据上。误差校正处理为以下述方式进行的处理：从存储器中读出具有误差的数据，从检测误差和读出数据中计算校正数据和将校正数据写入到存储器中。编码时ECC电路11531的存储器访问伴随着PI码的读取操作、PI码的奇偶校验码部分重写处理、PO码的读取操作以及PO码的奇偶校验码部分重写处理一同进行。应当注意，可以采用两种方法实现对奇偶校验码部分的重写处理。第一种方法是从存储器中读出奇偶校验码部分、计算正确的奇偶校验码和将奇偶校验码写入到存储器n。第二种方法是直接写入正确的奇偶校验码，而不必读出奇偶检验码部分。
EDC电路11532(参考图17)在解码过程中对误差较正处理之后的数据执行EDC校验和解扰，并将解扰后的数据写入到存储器部分1155的跟踪缓冲器(第三存储器)11553。
这里，EDC校验和解扰是同时进行的。由于数据读取序列在两个处理中是相同的，因此，这是可以做到的。解扰是通过采用用于加扰的某密钥信息(密钥)解扰通过使用该密钥信息(密钥)加扰的数据。解扰数据并不写回原存储器，而是写入到存储器部分1155的跟踪缓冲器(第三存储器)11553。因此，在解码处理系统11532D中，同时进行从存储器部分1155的第一存储器(存储器α)11551或从第二存储器(存储器β)11552中获取EDC数据的EDC数据读取处理(EDC-RD)和将EDC数据写入到跟踪缓冲器11553的EDC数据写入处理(EDC-WR)。写入到跟踪缓冲器11553的数据是结束解码之后的数据。
在编码过程中，EDC电路11532从存储器部分1155的跟踪缓冲器11553中读出用户数据，进行加扰，进行EDC奇偶校验码生成、ID生成以及各种字段信息生成等生成处理，并将加扰的用户数据、EDC奇偶校验码、ID和各种字段信息写入到存储器部分1155的第一存储器(存储器α)11551或第二存储器(存储器β)11552。
这里，EDC奇偶校验码产生过程和加扰过程是同时进行的。由于数据读取序列在两个过程中是相同的，因此这种处理过程是可行的。加扰是使用某密钥信息(密钥)加扰数据。加扰数据并不写回到原存储器，而是写入到存储器部分1155的第一存储器11551或第二存储器11552。因此，从跟踪缓冲器11553中读取EDC数据的EDC数据读取处理(EDC-RE)和将EDC数据写入到存储器部分1155的第一存储器(存储器α)11551或第二存储器(存储器β)11552的EDC数据写入处理(EDC-WR)是同时进行的。
如上所述，存储器部分1155具有由SRAM构成的第一存储器11551(存储器α)、由SRAM构成的第二存储器11552(存储器β)以及由DRAM构成的第三存储器(跟踪存储器)11553。其存储容量可以以下述方式设置。将第一存储器11551和第二存储器11552的存储容量设置为可以存储满足每一流水线级所需的数据量的数据，具体来说，其可以存储至少1ECC块的容量。第三存储器(跟踪存储器)11553的存储容量设定为可以存储N倍ECC块的数据。应当注意，跟踪缓冲器11553构成了缓冲区，对来自主装置117的传输请求的频率波动起到缓冲的作用。或者，所述存储器也可以是某种类型的具有预读取处理功能的高速缓冲存储器。
应当注意，在本实施例中，将数据存储到第一存储器11551和第二存储器11552中时，也可以构成所述系统，以便以预定密钥编码和存储数据，在读取数据时，使用加密过程中所采用的密钥来解码数据。
如上所述，总线部分1156具有根据状态信息ST0和ST1切换EFM+解调器1153、EFM+调制器1152以及误差校正器1153之间相对于存储器部分1155的第一存储器和第二存储器的数据传输路径的功能。
如图21所示，在解码过程中，初始状态为状态0。当状态0中的解调数据写入处理(EFM-WR)结束时，状态变为状态1。之后，当状态1中的解调数据写入处理(EFM-WR)结束时，状态变为状态0。这样，对于EFM解调数据写入处理(EFM-WR)的每次结束，状态0和状态1都相继切换。
图22是在解码过程中有效输入状态信息ST0的情况下存储器部分的第一到第三存储器以及流水线处理电路的由总线部分构成的连接状态的方框图，其中，所述流水线处理电路由EFM+解调器1151、ECC电路11531、EDC电路11532和主机接口电路1154构成。此外，图23是在解码过程中有效输入状态信息ST1的情况下存储器部分的第一到第三存储器以及流水线处理电路的以总线部分相连的连接状态的方框图，其中，所述流水线处理电路由EFM+解调器1151、ECC电路11531、EDC电路11532和主机接口电路1154构成。
如图22所示，在状态0时，总线部分1156的第一总线11561形成从EFM+解调器1151写入到第一存储器(存储器α)的EFM+解调数据的数据传输路径，同时在ECC电路11531和EDC电路11532以及第二存储器(存储器β)11552之间形成读取PI码(PI-RD)、读取PO码(PO-RD)以及读取EDC数据(EDC-RD)的数据传输路径。此外，其形成了用于PI误差校正的读/写处理和PO误差校正的读/写处理的传输路径。此外，在状态0时，如图22所示，总线部分1156的第二总线11562形成了从EDC电路11532到第三存储器(跟踪缓冲器)11553的EDC数据写入处理(EDC-WR：实际上是加扰数据的写入处理)的数据传输路径以及从第三存储器(跟踪缓冲器)11553向主机接口电路1154的数据传输路径。
在状态1时，如图23所示，总线部分1156的第一总线11561形成了将从EFM+解调器1151写入第二存储器(存储器β)11552的EFM+解调数据的数据传输路径，同时在ECC电路11531和EDC电路11532以及第一存储器(存储器α)11551之间形成读取PI码(PI-RD)、读取PO码(PO-RD)以及读取EDC数据(EDC-RD)的数据传输路径。此外，其形成了用于PI误差校正的读/写处理和PO误差校正的读/写处理的传输路径。此外，在状态1时，如图23所示，与状态0时的方式相同，总线部分1156的第二总线11562形成了从EDC电路11532到第三存储器(跟踪缓冲器)11553的EDC数据写入处理(EDC-WR：实际上是加扰数据的写入处理)的数据传输路径以及从第三存储器(跟踪缓冲器)11553到主机接口电路1154的数据传输路径。
如图24所示，同样，在编码过程中，初始状态为0。当状态0中的EFM+调制之前的数据读取处理(EFM-RD)结束时，状态变为状态1。之后，当状态1中的EFM+调制之前的数据读取处理(EFM-RD)结束时，状态变为状态0。这样，对于EFM+调制之前的数据读取处理(EFM-RD)的每次结束，状态0和状态1都相继切换。
图25是在编码过程中有效输入状态信息ST0的情况下存储器部分的第一到第三存储器以及流水线处理电路的以总线部分相连的连接状态的方框图，其中，所述流水线处理电路由EFM+调制器1152、ECC电路11531、EDC电路11532和主机接口电路1154构成。此外，图26是编码过程中有效输入状态信息ST1的情况下存储器部分的第一到第三存储器以及流水线处理电路的以总线部分相连的连接状态的方框图，其中，所述流水线处理电路由EFM+调制器1152、ECC电路11531、EDC电路11532和主机接口电路1154构成。
当状态0时，如图25所示，总线部分1156的第一总线11561形成要从第一存储器(存储器α)11551读入到EFM+调制器1152的数据的数据传输路径，同时在ECC电路11531和EDC电路11532以及第二存储器(存储器β)11552之间形成读取PI码(PI-RD)、读取PO码(PO-RD)以及写入EDC数据(EDC-WR)的数据传输路径。此外，在状态0时，如图25所示，总线部分1156的第二总线11562形成了从第三存储器(跟踪缓冲器)11553到EDC电路11532的EDC数据读取处理(EDC-RD)的数据传输路径以及从主机接口电路1154到第三存储器(跟踪缓冲器)11553的数据传输路径。
当状态1时，如图26所示，总线部分1156的第一总线11561形成了要从第二存储器(存储器β)11552读入到EFM+调制器1152的数据的数据传输路径，同时在ECC电路11531和EDC电路11532以及第一存储器(存储器α)11551之间形成读取PI码(PI-RD)、读取PO码(PO-RD)以及写入EDC数据(EDC-WR)的数据传输路径。此外，在状态1时，如图26所示，总线部分1156的第二总线11562形成了从第三存储器(跟踪缓冲器)11553到EDC电路11532的EDC数据读取处理(EDC-RD)的数据传输路径以及从主机接口电路1154到第三存储器(跟踪缓冲器)11553的数据传输路径。
下面将参考附图来详细解释具有上述结构(参考图4)的光盘记录/再现装置100的操作过程，所述叙述过程以再现数据时的二进制化电路110、以及记录数据时的解码器/编码器电路115的解码器流水线处理和编码器流水线处理过程为重点。
首先，对数据再现操作过程进行描述。将参考图27对解码器流水线处理过程进行描述。
由光拾取器103从盘101上读出并转换为电信号的数据被输入到RF放大器106。RF放大器106对自光拾取器103传送的多个信号进行处理，产生跟踪误差信号TE和聚焦误差信号FE，将其输出到伺服DSP 107，对数据串信号(RF信号)S106的波形整形，将其输出到二进制化电路110。伺服DSP 107利用在RF放大器106处产生的跟踪误差信号TE和聚焦误差信号FE对聚焦伺服、跟踪伺服和滑动伺服进行控制。
二进制化电路110通过RF放大器106接收差分RF信号S106，通过耦合电容器C101和C102去除DC分量，并将其作为前相信号RFAC和反相信号XRFAC输入到比较器1101。比较器1101将前相信号RFAC和反相信号XRFAC转换为二进制信号S1101，并将其输出到边沿位置测量单元1102。边沿位置测量单元1102通过多相VCO11021产生的多相时钟测量比较器1101所提供的二进制信号S1101在时间轴上的边沿位置，并将测量结果作为边沿位置信息S1102输出到通道数据鉴别单元1103、抖动测量单元1104和边沿间隔测量单元1105。
通道数据鉴别单元1103基于边沿位置测量单元1102所提供的边沿位置信息S1102相应于通道时钟再现数据。抖动测量单元1104根据边沿位置测量单元1102所提供的边沿位置信息S1102测量抖动量，并将结果输出到传播延迟差控制量计算单元1106。此时，传播延迟差控制量计算单元1106接收作为输入信号的二进制信号极性。边沿间隔测量单元1105基于来自边沿位置测量单元1102的边沿位置信息S1102测量边沿间隔长度，并将结果输出到传播延迟差控制量计算单元1106。此时，传播延迟差控制量计算单元1106接收作为输入信号的二进制信号极性。之后，传播延迟差控制量计算单元1106根据来自抖动测量单元1104的抖动量和来自边沿间隔测量单元1105的边沿间隔长度计算用于控制比较器1101的输入与输出之间的传播延迟差的控制量，并基于所述控制量通过经DAC1107向比较器1101加入限制电平电压执行控制。
这样，二进制化电路110二进制化来自RF放大器106的RF信号S106，同时，时钟再现电路111基于在二进制化电路110二进制化的RF信号提取时钟，并将RF信号作为数字信号输入到解码器/编码器电路115。在这种情况下，以块(BLK)为单位将具有每一流水线级所需数量的一系列数据连续输入到用于执行流水线处理的解码器/编码器电路115，所述单位块是例如多个数据块(例如BLK1到BLK3)。
此时，由于处于初始状态，将所述有效的状态信息ST0输入到解码器/编码器电路115的总线部分1156，因此，总线部分1156处于状态0的状态。因此，解码器/编码器电路115的连接路径形成为如图22所示。
之后，如图27所示，在相位0的情况下，当二进制化电路110二进制化的RF数据(BLK1)输入到EFM+解调电路1151时，所述数据进行EFM+解调，并被写入到α(第一存储器)。当EFM+解调数据的写操作结束时，状态变为状态1，解码器/编码器电路115的连接路径形成为如图23所示。
在相位1的情况下，EFM+解调数据写入到存储器β(第二存储器)。另一方面，对存储在存储器α中的数据进行误差校正处理之后，执行EDC校验和解扰操作。误差校正处理的存储器访问与PI码的读取操作、根据PI码的误差校正结果执行的误差校正处理、PO码的读取操作以及根据PO码的误差校正结果执行的误差校正处理同时进行。根据需要，重复进行PI校正和PO校正。同时执行EDC、校验和解扰处理。由于两个处理过程中的读取序列是相同的，因此上述方式是可实现的。解扰数据并不写回到原存储器，而是写入到跟踪缓冲器(第三存储器)11553。因此，自存储器α的EDC数据读取处理以及将EDC数据写入到跟踪缓冲器的EDC数据写入处理同时执行。写入到跟踪缓冲器的数据是经过解码的数据。之后，根据来自主装置117的传输请求，所述数据通过主机接口电路1154传输到主装置117。如上所述，跟踪缓冲器11553构成一环形缓冲器，对来自主机的传输请求的频率波动起缓冲单元的作用。或者，其也可以是用于上述读取处理的某种高速缓冲存储器。
用于EDC校验的数据读取操作在一个ECC块的EFM+数据的写操作结束之前结束。当一个ECC块的EFM+数据的写操作结束时，总线部分1156的状态再次变为状态0。
因此，解码器/编码器电路115的连接路径形成为如图22所示。
在阶段2，EFM+解调数据的写操作在存储器α处进行，ECC解码、EDC校验、解扰等操作在存储器β处进行。
在阶段3，需要的EFM数据的写操作已经结束，因此，EFM+解调数据的写操作还没有进行，但是与存储器α相关的ECC解码、EDC校验、解扰等操作已经进行。
这里，将比较根据本实施例的电路与传统电路之间的存储器访问状态的不同。图28是根据本实施例的电路的存储器访问状态的视图；图29是传统电路的存储器访问状态的视图。二者都示出了对PI和PO重复执行两次校正的情形。
在图29所示的传统电路中，对单个存储器产生类似EFM-WR、ECC PI-RD、ECC PO-RD、ECC P12-RD、ECC PO2-RD、ECC PI-RD&WR、ECC PO-RD&WR、ECC PI2-RD&WR、ECC PO2-RD&WR、EDC-RD、EDC-WR、HOST-WR、HOST-RD、EFM-WR的访问。相反，在根据图28所示的本实施例的电路中，对存储器的访问分散到了三个存储器，因此可以缓解存储器访问的瓶颈问题。在图28中，存储器α用于EFM-WR情况下的访问，存储器β用于ECC PI-RD、ECC PO-RD、ECC P12-RD、ECC PO2-RD、ECC PI-RD&WR、ECC PO-RD&WR、ECC PI2-RD&WR、ECC PO2-RD&WR和EDC-RD情况下的访问，跟踪缓冲器用于EDC-WR和HOST-RD情况下的访问。
通常，当访问发生重叠时，需要对存储器的访问权仲裁。在这种情况下，随访问权仲裁的发生产生了系统开销。在图29中，所有的访问都集中在单独一个存储器上，因此，系统开销变大。另一方面，在图28中，发生重叠存储器访问的几率很小，系统开销也小。在对图28的存储器访问进行确认的过程中，由于存储器α仅用于EFM-WR的访问，因此，不需要进行仲裁。由于跟踪缓冲器仅用于EDC-WR和HOST-RD的访问，因此，连续访问的次数可以很多，减少了系统开销。由于存储器β用于ECC处理和EDC处理的访问，但是两个处理是顺序进行的，因此没必要对访问权进行仲裁。对于ECC的情况，虽然恰好发生编码读取操作与误差校正处理的重叠，但是对于误差校正过程(读&写)的访问量很小，因此，系统开销仍然很小。另外，存在对代码的访问，但几乎没有在时间上发生重叠的情况，所以系统开销仍很小。跟踪缓冲器写入解码数据。主机接口电路1154根据主装置117的传输请求将解码数据传送到主装置117。
下面将同时参考图30和图4来详细解释编码器流水线处理过程。在阶段0，当用户数据从主装置117输入到主机接口电路1154时，用户数据通过第二总线11562写入到跟踪缓冲器11553。除用户数据之外的地址信息和奇偶校验信息有时也被输入，但是在这种情况下，地址产生过程和奇偶校验码产生操作可以被省略。当用户数据的写操作结束时，编码开始。
此时，状态是初始状态，因此，解码器/编码器电路115的总线部分1156被有效输入状态信息ST0，总线部分1156处于状态0的状态。因此，解码器/编码器电路115的连接路径形成为如图25所示。
在阶段1，跟踪缓冲器11553读出用户数据，EDC电路11532执行加扰、EDC奇偶校验码生成、ID生成、各种信息生成等操作过程，并将加扰的用户数据、EDC奇偶校验码、ID和各种字段信息写入到存储器α。EDC奇偶校验码生成过程和加扰过程可以同时执行。由于两个处理过程中所采用的数据读取序列是相同的，因此上述方式是可行的。加扰数据并不写回到原存储器，而是写入到跟踪缓冲器。因此，从跟踪缓冲器读取EDC数据的EDC数据读取处理和将EDC数据写入到存储器α(第一存储器)的EDC数据写入处理同时进行。EDC奇偶校验码被添加到存储在存储器α中的数据中。编码过程中对存储器的访问与PI码的读取操作、PI码的奇偶校验部分的重写处理、PO码的读取操作以及PO码的奇偶校验部分的重写处理同时进行。
在阶段2，执行对存储在存储器α内的数据的读取操作和对读取数据的EFM+调制操作。受到EFM+调制的数据作为二进制信号输出，并执行对盘的写入处理。当用于EFM+调制的读取操作结束时，状态变为状态1，解码器/编码器电路115的连接路径形成为如图26所示。
另一方面，存储器β(第二存储器)进行加扰用户数据、EDC奇偶校验码、ID和各种字段信息的写处理以及ECC奇偶校验码追加处理等。
在阶段3，存储器α进形加扰用户数据、EDC奇偶校验码、ID和各种字段信息的写处理以及ECC奇偶校验码追加处理等。另一方面，对存储在存储器β内的数据执行用于EFM+解调的数据读取操作处理。
在阶段4，由于跟踪缓冲器内没有保留数据，因此，不执行ECC奇偶校验码追加处理等过程。另一方面，对存储器α中存储的数据执行用于EFM+解调的数据读取操作。
这里，将比较根据本实施例的电路与传统电路在存储器访问状态上的差别。图31是根据本实施例的电路的存储器访问状态的视图；而图32是传统电路的存储器访问的状态的视图。二者示出了执行编码操作时的情形。
在图32的传统电路中，对单个存储器进行用于EFM-RD、EDC-WR、ECCPI-RD、ECC PO-RD、ECC PI-RD&WR、ECC PO-RD&WR、HOST-WR、EDC-RD、EFM-DR等情况的访问。
相反，在根据图31所示的本实施例的电路中，对存储器的访问分散到了三个存储器，因此可以缓解存储器访问的瓶颈问题。在图31中，存储器α用于EFM-RD情况下的访问，存储器β用于DC-WR、ECC PI-RD、ECC PO-RD、ECC PI-RD&WR和ECC PO-RD&WR情况下的访问，跟踪缓冲器11553用于HOST-WR和EDC-RD情况下的访问。
通常，当对存储器的访问在时间上重叠时，需要对存储器的访问权进行仲裁。在这种情况下，随访问权仲裁的发生产生了系统开销。在图32中，所有的访问都集中在单独一个存储器上，因此，系统开销大。
另一方面，在图31中，发生重叠存储器访问的几率很小，系统开销小。在对图31的存储器访问进行确认时，由于存储器α仅用于EFM-RD的访问，因此，不需要进行仲裁。由于跟踪缓冲器11553仅用于EDC-RD和HOST-WR的访问，因此，连续访问的次数可以很多，减少了系统开销。由于存储器β在EDC处理和ECC处理过程中被访问，但是两个处理是顺序进行的，因此没必要对访问权进行仲裁。对于ECC的情况，虽然编码读取操作与奇偶校验码重写处理在时间上重叠，但是对于奇偶校验码重写处理(读&写)的访问量很小，因此，系统开销仍然很小。此外，虽然需要对这些码字进行存取，但是在时间上几乎没有重叠的情况发生，因此，系统开销仍很小。
如上所述，根据本实施例，提供了用于将前相信号RFAC和反相信号XRFAC转换为二进制信号的比较器1101、用于通过从多相VCO 11021产生的多相时钟测量自比较器1101提供的二进制信号S1101在时间轴上的边沿位置的边沿位置测量单元1102、用于根据来自边沿位置测量单元1102的边沿位置信息S1102测量抖动量的抖动测量单元1104、用于根据来自边沿位置测量单元1102的边沿位置信息S1102测量边沿间隔长度的边沿间隔测量单元1105、用于根据来自抖动测量单元1104的抖动量和来自边沿间隔测量单元1105的边沿间隔长度通过经DAC1107向比较器1101加入例如限制电平电压来控制比较器1101的输入与输出之间的传播延迟差的传播延迟差控制量计算单元1106，以及用于根据来自边沿位置测量单元1102的边沿位置信息S1102相应于通道时钟来再现数据的通道数据鉴别单元1103，因而可以实现下述效果。
即，输入到通道数据鉴别单元1103的信号和用于计算传播延迟差控制量的信号具有相同的精度，因此，使传播误差测量量为0，可获得最佳的通道数据鉴别精度，也可以执行高精度控制。此外，即使存在模拟电路元件的温度波动、电压波动、老化等因素的影响，也可以在执行信号再现的同时进行校正，所述控制是采用数字处理实现的，而不是利用信号的波形信息实现，因此，误差因素更少。再者，模拟电路元件在生产过程中产生的变化可以被校正，由模拟电路实现的元件数量很少。因此，本发明具有减小了传播延迟差和减少误差因素的优点，可以实现高精度二进制控制，从而可以实现高精度再现。
此外，根据本实施例，可以产生这样的构成使得在再现数据的过程中，经过EFM解调器1151EFM+解调的、通过根据状态信息ST0和ST1形成的总线部分1156的数据路径而提供的以块为单位的数据可以交替地写入到第一存储器和第二存储器，记录数据通过根据状态信息ST0或ST1形成的总线部分1156的数据路径从数据还没有被写入的第一存储器或第二存储器读出到误差校正器1153，误差校正过程(EDC)中的数据写入到第一存储器或第二存储器，结束误差校正之后的数据存储在第三存储器(跟踪存储器)中，在记录数据的过程中，来自主装置117的以块为单位进行传送的用户数据经过总线部分1156写入到作为跟踪缓冲器的第三存储器(跟踪存储器)中，编码开始之后，存储在第三存储器中的用户数据被误差校正器1153读取出来，在误差校正器1153中加扰的用户数据、EDC奇偶校验码和各种字段信息经过根据状态信息ST0和ST1形成的总线部分1156的数据路径以块为单位交替地写入到第一存储器和第二存储器，存储在第一存储器或第二存储器内的数据被EFM+调制器1152读取出来。通过如此构成所述装置，可以获得下述效果。
也就是说，当执行流水线处理时，存储器被各级流水线级共享，因此，不需要针对数据传输进行存储器访问。此外，当执行流水线处理时，在某个时刻，存储器在每个流水线级都被占用，对一个存储器的存储器访问很少。因此，可以实现高速操作，并可以降低功率补偿。此外，系统的输出级具有作为缓冲器的存储器，因此，即使不存在对数据的数据请求，流水线操作也不会中断，可以实现高速操作。再者，通过仅替换对同一缓冲存储器进行访问的部分可以容易地满足由于应用而对用作系统所需的缓冲器的存储器的容量进行改变的请求。
此外，可以如此构成本实施例，以便：在将数据存储到第一存储器11551和第二存储器11552时，以预定密钥加密所述数据，并对其进行存储，当读取所述数据时，使用加密时的密钥解码数据，因此，即使存在数据写入没有被正确执行的流水线级，没有执行写入的部分的数据也会在其它流水线级中变为错误数据，因此避免了出错的产生。此外，在光盘设备中，即使存在由于EFM-WR过程中PLL的干扰和同步保护的干扰等因素的影响而产生的没有经过缓冲的数据，也不会降低误差校正能力。此外，在光盘设备中，存在这样一个优点：即使存在由于EFM-WR过程中PLL的干扰和同步保护的干扰等因素的影响而产生的没有经过缓冲的数据，EDC校验也不会不正常地变好而导致数据被错误地输出到主装置117。
虽然已经出于举例说明的目的参考选出的具体实施例对本发明进行了描述，但是在不背离本发明的基本概念以及范围的条件下，本领域技术人员可以作出多种改进，这是显而易见的。

Claims (21)

1、一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取和再现记录数据，包括：
二进制化装置，用于二进制化从所述介质读取的数据；
再现状态估计装置，用于估计读取数据的再现状态；
传播延迟差控制量计算装置，用于从所述再现状态估计装置的再现状态估计值计算控制传播延迟差的量值，作为所述二进制数据的上升传播延迟与下降传播延迟之间的差值；和
控制装置，用于根据来自所述传播延迟差控制量计算装置的控制量控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
2、根据权利要求1所述的信息处理装置，其中，所述再现状态估计值包括在一数据鉴别单元中得到的抖动值。
3、根据权利要求1所述的信息处理装置，其中，所述再现状态估计值包括在误差校正时的误差率。
4、一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取和再现记录数据，包括：
二进制化装置，用于二进制化从所述介质读取的数据；
边沿测量装置，用于测量从所述二进制化装置中获得的二进制数据的边沿位置；
抖动测量装置，用于从测量的边沿位置中测量编码抖动信息；
控制装置，用于根据来自所述抖动测量装置的抖动信息控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；和
通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据。
5、一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取和再现记录数据，包括：
二进制化装置，用于二进制化从所述介质读取的数据；
边沿测量装置，用于测量从所述二进制化装置中获得的二进制数据的边沿位置；
边沿间隔测量装置，用于从测量的边沿位置中测量边沿间隔；
控制装置，用于根据来自所述边沿间隔测量装置的边沿间隔控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；和
通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据。
6、一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取和再现记录数据，包括：
二进制化装置，用于二进制化从所述介质读取的数据；
边沿测量装置，用于测量从所述二进制化装置中获得的二进制数据的边沿位置；
抖动测量装置，用于从测量的边沿位置中测量编码的抖动信息；
边沿间隔测量装置，用于从测量的边沿位置中测量边沿间隔；
控制装置，用于根据来自所述抖动测量装置的抖动信息和来自所述边沿间隔测量装置的边沿间隔控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；和
通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据。
7、根据权利要求4所述的信息处理装置，其中：
所述二进制化装置根据预定限制电平进行二进制化处理，和
所述控制装置控制所述二进制化装置的所述限制电平，以控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
8、根据权利要求5所述的信息处理装置，其中：
所述二进制化装置根据一预定限制电平进行二进制化处理，和
所述控制装置控制所述二进制化装置的所述限制电平，以控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
9、根据权利要求6所述的信息处理装置，其中：
所述二进制化装置根据一预定限制电平进行二进制化处理，和
所述控制装置控制所述二进制化装置的所述限制电平，以控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
10、根据权利要求4所述的信息处理装置，其中，所述控制装置控制所述二进制化装置的二进制数据的驱动能力，以控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
11、根据权利要求5所述的信息处理装置，其中，所述控制装置控制所述二进制化装置的二进制数据的驱动能力，以控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
12、根据权利要求6所述的信息处理装置，其中，所述控制装置控制所述二进制化装置的二进制数据的驱动能力，以控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
13、根据权利要求4所述的信息处理装置，其中：
所述装置还具有用于选择所述二进制数据的传播路径选择装置，和
所述控制装置根据来自所述抖动测量装置的抖动信息选择所述二进制数据的传播路径，以控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
14、根据权利要求5所述的信息处理装置，其中：
所述装置还具有用于选择所述二进制数据的传播路径选择装置，和
所述控制装置根据来自所述边沿间隔测量装置的边沿间隔选择所述二进制数据的传播路径，以控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
15、根据权利要求6所述的信息处理装置，其中：
所述装置还具有用于选择所述二进制数据的传播路径选择装置，和
所述控制装置根据来自所述抖动测量装置的抖动信息以及来自所述边沿间隔测量装置的边沿间隔来选择所述二进制数据的传播路径，以控制所述二进制数据的上升传播延迟与下降传播延迟之间的差。
16、一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取记录数据，和将输入数据作为预定格式的数据记录在所述介质上，包括：
二进制化装置，用于二进制化从所述介质读取的数据；
边沿测量装置，用于测量从所述二进制化装置中获得的二进制数据的边沿位置；
抖动测量装置，用于从测量的边沿位置中测量编码的抖动信息；
控制装置，用于根据来自所述抖动测量装置的编码的抖动信息来控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；
通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据；
解调电路，用于解调来自所述通道数据鉴别装置的读取数据；
处理电路，用于对经过所述解调的数据执行预定的误差校正码的解码处理和编码处理；
调制电路，用于调制所述编码数据，并将其作为记录数据输出到所述介质；
存储器部分，包括可以存储至少具有所述每个流水线级所需的容量的数据的至少一个存储器，并可以被所述解调电路、处理电路和调制电路中的任意一个电路访问；和
总线部分，用于根据预定的状态信息切换所述解调电路和处理电路与所述存储器部分的存储器之间的数据路径，并在流水线级之间进行数据传输。
17、一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取记录数据和将输入数据作为预定格式的数据记录在所述介质上，包括：
二进制化装置，用于二进制化从所述介质读取的数据；
边沿测量装置，用于测量通过所述二进制化装置获得的二进制数据的边沿位置；
边沿间隔测量装置，用于从测量的边沿位置测量边沿间隔；
控制装置，用于根据来自所述边沿间隔测量装置的边沿间隔来控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；
通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据；
解调电路，用于解调通过所述通道数据鉴别装置获得的读取数据；
处理电路，用于对经过所述解调的数据执行预定的误差校正码的解码处理和编码处理；
调制电路，用于调制所述编码数据，并将其作为记录数据输出到所述介质；
存储器部分，包括可以存储至少具有所述每个流水线级所需的容量的数据的至少一个存储器，并可以被所述解调电路、处理电路和调制电路中的任意一个电路访问；和
总线部分，用于根据预定的状态信息切换所述解调电路和处理电路与所述存储器部分的存储器之间的数据路径，并在流水线级之间进行数据传输。
18、一种信息处理装置，用于从以预定格式在其中记录数据的介质中读取记录数据和将输入数据作为预定格式的数据记录在所述介质上，包括：
二进制化装置，用于二进制化从所述介质读取的数据；
边沿测量装置，用于测量从所述二进制化装置中获得的二进制数据的边沿位置；
抖动测量装置，用于从测量的边沿位置中测量编码的抖动信息；
边沿间隔测量装置，用于从测量的边沿位置中测量边沿间隔；
控制装置，用于根据来自所述抖动测量装置的抖动信息和来自所述边沿间隔测量装置的边沿间隔来控制所述二进制数据的上升传播延迟与下降传播延迟之间的差；
通道数据鉴别装置，用于从测量的边沿位置中鉴别通道数据；
解调电路，用于解调来自所述通道数据鉴别装置的读取数据；
处理电路，用于对经过所述解调的数据执行预定的误差校正码的解码处理和编码处理；
调制电路，用于调制所述编码的数据，并将其作为记录数据输出到所述介质；
存储器部分，包括可以存储至少具有所述每个流水线级所需的容量的数据的至少一个存储器，并可以被所述解调电路、处理电路和调制电路中的任意一个电路访问；和
总线部分，用于根据预定的状态信息切换所述解调电路和处理电路与所述存储器部分的存储器之间的数据路径，并在流水线级之间进行数据传输。
19、根据权利要求16所述的信息处理装置，其中，所述路径部分根据来自所述解调电路和误差处理电路中的至少一个电路的处理状态的转换状态信息切换所述解调电路和处理电路与所述存储器部分的存储器之间的所述数据路径。
20、根据权利要求17所述的信息处理装置，其中，所述路径部分根据来自所述解调电路和误差处理电路中的至少一个电路的处理状态的转换状态信息切换所述解调电路和处理电路与所述存储器部分的存储器之间的所述数据路径。
21、根据权利要求18所述的信息处理装置，其中，所述路径部分根据来自所述解调电路和误差处理电路中的至少一个电路的处理状态的转换状态信息切换所述解调电路和处理电路与所述存储器部分的存储器之间的所述数据路径。
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