JP2005100557A - 情報処理装置 - Google Patents
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Abstract
【解決手段】2値化回路110は、量子化部1101と、伝播遅延差制御量算出部1102と、伝播遅延差制御部1103を含み、伝播遅延差制御量算出部1102は、再生状態評価部としての、たとえばデータ弁別器としてのクロック再生回路におけるジッタ値、あるいは、エラー訂正器におけるエラーレートを再生状態評価として受けて、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差である伝播遅延差を制御する制御量を算出し、算出した制御量に基づいて2値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する。
【選択図】 図7
Description
このため、原理的には、再生RF信号をAC結合により直流成分(DC成分)を除去して2値化処理を行えば、ディスク記録媒体の情報を読み出すことができる。
この2値化回路1は、図1に示すように、コンパレータ2、ローパスフィルタ(LPF)3、スライスレベル帰還増幅器4、直流成分(DC成分)カットのための結合キャパシタC1,C2、抵抗素子R1〜R4、可変抵抗素子R5,R6、キャパシタC3〜C6を有している。
2値化信号は、図示しないPLL(Phase Locked Loop)とLPF3へ供給される。PLLでは、データ再生が行われる。LPF3では、2値化信号が積分され、2値化信号の平均値ASYIが生成される。
2値化信号の平均値は、2値化信号のHレベルをVh、LレベルをVlとすると、理想状態では、Vc=(Vh−Vl)/2で与えられる。
実際には、理想状態と異なった値をとるので、信号ASYIのレベルと理想平均値Vcとは一致しない。
そして、スライスレベル帰還増幅器4で、平均値信号ASYIと理想平均値Vcの差を増幅した電圧値を、スライスレベルとし、コンパレータ2にフィードバックすることにより、理想状態との差が零(0)となるよう制御を行う。
また、図3に示すように、LPF3への2値化信号の入力ノードASYOにおいて、オーバーシュート、アンダーシュート、波形なまり等の波形乱れ、平均値信号ASYIにおける誤差要因となっていた。
また、平均値信号ASYIと比較する基準電圧Vcが、量産時にばらついてしまい、誤差要因となっていた。
同様に、帰還増幅器4の入力オフセット電圧が、量産時にばらついてしまい、誤差要因となっていた。
また、コンパレータ2の入力オフセット電圧が、量産時にばらついてしまい、誤差要因となっていた。
また、温度変動、電圧変動、経年変化等により、各種誤差要因が変動し、出荷時の制御が困難であった。
さらにまた、フィードバックは、ノードASYOにおいて、Hレベルと、Lレベルの区間長が同値となるような制御となっている。しかしながら、分岐点CMPOUTからPLLにいたるパスでの伝播遅延差と、分岐点CMPOUTからノードASYOに至るパスでの伝播遅延差が一致していないため、ノードASYOにおいて最適な状態であっても、PLLに入力する信号が最適な状態ではなかった。すなわち、PLLへの入力点で信号が最良となるようフィードバックがかけられているわけではなかった。
また、上記再生状態評価値は、エラー訂正におけるエラーレートである。
また、再生状態評価手段において、再生状態から評価される。
伝播遅延差制御量算出手段において、再生状態評価手段の再生状態評価値から2値化データの立ち上がり伝播遅延と立下り伝播遅延の差である伝播遅延差を制御する量が算出される。
そして、制御手段において、伝播遅延差制御量算出手段のよる制御量に基づいて、2値化データの伝播遅延差が、たとえば2値化手段のスライスレベルに制御することにより制御される。
すなわち、より後段の再生状態評価信号を用いることにより、より広範にフィードバックをかけることができ、ループ内の外乱を除去することができる。
また、ジッタ値を用いたフィードバックを行うことにより、PLLで最も重要な再生状態評価値を最良にすることができる。
また、エラーレートを用いたフィードバックを行うことにより、最終段に近い再生状態評価値を最良にすることができる。
また、アナログ回路構成要素の、温度変動、電圧変動、経年変化等があっても、信号再生を行いながら、補正を行うことができる。
また、アナログ回路構成要素の、製造ばらつきを補正することができる。
また、信号の波形情報を用いず、デジタル処理により制御を行うため、誤差要因が少ない。
また、アナログ回路により実現される構成要素が少ない。
さらにまた、伝播遅延量に変調をかける方法により、データ再生を行いつつ、再生状態を最適化することができる。
また、伝播遅延量を掃引する方法により、測定のたびに、再生状態を最適化することができる。
本実施形態においては、情報処理装置として、光ディスク記録再生装置、具体的には、DVDの記録再生システムを例に説明する。
一方、ホスト装置117から、ホストインタフェース回路を通してデータを受け取り、後述するように、デコーダ/エンコーダ回路(DEC/ENC)115でエンコードした後、ディスク101に記録することができる。
なお、本実施形態では、一例としてホスト装置としてのPCとの接続を示すシステム構成を示しているが、PCではなく、映像再生器、チューナー、ゲーム器、電話機、ネットワーク機器、映像記録装置、カーナビゲーションシステムなど、データを扱うものなら、いずれにも応用できる。
図5の光ディスク再生装置100Aは、たとえば図4の回路から記録系に必要なレーザドライバ109、物理アドレス読み出し回路112、クロック生成回路113、書き込みパルス生成回路114が省略された構成をとる。また、デコーダ/エンコーダ回路115はデコード回路115Aのみの構成をとる。
図6の光ディスク記録装置100Bは、たとえば図4の回路から再生系に必要な2値化回路110、クロック再生回路111が省略された構成をとる。また、デコーダ/エンコーダ回路115はエンコーダ回路115Bのみの構成をとる。
光ピックアップ103は、レーザダイオード、このレーザダイオードから発せられるレーザ光をディスク101の信号記録面上に集束させる対物レンズ、光ディスク101からの反射光の進行方向を変える偏光ビームスプリッタ、この反射光を受光するフォトディテクタ等を有し、ドライバ回路108のドライブ信号S108aにより駆動されるアクチュエータ104、スレッド機構105により対物レンズの光軸方向あるいはディスク半径方向に移動制御される。
光ピックアップ103は、フォトディテクタで反射光を電気信号に変換し、RFアンプ106に出力する。
このとき、ディスク101上の構造、物性により、光ピックアップ103に入射する光量が異なるため、ディスク上の構造、物性を反映した信号が、RFアンプ106に伝えられる。
スレッド機構105は、ドライバ回路108のドライブ信号S108aにより駆動制御されるスレッド送りモータを駆動源として、光ピックアップ103およびアクチュエータ104をディスク半径方向に移動させる。
また、RFアンプ106は、ディスク101へのデータ記録時には、ディスク101の反射光に基づく物理アドレス読み出しのための信号を物理アドレス読み出し回路112に出力する。
サーボDSP107は、デジタルフィルタによりトラッキングエラー信号TE、フォーカスエラー信号FEに対してフィルタ処理を行い、制御信号S107をドライバ回路108に出力する。
2値化回路110は、たとえば図7に示すように、2値化手段としての量子化部1101と、伝播遅延差制御量算出部1102と、伝播遅延差制御部1103を含み、伝播遅延差制御量算出部1102は、再生状態評価部としての、たとえばデータ弁別器としてのクロック再生回路111におけるジッタ値、あるいは、エラー訂正器1153におけるエラーレートを再生状態評価として受けて、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差である伝播遅延差を制御する制御量を算出し、伝播遅延差制御部1103は、算出した制御量に基づいて2値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する。
ここで、DSVエラー量は、Hレベルを1、Lレベルを0とするときの平均値の0.5からのずれ量を指す。
すなわち、コンパレータ1101に、伝播遅延差がある場合、その立ち上がり特性/立下り特性が急峻なほど(ドライブ能力が高いほど)、伝播遅延差が小さくなり、その立ち上がり特性/立下り特性が緩慢なほど(ドライブ能力が小さいほど)、伝播遅延差が大きくなることを利用する。
図8の例は、クロック生成回路111のPLLにおけるジッタ値を再生状態評価値として受ける場合であり、便宜上、クロック生成回路111(PLL)を2値化回路110Aに含むように記載している。
また、図9の例は、エラー訂正器1153のエラーレートを再生状態評価値として受ける場合であり、便宜上、クロック生成回路111(PLL)を2値化回路110Bに含むように記載している。
ここで、RFアンプ106から、RF信号S106が1相で出力される場合は、XRFACは結合キャパシタC102を介して接地ラインGNDに接続される。
コンパレータ1101は、正相信号RFACおよび逆相信号XRFACを2値化データ(信号)S1101に変換する。
伝播遅延差制御量と、再生状態評価量とは、図11に示すような相関がある。なお、再生状態評価量は、小さいほど、再生状態が良好とする。そこで、再生状態評価量が図11のカーブの底(最小値)となるよう、伝播遅延差制御量が制御される。
制御の方法として、伝播遅延量を掃引する第1の方法、伝播遅延量に変調をかける第2の方法の、2通りの方法がある。それぞれについて説明を行う。
伝播遅延差制御量を三角波状に変動させると、図12(A),(B)に示すように、再生状態評価量が得られる。そこで、伝播遅延制御量と再生状態評価量の関係から、伝播遅延差制御量と再生状態評価量の相関カーブ(図11)が得られる。
そこで、カーブの底となる伝播遅延差制御量を、相関カーブ測定以降の伝播遅延差制御量とする。図12(A),(B)において、3回の測定を行うのは、外乱要因を除去するためで、数回の測定を行い、それぞれの測定で底となる伝播遅延差制御量から、異常値を取り除いた上で、平均値が算出され、以降の伝播遅延差制御量となる。
伝播遅延差制御量に微小変調を加えると、再生状態評価量において、微小変調量が検出される。この再生状態評価量の変調成分を抽出すると、図11の底からのずれ量が得られる。このずれ量に応じて、伝播遅延差量の更新を行うと、図11の底となるよう伝播遅延量が制御される。
第1の方法では、データ再生を中断する必要があったが、第2の方法では中断する必要がないという特徴がある。第2の方法は、より詳しくは、特開2000-173168号公報、および特開2000-251419 号公報で説明されている。
すなわち、より後段の再生状態評価信号を用いることにより、より広範にフィードバックをかけることができ、ループ内の外乱を除去することができる。
また、ジッタ値を用いたフィードバックを行うことにより、PLLで最も重要な再生状態評価値を最良にすることができる。
また、エラーレートを用いたフィードバックを行うことにより、最終段に近い再生状態評価値を最良にすることができる。
また、アナログ回路構成要素の、温度変動、電圧変動、経年変化等があっても、信号再生を行いながら、補正を行うことができる。
また、アナログ回路構成要素の、製造ばらつきを補正することができる。
また、信号の波形情報を用いず、デジタル処理により制御を行うため、誤差要因が少ない。
また、アナログ回路により実現される構成要素が少ない。
さらにまた、伝播遅延量に変調をかける方法により、データ再生を行いつつ、再生状態を最適化することができる。
また、伝播遅延量を掃引する方法により、測定のたびに、再生状態を最適化することができる。
この場合、パイプライン処理を行うデコーダ/エンコーダ回路115には、各パイプラインステージで必要とする大きさの一連のデータが1ブロック(BLK)単位として、たとえば複数のブロック(たとえばBLK1〜BLK3)が連続して供給される。
クロック生成回路113は、データ記録時に、デコーダ/エンコーダ回路115でエンコードされ、EFM+変調されたデータに基づいてクロックを抽出し、書き込みパルス生成回路114に出力する。
書き込みパルス生成回路114は、クロック生成回路113によるクロックおよび物理アドレス読み出し回路112による物理アドレスに基づいて所望の書き込みパルスを生成し、レーザドライバ109に出力する。
レーザドライバ回路109では、この書き込みパルスに応じて光ピックアップ103のレーザダイオードが駆動され、所望のデータがディスク101の所望のトラックの所望の位置に記録される。
デコーダ/エンコーダ回路115は、デコード処理の場合には、複数のメモリ(たとえば第1と第2の2つのメモリ)をステート情報ST0またはST1に応じて並列的にアクセスしてデコード処理を行い、処理後のデータをトラッキングメモリに格納した後、ホスト装置117からの要求に従って、トラッキングメモリに格納したデータをホスト装置117に転送する。
デコーダ/エンコーダ回路115は、エンコード処理の場合には、ホスト装置117からブロック単位で転送されるユーザデータをトラッキングバッファとしての第3のメモリに書き込んでエンコード処理を開始し、複数のメモリをステート情報ST0またはST1に応じて並列的にアクセスしてエンコード処理を行い、クロック生成回路113に出力する。
具体的には、EFM+復調器1151がEFM+復調後のデータを第1のメモリまたは第2のメモリに書き込んだときにステート0とステート1とに交互に遷移し、ステート0のときがステート情報ST0、ステート1のときがステート情報ST1となる。
エンコード処理時には、ステート情報ST0,ST1として、EFM+変調器1152および記録データ作成回路としてのエラー訂正器1153のうちの少なくとも一つの回路の処理状況より遷移する情報を用いている。
具体的には、EFM+変調器1152がEFM+変調のために記録すべきデータを第1のメモリまたは第2のメモリから読み出したときステート0とステート1とに交互に遷移し、ステート0のときがステート情報ST0、ステート1のときがステート情報ST1となる。
また、ステート情報は、第1のメモリと第2のメモリの2つのメモリを対象としているめに2つ用いているが、メモリの数に応じて適宜変更される。
また、エラー訂正器1153は、データ記録時には、メモリ部1155のトラッキングメモリからバス部1156を介してユーザデータを読み出し、スクランブル処理、EDCパリティ生成、ID生成、各種フィールド情報生成などを行い、スクランブルされた、ユーザデータ、EDCパリティや、ID、各種フィールド情報をメモリ部1155の複数のメモリにステート情報ST0,ST1に応じてブロック単位毎に交互に書き込む。
ホストインタフェース回路1154は、データ記録時には、ホスト装置117からブロック単位で転送されるエンコード処理すべきユーザデータをメモリ部1155のトラッキングバッファにバス部1156を介して書き込む。
メモリ部1155は、データ再生時には、ステート情報ST0,ST1に応じて形成されるバス部1156のデータ経路を通して供給される、EFM+復調器1151でEFM+復調後のブロック単位のデータを第1のメモリおよび第2のメモリに交互に書き込み、書き込みが行われていない第1のメモリまたは第2のメモリから記録データがステート情報ST0,ST1に応じて形成されるバス部1156のデータ経路を通してエラー訂正器1153に読み出され、誤り訂正をするデータ(EDC)を第1のメモリまたは第2のメモリに書き込み、誤り訂正が終わったデータを第3のメモリ(トラッキングメモリ)に格納する。
メモリ部1155は、データ記録時には、ホスト装置117からブロック単位(また、より小さなセクタ単位、1ブロック=16セクタ)で転送されるユーザデータを、バス部1156を介してトラッキングバッファとしての第3のメモリ(トラッキングメモリ)に書き込み、エンコード処理開始後、エラー訂正器1153により第3のメモリに格納したユーザデータが読み出され、エラー訂正器1153でスクランブルされた、ユーザデータ、EDCパリティや、ID、各種フィールド情報を、ステート情報ST0,ST1に応じて形成されるバス部1156のデータ経路を通して第1のメモリおよび第2のメモリにブロック単位毎に交互に書き込み、EFM+変調器1152により第1のメモリまたは第2のメモリに格納されているデータが読み出される。
また、図14は、データ記録時のエンコード処理を行う場合のデコーダ/エンコーダ回路115におけるエラー訂正器1153、メモリ部1155、およびバス部1156の具体的な構成およびデータ経路を具体的に示す図である。
これらの図において、WRはライト(Write)動作を、RDはリード(Read)動作を示している。
図13および図14のメモリ部1155は、たとえばSRAMからなる第1のメモリ11551(メモリαということもある)、たとえばSRAMからなる第2のメモリ11552(メモリβということもある)、およびDRAMからなる第3のメモリ(トラッキングメモリ)11553を含む。
図13および図14のバス部1156は、EFM+復調器1151、EFM+変調器1152、エラー訂正器1153のECC回路11531、およびEDC回路11532とメモリ部1155の第1のメモリ11551と第2のメモリ11552とのデータ転送経路をステート情報ST0,ST1に応じて切り替える機能を含む第1バス(E−BUS)11561と、EDC回路11532およびホストインタフェース回路1154とメモリ部1155の第3のメモリ(トラッキングメモリ)11553とのデータ転送経路を形成する第2バス(T−BUS)11562を有する。
図16は、DVDデータフォーマットを説明するための図であって、ECCブロック構成を示す図である。
このような構成を有するデータフレームでは、EDC計算の後、2048のメインデータが付加される。これがスクランブルフレームとなる。
すなわち、図11に示すように、ECCブロックは、情報フィールドとして16個のスクランブルフレームから形成される。
図16に示す172バイト×192ロウは172バイト×12ロウ×16スクランブルフレームと等価であり、172の各カラムに対して、リードソロモン(Reed−Solomon:RS)の16バイトの外符号パリティ(PO:outer−code parity)がそれぞれ付加される。そして、PO符号を含む208ロウの各々に10バイトの内符号パリティ(PI:inner−code parity)がそれぞれ付加される。
デコード処理時のECC回路11531におけるエラー訂正処理のメモリアクセスは、PI符号の読み出し、PI符号のエラー訂正結果に応じてエラー訂正処理、PO符号の読み出し、PO符号のエラー訂正結果に応じてエラー訂正処理が伴う。必要に応じて、PI訂正、PO訂正が繰り返し行われる。
ECC回路11531は、エンコード処理時には、EDC回路11532によるいわゆるEDC処理後に第1のメモリ11551または第2のメモリ11552に格納されているデータに対してECCパリティ付加を行う。
エラー訂正処理は、メモリからエラーのあったデータを読み出し、検出されたエラーと、読み出されたデータから正しいデータを算出し、正しいデータをメモリに書き込む処理である。
エンコード処理のECC回路11531のメモリアクセスは、PI符号の読み出し、PI符号のパリティ部書き換え処理、PO符号の読み出し、PO符号のパリティ部書き換え処理が伴う。
なお、パリティ部書き換え処理には、2つの方法がある。第1の方法は、パリティ部をメモリから読み出し、正しいパリティを算出をし、パリティをメモリnに書き込む方法である。第2の方法は、パリティ部を読み出さずに、いきなり正しいパリティを書き込む方法である。
デスクランブル処理は、ある鍵情報(Key)を用いてスクランブルされているデータを、スクランブルに用いた鍵情報(Key)を用いてデスクランブルするものである。デスクランブルされたデータは、もとのメモリに書き戻すことなく、メモリ部1155のトラッキングバッファ(第3のメモリ)11553に書き込まれる。
このため、デコード処理系11532Dにおいては、メモリ部1155の第1のメモリ(メモリα)11551または第2のメモリ(メモリβ)11552からのEDCデータ読み出し処理(EDC−RD)と、トラッキングバッファ11553へのEDCデータ書き込み処理(EDC−WR)は同時に実行される。トラッキングバッファ11553に書き込まれたデータは、デコード処理が終了したデータである。
スクランブル処理は、ある鍵情報(Key)を用いてデータをスクランブルするものである。スクランブルされたデータは、もとのメモリに書き戻すことなく、メモリ部1155の第1のメモリ11551または第2のメモリ11552に書き込まれる。
このため、トラッキングバッファ11553からのEDCデータ読み出し処理(EDC−RE)と、メモリ部1155の第1のメモリ(メモリα)11551または第2のメモリ(メモリβ)11552へのEDCデータ書き込み処理(EDC−WR)は同時に実行される。
第1のメモリ11551と第2のメモリ11552は、各パイプラインステージで必要とする大きさのデータを格納することが可能な容量、具体的には、少なくとも1ECCブロック分を格納可能な容量に設定される。
第3のメモリ(トラッキングメモリ)11553は、ECCブロックのN倍の容量に設定される。
なお、トラッキングバッファ11553は、リングバッファを構成し、ホスト装置117からの転送要求頻度ゆらぎに対する緩衝器の役割を果たす。あるいは、先読み処理にともない、ある種のキャッシュメモリとなる。
ステート0における復調データ書き込み処理(EFM−WR)が終了するとステート1になる。
そして、ステート1における復調データ書き込み処理(EFM−WR)が終了するとステート0になる。
このように、EFM復調データ書き込み処理(EFM−WR)の終了毎に、ステート0とステート1が順次に切り替わる。
また、図19は、デコード処理時に、ステート情報ST1がアクティブで供給された場合のバス部によるメモリ部の第1〜第3のメモリとパイプライン処理回路であるEFM+復調器1151、ECC回路11531、EDC回路11532、およびホストインタフェース回路1154との接続状態を示す図である。
また、PIエラー訂正のための読み出し/書き込み処理、また、POエラー訂正のための読み出し/書き込み処理の転送経路も形成される。
また、ステート0時には、図18に示すように、バス部1156の第2バス11562により、EDC回路11532から第3のメモリ(トラッキングバッファ)11553へのEDCデータ書き込み処理(EDC−WR:実際には、スクランブル済データの書き込み処理)のデータ転送経路、並びに、第3のメモリ(トラッキングバッファ)11553からホストインタフェース回路1154へのデータ転送経路が形成される。
また、PIエラー訂正のための読み出し/書き込み処理、また、POエラー訂正のための読み出し/書き込み処理の転送経路も形成される。
また、ステート1時には、図19に示すように、ステート0時と同様に、バス部1156の第2バス11562により、EDC回路11532から第3のメモリ(トラッキングバッファ)11553へのEDCデータ書き込み処理(EDC−WR:実際には、スクランブル済データの書き込み処理)のデータ転送経路、並びに、第3のメモリ(トラッキングバッファ)11553からホストインタフェース回路1154へのデータ転送経路が形成される。
ステート1におけるEFM+変調前データ読み出し処理(EFM−RD)が終了するとステート1になる。
そして、ステート1におけるEFM+変調前データ読み出し処理(EFM−RD)が終了するとステート0になる。
このように、EFM+変調前データ読み出し処理(EFM−RD)の終了毎に、ステート0とステート1が順次に切り替わる。
また、図22は、エンコード処理時に、ステート情報ST1がアクティブで供給された場合のバス部によるメモリ部の第1〜第3のメモリとパイプライン処理回路であるEFM+変調器1152、ECC回路11531、EDC回路11532、およびホストインタフェース回路1154との接続状態を示す図である。
また、ステート0時には、図21に示すように、バス部1156の第2バス11562により、EDC回路11532に第3のメモリ(トラッキングバッファ)11553からのEDCデータ読み出し処理(EDC−RD)のデータ転送経路、並びに、ホストインタフェース回路1154から第3のメモリ(トラッキングバッファ)11553へのデータ転送経路が形成される。
また、ステート1時には、図22に示すように、バス部1156の第2バス11562により、EDC回路11532に第3のメモリ(トラッキングバッファ)11553からのEDCデータ読み出し処理(EDC−RD)のデータ転送経路、並びに、ホストインタフェース回路1154から第3のメモリ(トラッキングバッファ)11553へのデータ転送経路が形成される。
RFアンプ106においては、光ピックアップ103より伝えられる複数の信号に対して演算が行われ、トラッキングエラー信号TE、フォーカスエラー信号FEが生成されてサーボDSP107に出力され、データ列信号(RF信号)S106に対して波形整形が行われて2値化回路110に出力される。
サーボDSP107では、RFアンプ106にて生成された、トラッキングエラー信号TE、フォーカスエラー信号FEを、フォーカスサーボ、トラッキングサーボ、スレッドサーボの制御が行われる。
コンパレータ1101では、正相信号RFACおよび逆相信号XRFACが2値化信号S1101に変換される。
この場合、パイプライン処理を行うデコーダ/エンコーダ回路115には、各パイプラインステージで必要とする大きさの一連のデータが1ブロック(BLK)単位として、たとえば複数のブロック(たとえばBLK1〜BLK3)が連続して供給される。
EFM+復調データの書き込みが終了すると、ステート1に状態遷移し、デコーダ/エンコーダ回路115の接続経路は、図19に示すように形成される。
一方、メモリαに格納されたデータに対して、エラー訂正処理が行われた後、EDCチェック処理、デスクランブル処理が行われる。
エラー訂正処理のメモリアクセスは、PI符号の読み出し、PI符号のエラー訂正結果に応じてエラー訂正処理、PO符号の読み出し、PO符号のエラー訂正結果に応じてエラー訂正処理が伴う。必要に応じて、PI訂正、PO訂正が繰り返し行われる。EDC チェック処理とデスクランブル処理は、同時に実行される。これは、2つの処理でデータ読み出し順が似通っているため可能である。
デスクランブル処理されたデータは、もとのメモリに書き戻すことなく、トラッキングバッファ(第3のメモリ)11553に書き込まれる。
このため、メモリαからのEDCデータ読み出し処理と、トラッキングバッファへのEDCデータ書き込み処理は同時に実行される。トラッキングバッファに書き込まれたデータは、デコード処理が終了したデータである。
そして、ホスト装置117からの転送要求に従って、ホストインタフェース回路1154を通して、ホスト装置117に転送される。
上述したように、トラッキングバッファ11553は、リングバッファを構成し、Hostからの転送要求頻度ゆらぎに対する緩衝器の役割を果たす。あるいは、先読み処理にともない、ある種のキャッシュメモリとなる。
したがって、デコーダ/エンコーダ回路115の接続経路は、図18に示すように形成される。
図24は、本実施形態に係る回路のメモリアクセス状況を示す図であり、図25は従来回路のメモリアクセス状況を示す図である。
いずれも、PI, POそれぞれを2回繰り返して訂正を行ったときの様子を示している。
PO−RD&WR、ECC PI2−RD&WR、ECC PO2−RD&WR、EDC−RD、EDC−WR、HOST−WR、HOST−RD、EFM−WR等のアクセスが、単一のメモリに対して発生している。
これに対し、図24に示す本実施形態に係る回路においては、3つのメモリに分散して、メモリアクセスが行われるため、メモリアクセスのボトルネックが緩和される。
図24においては、メモリαに対しEFM−WRアクセスが発生し、メモリβに対してECC PI−RD、ECC PO−RD、ECC PI2−RD、ECC PO2−RD、ECC PI−RD&WR、ECC PO−RD&WR、ECC PI2−RD&WR、ECC PO2−RD&WR、EDC−RDのアクセスが発生し、トラッキングバッファに対してEDC−WR、HOST−RDのアクセスが発生している。
図25では全てのアクセスが単一のメモリに集中するので、このオーバーヘッドが大きくなる。
一方、図24では、重複するメモリアクセスが少なく、オーバヘッドも小さい。図24について、メモリアクセスを確認すると、メモリαに対するアクセスはEFM−WRのみで調停を必要としない。トラッキングバッファに対しては、EDC−WRとHOST−RDのアクセスのみであり、連続アクセス回数を大きくでき、オーバヘッドを小さくできる。メモリβに対しては、ECC処理と、EDC処理があるが、両処理は順次行われるので同時に行われるのでアクセス権の調停は必要ない。
ECCについては、符号読み出しと、エラー訂正処理とは時間的に重複するが、エラー訂正処理(Read&Write)アクセスは少ないので、やはりオーバーヘッドは小さい。また、各符号に対するアクセスがあるが、これらは時間的にほとんど、重複しないので、やはりオーバーヘッドは小さい。
トラッキングバッファへは、デコード処理終了データが書き込まれる。ホストインタフェース回路1154は、ホスト装置117からの転送要求に従い、デコード処理終了データをホスト装置117に転送する。
ユーザデータ以外のアドレス情報やパリティ情報が入力されることもあるが、その場合はアドレス生成やパリティ生成動作が省略される。
ユーザデータの書き込みが終了すると、エンコード処理がスタートする。
これは、2つの処理でデータ読み出し順が似通っているため可能である。スクランブル処理されたデータは、もとのメモリに書き戻すことなく、トラッキングバッファに書き込まれる。
このため、トラッキングバッファからのEDCデータ読み出し処理と、メモリα(第1のメモリ)へのEDCデータ書き込み処理は同時に実行される。メモリαに格納されたデータに対して、ECCパリティ付加が行われる。エンコード処理のメモリアクセスは、PI符号の読み出し、PI符号のパリティ部書き換え処理、PO符号の読み出し、PO符号のパリティ部書き換え処理が伴う。
EFM+変調のための読み出しが終了されると、ステート1に状態遷移し、デコーダ/エンコーダ回路115の接続経路は、図22に示すように形成される。
一方、メモリβに格納されたデータに対するEFM+復調のためのデータ読み出しが行われる。
一方、メモリαに格納されたデータに対するEFM+復調のためのデータ読み出しが行われる。
図27は、本実施形態に係る回路のメモリアクセス状況を示す図であり、図28は従来回路のメモリアクセス状況を示す図である。
いずれも、エンコード処理を行ったときの様子を示している。
PO−RD、ECC PI−RD&WR、ECC PO−RD&WR、HOST−WR、EDC−RD、EFM−RD等のアクセスが、単一のメモリに対して発生している。
図27においては、メモリαに対しEFM−RDアクセスが発生し、メモリβに対してEDC−WR、ECC PI−RD、ECC PO−RD、ECC PI−RD&WR、ECC PO−RD&WR、のアクセスが発生し、トラッキングバッファ11553に対してHOST−WR、EDC−RDのアクセスが発生している。
図28では全てのアクセスが単一のメモリに集中するので、このオーバーヘッドが大きくなる。
また、ジッタ値を用いたフィードバックを行うことにより、PLLで最も重要な再生状態評価値を最良にすることができる。
また、エラーレートを用いたフィードバックを行うことにより、最終段に近い再生状態評価値を最良にすることができる。
また、アナログ回路構成要素の、温度変動、電圧変動、経年変化等があっても、信号再生を行いながら、補正を行うことができる。
また、アナログ回路構成要素の、製造ばらつきを補正することができる。
また、信号の波形情報を用いず、デジタル処理により制御を行うため、誤差要因が少ない。
また、アナログ回路により実現される構成要素が少ない。
さらにまた、伝播遅延量に変調をかける方法により、データ再生を行いつつ、再生状態を最適化することができる。
また、伝播遅延量を掃引する方法により、測定のたびに、再生状態を最適化することができる。
したがって、伝播遅延差、誤差要因を低減でき、高精度な2値化制御を実現でき、ひいては高精度な再生を実現できる利点がある。
したがって、高速動作が可能であり、また、低消費電力化が可能である。
また、システムの出力段に、緩衝器となるメモリを持つため、システムのデータ要求が無いときでも、パイプライン動作が中断することが無く、高速動作が可能である。
さらにまた、システムに必要な緩衝器となるメモリのサイズが用途による変化要求に対して、同緩衝メモリにアクセスする部分のみを置換することにより、容易に対処できる。
また、光ディスク装置において、EFM−WR時にPLLの乱れや、シンク保護の乱れなどを原因として、バッファリングされないデータがあっても、エラー訂正能力の減退がない。
また、光ディスク装置において、EFM−WR時にPLLの乱れや、シンク保護の乱れなどを原因として、バッファリングされないデータがあっても、不正にEDCチェックが良好(OK)となり、誤ってホスト装置117にデータが出力されることがないという利点がある。
Claims (14)
- 所定フォーマットのデータが記録された媒体から記録データを読み出し再生する情報処理装置であって、
上記媒体からの読み出しデータを2値化する2値化手段と、
再生状態を評価する再生状態評価手段と、
上記再生状態評価手段の再生状態評価値から2値化データの立ち上がり伝播遅延と立下り伝播遅延の差である伝播遅延差を制御する量を算出する伝播遅延差制御量算出手段と、
上記伝播遅延差制御量算出手段による制御量に基づいて上記2値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と
を有する情報処理装置。 - 上記再生状態評価値は、データ弁別器におけるジッタ値である
請求項1記載の情報処理装置。 - 上記再生状態評価値は、エラー訂正におけるエラーレートである
請求項1記載の情報処理装置。 - 上記2値化手段は、所定のスライスレベルに基づいて2値化処理を行い、
上記制御手段は、上記2値化手段の上記スライスレベルを制御して、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項1記載の情報処理装置。 - 上記2値化手段は、所定のスライスレベルに基づいて2値化処理を行い、
上記制御手段は、上記2値化手段の上記スライスレベルを制御して、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項2記載の情報処理装置。 - 上記2値化手段は、所定のスライスレベルに基づいて2値化処理を行い、
上記制御手段は、上記2値化手段の上記スライスレベルを制御して、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項3記載の情報処理装置。 - 上記制御手段は、上記2値化手段の2値化データのドライブ能力を制御して、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項1記載の情報処理装置。 - 上記制御手段は、上記2値化手段の2値化データのドライブ能力を制御して、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項2記載の情報処理装置。 - 上記制御手段は、上記2値化手段の2値化データのドライブ能力を制御して、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項3記載の情報処理装置。 - 上記2値化データの選択する伝播パス選択手段を有し、
上記制御手段は、上記ジッタ測定手段によるジッタ情報に基づいて上記2値化データの伝播パスを選択して、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項1記載の情報処理装置。 - 上記2値化データの選択する伝播パス選択手段を有し、
上記制御手段は、上記エッジ間隔測定手段によるエッジ間隔に基づいて上記2値化データの伝播パスを選択して、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項2記載の情報処理装置。 - 上記2値化データの選択する伝播パス選択手段を有し、
上記制御手段は、上記エッジ間隔測定手段によるエッジ間隔および上記エッジ間隔測定手段によるエッジ間隔に基づいて上記2値化データの伝播パスを選択して、2値化データの立ち上がり伝播遅延と立下り伝播遅延の差の制御する
請求項3記載の情報処理装置。 - 所定フォーマットのデータが記録された媒体から記録データを読み出し、入力データを所定のフォーマットのデータとして上記媒体に記録する情報処理装置であって、
上記媒体からの読み出しデータを2値化する2値化手段と、
再生状態を評価する再生状態評価手段と、
上記再生状態評価手段の再生状態評価値から2値化データの立ち上がり伝播遅延と立下り伝播遅延の差である伝播遅延差を制御する量を算出する伝播遅延差制御量算出手段と、
上記伝播遅延差制御量算出手段による制御量に基づいて上記2値化データの立ち上がり伝播遅延と立下り伝播遅延の差を制御する制御手段と、
上記2値化後のデータを復調する復調回路と、
上記復調後のデータに対して所定のデコード処理、およびエラー訂正符号のエンコード処理を行う処理回路と、
上記エンコードデータを変調し、上記媒体への記録データとして出力する変調回路と、
少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路、処理回路、および変調回路のいずれかの回路によりアクセスされる少なくとも一つのメモリを含むメモリ部と、
上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と
を有する情報処理装置。 - 上記バス部は、上記データ経路を上記復調回路および処理回路と上記メモリ部のメモリとのデータ経路を、上記復調回路およびエラー処理回路のうち少なくとも一つの回路の処理状況より遷移するステート情報に応じて切り替える
請求項13記載の情報処理装置。
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