JP2005078656A - パイプライン処理システムおよび情報処理装置 - Google Patents
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Abstract
【課題】高速動作可能で、また低消費電力化を実現できるパイプライン処理システムおよびそれも適用した情報処理装置を提供する。
【解決手段】デコーダ／エンコーダ回路１１５は、デコード処理の場合には、第１のメモリと第２のメモリをステート情報ＳＴ０またはＳＴ１に応じて並列的にアクセスしてデコード処理を行い、処理後のデータをトラッキングメモリに格納した後、ホスト装置１１７からの要求に従って、トラッキングメモリに格納したデータをホスト装置１１７に転送し、エンコード処理の場合には、ホスト装置１１７からブロック単位で転送されるユーザデータをトラッキングバッファとしての第３のメモリに書き込んでエンコード処理を開始し、複数のメモリをステート情報ＳＴ０またはＳＴ１に応じて並列的にアクセスしてエンコード処理を行い、クロック生成回路１１３に出力する。
【選択図】 図５
【解決手段】デコーダ／エンコーダ回路１１５は、デコード処理の場合には、第１のメモリと第２のメモリをステート情報ＳＴ０またはＳＴ１に応じて並列的にアクセスしてデコード処理を行い、処理後のデータをトラッキングメモリに格納した後、ホスト装置１１７からの要求に従って、トラッキングメモリに格納したデータをホスト装置１１７に転送し、エンコード処理の場合には、ホスト装置１１７からブロック単位で転送されるユーザデータをトラッキングバッファとしての第３のメモリに書き込んでエンコード処理を開始し、複数のメモリをステート情報ＳＴ０またはＳＴ１に応じて並列的にアクセスしてエンコード処理を行い、クロック生成回路１１３に出力する。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、複数の一連の処理を並列に実行するパイプライン処理を行うシステムおよびそれを適用した情報処理装置に係り、特に、光ディスク装置等の情報記録再生装置に採用され、メモリを用いて記録情報のデコードおよびエンコード処理を行う情報処理回路（デコーダ／エンコーダ回路）のパイプライン処理システムおよびそれを用いた情報処理装置に関するものである。
【０００２】
【従来の技術】
ＤＶＤ等の光ディスク装置に採用されるデコーダ／エンコーダ回路は、単一のバッファメモリを用いてデコーダパイプライン処理、およびエンコーダパイプライン処理が行われている。
【０００３】
以下、ＤＶＤの光ディスク装置に採用されるデコーダ／エンコーダ回路におけるデコーダパイプライン処理、およびエンコーダパイプライン処理について図面に関連付けて説明する。
【０００４】
まず、デコーダパイプライン処理について図１および図２に関連付けて説明する。図１は、一般的なデコーダ回路の構成例を示すブロック図、図２は図１の回路におけるデコーダパイプライン処理のメモリバッファに対するアクセス状況を示す図である。これらの図において、ＷＲはライト（Ｗｒｉｔｅ）動作を、ＲＤはリード（Ｒｅａｄ）動作を示している。
このデコーダ回路１０は、ＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）復調回路１１、ＥＣＣ回路１２、ＥＤＣ回路１３、ホストインタフェース回路（ＨＯＳＴＩ／Ｆ）１４、ＤＲＡＭ等からなるトラッキングバッファ（ＴＲＣＢＦ）１５、およびバス１６を有している。
【０００５】
光ピックアップを通して光ディスクから読み出され、ＲＦアンプにおいて所定の演算の結果得られたデータ列信号（ＲＦ信号）は、２値化されたクロック抽出が行われ、デジタルの２値化データ（ＲＦデータ）としてＥＦＭ復調回路１１に供給される。
ＥＦＭ復調回路１１において、ＲＦデータ（ＢＬＫ１）はＥＦＭ＋復調され、トラッキングバッファ１５に書き込まれる（ＥＦＭ−ＷＲ）。
次に、トラッキングバッファ１５に格納されたデータに対してＥＣＣ回路１２においてエラー訂正処理が行われた後、ＥＤＣ回路１３でＥＤＣチェック処理、デスクランブル処理が行われる。
エラー訂正処理のメモリアクセスは、ＰＩ（ｉｎｎｅｒ−ｃｏｄｅ ｐａｒｉｔｙ）符号の読み出し（ＰＩ−ＲＤ）、ＰＩ符号のエラー訂正結果に応じてエラー訂正処理、ＰＯ（ｏｕｔｅｒ−ｃｏｄｅ ｐａｒｉｔｙ）符号の読み出し（ＰＯ−ＲＤ）、ＰＯ符号のエラー訂正結果に応じてエラー訂正処理が伴う。必要に応じて、ＰＩ訂正、ＰＯ訂正が繰り返し行われる。
また、ＥＤＣデータ読み出し処理とＥＤＣデータ書き込み処理は、同一のトラッキングバッファ１５に対して行われる。
そして、ホスト装置からの転送要求に従って、ＥＤＣデータ書き込み処理後のデータが、ホストインタフェース回路１４を介してホスト装置に転送される。
以上の処理が、図２に示すような形態でデータブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３と並列的にパイプライン処理される。
【０００６】
次に、エンコーダパイプライン処理について図３および図４に関連付けて説明する。図３は、一般的なエンコーダ回路の構成例を示すブロック図、図４は図３の回路におけるエンコーダパイプライン処理のメモリバッファに対するアクセス状況を示す図である。これらの図において、ＷＲはライト（Ｗｒｉｔｅ）動作を、ＲＤはリード（Ｒｅａｄ）動作を示している。
このエンコーダ回路２０は、ＥＦＭ変調回路２１、ＥＣＣ回路２２、ＥＤＣ回路２３、ホストインタフェース回路（ＨＯＳＴＩ／Ｆ）２４、ＤＲＡＭ等からなるトラッキングバッファ（ＴＲＣＢＦ）２５、およびバス２６を有している。
【０００７】
ホスト装置から転送されたユーザデータがホストインタフェース回路２４に入力すると、トラ ッキングバッファ２５に書き込まれる（ＨＯＳＴ−ＷＲ）。ユーザデータの書き込みが終了すると、エンコード処理がスタートする。
ＥＤＣ回路２３によりトラッキングバッファ２５からユーザデータが読み出され（ＥＤＣ−ＲＤ）、スクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などが行われ、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報がトラッキングバッファ２５に書き込まれる（ＥＤＣ−ＷＲ）。
トラッキングバッファ２５に格納されたデータに対して、ＥＣＣ回路２２においてＥＣＣパリティ付加が行われる。このエンコード処理のメモリアクセスは、ＰＩ符号の読み出し（ＰＩ−ＲＤ）、ＰＩ符号のパリティ部書き換え処理、ＰＯ符号の読み出し（ＰＯ−ＲＤ）、ＰＯ符号のパリティ部書き換え処理が伴う。
そして、ＥＦＭ変調回路２１において、トラッキングバッファ２５に格納されているデータに対する読み出し（ＥＦＭ−ＲＤ）と、読み出されたデータに対するＥＦＭ＋変調が行われる。ＥＦＭ＋変調が行われたデータは、２値信号として出力され、ディスクへの書き込み処理が行われる。
以上の処理が、図３に示すような形態でデータブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３と並列的にパイプライン処理される。
【０００８】
【発明が解決しようとする課題】
上述したデコーダ回路１０およびエンコーダ回路２０においては、単一のバッファメモリ（トラッキングバッファ１５，２５）を用いて、パイプライン処理を行っていた。
その結果、図２および図４に示すように、各パイプライン処理のアクセスが単一のバッファメモリに対して行われるため、バッファメモリとのアクセスが頻繁に発生していた。このため、メモリアクセスがボトルネックとなり、高速再生の実現が困難であった。
【０００９】
また、上述したデコーダ回路１０およびエンコーダ回路２０において、バッファメモリとしてのトラッキングバッファ１５，２５は、通常ＤＲＡＭにより実現されるため、バッファメモリと回路の間のバスはＬＳＩの外で構成される。このため、上述したデコーダ回路１０およびエンコーダ回路２０では、消費電力が大きくなる原因となっていた。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、高速動作可能で、また低消費電力化を実現できるパイプライン処理システムおよびそれも適用した情報処理装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、複数のデータに対してパイプライン処理を施すパイプライン処理システムであって、パイプラインステージを構成し、上記複数のデータの各々に対してそれぞれ所定の処理を施す複数の処理回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記複数の処理回路のいずれかの処理回路によりアクセスされる第１および第２のメモリと、パイプライン処理終了後のデータを格納する第３のメモリを含むメモリ部と、上記複数の処理回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、上記複数の処理回路のうちパイプラインの最終処理を行う処理回路は、上記第３のメモリにパイプライン処理終了後のデータを格納する際に、所定のデータ加工処理を行う。
【００１２】
好適には、上記データ加工処理を行う処理回路は、複数の処理を同時並列的に行う。
【００１３】
好適には、上記処理回路は、データ加工処理によるデータを、上記第１のメモリまたは第２のメモリには書き込まない。
【００１４】
好適には、上記第３のメモリは、各パイプラインステージで必要とする大きさの一連のデータの１ブロックまたは複数ブロックに相当する容量を有する。
【００１５】
好適には、上記バス部は、上記データ経路を上記複数の処理回路のうち少なくとも一つの処理回路の処理状況より遷移するステート情報に応じて切り替える。
【００１６】
好適には、パイプライン処理終了後のデータを格納する上記第３のメモリから、格納されたデータをシステムの要求に従って出力する回路を有する。
【００１７】
本発明の第２の観点は、複数のデータに対してパイプライン処理を施すパイプライン処理システムであって、パイプラインステージを構成し、上記複数のデータの各々に対してそれぞれ所定の処理を施す複数の処理回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記複数の処理回路のいずれかの処理回路によりアクセスされる第１および第２のメモリと、パイプライン処理終了後のデータを格納する第３のメモリを含むメモリ部と、上記複数の処理回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、上記複数の処理回路のうちパイプライン処理前のデータに所定の処理を施す処理回路は、上記第３のメモリのパイプライン処理前のデータを上記第１のメモリまたは上記第２のメモリに移す際に、所定のデータ加工処理を行う。
【００１８】
好適には、上記エラー処理回路は、複数のデータ加工処理を同時並列的に行う。
【００１９】
好適には、上記エラー処理回路は、データ加工処理によるデータを、上記第３には書き込まない。
【００２０】
好適には、上記第３のメモリは、各パイプラインステージで必要とする大きさの一連のデータの１ブロックまたは複数ブロックに相当する容量を有する。
【００２１】
好適には、上記バス部は、上記データ経路を上記複数の処理回路のうち少なくとも一つの処理回路の処理状況より遷移するステート情報に応じて切り替える。
【００２２】
好適には、システムの要求に従って、パイプライン処理開始前のデータを上記第３のメモリに格納するインタフェース回路を有する。
【００２３】
本発明の第３の観点は、所定フォーマットのデータが記録された媒体から記録データを読み出す情報処理装置であって、パイプラインステージを構成し、上記各読み出しデータを復調する復調回路と、パイプラインステージを構成し、上記復調後のデータに対して所定のエラー処理を行うエラー処理回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路およびエラー処理回路のいずれかの回路によりアクセスされる第１および第２のメモリと、パイプライン処理終了後のデータを格納する第３のメモリを含むメモリ部と、上記復調回路およびエラー処理回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、パイプラインの最終処理を行う上記エラー処理回路は、上記第３のメモリにパイプライン処理終了後のデータを格納する際に、所定のデータ加工処理を行う。
【００２４】
好適には、上記複数のデータ加工処理には、デスクランブル処理およびＥＤＣチェック処理を含む。
【００２５】
好適には、上記バス部は、上記データ経路を上記復調回路およびエラー処理回路のうち少なくとも一つの回路の処理状況より遷移するステート情報に応じて切り替える。
【００２６】
本発明の第４の観点は、入力データを所定フォーマットのデータとして媒体に記録する情報処理装置であって、パイプラインステージを構成し、上記各入力データに基づいて記録すべきデータを作成する記録データ作成回路と、パイプラインステージを構成し、上記作成した記録データを変調し、上記媒体への記録データとして出力する変調回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記変調回路および記録データ作成回路のいずれかの回路によりアクセスされる少なくとも第１および第２のメモリと、パイプライン処理前のデータを格納する第３のメモリを含むメモリ部と、上記変調回路および記録データ作成回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、上記エラー処理回路は、上記第３のメモリのパイプライン処理前のデータを上記第１のメモリまたは上記第２のメモリに移す際に、所定のデータ加工処理を行う。
【００２７】
好適には、上記複数のデータ加工処理には、スクランブル処理、ＥＤＣパリティ付加処理、アドレス付加処理、アドレスパリティ付加処理、各種フィールド情報処理のうちの少なくとも一つの処理を含む。
【００２８】
本発明の第５の観点は、所定フォーマットのデータが記録された媒体から記録データを読み出し、入力データを所定フォーマットのデータとして上記媒体に記録する情報処理装置であって、パイプラインステージを構成し、上記各読み出しデータを復調する復調回路と、パイプラインステージを構成し、上記各入力データに基づいて記録すべきデータを作成する記録データ作成回路と、パイプラインステージを構成し、上記作成した記録データを変調し、上記媒体への記録データとして出力する変調回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路、エラー処理回路、記録データ作成回路および変調回路のいずれかの回路によりアクセスされる少なくとも第１および第２のメモリと、パイプライン処理後およびパイプライン処理前のデータを格納する第３のメモリを含むメモリ部と、上記復調回路およびエラー処理回路、または上記記録データ作成回路および変調回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、上記エラー処理回路は、上記第３のメモリにパイプライン処理終了後のデータを格納する際に、所定のデータ加工処理を行い、上記記録データ作成回路は、上記第３のメモリのパイプライン処理前のデータを上記第１のメモリまたは上記第２のメモリに移す際に、所定のデータ加工処理を行う。
【００２９】
本発明によれば、たとえばメモリ部は、メモリとして各パイプラインステージで必要とする大きさのデータを格納することが可能な、複数（たとえば２個）の第１のメモリおよび第２のメモリを少なくとも含み、データ再生時およびデータ記録時には、次の処理が行われる。
データ再生時には、処理回路の処理状況により遷移するステート情報に応じてバス部のデータ経路が形成される。そして、たとえば処理回路としての復調回路で復調後のデータが第１のメモリおよび第２のメモリに交互に書き込みまれる。また、書き込みが行われていない第１のメモリまたは第２のメモリから記録データが、ステート情報に応じて形成されるバス部のデータ経路を通して他の処理回路であるエラー回路に読み出され、たとえば誤り訂正中のデータ（ＥＤＣ）が第１のメモリまたは第２のメモリに書き込まれる。そして、エラー訂正が終わったデータがたとえば第１および第２のメモリと異なる第３のメモリに格納される。そして、パイプライン処理終了後のデータを格納する第３のメモリから、格納されたデータがシステムの要求に従って出力される。
【００３０】
また、データ記録時には、ホスト装置から転送されるユーザデータが、パイプライン処理前のデータとして第３のメモリに書き込まれる。
そして、記録データ作成回路により第３のメモリに格納したユーザデータが読み出され、たとえば記録データ作成回路でスクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報が、ステート情報に応じて形成されるバス部のデータ経路を通して第１のメモリおよび第２のメモリに交互に書き込まれる。そして、変調回路により第１のメモリまたは第２のメモリに格納されているデータが読み出される。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて詳細に説明する。
本実施形態においては、情報処理装置として、光ディスク記録再生装置、具体的には、ＤＶＤの記録再生システムを例に説明する。
【００３２】
図５は、本発明に係るパイプライン処理システムを採用した情報処理装置としての光ディスク記録再生装置の一実施形態を示すブロック図である。
【００３３】
本光ディスク記録再生装置１００は、図５に示すように、光ディスク（以下、単にディスクという）１０１、スピンドルモータ１０２、光ピックアップ１０３、アクチュエータ１０４、スレッド機構１０５、ＲＦアンプ１０６、サーボＤＳＰ（Ｄｉｇｉｔａｌ Ｓｅｒｖｏ Ｐｒｏｃｅｓｓｏｒ）１０７、ドライバ回路１０８、レーザドライバ１０９、２値化回路１１０、クロック再生回路１１１、物理アドレス読み出し回路１１２、クロック生成回路１１３、書き込みパルス生成回路１１４、デコーダ／エンコーダ回路（ＤＥＣ／ＥＮＣ）１１５、システムコントローラ１１６、およびホスト装置１１７を有している。
【００３４】
この光ディスク記録再生装置１００は、光ディスク１０１から読み出したデータを、後述するように、デコーダ／エンコーダ回路１１５でデコードした後、ホストインタフェース回路を通して、パーソナルコンピュータ（ＰＣ）等のホスト装置１１７に転送することができる。
一方、ホスト装置１１７から、ホストインタフェース回路を通してデータを受け取り、後述するように、デコーダ／エンコーダ回路（ＤＥＣ／ＥＮＣ）１１５でエンコードした後、ディスク１０１に記録することができる。
なお、本実施形態では、一例としてホスト装置としてのＰＣとの接続を示すシステム構成を示しているが、ＰＣではなく、映像再生器、チューナー、ゲーム器、電話器、ネットワーク機器、映像記録装置、カーナビゲーションシステムなど、データを扱うものなら、いずれにも応用できる。
【００３５】
また、図６に示すように、データを再生するのみ、もしくは図７に示すように、記録するのみとするシステムも構成することが可能である。
図６の光ディスク再生装置１００Ａは、たとえば図５の回路から記録系に必要なレーザドライバ１０９、物理アドレス読み出し回路１１２、クロック生成回路１１３、書き込みパルス生成回路１１４が省略された構成をとる。また、デコーダ／エンコーダ回路１１５はデコード回路１１５Ａのみの構成をとる。
図７の光ディスク記録装置１００Ｂは、たとえば図５の回路から再生系に必要な２値化回路１１０、クロック再生回路１１１が省略された構成をとる。また、デコーダ／エンコーダ回路１１５はエンコーダ回路１１５Ｂのみの構成をとる。
【００３６】
また、以下の説明は、一例に過ぎず、システムとしては、多くの態様が可能であり、本発明を以下の説明のシステムに限定するものではない。
【００３７】
以下に、光ディスク記録再生装置１００の各部の概要、および、ＤＶＤのデータフォーマット、本発明の特徴的な構成要素であるデコーダ／エンコーダ回路（ＤＥＣ／ＥＮＣ）１１５の具体的な構成、機能について図面に関連付けて順を追って説明する。
【００３８】
ディスク１０１は、スピンドルモータ１０２により回転駆動される。ディスク１０１には、光ピックアップ１０３より、レーザ光が照射される。ディスク１０１は、照射されたレーザ光の光量の一部もしくは、全てを反射する。
光ピックアップ１０３は、レーザダイオード、このレーザダイオードから発せられるレーザ光をディスク１０１の信号記録面上に集束させる対物レンズ、光ディスク１０１からの反射光の進行方向を変える偏光ビームスプリッタ、この反射光を受光するフォトディテクタ等を有し、ドライバ回路１０８のドライブ信号Ｓ１０８ａにより駆動されるアクチュエータ１０４、スレッド機構１０５により対物レンズの光軸方向あるいはディスク半径方向に移動制御される。
光ピックアップ１０３は、フォトディテクタで反射光を電気信号に変換し、ＲＦアンプ１０６に出力する。
このとき、ディスク１０１上の構造、物性により、光ピックアップ１０３に入射する光量が異なるため、ディスク上の構造、物性を反映した信号が、ＲＦアンプ１０６に伝えられる。
【００３９】
アクチュエータ１０４は、ドライバ回路１０８のドライブ信号Ｓ１０８ａにより駆動制御され、ディスク１０１の記録トラックに対してレーザ光スポットをディスク半径方向において移動させるトラッキングアクチュエータと、光ピックアップ１０３の対物レンズをその光軸方向において移動させるフォーカスアクチュエータとが内蔵されている。
スレッド機構１０５は、ドライバ回路１０８のドライブ信号Ｓ１０８ａにより駆動制御されるスレッド送りモータを駆動源として、光ピックアップ１０３およびアクチュエータ１０４をディスク半径方向に移動させる。
【００４０】
ＲＦアンプ１０６は、光ピックアップ１０３より伝えられる複数の信号に対して演算を行い、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥを生成してサーボＤＳＰ１０７に出力し、データ列信号（ＲＦ信号）に対して波形整形を行って信号Ｓ１０６として２値化回路１１０に出力する。
また、ＲＦアンプ１０６は、ディスク１０１へのデータ記録時には、ディスク１０１の反射光に基づく物理アドレス読み出しのための信号を物理アドレス読み出し回路１１２に出力する。
【００４１】
サーボＤＳＰ１０７は、ＲＦアンプ１０６にて生成された、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥを、フォーカスサーボ、トラッキングサーボ、スレッドサーボの制御に使用する。
サーボＤＳＰ１０７は、デジタルフィルタによりトラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥに対してフィルタ処理を行い、制御信号Ｓ１０７をドライバ回路１０８に出力する。
【００４２】
ドライバ回路１０８は、サーボＤＳＰ１０７による制御信号Ｓ１０７に応じて、駆動信号Ｓ１０８ａを生成し、光ピックアップ１０３のアクチュエータ１０４に電流もしくは、電圧を与えて、フォーカス方向あるいは、トラック方向に光ピックアップを移動させ、また、スレッド１０５を移動させる。これにより、光スポットが、ディスク１０１上の読み取り位置にくるよう制御される。
【００４３】
また、スピンドルモータ１０２の回転量は、抽出されたクロックの周波数や位相をモニタし、それらが一定値になるよう制御を行う。あるいは、スピンドルモータ１０２から出力される回転位置情報の周波数や位相をモニタし、それらが一定値になるよう、たとえばドライバ回路１０８の制御信号Ｓ１０８ｂにより制御を行う。
【００４４】
レーザドライバ回路１０９は、たとえばディスク１０１へのデータ記録時に書き込みパルス生成回路１１４で生成された書き込みパルスに応じて所望のデータを記録するように光ピックアップ１０３のレーザダイオードを駆動する。
【００４５】
２値化回路１１０は、ＲＦアンプ１０６によるＲＦ信号Ｓ１０６を２値化してクロック再生回路１１１に出力する。
クロック再生回路１１１は、ＰＬＬ回路を含み、２値化回路１１０で２値化されたＲＦ信号に基づいてクロックを抽出し、ＲＦ信号をデジタル信号としてデコーダ／エンコーダ回路１１５に出力する。
このように、ＲＦ信号は、２値化された後、クロック抽出が行われる。２値化、クロック抽出が終わった信号は、デジタル信号となり、デコーダ／エンコーダ回路１１５に供給され、ＥＦＭ＋復調が行われる。
この場合、パイプライン処理を行うデコーダ／エンコーダ回路１１５には、各パイプラインステージで必要とする大きさの一連のデータが１ブロック（ＢＬＫ）単位として、たとえば複数のブロック（たとえばＢＬＫ１〜ＢＬＫ３）が連続して供給される。
【００４６】
物理アドレス読み出し回路１１２は、データ記録時にＲＦアンプ１０６から供給される信号に応じた記録すべき物理アドレスを書き込みパルス生成回路１１４に供給する。
クロック生成回路１１３は、データ記録時に、デコーダ／エンコーダ回路１１５でエンコードされ、ＥＦＭ＋変調されたデータに基づいてクロックを抽出し、書き込みパルス生成回路１１４に出力する。
書き込みパルス生成回路１１４は、クロック生成回路１１３によるクロックおよび物理アドレス読み出し回路１１２による物理アドレスに基づいて所望の書き込みパルスを生成し、レーザドライバ１０９に出力する。
レーザドライバ回路１０９では、この書き込みパルスに応じて光ピックアップ１０３のレーザダイオードが駆動され、所望のデータがディスク１０１の所望のトラックの所望の位置に記録される。
【００４７】
デコーダ／エンコーダ回路１１５は、一連の連続するブロック単位のデータ（以下、ブロックデータ）が一つまたは複数連続して供給され、接続切り替えが可能な複数のメモリとトラッキングバッファを用いてデコーダパイプライン処理およびエンコーダパイプライン処理を行う。
デコーダ／エンコーダ回路１１５は、デコード処理の場合には、複数のメモリ（たとえば第１と第２の２つのメモリ）をステート情報ＳＴ０またはＳＴ１に応じて並列的にアクセスしてデコード処理を行い、処理後のデータをトラッキングメモリに格納した後、ホスト装置１１７からの要求に従って、トラッキングメモリに格納したデータをホスト装置１１７に転送する。
デコーダ／エンコーダ回路１１５は、エンコード処理の場合には、ホスト装置１１７からブロック単位で転送されるユーザデータをトラッキングバッファとしての第３のメモリに書き込んでエンコード処理を開始し、複数のメモリをステート情報ＳＴ０またはＳＴ１に応じて並列的にアクセスしてエンコード処理を行い、クロック生成回路１１３に出力する。
【００４８】
デコーダ／エンコーダ回路１１５は、基本的には図５〜図７に示すように、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー処理回路および記録データ作成回路としてのパリティ生成機能を有するエラー訂正器１１５３、ホストインタフェース回路１１５４、メモリ部１１５５、およびバス部１１５６を主構成要素として有している。
【００４９】
ＥＦＭ＋復調器１１５１は、データ再生時に、クロック再生回路１１１により一連のデータブロックとして供給されるデジタルＲＦ信号に対してＥＦＭ＋復調を行い、復調後のデータをバス部１１５６を介してステート情報ＳＴ０，ＳＴ１に応じたメモリ部１１５５の複数のメモリ（本実施形態では後述するように２個の第１のメモリまたは第２のメモリ）のいずれかに書き込む。
【００５０】
ＥＦＭ＋変調器１１５２は、ＥＣＣパリティ等が付加され、ステート情報ＳＴ０，ＳＴ１に応じてメモリ部１１５５の複数のメモリのいずれかに格納されているユーザデータ（作成された記録すべきデータ）を読み出し、読み出したデータに対するＥＦＭ＋変調を行い、２値信号としてクロック生成回路１１３に出力する。
【００５１】
本実施形態では、デコード処理時には、ステート情報ＳＴ０，ＳＴ１として、ＥＦＭ＋復調器１１５１およびエラー処理回路のうちの少なくとも一つの回路の処理状況より遷移する情報を用いている。
具体的には、ＥＦＭ＋復調器１１５１がＥＦＭ＋復調後のデータを第１のメモリまたは第２のメモリに書き込んだときにステート０とステート１とに交互に遷移し、ステート０のときがステート情報ＳＴ０、ステート１のときがステート情報ＳＴ１となる。
エンコード処理時には、ステート情報ＳＴ０，ＳＴ１として、ＥＦＭ＋変調器１１５２および記録データ作成回路としてのエラー訂正器１１５３のうちの少なくとも一つの回路の処理状況より遷移する情報を用いている。
具体的には、ＥＦＭ＋変調器１１５２がＥＦＭ＋変調のために記録すべきデータを第１のメモリまたは第２のメモリから読み出したときステート０とステート１とに交互に遷移し、ステート０のときがステート情報ＳＴ０、ステート１のときがステート情報ＳＴ１となる。
【００５２】
ただし、ステート情報は回路の処理状況によるものに限定されるものではなく、たとえばタイマーにより所定時間毎にステート情報ＳＴ０，ＳＴ１を交互に出力するように構成することも可能であり、種々の態様が可能である。
また、ステート情報は、第１のメモリと第２のメモリの２つのメモリを対象としていたるめに２つ用いているが、メモリの数に応じて適宜変更される。
【００５３】
エラー訂正器１１５３は、ＥＣＣ回路およびＥＤＣ回路を含み、データ再生時には、ステート情報ＳＴ０，ＳＴ１に応じてメモリ部１１５５の複数のメモリのいずれかに書き込まれているＥＦＭ＋復調後のデータをバス部１１５６を介して読み出し、ＥＥＣ処理、ＥＤＣ処理等の誤り訂正処理を、メモリ部１１５５の複数のメモリをステート情報ＳＴ０，ＳＴ１に応じてアクセスしながら行い、誤り訂正が終わったデータをバス部１１５６を介してメモリ部１１５５のトラッキングメモリに格納する。
また、エラー訂正器１１５３は、データ記録時には、メモリ部１１５５のトラッキングメモリからバス部１１５６を介してユーザデータを読み出し、スクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などを行い、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報をメモリ部１１５５の複数のメモリにステート情報ＳＴ０，ＳＴ１に応じてブロック単位毎に交互に書き込む。
【００５４】
ホストインタフェース回路１１５４は、データ再生時には、ホスト装置１１７からの要求に従って、メモリ部１１５５のトラッキングメモリに格納したデコード処理後のデータをホスト装置１１７に転送する。
ホストインタフェース回路１１５４は、データ記録時には、ホスト装置１１７からブロック単位で転送されるエンコード処理すべきユーザデータをメモリ部１１５５のトラッキングバッファにバス部１１５６を介して書き込む。
【００５５】
メモリ部１１５５は、メモリとして各パイプラインステージで必要とする大きさのデータを格納することが可能な、たとえばＳＲＡＭからなる複数のメモリ（本実施形態では２個、第１のメモリおよび第２のメモリ）と、たとえばＤＲＡＭからなるバッファメモリとしてのメモリ（第３のメモリ）を含み、データ再生時およびデータ記録時には、次の処理が行われる。
メモリ部１１５５は、データ再生時には、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して供給される、ＥＦＭ＋復調器１１５１でＥＦＭ＋復調後のブロック単位のデータを第１のメモリおよび第２のメモリに交互に書き込み、書き込みが行われていない第１のメモリまたは第２のメモリから記録データがステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通してエラー訂正器１１５３に読み出され、誤り訂正をするデータ（ＥＤＣ）を第１のメモリまたは第２のメモリに書き込み、誤り訂正が終わったデータを第３のメモリ（トラッキングメモリ）に格納する。
メモリ部１１５５は、データ記録時には、ホスト装置１１７からブロック単位（また、より小さなセクタ単位、１ブロック＝１６セクタ）で転送されるユーザデータを、バス部１１５６を介してトラッキングバッファとしての第３のメモリ（トラッキングメモリ）に書き込み、エンコード処理開始後、エラー訂正器１１５３により第３のメモリに格納したユーザデータが読み出され、エラー訂正器１１５３でスクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報を、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して第１のメモリおよび第２のメモリにブロック単位毎に交互に書き込み、ＥＦＭ＋変調器１１５２により第１のメモリまたは第２のメモリに格納されているデータが読み出される。
【００５６】
バス部１１５６は、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー訂正器１１５３とメモリ部１１５５の第１のメモリと第２のメモリとのデータ転送経路をステート情報ＳＴ０，ＳＴ１に応じて切り替え、また、エラー訂正器１１５３とホストインタフェース回路１１５４とメモリ部１１５５のトラッキングバッファとのデータ転送経路を形成し、データ再生時のデコードパイプライン処理、およびデータ記録時のエンコードパイプライン処理を効率的に行わせる経路切り替え機能を有する。
【００５７】
以下に、デコーダ／エンコーダ回路１１５におけるエラー訂正器１１５３、メモリ部１１５５、およびバス部１１５６のさらに具体的な構成および機能について説明する。
【００５８】
図８は、データ再生時のデコード処理を行う場合のデコーダ／エンコーダ回路１１５におけるエラー訂正器１１５３、メモリ部１１５５、およびバス部１１５６の具体的な構成およびデータ経路を具体的に示す図である。
また、図９は、データ記録時のエンコード処理を行う場合のデコーダ／エンコーダ回路１１５におけるエラー訂正器１１５３、メモリ部１１５５、およびバス部１１５６の具体的な構成およびデータ経路を具体的に示す図である。
これらの図において、ＷＲはライト（Ｗｒｉｔｅ）動作を、ＲＤはリード（Ｒｅａｄ）動作を示している。
【００５９】
図８および図９のエラー訂正器１１５３は、ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２を含む。
図８および図９のメモリ部１１５５は、たとえばＳＲＡＭからなる第１のメモリ１１５５１（メモリαということもある）、たとえばＳＲＡＭからなる第２のメモリ１１５５２（メモリβということもある）、およびＤＲＡＭからなる第３のメモリ（トラッキングメモリ）１１５５３を含む。
図８および図９のバス部１１５６は、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー訂正器１１５３のＥＣＣ回路１１５３１、およびＥＤＣ回路１１５３２とメモリ部１１５５の第１のメモリ１１５５１と第２のメモリ１１５５２とのデータ転送経路をステート情報ＳＴ０，ＳＴ１に応じて切り替える機能を含む第１バス（Ｅ−ＢＵＳ）１１５６１と、ＥＤＣ回路１１５３２およびホストインタフェース回路１１５４とメモリ部１１５５の第３のメモリ（トラッキングメモリ）１１５５３とのデータ転送経路を形成する第２バス（Ｔ−ＢＵＳ）１１５６２を有する。
【００６０】
ここで、以下の説明を分かりやすくするためにＤＶＤのデータフォーマットの概要について、図１０および図１１に関連付けて説明する。
【００６１】
図１０は、ＤＶＤデータフォーマットを説明するための図であって、データフレーム構成を示す図である。
図１１は、ＤＶＤデータフォーマットを説明するための図であって、ＥＣＣブロック構成を示す図である。
【００６２】
図１０に示すように、データフレームは、２０４８バイトのメインデータと、メインデータの先頭側に配置される４バイトのＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｄａｔａ）、２バイトのＩＥＤ（ＩＤ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎｃｏｄｅ）、６バイトのＣＰＲ ＭＡＩ（Ｃｏｐｙｒｉｇｈｔ Ｍａｎｅｇｅｍｅｎｔ Ｉｎｆｏｒｍａｔｉｏｎ）、並びにメインデータの後ろの４バイトのＥＤＣ（Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ Ｃｏｄｅ）の計２０６４バイトからなる。
このような構成を有するデータフレームでは、ＥＤＣ計算の後、２０４８のメインデータが付加される。これがスクランブルフレームとなる。
【００６３】
ＥＣＣブロックは、連続する１６個のスクランブルフレームに基づいて構成される。
すなわち、図１１に示すように、ＥＣＣブロックは、情報フィールドとして１６個のスクランブルフレームから形成される。
図１１に示す１７２バイト×１９２ロウは１７２バイト×１２ロウ×１６スクランブルフレームと等価であり、１７２の各カラムに対して、リードソロモン（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ：ＲＳ）の１６バイトの外符号パリティ（ＰＯ：ｏｕｔｅｒ−ｃｏｄｅ ｐａｒｉｔｙ）がそれぞれ付加される。そして、ＰＯ符号を含む２０８ロウの各々に１０バイトの内符号パリティ（ＰＩ：ｉｎｎｅｒ−ｃｏｄｅ ｐａｒｉｔｙ）がそれぞれ付加される。
【００６４】
ＥＣＣ回路１１５３１は、デコード処理時には、メモリ部１１５５の第１のメモリ１１５５１および第２のメモリ１１５５２に格納されたＥＦＭ＋復調後のブロックデータのエラー訂正処理を行う。
デコード処理時のＥＣＣ回路１１５３１におけるエラー訂正処理のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のエラー訂正結果に応じてエラー訂正処理、ＰＯ符号の読み出し、ＰＯ符号のエラー訂正結果に応じてエラー訂正処理が伴う。必要に応じて、ＰＩ訂正、ＰＯ訂正が繰り返し行われる。
ＥＣＣ回路１１５３１は、エンコード処理時には、ＥＤＣ回路１１５３２によるいわゆるＥＤＣ処理後に第１のメモリ１１５５１または第２のメモリ１１５５２に格納されているデータに対してＥＣＣパリティ付加を行う。
エラー訂正処理は、メモリからエラーのあったデータを読み出し、検出されたエラーと、読み出されたデータから正しいデータを算出し、正しいデータをメモリに書き込む処理である。
エンコード処理のＥＣＣ回路１１５３１のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のパリティ部書き換え処理、ＰＯ符号の読み出し、ＰＯ符号のパリティ部書き換え処理が伴う。
なお、パリティ部書き換え処理には、２つの方法がある。第１の方法は、パリティ部をメモリから読み出し、正しいパリティを算出をし、パリティをメモリｎに書き込む方法である。第２の方法は、パリティ部を読み出さずに、いきなり正しいパリティを書き込む方法である。
【００６５】
図１２は、本実施形態に係るＥＣＣ回路の要部の第１の構成例を示すブロック図である。
【００６６】
このＥＣＣ回路１１５３１Ａは、ＥＣＣデコーダ（ＤＥＣ）とＥＣＣエンコーダ（ＥＮＣ）を共有しており、図１２に示すように、符号データメモリ読み出し制御回路（ＲＤＣＴＬ）１１５３１１、パリティ消失ポインタ発生器（ＰＮＴＧＥＮ）１１５３１２、セレクタ１１５３１３、ＲＳデコーダ（ＲＳＤＥＣ）１１５３１４、およびＲＳデコード結果メモリ書き込み制御回路（ＷＲＣＴＬ）１１５３１５を有している。
【００６７】
ＥＣＣ回路１１５３１ＡがＥＣＣデコーダとして機能する場合には、ＥＮＣ／ＤＥＣ切り替え信号ＳＷがたとえばデータ「０」に設定されてセレクタ１１５３１３に供給される。これにより、セレクタ１１５３１３は、符号データメモリ読み出し制御回路１１５３１１の出力を選択してＲＳデコーダ１１５３１４に供給する構成となる。
そして、エラー訂正時には、符号データメモリ読み出し制御回路１１５３１１が、メモリ部１１５５に対してアドレスＡＤＲを出力して、データＤＴを読み出す。これにより、符号データＤＤＴと消失ポインタＤＰＮＴが読み出され、セレクタ１１５３１３に出力される。
そして、読み出された符号データＤＤＴと消失ポインタＤＰＮＴがＲＳデコーダ１１５３１４に入力される。
ＲＳデコーダ１１５３１４は、入力された符号に含まれるエラーのエラー位置ＥＤＰとエラーデータＥＤＴをＲＳデコード結果メモリ書き込み制御回路１１５３１５に出力する。
ＲＳデコード結果メモリ書き込み制御回路１１５３１５は、メモリ部１１５５に対してエラー位置のデータのアドレスＡＤＲを出力して、データＤＴを読み出し、エラーデータＥＤＴによってエラー訂正を行った後、メモリ部１１５５に書き込む。
【００６８】
ＥＣＣ回路１１５３１ＡがＥＣＣエンコーダとして機能する場合には、ＥＮＣ／ＤＥＣ切り替え信号ＳＷがたとえばデータ「１」に設定されてセレクタ１１５３１３に供給される。これにより、セレクタ１１５３１３は、パリティ消失ポインタ発生器（ＰＮＴＧＥＮ）１１５３１２で生成されたパリティ消失ポインタＰＤＰＮＴの出力を選択してＲＳデコーダ１１５３１４に供給する構成となる。
なお、パリティ消失ポインタ発生器１１５３１２が出力する消失ポインタは、パリティ部でだけ‘１’となる。
そして、エンコード処理のパリティ付加時には、符号データメモリ読み出し制御回路１１５３１１が、メモリ部１１５５に対してアドレスＡＤＲを出力して、データＤＴを読み出す。これにより、符号データＤＤＴが読み出され、消失ポインタＤＰＮＴがセレクタ１１５３１３に出力される。
そして、読み出された符号データＤＤＴとパリティ消失ポインタＰＤＰＮＴがＲＳデコーダ１１５３１４に入力される。
ＲＳデコーダ１１５３１４は、入力された符号に含まれるエラー位置ＥＤＰとエラーデータＥＤＴに基づいてパリティＰＲＴＹをＲＳデコード結果メモリ書き込み制御回路１１５３１５に出力する。
ＲＳデコード結果メモリ書き込み制御回路１１５３１５は、メモリ部１１５５に対してパリティを付加すべきデータのアドレスＡＤＲと付加すべきパリティデータを出力して、メモリ部１１５５に書き込む。
【００６９】
図１３は、本実施形態に係るＥＣＣ回路の要部の第２の構成例を示すブロック図である。
【００７０】
このＥＣＣ回路１１５３１Ｂは、ＥＣＣデコーダ（ＤＥＣ）とＥＣＣエンコーダ（ＥＮＣ）を共有せず、別系統として構成されている。
図１２の回路と異なる点は、パリティ消失ポインタ発生器（ＰＮＴＧＥＮ）１１５３１２、セレクタ１１５３１３を設けず、デコーダ、エンコーダ用の２つの符号データメモリ読み出し制御回路（ＲＤＣＴＬＤ）１１５３１１Ｄ、符号データメモリ読み出し制御回路（ＲＤＣＴＬＥ）１１５３１１Ｅ、ＲＳデコーダ（ＲＳＤＥＣ）１１５３１４Ｄ、ＲＳエンコーダ（ＲＳＥＮＣ）１１４３１４Ｅ、ＲＳデコード結果メモリ書き込み制御回路（ＷＲＣＴＬ）１１５３１５、およびパリティ書き込み制御回路（ＰＷＲＣＴＬ）１１５３１６を有することにある。
【００７１】
ＥＣＣ回路１１５３１ＢがＥＣＣデコーダとして機能する場合には、符号データメモリ読み出し制御回路１１５３１１Ｄが、メモリ部１１５５に対してアドレスＡＤＲを出力して、データＤＴを読み出す。
そして、読み出された符号データＤＤＴと消失ポインタＤＰＮＴがＲＳデコーダ１１５３１４Ｄに入力される。
ＲＳデコーダ１１５３１４Ｄは、入力された符号に含まれるエラーのエラー位置ＥＤＰとエラーデータＥＤＴをＲＳデコード結果メモリ書き込み制御回路１１５３１５に出力する。
ＲＳデコード結果メモリ書き込み制御回路１１５３１５は、メモリ部１１５５に対してエラー位置のデータのアドレスＡＤＲを出力して、データＤＴを読み出し、エラーデータＥＤＴによってエラー訂正を行った後、メモリ部１１５５に書き込む。
【００７２】
ＥＣＣ回路１１５３１ＢがＥＣＣエンコーダとして機能する場合には、符号データメモリ読み出し制御回路１１５３１１Ｅが、メモリ部１１５５に対してアドレスＡＤＲを出力して、データＤＴを読み出す。
そして、読み出された符号データＤＤＴは、ＲＳエンコーダ１１５３１４Ｅに入力される。
ＲＳエンコーダ１１５３１４Ｅは、入力された符号に基づいてパリティＰＲＴＹを生成し、パリティ書き込み制御回路１１５３１６に出力する。
パリティ書き込み制御回路１１５３１６は、メモリ部１１５５に対してパリティを付加すべきデータのアドレスＡＤＲと付加すべきパリティデータを出力して、メモリ部１１５５に書き込む。
【００７３】
ＥＣＣ回路１１５３は、図１２および図１３の回路のいずれによっても構成することが可能である。
ただし、図１３の回路は、図１２の回路に比べて回路要素が多く回路が大きくなるおそれがあることから、図１２の回路の方が回路規模の削減、システムの低コスト化の観点から望ましい。
すなわち、図１２の回路は、エラー訂正復号器に対する小さな変更で、エラー訂正符号器を構成できる。その結果、エラー訂正符号器／復号器、そのものを共有するだけでなく、その周辺回路として符号データ読み出し制御回路やパリティ書き込み制御回路も、符号化時／復号化時で共有でき、回路規模を小さくでき、システムを低コストに実現できる。
【００７４】
ＥＤＣ回路１１５３２（図８参照）は、デコード処理時には、エラー訂正処理後のデータに対してＥＤＣチェック処理、デスクランブル処理を行い、デスクランブル処理後のデータをメモリ部１１５５のトラッキングバッファ（第３のメモリ）１１５５３に書き込む。
【００７５】
図１４は、本実施形態に係るＥＤＣ回路のデコード処理系の要部構成を示すブロック図である。
デコード処理系１１５３２Ｄは、図１４に示すように、ＥＤＣチェック処理を行うＥＤＣチェッカ（ＥＤＣ ｃｈｅｃｋｅｒ）１１５３２１およびデスクランブル処理を行うデスクランブラ（ｄｅｓｃｒａｍｂｌｅｒ）１１５３２２を有する。
【００７６】
ＥＤＣチェッカ１１５３２１によるＥＤＣチェック処理とデスクランブラ１１５３２２によるデスクランブル処理は、同時に実行される。これは、２つの処理でデータ読み出し順が似通っているために可能となるのである。
デスクランブル処理は、ある鍵情報（Ｋｅｙ）を用いてスクランブルされているデータを、スクランブルに用いた鍵情報（Ｋｅｙ）を用いてデスクランブルするものである。デスクランブルされたデータは、もとのメモリに書き戻すことなく、メモリ部１１５５のトラッキングバッファ（第３のメモリ）１１５５３に書き込まれる。
このため、デコード処理系１１５３２Ｄにおいては、メモリ部１１５５の第１のメモリ（メモリα）１１５５１または第２のメモリ（メモリβ）１１５５２からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）と、トラッキングバッファ１１５５３へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）は同時に実行される。トラッキングバッファ１１５５３に書き込まれたデータは、デコード処理が終了したデータである。
【００７７】
ＥＤＣ回路１１５３２は、エンコード処理時には、メモリ部１１５５のトラッキングバッファ１１５５３よりユーザデータが読み出し、スクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などを行い、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報をメモリ部１１５５の第１のメモリ（メモリα）１１５５１または第２のメモリ（メモリβ）１１５５２に書き込む。
【００７８】
図１５は、本実施形態に係るＥＤＣ回路のエンコード処理系の要部構成を示すブロック図である。
エンコード処理系１１５３２Ｅは、図１５に示すように、各種のフィールド情報を生成するフィールド情報生成回路（ＦＩＧＥＮ）１１５３２３、ＩＤ生成回路（ＩＤＧＥＮ）１１５３２４、ＩＥＤ生成回路（ＩＥＤＧＥＮ）１１５３２５、ＥＤＣパリティ生成回路（ＥＤＣＰＲＧＥＮ）１１５３２６、およびスクランブル処理を行うスクランブラ（ｓｃｒａｍｂｌｅｒ）１１５３２７を有する。
【００７９】
ＥＤＣパリティ生成回路１１５３２６によるＥＤＣパリティ生成とスクランブラ１１５３２７によるスクランブル処理は同時に実行される。これは、２つの処理でデータ読み出し順が似通っているため可能である。
スクランブル処理は、ある鍵情報（Ｋｅｙ）を用いてデータをスクランブルするものである。スクランブルされたデータは、もとのメモリに書き戻すことなく、メモリ部１１５５の第１のメモリ１１５５１または第２のメモリ１１５５２に書き込まれる。
このため、トラッキングバッファ１１５５３からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＥ）と、メモリ部１１５５の第１のメモリ（メモリα）１１５５１または第２のメモリ（メモリβ）１１５５２へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）は同時に実行される。
【００８０】
メモリ部１１５５は、上述したように、ＳＲＡＭからなる第１のメモリ１１５５１（メモリα）、ＳＲＡＭからなる第２のメモリ１１５５２（メモリβ）、およびＤＲＡＭからなる第３のメモリ（トラッキングメモリ）１１５５３を有するが、これらの容量は、たとえば次のように設定される。
第１のメモリ１１５５１と第２のメモリ１１５５２は、各パイプラインステージで必要とする大きさのデータを格納することが可能な容量、具体的には、少なくとも１ＥＣＣブロック分を格納可能な容量に設定される。
第３のメモリ（トラッキングメモリ）１１５５３は、ＥＣＣブロックのＮ倍の容量に設定される。
なお、トラッキングバッファ１１５５３は、リングバッファを構成し、ホスト装置１１７からの転送要求頻度ゆらぎに対する緩衝器の役割を果たす。あるいは、先読み処理にともない、ある種のキャッシュメモリとなる。
【００８１】
また、本実施形態では、第１のメモリ１１５５１および第２のメモリ１１５５２にデータを格納するときには、所定の鍵で暗号化して格納し、データを読み出すときは、暗号化時の鍵を用いて復号するように構成している。
そのために、たとえば図１６に示すように、第１のメモリ１１５５１Ａに鍵ＫＥＹ−αで格納データを暗号化してメモリαに格納する暗号器１１５５１１とメモリαに格納されたデータを読み出し鍵ＫＥＹ−αで復号する復号器１１５５１２を設ける。
【００８２】
図１７は、この暗号器および復号器を内蔵する第１のメモリ１１５５１Ａおよび第２のメモリ１１５５２Ａを採用したデコーダ／エンコーダ回路１１５の構成例を示すブロック図である。
【００８３】
図１７において、第１のメモリ１１５５１Ａおよび第２のメモリ１１５５２Ａの構成以外は図８の構成と同様である。
図１７に示すように、第１のメモリ１１５５１Ａに鍵ＫＥＹ−αで格納データを暗号化してメモリαに格納する暗号器（暗号化回路）１１５５１１αとメモリαに格納されたデータを読み出し鍵ＫＥＹ−αで復号する復号器（復号化回路）１１５５１２αを設けている。
同様に、第２のメモリ１１５５２Ａに鍵ＫＥＹ−βで格納データを暗号化してメモリβに格納する暗号器（暗号化回路）１１５５１１βとメモリβに格納されたデータを読み出し鍵ＫＥＹ−βで復号する復号器（復号化回路）１１５５１２βを設けている。
【００８４】
なお、図１７は、デコード処理時に、メモリ格納データを暗号化する様子を示しており、図１７ではメモリスイッチを含む第１バス１１５６１と、メモリの間に暗号器／ 復号器を配置しているが、メモリスイッチを含む第１バス１１５６１と各パイプラインを構成する回路、ＥＦＭ復調器１１５１、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２との間に配置することも可能である。
【００８５】
暗号器１１５５１１α（β）は、たとえば図１８に示すように、入力データに対して鍵ＫＥＹ−α（β）を排他的論理和ゲートＥＸＯＲで排他的論理和をとってデータを暗号化し、メモリα（β）に格納する。
【００８６】
復号器１１５５１２α（β）は、たとえば図１９に示すように、格納データに対して鍵ＫＥＹ−α（β）を排他的論理和ゲートＥＸＯＲで排他的論理和をとってデータ復号する。
【００８７】
メモリ格納データの暗号化についてさらに説明する。
【００８８】
図２０は、デコーダパイプライン処理と鍵情報の関係を示す図である。
この例では、鍵情報としてｋｅｙ１，Ｋｅｙ２，Ｋｅｙ３を用いている。
図２０のデコーダパイプライン処理は、ＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）→ＥＣＣ処理（ＰＩ−ＲＤ，ＰＯ−ＲＤ）→ＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）の順に進むが、これらは同一の鍵情報を用いて処理される。パイプライン処理実行中に、異なる鍵情報を用いて格納されたデータに対しては、正しくデータが読み出されない。
これにより、ＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）時にバッファリングが行われないデータがあると、前回以前のＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）で格納されたデータが読み出される。
しかしながら、それは異なる鍵情報を用いて格納されたデータであるので、読み出し値は不正となる。したがって、エラー訂正不能となる。
【００８９】
一般に、エラー訂正が、積符号で構成されている場合、内符号（ＰＩ）の訂正不能情報を消失フラグとして、外符号（ＰＯ）の訂正が行われる。
そのような方法を取った場合にメモリ格納データの暗号化を行わない場合、次のような不都合が考えられる。
ＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）時にＰＬＬの乱れや、シンク保護の乱れなどを原因として、バッファリングされないデータがあると、当該部分のデータは、前回以前に格納されたデータとなる。
そのデータが、エラー訂正良好（ＯＫ）データであると、内符号のエラー訂正時に、エラー訂正良好となり、エラー訂正不能とならない。このため、外符号訂正時に消失訂正フラグを立てることができないため、エラー訂正能力が減退してしまう。
【００９０】
また、一般にホスト装置１１７のデータ転送要求に対する、転送の可否を、エラー訂正状況を検査せずに、ＥＤＣチェック状況を検査することによって行う場合がある。
このような場合、前記のバッファリング抜けがあると、当該部分のデータが、前回以前に格納されたデータかつ所望されないデータかつＥＤＣチェック良好（ＯＫ）のデータとなり、誤って、ホスト装置１１７に転送される場合がある。
以上のようなケースは、メモリ格納データを一連のパイプライン処理固有の鍵情報にて暗号化することにより防止することができる。
【００９１】
メモリ格納データの暗号化／復号化は、鍵が正しければ、メモリの読み書きは正しく行われるが、鍵が誤っていると、もともと格納されているデータに対する鍵と、あらたな読み書き時のデータに対する鍵が異なってしまい、メモリアクセスしても誤った結果となる。
これにより、誤ったデータをホスト装置１１７へ送ることや、エラー訂正能力の減退を防止することができる。
【００９２】
バス部１１５６は上述したように、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー訂正器１１５３とメモリ部１１５５の第１のメモリと第２のメモリとのデータ転送経路をステート情報ＳＴ０，ＳＴ１に応じて切り替える機能を有する。
【００９３】
デコード処理時には、図２１に示すように、初期状態でステート（Ｓｔａｔｅ）０となる。
ステート０における復調データ書き込み処理（ＥＦＭ−ＷＲ）が終了するとステート１になる。
そして、ステート１における復調データ書き込み処理（ＥＦＭ−ＷＲ）が終了するとステート０になる。
このように、ＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）の終了毎に、ステート０とステート１が順次に切り替わる。
【００９４】
図２２は、デコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋復調器１１５１、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
また、図２３は、デコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋復調器１１５１、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
【００９５】
ステート０時には、図２２に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋復調器１１５１から第１のメモリ（メモリα）１１５５１への書き込むべきＥＦＭ＋復調データのデータ転送経路が形成され、一方ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第２のメモリ（メモリβ）１１５５２との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）の各データの転送経路が形成される。
また、ＰＩエラー訂正のための読み出し／書き込み処理、また、ＰＯエラー訂正のための読み出し／書き込み処理の転送経路も形成される。
また、ステート０時には、図２２に示すように、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２から第３のメモリ（トラッキングバッファ）１１５５３へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ：実際には、スクランブル済データの書き込み処理）のデータ転送経路、並びに、第３のメモリ（トラッキングバッファ）１１５５３からホストインタフェース回路１１５４へのデータ転送経路が形成される。
【００９６】
ステート１時には、図２３に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋復調器１１５１から第２のメモリ（メモリβ）１１５５２への書き込むべきＥＦＭ＋復調データのデータ転送経路が形成され、一方ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第１のメモリ（メモリα）１１５５１との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）の各データの転送経路が形成される。
また、ＰＩエラー訂正のための読み出し／書き込み処理、また、ＰＯエラー訂正のための読み出し／書き込み処理の転送経路も形成される。 また、ステート１時には、図２３に示すように、ステート０時と同様に、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２から第３のメモリ（トラッキングバッファ）１１５５３へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ：実際には、スクランブル済データの書き込み処理）のデータ転送経路、並びに、第３のメモリ（トラッキングバッファ）１１５５３からホストインタフェース回路１１５４へのデータ転送経路が形成される。
【００９７】
エンコード処理時にも、図２４に示すように、初期状態でステート（Ｓｔａｔｅ）０となる。
ステート１におけるＥＦＭ＋変調前データ読み出し処理（ＥＦＭ−ＲＤ）が終了するとステート１になる。
そして、ステート１におけるＥＦＭ＋変調前データ読み出し処理（ＥＦＭ−ＲＤ）が終了するとステート０になる。
このように、ＥＦＭ＋変調前データ読み出し処理（ＥＦＭ−ＲＤ）の終了毎に、ステート０とステート１が順次に切り替わる。
【００９８】
図２５は、エンコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋変調器１１５２、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
また、図２６は、エンコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋変調器１１５２、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
【００９９】
ステート０時には、図２５に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋変調器１１５２に第１のメモリ（メモリα）１１５５１から読み出すべきデータの転送経路が形成され、ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第２のメモリ（メモリβ）１１５５２との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）の各データの転送経路が形成される。
また、ステート０時には、図２５に示すように、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２に第３のメモリ（トラッキングバッファ）１１５５３からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）のデータ転送経路、並びに、ホストインタフェース回路１１５４から第３のメモリ（トラッキングバッファ）１１５５３へのデータ転送経路が形成される。
【０１００】
ステート１時には、図２６に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋変調器１１５２に第２のメモリ（メモリβ）１１５５２から読み出すべきデータの転送経路が形成され、ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第１のメモリ（メモリα）１１５５１との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）の各データの転送経路が形成される。
また、ステート１時には、図２６に示すように、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２に第３のメモリ（トラッキングバッファ）１１５５３からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）のデータ転送経路、並びに、ホストインタフェース回路１１５４から第３のメモリ（トラッキングバッファ）１１５５３へのデータ転送経路が形成される。
【０１０１】
図２７は、本実施形態に係るバス部の第１バスの具体的な構成例を示す回路図である。
図２８は、本実施形態に係るバス部の第１バスの「ＭＥＭ−ＳＴＡＴＥ」時のステート０とステート１との状態遷移を示す図であり、図２９は、本実施形態に係るバス部の第１バスの「ＥＣＣＰＨＡＳＥ」時のステート０とステート１との状態遷移を示す図である。
また、図３０（Ａ）〜（Ｈ）は、図２７の回路のデコード処理時のタイミングチャートであり、図３１（Ａ）〜（Ｈ）は、図２７の回路のエンコード処理時のタイミングチャートである。
【０１０２】
バス部１１５６の第１バス１１５６１は、図２７に示すように、セレクタ２０１〜２１５を有している。
【０１０３】
セレクタ２０２は、信号ＥＮＣＭＯＤＥのレベルに応じてＥＦＭ復調器１１５１のアドレスデータＥＦＭＤ ＡＤＤかＥＦＭ変調器１１５２のアドレスデータＥＦＭＭ ＡＤＤのいずれかを選択してアドレスデータＥＦＭ ＡＤＤとしてセレクタ２０８および２１１に出力する。
【０１０４】
セレクタ２０４は、信号ＥＣＣＰＨＡＳＥのレベルに応じてＥＣＣ回路１１５３１の書き込みデータＥＣＣ ＷＤＡＴＡかＥＤＣ回路１１５３２の書き込みデータＥＣＣ ＷＤＡＴＡのいずれかを選択して書き込みデータＥＣＣＰ ＷＤＡＴＡとしてセレクタ２０７および２１０に出力する。
セレクタ２０５は、信号ＥＣＣＰＨＡＳＥのレベルに応じてＥＣＣ回路１１５３１のアドレスデータＥＣＣ ＡＤＤかＥＤＣ回路１１５３２のアドレスデータＥＤＣ ＡＤＤのいずれかを選択してアドレスデータＥＣＣＰ ＡＤＤとしてセレクタ２０８および２１１に出力する。
セレクタ２０６は、信号ＥＣＣＰＨＡＳＥのレベルに応じてＥＣＣ回路１１５３１のデータＥＣＣ ＸＷＡかＥＤＣ回路１１５３２のデータＥＤＣ ＸＷＲのいずれかを選択してデータＥＤＣ ＸＷＲとしてセレクタ２０９および２１２に出力する。
【０１０５】
セレクタ２０７は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてＥＦＭ復調器１１５１による書き込みデータＥＦＭＤ ＷＤＡＴＡかセレクタ２０４による書き込みデータＥＣＣＰ ＷＤＡＴＡかのいずれかを選択して、書き込みデータＡ ＷＤＡＴＡとして第１のメモリ（メモリα）１１５５１に出力する。
セレクタ２０８は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてセレクタ２０２によるアドレスデータＥＦＭ ＡＤＤかセレクタ２０５によるアドレスデータＥＣＣＰ ＡＤＤかのいずれかを選択して、アドレスデータＡ ＡＤＤとして第１のメモリ（メモリα）１１５５１に出力する。
セレクタ２０９は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてＥＦＭ復調器１１５１によるデータＥＦＭ ＸＷＲかセレクタ２０６によるアドレスデータＥＣＣＰ ＸＷＲかのいずれかを選択して、データＡ ＸＷＲとして第１のメモリ（メモリα）１１５５１に出力する。
【０１０６】
セレクタ２１０は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてＥＦＭ復調器１１５１による書き込みデータＥＦＭＤ ＷＤＡＴＡかセレクタ２０４による書き込みデータＥＣＣＰ ＷＤＡＴＡかのいずれかを選択して、書き込みデータＢ ＷＤＡＴＡとして第２のメモリ（メモリβ）１１５５２に出力する。
セレクタ２１１は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてセレクタ２０２によるアドレスデータＥＦＭ ＡＤＤかセレクタ２０５によるアドレスデータＥＣＣＰ ＡＤＤかのいずれかを選択して、アドレスデータＢ ＡＤＤとして第２のメモリ（メモリβ）１１５５２に出力する。
セレクタ２１２は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてＥＦＭ復調器１１５１によるデータＥＦＭＤ ＸＷＲかセレクタ２０６によるアドレスデータＥＣＣＰ ＸＷＲかのいずれかを選択して、データＢ ＸＷＲとして第２のメモリ（メモリα）１１５５２に出力する。
【０１０７】
セレクタ２０７〜２０９は、たとえば信号ＭＥＭ ＳＴＡＴＥがデータ「０」（ローレベル）で供給されている場合には、入力「０」に供給されているデータ、すなわち、ＥＦＭ復調器１１５１，セレクタ２０２の出力データを選択して第１のメモリ（メモリα）１１５５１に出力する。
セレクタ２０７〜２０９は、たとえば信号ＭＥＭ ＳＴＡＴＥがデータ「１」（ハイレベル）で供給されている場合には、入力「１」に供給されているデータ、すなわち、セレクタ２０４〜２０６の出力データを選択して第１のメモリ（メモリα）１１５５１に出力する。
セレクタ２１０〜２１２は、たとえば信号ＭＥＭ ＳＴＡＴＥがデータ「０」（ローレベル）で供給されている場合には、入力「０」に供給されているデータ、すなわち、ＥＦＭ復調器１１５１，セレクタ２０２の出力データを選択して第２のメモリ（メモリβ）１１５５２に出力する。
セレクタ２０７〜２０９は、たとえば信号ＭＥＭ ＳＴＡＴＥがデータ「１」（ハイレベル）で供給されている場合には、入力「１」に供給されているデータ、すなわち、セレクタ２０４〜２０６の出力データを選択して第２のメモリ（メモリβ）１１５５１に出力する。
【０１０８】
セレクタ２０７〜２０９は入力「０」がＥＦＭ復調器１１５１，セレクタ２０２の出力に接続され、入力「１」がセレクタ２０４〜２０６の出力に接続されている。
これに対して、セレクタ２１０〜２１２は入力「１」がＥＦＭ復調器１１５１，セレクタ２０２の出力に接続され、入力「０」がセレクタ２０４〜２０６の出力に接続されている。
したがって、第１のメモリ１１５５１に対してＥＦＭデータが書き込まれているときは、第２のメモリ１１５５２に対してＥＣＣまたはＥＤＣに関するデータが書き込まれ、第１のメモリ１１５５１に対してＥＣＣまたはＥＤＣに関するデータが書き込まれているときは、第２のメモリ１１５５２に対してＥＦＭデータが書き込まれる。
【０１０９】
セレクタ２１３は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じて第１のメモリ１１５５１の読み出しデータＡ ＲＤＡＴＡか第２のメモリ１１５５２の読み出しデータＢ ＲＤＡＴＡかのいずれかを選択して、データＥＦＭＤ ＲＤＡＴＡとしてＥＦＭ復調器１１５２に出力する。
セレクタ２１４は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じて第１のメモリ１１５５１の読み出しデータＡ ＲＤＡＴＡか第２のメモリ１１５５２の読み出しデータＢ ＲＤＡＴＡかのいずれかを選択して、データＥＣＣ ＷＤＡＴＡとしてＥＣＣ回路１１５３１に出力する。
セレクタ２１５は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じて第１のメモリ１１５５１の読み出しデータＡ ＲＤＡＴＡか第２のメモリ１１５５２の読み出しデータＢ ＲＤＡＴＡかのいずれかを選択して、データＥＤＣ ＲＤＡＴＡとしてＥＤＣ回路１１５３２に出力する。
【０１１０】
セレクタ２１３の入力「０」は第１のメモリ１１５５１の読み出しデータＡ ＤＡＴＡの供給ラインに接続され、入力「１」は第２のメモリ１１５５２の読み出しデータＢ ＤＡＴＡの供給ラインに接続されている。
これに対して、セレクタ２１４，２１５の入力「０」は第２のメモリ１１５５２の読み出しデータＢ ＤＡＴＡの供給ラインに接続され、入力「１」は第１のメモリ１１５５１の読み出しデータＡ ＤＡＴＡの供給ラインに接続されている。
したがって、第１のメモリ１１５５１の読み出しデータＡ ＤＡＴＡがＥＦＭ変調器１１５２に供給されているときは、第２のメモリ１１５５２の読み出しデータＢ ＤＡＴＡがＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２に供給され、第１のメモリ１１５５１の読み出しデータＡ ＤＡＴＡがＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２に供給されているときは、第２のメモリ１１５５２の読み出しデータＢ ＤＡＴＡがＥＦＭ変調器１１５２に供給される。
【０１１１】
図３２は、本実施形態に係るバス部の第２バスの具体的な構成例を示す回路図である。
【０１１２】
この第２のバス１１５６２は、図３２に示すように、バスアービタ（ＢＳＡＢＴＲ）３０１、データセレクタ（ＤＴＳＥＬ）３０２、アドレスセレクタ（ＡＤＳＥＬ）３０３、およびメモリアクセスシーケンサ（ＭＡＣＳＱＲ）３０４を有している。
【０１１３】
バスアービタ３０１は、バスの調停を行う。ＥＤＣ回路１１５３２およびホストインタフェース回路１１５４からのリクエストＥＤＣ ＲＥＱ，ＨＯＳＴ ＲＥＱに応じて、いずれか１つの回路に対してバスアクセス権を与えるとともに、ＡＣＫを返す。
このとき、バスアービタ３０１は、データセレクタ３０２およびアドレスセレクタ３０３に信号ＢＵＳＳＬを出力して、ＥＤＣ回路１１５３２およびホストインタフェース回路１１５４のうちのいずれの回路からの書き込みデータＥＤＣ Ｔ ＷＤＡＴＡまたはＨＯＳＴ Ｔ ＷＤＡＴＡ、およびアドレスデータＥＤＣ Ｔ ＡＤＤまたはＨＯＳＴ Ｔ ＡＤＤを選択させる。これにより、データセレクタ３０２から選択データＤＡＴＡが、アドレスセレクタ３０３から選択アドレスＡＤＤがメモリアクセスシーケンサ３０４に供給される。
バス調停が終わると、バスアービタ３０１は、メモリアクセスシーケンサ３０４を信号Ｍ ＡＯＳ ＳＴＴにより起動する。
メモリアクセスシーケンサ３０４は、信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，ＡＤＤおよびデータを出力して第３のメモリであるトラッキングバッファ１１５６３に対してメモリアクセスを行う。
また、トラッキングバッファ１１５６３からの読み出しデータは、メモリアクセスシーケンサ３０４、ＥＤＣ回路１１５３２、またはホストインタフェース回路１１５４に入力される。
【０１１４】
以下に、上記構成を有する光ディスク記録再生装置１００（図５参照）の動作を、デコーダ／エンコーダ回路１１５のデコーダパイプライン処理およびエンコーダパイプライン処理を中心に、図面に関連付けて説明する。
【０１１５】
まず、図３３に関連付けてデコーダパイプライン処理について説明する。
【０１１６】
光ピックアップ１０３によりディスク１０１から読み出され電気信号に変換されたデータは、ＲＦアンプ１０６に入力される。
ＲＦアンプ１０６においては、光ピックアップ１０３より伝えられる複数の信号に対して演算が行われ、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥが生成されてサーボＤＳＰ１０７に出力され、データ列信号（ＲＦ信号）Ｓ１０６に対して波形整形が行われて２値化回路１１０に出力される。
サーボＤＳＰ１０７では、ＲＦアンプ１０６にて生成された、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥを、フォーカスサーボ、トラッキングサーボ、スレッドサーボの制御が行われる。
【０１１７】
２値化回路１１０では、ＲＦアンプ１０６によるＲＦ信号Ｓ１０６が２値化され、さらにクロック再生回路１１１において、２値化回路１１０で２値化されたＲＦ信号に基づいてクロックが抽出され、ＲＦ信号がデジタル信号としてデコーダ／エンコーダ回路１１５に入力される。
この場合、パイプライン処理を行うデコーダ／エンコーダ回路１１５には、各パイプラインステージで必要とする大きさの一連のデータが１ブロック（ＢＬＫ）単位として、たとえば複数のブロック（たとえばＢＬＫ１〜ＢＬＫ３）が連続して供給される。
【０１１８】
このとき、初期状態であることから、デコーダ／エンコーダ回路１１５のバス部１１５６には、ステート情報ＳＴ０がアクティブで供給され、バス部１１５６はステート０状態にある。したがって、デコーダ／エンコーダ回路１１５の接続経路は、図２２に示すように形成されている。
【０１１９】
そして、図３３に示すように、フェーズ０（Ｐｈａｓｅ０）では、２値化回路１１０により２値化されたＲＦデータ（ＢＬＫ１）が、ＥＦＭ復調回路１１５１に入力されると、ＥＦＭ＋復調され、メモリα（第１のメモリ）に書き込まれる。
ＥＦＭ＋復調データの書き込みが終了すると、ステート１に状態遷移し、デコーダ／エンコーダ回路１１５の接続経路は、図２３に示すように形成される。
【０１２０】
フェーズ１（Ｐｈａｓｅ１）では、ＥＦＭ＋復調データがメモリβ（第１のメモリ）に書き込まれる。
一方、メモリαに格納されたデータに対して、エラー訂正処理が行われた後、ＥＤＣチェック処理、デスクランブル処理が行われる。
エラー訂正処理のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のエラー訂正結果に応じてエラー訂正処理、ＰＯ符号の読み出し、ＰＯ符号のエラー訂正結果に応じてエラー訂正処理が伴う。必要に応じて、ＰＩ訂正、ＰＯ訂正が繰り返し行われる。ＥＤＣ チェック処理とデスクランブル処理は、同時に実行される。これは、２つの処理でデータ読み出し順が似通っているため可能である。
デスクランブル処理されたデータは、もとのメモリに書き戻すことなく、トラッキングバッファ（第３のメモリ）１１５５３に書き込まれる。
このため、メモリαからのＥＤＣデータ読み出し処理と、トラッキングバッファへのＥＤＣデータ書き込み処理は同時に実行される。トラッキングバッファに書き込まれたデータは、デコード処理が終了したデータである。
そして、ホスト装置１１７からの転送要求に従って、ホストインタフェース回路１１５４を通して、ホスト装置１１７に転送される。
上述したように、トラッキングバッファ１１５５３は、リングバッファを構成し、Ｈｏｓｔからの転送要求頻度ゆらぎに対する緩衝器の役割を果たす。あるいは、先読み処理にともない、ある種のキャッシュメモリとなる。
【０１２１】
ＥＤＣチェックのためのデータ読み出しは、１ ＥＣＣブロック分のＥＦＭ＋データの書き込み終了以前に終了する。１ ＥＣＣブロック分のＥＦＭ＋データの書き込みが終了すると、バス部１１５６の状態が再度ステート０に遷移する。
したがって、デコーダ／エンコーダ回路１１５の接続経路は、図２２に示すように形成される。
【０１２２】
フェーズ２（Ｐｈａｓｅ２）では、メモリαに対してＥＦＭ＋復調データの書き込みが行われ、メモリβに対してＥＣＣ復号処理、ＥＤＣチェック処理、デスクランブル処理などが行われる。
【０１２３】
フェーズ３（Ｐｈａｓｅ３）では、必要とされるＥＦＭデータの書き込みがすでに終了しているため、ＥＦＭ＋復調データの書き込みは行われず、メモリαに対するＥＣＣ復号処理、ＥＤＣチェック処理、デスクランブル処理などが行われる。
【０１２４】
ここで、メモリアクセス状況を、本実施形態に係る回路と、従来の図１の回路とを比較する。
図３４は、本実施形態に係る回路のメモリアクセス状況を示す図であり、図３５は図１の回路のメモリアクセス状況を示す図である。
いずれも、ＰＩ， ＰＯそれぞれを２回繰り返して訂正を行ったときの様子を示している。
【０１２５】
図３５に示す従来回路では、ＥＦＭ−ＷＲ，ＥＣＣ ＰＩ−ＲＤ、ＥＣＣ ＰＯ−ＲＤ，ＥＣＣ ＰＩ２−ＲＤ、ＥＣＣ ＰＯ２−ＲＤ、ＥＣＣ ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ−ＲＤ＆ＷＲ、ＥＣＣ ＰＩ２−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ２−ＲＤ＆ＷＲ、ＥＤＣ−ＲＤ、ＥＤＣ−ＷＲ、ＨＯＳＴ−ＷＲ、ＨＯＳＴ−ＲＤ、ＥＦＭ−ＷＲ等のアクセスが、単一のメモリに対して発生している。
これに対し、図３４に示す本実施形態に係る回路においては、３つのメモリに分散して、メモリアクセスが行われるため、メモリアクセスのボトルネックが緩和される。
図３４においては、メモリαに対しＥＦＭ−ＷＲアクセスが発生し、メモリβに対してＥＣＣ ＰＩ−ＲＤ、ＥＣＣ ＰＯ−ＲＤ、ＥＣＣ ＰＩ２−ＲＤ、ＥＣＣ ＰＯ２−ＲＤ、ＥＣＣ ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ−ＲＤ＆ＷＲ、ＥＣＣ ＰＩ２−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ２−ＲＤ＆ＷＲ、ＥＤＣ−ＲＤのアクセスが発生し、トラッキングバッファに対してＥＤＣ−ＷＲ、ＨＯＳＴ−ＲＤのアクセスが発生している。
【０１２６】
一般にメモリに対して時間的に重複するアクセスがあると、メモリへのアクセス権の調停が必要となる。その場合、アクセス権調停に伴うオーバヘッドが発生してしまう。
図３５では全てのアクセスが単一のメモリに集中するので、このオーバーヘッドが大きくなる。
一方、図３４では、重複するメモリアクセスが少なく、オーバヘッドも小さい。図３４について、メモリアクセスを確認すると、メモリαに対するアクセスはＥＦＭ−ＷＲのみで調停を必要としない。トラッキングバッファに対しては、ＥＤＣ−ＷＲとＨＯＳＴ−ＲＤのアクセスのみであり、連続アクセス回数を大きくでき、オーバヘッドを小さくできる。メモリβに対しては、ＥＣＣ処理と、ＥＤＣ処理があるが、両処理は順次行われるので同時に行われるのでアクセス権の調停は必要ない。
ＥＣＣについては、符号読み出しと、エラー訂正処理とは時間的に重複するが、エラー訂正処理（Ｒｅａｄ＆Ｗｒｉｔｅ）アクセスは少ないので、やはりオーバーヘッドは小さい。また、各符号に対するアクセスがあるが、これらは時間的にほとんど、重複しないので、やはりオーバーヘッドは小さい。
トラッキングバッファへは、デコード処理終了データが書き込まれる。ホストインタフェース回路１１５４は、ホスト装置１１７からの転送要求に従い、デコード処理終了データをホスト装置１１７に転送する。
【０１２７】
次に、図５を参照しつつ図３６に関連付けてエンコーダパイプライン処理について説明する。
【０１２８】
フェーズ０（Ｐｈａｓｅ０）では、ホスト装置１１７よりホストインタフェース回路１１５４にユーザデータが入力されると、第２バス１１５６２を通してトラッキングバッファ１１５５３にユーザデータが書き込まれる。
ユーザデータ以外のアドレス情報やパリティ情報が入力されることもあるが、その場合はアドレス生成やパリティ生成動作が省略される。
ユーザデータの書き込みが終了すると、エンコード処理がスタートする。
【０１２９】
このとき、初期状態であることから、デコーダ／エンコーダ回路１１５のバス部１１５６には、ステート情報ＳＴ０がアクティブで供給され、バス部１１５６はステート０状態にある。したがって、デコーダ／エンコーダ回路１１５の接続経路は、図２５に示すように形成されている。
【０１３０】
フェーズ１（Ｐｈａｓｅ１）では、トラッキングバッファ１１５５３より、ユーザデータが読み出され、ＥＤＣ回路１１５３２においてスクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などが行われ、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報がメモリαに書き込まれる。ＥＤＣパリティ生成、スクランブル処理は同時に実行される。これは、２つの処理でデータ読み出し順が似通っているため可能である。スクランブル処理されたデータは、もとのメモリに書き戻すことなく、トラッキングバッファに書き込まれる。
このため、トラッキングバッファからのＥＤＣデータ読み出し処理と、メモリα（第１のメモリ）へのＥＤＣデータ書き込み処理は同時に実行される。メモリαに格納されたデータに対して、ＥＣＣパリティ付加が行われる。エンコード処理のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のパリティ部書き換え処理、ＰＯ符号の読み出し、ＰＯ符号のパリティ部書き換え処理が伴う。
【０１３１】
フェーズ２（Ｐｈａｓｅ２）では、メモリαに格納されているデータに対する読み出しと、読み出されたデータに対するＥＦＭ＋変調が行われる。ＥＦＭ＋変調が行われたデータは、２値信号として出力され、ディスクへの書き込み処理が行われる。
ＥＦＭ＋変調のための読み出しが終了されると、ステート１に状態遷移し、デコーダ／エンコーダ回路１１５の接続経路は、図２６に示すように形成される。
【０１３２】
一方、メモリβ（第２のメモリ）に対しては、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報の書き込み処理、およびＥＣＣパリティ付加処理などが行われる。
【０１３３】
フェーズ３（Ｐｈａｓｅ３）では、メモリαに対しては、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報の書き込み処理、およびＥＣＣパリティ付加処理などが行われる。
一方、メモリβに格納されたデータに対するＥＦＭ＋復調のためのデータ読み出しが行われる。
【０１３４】
フェーズ４（Ｐｈａｓｅ４）では、トラッキングバッファに残っているデータがないので、ＥＣＣパリティ付加処理等は行わない。
一方、メモリαに格納されたデータに対するＥＦＭ＋復調のためのデータ読み出しが行われる。
【０１３５】
ここで、メモリアクセス状況を、本実施形態に係る回路と、従来の図３の回路とを比較する。
図３７は、本実施形態に係る回路のメモリアクセス状況を示す図であり、図３８は図３の回路のメモリアクセス状況を示す図である。
いずれも、エンコード処理を行ったときの様子を示している。
【０１３６】
図３８の従来回路では、ＥＦＭ−ＲＤ、ＥＤＣ−ＷＲ、ＥＣＣ ＰＩ−ＲＤ、ＥＣＣ ＰＯ−ＲＤ、ＥＣＣ ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ−ＲＤ＆ＷＲ、ＨＯＳＴ−ＷＲ、ＥＤＣ−ＲＤ、ＥＦＭ−ＲＤ等のアクセスが、単一のメモリに対して発生している。
【０１３７】
これに対し、図３７の本実施形態に係る回路においては、３つのメモリに分散して、メモリアクセスが行われるため、メモリアクセスのボトルネックが緩和される。
図３７においては、メモリαに対しＥＦＭ−ＲＤアクセスが発生し、メモリβに対してＥＤＣ−ＷＲ、ＥＣＣ ＰＩ−ＲＤ、ＥＣＣ ＰＯ−ＲＤ、ＥＣＣ ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ−ＲＤ＆ＷＲ、のアクセスが発生し、トラッキングバッファ１１５５３に対してＨＯＳＴ−ＷＲ、ＥＤＣ−ＲＤのアクセスが発生している。
【０１３８】
一般にメモリに対して時間的に重複するアクセスがあると、メモリへのアクセス権の調停が必要となる。その場合、アクセス権調停に伴うオーバヘッドが発生してしまう。
図３８では全てのアクセスが単一のメモリに集中するので、このオーバーヘッドが大きくなる。
【０１３９】
一方、図３７では、重複するメモリアクセスが少なく、オーバヘッドも小さい。図３７について、メモリアクセスを確認すると、メモリαに対するアクセスはＥＦＭ−ＲＤのみで調停を必要としない。トラッキングバッファ１１５５３に対しては、ＥＤＣ−ＲＤとＨＯＳＴ−ＷＲのアクセスのみであり、連続アクセス回数を大きくでき、オーバヘッドを小さくできる。メモリβに対しては、ＥＤＣ処理と、ＥＣＣ処理があるが、両処理は順次行われるのでアクセス権の調停は必要ない。ＥＣＣについては、符号読み出しと、パリティ書き換え処理とは時間的に重複するが、パリティ書き換え処理（Ｒｅａｄ＆Ｗｒｉｔｅ）アクセスは少ないので、やはりオーバーヘッドは小さい。また、各符号に対するアクセスがあるが、これらは時間的にほとんど、重複しないので、やはりオーバーヘッドは小さい。
【０１４０】
以上説明したように、本実施形態によれば、データ再生時には、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して供給される、ＥＦＭ復調器１１５１でＥＦＭ＋復調後のブロック単位のデータを第１のメモリおよび第２のメモリに交互に書き込み、書き込みが行われていない第１のメモリまたは第２のメモリから記録データがステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通してエラー訂正器１１５３に読み出され、誤り訂正中のデータ（ＥＤＣ）を第１のメモリまたは第２のメモリに書き込み、誤り訂正が終わったデータを第３のメモリ（トラッキングメモリ）に格納し、データ記録時には、ホスト装置１１７からブロック単位で転送されるユーザデータを、バス部１１５６を介してトラッキングバッファとしての第３のメモリ（トラッキングメモリ）に書き込み、エンコード処理開始後、エラー訂正器１１５３により第３のメモリに格納したユーザデータが読み出され、エラー訂正器１１５３でスクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報を、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して第１のメモリおよび第２のメモリにブロック単位毎に交互に書き込み、ＥＦＭ変調器１１５２により第１のメモリまたは第２のメモリに格納されているデータが読み出されるように構成した。このように構成したことにより、以下の効果を得ることができる。
【０１４１】
すなわち、パイプライン処理を行う際に、各パイプラインステージでメモリを共有するため、データの受け渡しのためのメモリアクセスが無い。また、パイプライン処理を行う際に、ある時刻においては、各パイプラインステージでメモリを占有するため、１つのメモリに対するメモリアクセスが少ない。
したがって、高速動作が可能であり、また、低消費電力化が可能である。
また、システムの出力段に、緩衝器となるメモリを持つため、システムのデータ要求が無いときでも、パイプライン動作が中断することが無く、高速動作が可能である。
さらにまた、システムに必要な緩衝器となるメモリのサイズが用途による変化要求に対して、同緩衝メモリにアクセスする部分のみを置換することにより、容易に対処できる。
【０１４２】
また、本実施形態によれば、パリティ消失ポインタ発生器（ＰＮＴＧＥＮ）１１５３１２、セレクタ１１５３１３を設けてＥＣＣデコーダ（ＤＥＣ）とＥＣＣエンコーダ（ＥＮＣ）を共有させていることから、エラー訂正復号器に対する小さな変更で、エラー訂正符号器を構成できる。
その結果、エラー訂正符号器／復号器、そのものを共有するだけでなく、その周辺回路として符号データ読み出し制御回路やパリティ書き込み制御回路も、符号化時／復号化時で共有でき、回路規模を小さくでき、システムを低コストに実現できる利点がある。
【０１４３】
また、本実施形態では、第１のメモリ１１５５１および第２のメモリ１１５５２にデータを格納するときには、所定の鍵で暗号化して格納し、データを読み出すときは、暗号化時の鍵を用いて復号するように構成していることから、データの書き込みが正しく行われないパイプラインステージがあっても、書き込みが行われなかった部分のデータは、他のパイプラインステージにおいて、誤ったデータとなるので、誤動作をすることがない。
また、光ディスク装置において、ＥＦＭ−ＷＲ時にＰＬＬの乱れや、シンク保護の乱れなどを原因として、バッファリングされないデータがあっても、エラー訂正能力の減退がない。
また、光ディスク装置において、ＥＦＭ−ＷＲ時にＰＬＬの乱れや、シンク保護の乱れなどを原因として、バッファリングされないデータがあっても、不正にＥＤＣチェックが良好（ＯＫ）となり、誤ってホスト装置１１７にデータが出力されることがないという利点がある。
【０１４４】
【発明の効果】
以上説明したように、本発明によれば、パイプライン処理を行う際に、各パイプラインステージでメモリを共有するため、データの受け渡しのためのメモリアクセスが無い。また、パイプライン処理を行う際に、ある時刻においては、各パイプラインステージでメモリを占有するため、１つのメモリに対するメモリアクセスが少ない。
したがって、高速動作が可能であり、また、低消費電力化が可能である。
また、システムの出力段に、緩衝器となるメモリを持つため、システムのデータ要求が無いときでも、パイプライン動作が中断することが無く、高速動作が可能である。
さらにまた、システムに必要な緩衝器となるメモリのサイズが用途により変化要求に対して、同緩衝メモリにアクセスする部分のみを置換することにより、容易に対処できる。
【図面の簡単な説明】
【図１】一般的なデコーダ回路の構成例を示すブロック図である。
【図２】図１の回路におけるデコーダパイプライン処理のメモリバッファに対するアクセス状況を示す図である。
【図３】一般的なエンコーダ回路の構成例を示すブロック図である。
【図４】図３の回路におけるエンコーダパイプライン処理のメモリバッファに対するアクセス状況を示す図である。
【図５】本発明に係るパイプライン処理システムを採用したＤＶＤの光ディスク記録再生装置の一実施形態を示すブロック図である。
【図６】本発明に係るパイプライン処理システムを採用したＤＶＤの光ディスク再生装置の一実施形態を示すブロック図である。
【図７】本発明に係るパイプライン処理システムを採用したＤＶＤの光ディスク記録装置の一実施形態を示すブロック図である。
【図８】データ再生時のデコード処理を行う場合の本実施形態に係るデコーダ／エンコーダ回路におけるエラー訂正器、メモリ部、およびバス部の具体的な構成およびデータ経路を具体的に示す図である。
【図９】データ記録時のエンコード処理を行う場合の本実施形態に係るデコーダ／エンコーダ回路におけるエラー訂正器、メモリ部、およびバス部の具体的な構成およびデータ経路を具体的に示す図である。
【図１０】ＤＶＤデータフォーマットを説明するための図であって、データフレーム構成を示す図である。
【図１１】ＤＶＤデータフォーマットを説明するための図であって、ＥＣＣブロック構成を示す図である。
【図１２】本実施形態に係るＥＣＣ回路の要部の第１の構成例を示すブロック図である。
【図１３】本実施形態に係るＥＣＣ回路の要部の第２の構成例を示すブロック図である。
【図１４】本実施形態に係るＥＤＣ回路のデコード処理系の要部構成を示すブロック図である。
【図１５】本実施形態に係るＥＤＣ回路のエンコード処理系の要部構成を示すブロック図である。
【図１６】本実施形態に係る第１のメモリおよび第２のメモリにデータを格納するときに、所定の鍵で暗号化して格納し、データを読み出すときは、暗号化時の鍵を用いて復号するようにしたメモリ構成例を示す図である。
【図１７】本実施形態に係る暗号器および復号器を内蔵する第１のメモリおよび第２のメモリを採用したデコーダ／エンコーダ回路の構成例を示すブロック図である。
【図１８】本実施形態に係る暗号器の構成例を示す図である。
【図１９】本実施形態に係る復号器の構成例を示す図である。
【図２０】本実施形態に係る第１のメモリおよび第２のメモリにデータを格納するときに、所定の鍵で暗号化して格納する場合のデコーダパイプライン処理と鍵情報の関係を示す図である。
【図２１】デコード処理時におけるステート０とステート１とが交互に切り替わり遷移条状態を説明するための図である。
【図２２】デコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２３】デコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２４】エンコード処理時におけるステート０とステート１とが交互に切り替わり遷移条状態を説明するための図である。
【図２５】エンコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２６】エンコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２７】本実施形態に係るバス部の第１バスの具体的な構成例を示す回路図であ。
【図２８】本実施形態に係るバス部の第１バスの「ＭＥＭ−ＳＴＡＴＥ」時のステート０とステート１との状態遷移を示す図である。
【図２９】本実施形態に係るバス部の第１バスの「ＥＣＣＰＨＡＳＥ」時のステート０とステート１との状態遷移を示す図である。
【図３０】図２７の回路のデコード処理時のタイミングチャートである。
【図３１】図２７の回路のエンコード処理時のタイミングチャートである。
【図３２】本実施形態に係るバス部の第２バスの具体的な構成例を示す回路図であ。
【図３３】デコーダパイプライン処理を説明するための図である。
【図３４】本実施形態に係る回路のデコード時のメモリアクセス状況を示す図である。
【図３５】図１の回路のメモリアクセス状況を示す図である。
【図３６】エンコーダパイプライン処理を説明するための図である。
【図３７】本実施形態に係る回路のエンコード時のメモリアクセス状況を示す図である。
【図３８】図３の回路のメモリアクセス状況を示す図である。
【符号の説明】
１００…光ディスク記録再生装置、１００Ａ…光ディスク再生装置、１００Ｂ…光ディスク記録装置、１０１…光ディスク、１０２…スピンドルモータ、１０３…光ピックアップ、１０４…アクチュエータ、１０５…スレッド機構、１０６…ＲＦアンプ、１０７…サーボＤＳＰ、１０８…ドライバ回路、１０９…レーザドライバ、１１０…２値化回路、１１１…クロック再生回路、１１２…物理アドレス読み出し回路、１１３…クロック生成回路、１１４…書き込みパルス生成回路、１１５…デコーダ／エンコーダ回路、１１５Ａ…デコーダ回路、１１５Ｂ…エンコーダ回路、１１５１…ＥＦＭ復調器、１１５２…ＥＦＭ変調器、１１５３…エラー訂正器、１１５５３…ＥＣＣ回路、１１５３２…ＥＤＣ回路、１１５４…ホストインタフェース回路、１１５５…メモリ部、１１５５１…第１のメモリ（メモリα）、１１５５２…第２のメモリ（メモリβ）、１１５５３…第３のメモリ（トラッキングメモリ）、１１５６…バス部１１５６、１１６…システムコントローラ、１１７…ホスト装置。
【発明の属する技術分野】
本発明は、複数の一連の処理を並列に実行するパイプライン処理を行うシステムおよびそれを適用した情報処理装置に係り、特に、光ディスク装置等の情報記録再生装置に採用され、メモリを用いて記録情報のデコードおよびエンコード処理を行う情報処理回路（デコーダ／エンコーダ回路）のパイプライン処理システムおよびそれを用いた情報処理装置に関するものである。
【０００２】
【従来の技術】
ＤＶＤ等の光ディスク装置に採用されるデコーダ／エンコーダ回路は、単一のバッファメモリを用いてデコーダパイプライン処理、およびエンコーダパイプライン処理が行われている。
【０００３】
以下、ＤＶＤの光ディスク装置に採用されるデコーダ／エンコーダ回路におけるデコーダパイプライン処理、およびエンコーダパイプライン処理について図面に関連付けて説明する。
【０００４】
まず、デコーダパイプライン処理について図１および図２に関連付けて説明する。図１は、一般的なデコーダ回路の構成例を示すブロック図、図２は図１の回路におけるデコーダパイプライン処理のメモリバッファに対するアクセス状況を示す図である。これらの図において、ＷＲはライト（Ｗｒｉｔｅ）動作を、ＲＤはリード（Ｒｅａｄ）動作を示している。
このデコーダ回路１０は、ＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）復調回路１１、ＥＣＣ回路１２、ＥＤＣ回路１３、ホストインタフェース回路（ＨＯＳＴＩ／Ｆ）１４、ＤＲＡＭ等からなるトラッキングバッファ（ＴＲＣＢＦ）１５、およびバス１６を有している。
【０００５】
光ピックアップを通して光ディスクから読み出され、ＲＦアンプにおいて所定の演算の結果得られたデータ列信号（ＲＦ信号）は、２値化されたクロック抽出が行われ、デジタルの２値化データ（ＲＦデータ）としてＥＦＭ復調回路１１に供給される。
ＥＦＭ復調回路１１において、ＲＦデータ（ＢＬＫ１）はＥＦＭ＋復調され、トラッキングバッファ１５に書き込まれる（ＥＦＭ−ＷＲ）。
次に、トラッキングバッファ１５に格納されたデータに対してＥＣＣ回路１２においてエラー訂正処理が行われた後、ＥＤＣ回路１３でＥＤＣチェック処理、デスクランブル処理が行われる。
エラー訂正処理のメモリアクセスは、ＰＩ（ｉｎｎｅｒ−ｃｏｄｅ ｐａｒｉｔｙ）符号の読み出し（ＰＩ−ＲＤ）、ＰＩ符号のエラー訂正結果に応じてエラー訂正処理、ＰＯ（ｏｕｔｅｒ−ｃｏｄｅ ｐａｒｉｔｙ）符号の読み出し（ＰＯ−ＲＤ）、ＰＯ符号のエラー訂正結果に応じてエラー訂正処理が伴う。必要に応じて、ＰＩ訂正、ＰＯ訂正が繰り返し行われる。
また、ＥＤＣデータ読み出し処理とＥＤＣデータ書き込み処理は、同一のトラッキングバッファ１５に対して行われる。
そして、ホスト装置からの転送要求に従って、ＥＤＣデータ書き込み処理後のデータが、ホストインタフェース回路１４を介してホスト装置に転送される。
以上の処理が、図２に示すような形態でデータブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３と並列的にパイプライン処理される。
【０００６】
次に、エンコーダパイプライン処理について図３および図４に関連付けて説明する。図３は、一般的なエンコーダ回路の構成例を示すブロック図、図４は図３の回路におけるエンコーダパイプライン処理のメモリバッファに対するアクセス状況を示す図である。これらの図において、ＷＲはライト（Ｗｒｉｔｅ）動作を、ＲＤはリード（Ｒｅａｄ）動作を示している。
このエンコーダ回路２０は、ＥＦＭ変調回路２１、ＥＣＣ回路２２、ＥＤＣ回路２３、ホストインタフェース回路（ＨＯＳＴＩ／Ｆ）２４、ＤＲＡＭ等からなるトラッキングバッファ（ＴＲＣＢＦ）２５、およびバス２６を有している。
【０００７】
ホスト装置から転送されたユーザデータがホストインタフェース回路２４に入力すると、トラ ッキングバッファ２５に書き込まれる（ＨＯＳＴ−ＷＲ）。ユーザデータの書き込みが終了すると、エンコード処理がスタートする。
ＥＤＣ回路２３によりトラッキングバッファ２５からユーザデータが読み出され（ＥＤＣ−ＲＤ）、スクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などが行われ、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報がトラッキングバッファ２５に書き込まれる（ＥＤＣ−ＷＲ）。
トラッキングバッファ２５に格納されたデータに対して、ＥＣＣ回路２２においてＥＣＣパリティ付加が行われる。このエンコード処理のメモリアクセスは、ＰＩ符号の読み出し（ＰＩ−ＲＤ）、ＰＩ符号のパリティ部書き換え処理、ＰＯ符号の読み出し（ＰＯ−ＲＤ）、ＰＯ符号のパリティ部書き換え処理が伴う。
そして、ＥＦＭ変調回路２１において、トラッキングバッファ２５に格納されているデータに対する読み出し（ＥＦＭ−ＲＤ）と、読み出されたデータに対するＥＦＭ＋変調が行われる。ＥＦＭ＋変調が行われたデータは、２値信号として出力され、ディスクへの書き込み処理が行われる。
以上の処理が、図３に示すような形態でデータブロックＢＬＫ１、ＢＬＫ２、ＢＬＫ３と並列的にパイプライン処理される。
【０００８】
【発明が解決しようとする課題】
上述したデコーダ回路１０およびエンコーダ回路２０においては、単一のバッファメモリ（トラッキングバッファ１５，２５）を用いて、パイプライン処理を行っていた。
その結果、図２および図４に示すように、各パイプライン処理のアクセスが単一のバッファメモリに対して行われるため、バッファメモリとのアクセスが頻繁に発生していた。このため、メモリアクセスがボトルネックとなり、高速再生の実現が困難であった。
【０００９】
また、上述したデコーダ回路１０およびエンコーダ回路２０において、バッファメモリとしてのトラッキングバッファ１５，２５は、通常ＤＲＡＭにより実現されるため、バッファメモリと回路の間のバスはＬＳＩの外で構成される。このため、上述したデコーダ回路１０およびエンコーダ回路２０では、消費電力が大きくなる原因となっていた。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、高速動作可能で、また低消費電力化を実現できるパイプライン処理システムおよびそれも適用した情報処理装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、複数のデータに対してパイプライン処理を施すパイプライン処理システムであって、パイプラインステージを構成し、上記複数のデータの各々に対してそれぞれ所定の処理を施す複数の処理回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記複数の処理回路のいずれかの処理回路によりアクセスされる第１および第２のメモリと、パイプライン処理終了後のデータを格納する第３のメモリを含むメモリ部と、上記複数の処理回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、上記複数の処理回路のうちパイプラインの最終処理を行う処理回路は、上記第３のメモリにパイプライン処理終了後のデータを格納する際に、所定のデータ加工処理を行う。
【００１２】
好適には、上記データ加工処理を行う処理回路は、複数の処理を同時並列的に行う。
【００１３】
好適には、上記処理回路は、データ加工処理によるデータを、上記第１のメモリまたは第２のメモリには書き込まない。
【００１４】
好適には、上記第３のメモリは、各パイプラインステージで必要とする大きさの一連のデータの１ブロックまたは複数ブロックに相当する容量を有する。
【００１５】
好適には、上記バス部は、上記データ経路を上記複数の処理回路のうち少なくとも一つの処理回路の処理状況より遷移するステート情報に応じて切り替える。
【００１６】
好適には、パイプライン処理終了後のデータを格納する上記第３のメモリから、格納されたデータをシステムの要求に従って出力する回路を有する。
【００１７】
本発明の第２の観点は、複数のデータに対してパイプライン処理を施すパイプライン処理システムであって、パイプラインステージを構成し、上記複数のデータの各々に対してそれぞれ所定の処理を施す複数の処理回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記複数の処理回路のいずれかの処理回路によりアクセスされる第１および第２のメモリと、パイプライン処理終了後のデータを格納する第３のメモリを含むメモリ部と、上記複数の処理回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、上記複数の処理回路のうちパイプライン処理前のデータに所定の処理を施す処理回路は、上記第３のメモリのパイプライン処理前のデータを上記第１のメモリまたは上記第２のメモリに移す際に、所定のデータ加工処理を行う。
【００１８】
好適には、上記エラー処理回路は、複数のデータ加工処理を同時並列的に行う。
【００１９】
好適には、上記エラー処理回路は、データ加工処理によるデータを、上記第３には書き込まない。
【００２０】
好適には、上記第３のメモリは、各パイプラインステージで必要とする大きさの一連のデータの１ブロックまたは複数ブロックに相当する容量を有する。
【００２１】
好適には、上記バス部は、上記データ経路を上記複数の処理回路のうち少なくとも一つの処理回路の処理状況より遷移するステート情報に応じて切り替える。
【００２２】
好適には、システムの要求に従って、パイプライン処理開始前のデータを上記第３のメモリに格納するインタフェース回路を有する。
【００２３】
本発明の第３の観点は、所定フォーマットのデータが記録された媒体から記録データを読み出す情報処理装置であって、パイプラインステージを構成し、上記各読み出しデータを復調する復調回路と、パイプラインステージを構成し、上記復調後のデータに対して所定のエラー処理を行うエラー処理回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路およびエラー処理回路のいずれかの回路によりアクセスされる第１および第２のメモリと、パイプライン処理終了後のデータを格納する第３のメモリを含むメモリ部と、上記復調回路およびエラー処理回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、パイプラインの最終処理を行う上記エラー処理回路は、上記第３のメモリにパイプライン処理終了後のデータを格納する際に、所定のデータ加工処理を行う。
【００２４】
好適には、上記複数のデータ加工処理には、デスクランブル処理およびＥＤＣチェック処理を含む。
【００２５】
好適には、上記バス部は、上記データ経路を上記復調回路およびエラー処理回路のうち少なくとも一つの回路の処理状況より遷移するステート情報に応じて切り替える。
【００２６】
本発明の第４の観点は、入力データを所定フォーマットのデータとして媒体に記録する情報処理装置であって、パイプラインステージを構成し、上記各入力データに基づいて記録すべきデータを作成する記録データ作成回路と、パイプラインステージを構成し、上記作成した記録データを変調し、上記媒体への記録データとして出力する変調回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記変調回路および記録データ作成回路のいずれかの回路によりアクセスされる少なくとも第１および第２のメモリと、パイプライン処理前のデータを格納する第３のメモリを含むメモリ部と、上記変調回路および記録データ作成回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、上記エラー処理回路は、上記第３のメモリのパイプライン処理前のデータを上記第１のメモリまたは上記第２のメモリに移す際に、所定のデータ加工処理を行う。
【００２７】
好適には、上記複数のデータ加工処理には、スクランブル処理、ＥＤＣパリティ付加処理、アドレス付加処理、アドレスパリティ付加処理、各種フィールド情報処理のうちの少なくとも一つの処理を含む。
【００２８】
本発明の第５の観点は、所定フォーマットのデータが記録された媒体から記録データを読み出し、入力データを所定フォーマットのデータとして上記媒体に記録する情報処理装置であって、パイプラインステージを構成し、上記各読み出しデータを復調する復調回路と、パイプラインステージを構成し、上記各入力データに基づいて記録すべきデータを作成する記録データ作成回路と、パイプラインステージを構成し、上記作成した記録データを変調し、上記媒体への記録データとして出力する変調回路と、少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路、エラー処理回路、記録データ作成回路および変調回路のいずれかの回路によりアクセスされる少なくとも第１および第２のメモリと、パイプライン処理後およびパイプライン処理前のデータを格納する第３のメモリを含むメモリ部と、上記復調回路およびエラー処理回路、または上記記録データ作成回路および変調回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、上記エラー処理回路は、上記第３のメモリにパイプライン処理終了後のデータを格納する際に、所定のデータ加工処理を行い、上記記録データ作成回路は、上記第３のメモリのパイプライン処理前のデータを上記第１のメモリまたは上記第２のメモリに移す際に、所定のデータ加工処理を行う。
【００２９】
本発明によれば、たとえばメモリ部は、メモリとして各パイプラインステージで必要とする大きさのデータを格納することが可能な、複数（たとえば２個）の第１のメモリおよび第２のメモリを少なくとも含み、データ再生時およびデータ記録時には、次の処理が行われる。
データ再生時には、処理回路の処理状況により遷移するステート情報に応じてバス部のデータ経路が形成される。そして、たとえば処理回路としての復調回路で復調後のデータが第１のメモリおよび第２のメモリに交互に書き込みまれる。また、書き込みが行われていない第１のメモリまたは第２のメモリから記録データが、ステート情報に応じて形成されるバス部のデータ経路を通して他の処理回路であるエラー回路に読み出され、たとえば誤り訂正中のデータ（ＥＤＣ）が第１のメモリまたは第２のメモリに書き込まれる。そして、エラー訂正が終わったデータがたとえば第１および第２のメモリと異なる第３のメモリに格納される。そして、パイプライン処理終了後のデータを格納する第３のメモリから、格納されたデータがシステムの要求に従って出力される。
【００３０】
また、データ記録時には、ホスト装置から転送されるユーザデータが、パイプライン処理前のデータとして第３のメモリに書き込まれる。
そして、記録データ作成回路により第３のメモリに格納したユーザデータが読み出され、たとえば記録データ作成回路でスクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報が、ステート情報に応じて形成されるバス部のデータ経路を通して第１のメモリおよび第２のメモリに交互に書き込まれる。そして、変調回路により第１のメモリまたは第２のメモリに格納されているデータが読み出される。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて詳細に説明する。
本実施形態においては、情報処理装置として、光ディスク記録再生装置、具体的には、ＤＶＤの記録再生システムを例に説明する。
【００３２】
図５は、本発明に係るパイプライン処理システムを採用した情報処理装置としての光ディスク記録再生装置の一実施形態を示すブロック図である。
【００３３】
本光ディスク記録再生装置１００は、図５に示すように、光ディスク（以下、単にディスクという）１０１、スピンドルモータ１０２、光ピックアップ１０３、アクチュエータ１０４、スレッド機構１０５、ＲＦアンプ１０６、サーボＤＳＰ（Ｄｉｇｉｔａｌ Ｓｅｒｖｏ Ｐｒｏｃｅｓｓｏｒ）１０７、ドライバ回路１０８、レーザドライバ１０９、２値化回路１１０、クロック再生回路１１１、物理アドレス読み出し回路１１２、クロック生成回路１１３、書き込みパルス生成回路１１４、デコーダ／エンコーダ回路（ＤＥＣ／ＥＮＣ）１１５、システムコントローラ１１６、およびホスト装置１１７を有している。
【００３４】
この光ディスク記録再生装置１００は、光ディスク１０１から読み出したデータを、後述するように、デコーダ／エンコーダ回路１１５でデコードした後、ホストインタフェース回路を通して、パーソナルコンピュータ（ＰＣ）等のホスト装置１１７に転送することができる。
一方、ホスト装置１１７から、ホストインタフェース回路を通してデータを受け取り、後述するように、デコーダ／エンコーダ回路（ＤＥＣ／ＥＮＣ）１１５でエンコードした後、ディスク１０１に記録することができる。
なお、本実施形態では、一例としてホスト装置としてのＰＣとの接続を示すシステム構成を示しているが、ＰＣではなく、映像再生器、チューナー、ゲーム器、電話器、ネットワーク機器、映像記録装置、カーナビゲーションシステムなど、データを扱うものなら、いずれにも応用できる。
【００３５】
また、図６に示すように、データを再生するのみ、もしくは図７に示すように、記録するのみとするシステムも構成することが可能である。
図６の光ディスク再生装置１００Ａは、たとえば図５の回路から記録系に必要なレーザドライバ１０９、物理アドレス読み出し回路１１２、クロック生成回路１１３、書き込みパルス生成回路１１４が省略された構成をとる。また、デコーダ／エンコーダ回路１１５はデコード回路１１５Ａのみの構成をとる。
図７の光ディスク記録装置１００Ｂは、たとえば図５の回路から再生系に必要な２値化回路１１０、クロック再生回路１１１が省略された構成をとる。また、デコーダ／エンコーダ回路１１５はエンコーダ回路１１５Ｂのみの構成をとる。
【００３６】
また、以下の説明は、一例に過ぎず、システムとしては、多くの態様が可能であり、本発明を以下の説明のシステムに限定するものではない。
【００３７】
以下に、光ディスク記録再生装置１００の各部の概要、および、ＤＶＤのデータフォーマット、本発明の特徴的な構成要素であるデコーダ／エンコーダ回路（ＤＥＣ／ＥＮＣ）１１５の具体的な構成、機能について図面に関連付けて順を追って説明する。
【００３８】
ディスク１０１は、スピンドルモータ１０２により回転駆動される。ディスク１０１には、光ピックアップ１０３より、レーザ光が照射される。ディスク１０１は、照射されたレーザ光の光量の一部もしくは、全てを反射する。
光ピックアップ１０３は、レーザダイオード、このレーザダイオードから発せられるレーザ光をディスク１０１の信号記録面上に集束させる対物レンズ、光ディスク１０１からの反射光の進行方向を変える偏光ビームスプリッタ、この反射光を受光するフォトディテクタ等を有し、ドライバ回路１０８のドライブ信号Ｓ１０８ａにより駆動されるアクチュエータ１０４、スレッド機構１０５により対物レンズの光軸方向あるいはディスク半径方向に移動制御される。
光ピックアップ１０３は、フォトディテクタで反射光を電気信号に変換し、ＲＦアンプ１０６に出力する。
このとき、ディスク１０１上の構造、物性により、光ピックアップ１０３に入射する光量が異なるため、ディスク上の構造、物性を反映した信号が、ＲＦアンプ１０６に伝えられる。
【００３９】
アクチュエータ１０４は、ドライバ回路１０８のドライブ信号Ｓ１０８ａにより駆動制御され、ディスク１０１の記録トラックに対してレーザ光スポットをディスク半径方向において移動させるトラッキングアクチュエータと、光ピックアップ１０３の対物レンズをその光軸方向において移動させるフォーカスアクチュエータとが内蔵されている。
スレッド機構１０５は、ドライバ回路１０８のドライブ信号Ｓ１０８ａにより駆動制御されるスレッド送りモータを駆動源として、光ピックアップ１０３およびアクチュエータ１０４をディスク半径方向に移動させる。
【００４０】
ＲＦアンプ１０６は、光ピックアップ１０３より伝えられる複数の信号に対して演算を行い、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥを生成してサーボＤＳＰ１０７に出力し、データ列信号（ＲＦ信号）に対して波形整形を行って信号Ｓ１０６として２値化回路１１０に出力する。
また、ＲＦアンプ１０６は、ディスク１０１へのデータ記録時には、ディスク１０１の反射光に基づく物理アドレス読み出しのための信号を物理アドレス読み出し回路１１２に出力する。
【００４１】
サーボＤＳＰ１０７は、ＲＦアンプ１０６にて生成された、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥを、フォーカスサーボ、トラッキングサーボ、スレッドサーボの制御に使用する。
サーボＤＳＰ１０７は、デジタルフィルタによりトラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥに対してフィルタ処理を行い、制御信号Ｓ１０７をドライバ回路１０８に出力する。
【００４２】
ドライバ回路１０８は、サーボＤＳＰ１０７による制御信号Ｓ１０７に応じて、駆動信号Ｓ１０８ａを生成し、光ピックアップ１０３のアクチュエータ１０４に電流もしくは、電圧を与えて、フォーカス方向あるいは、トラック方向に光ピックアップを移動させ、また、スレッド１０５を移動させる。これにより、光スポットが、ディスク１０１上の読み取り位置にくるよう制御される。
【００４３】
また、スピンドルモータ１０２の回転量は、抽出されたクロックの周波数や位相をモニタし、それらが一定値になるよう制御を行う。あるいは、スピンドルモータ１０２から出力される回転位置情報の周波数や位相をモニタし、それらが一定値になるよう、たとえばドライバ回路１０８の制御信号Ｓ１０８ｂにより制御を行う。
【００４４】
レーザドライバ回路１０９は、たとえばディスク１０１へのデータ記録時に書き込みパルス生成回路１１４で生成された書き込みパルスに応じて所望のデータを記録するように光ピックアップ１０３のレーザダイオードを駆動する。
【００４５】
２値化回路１１０は、ＲＦアンプ１０６によるＲＦ信号Ｓ１０６を２値化してクロック再生回路１１１に出力する。
クロック再生回路１１１は、ＰＬＬ回路を含み、２値化回路１１０で２値化されたＲＦ信号に基づいてクロックを抽出し、ＲＦ信号をデジタル信号としてデコーダ／エンコーダ回路１１５に出力する。
このように、ＲＦ信号は、２値化された後、クロック抽出が行われる。２値化、クロック抽出が終わった信号は、デジタル信号となり、デコーダ／エンコーダ回路１１５に供給され、ＥＦＭ＋復調が行われる。
この場合、パイプライン処理を行うデコーダ／エンコーダ回路１１５には、各パイプラインステージで必要とする大きさの一連のデータが１ブロック（ＢＬＫ）単位として、たとえば複数のブロック（たとえばＢＬＫ１〜ＢＬＫ３）が連続して供給される。
【００４６】
物理アドレス読み出し回路１１２は、データ記録時にＲＦアンプ１０６から供給される信号に応じた記録すべき物理アドレスを書き込みパルス生成回路１１４に供給する。
クロック生成回路１１３は、データ記録時に、デコーダ／エンコーダ回路１１５でエンコードされ、ＥＦＭ＋変調されたデータに基づいてクロックを抽出し、書き込みパルス生成回路１１４に出力する。
書き込みパルス生成回路１１４は、クロック生成回路１１３によるクロックおよび物理アドレス読み出し回路１１２による物理アドレスに基づいて所望の書き込みパルスを生成し、レーザドライバ１０９に出力する。
レーザドライバ回路１０９では、この書き込みパルスに応じて光ピックアップ１０３のレーザダイオードが駆動され、所望のデータがディスク１０１の所望のトラックの所望の位置に記録される。
【００４７】
デコーダ／エンコーダ回路１１５は、一連の連続するブロック単位のデータ（以下、ブロックデータ）が一つまたは複数連続して供給され、接続切り替えが可能な複数のメモリとトラッキングバッファを用いてデコーダパイプライン処理およびエンコーダパイプライン処理を行う。
デコーダ／エンコーダ回路１１５は、デコード処理の場合には、複数のメモリ（たとえば第１と第２の２つのメモリ）をステート情報ＳＴ０またはＳＴ１に応じて並列的にアクセスしてデコード処理を行い、処理後のデータをトラッキングメモリに格納した後、ホスト装置１１７からの要求に従って、トラッキングメモリに格納したデータをホスト装置１１７に転送する。
デコーダ／エンコーダ回路１１５は、エンコード処理の場合には、ホスト装置１１７からブロック単位で転送されるユーザデータをトラッキングバッファとしての第３のメモリに書き込んでエンコード処理を開始し、複数のメモリをステート情報ＳＴ０またはＳＴ１に応じて並列的にアクセスしてエンコード処理を行い、クロック生成回路１１３に出力する。
【００４８】
デコーダ／エンコーダ回路１１５は、基本的には図５〜図７に示すように、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー処理回路および記録データ作成回路としてのパリティ生成機能を有するエラー訂正器１１５３、ホストインタフェース回路１１５４、メモリ部１１５５、およびバス部１１５６を主構成要素として有している。
【００４９】
ＥＦＭ＋復調器１１５１は、データ再生時に、クロック再生回路１１１により一連のデータブロックとして供給されるデジタルＲＦ信号に対してＥＦＭ＋復調を行い、復調後のデータをバス部１１５６を介してステート情報ＳＴ０，ＳＴ１に応じたメモリ部１１５５の複数のメモリ（本実施形態では後述するように２個の第１のメモリまたは第２のメモリ）のいずれかに書き込む。
【００５０】
ＥＦＭ＋変調器１１５２は、ＥＣＣパリティ等が付加され、ステート情報ＳＴ０，ＳＴ１に応じてメモリ部１１５５の複数のメモリのいずれかに格納されているユーザデータ（作成された記録すべきデータ）を読み出し、読み出したデータに対するＥＦＭ＋変調を行い、２値信号としてクロック生成回路１１３に出力する。
【００５１】
本実施形態では、デコード処理時には、ステート情報ＳＴ０，ＳＴ１として、ＥＦＭ＋復調器１１５１およびエラー処理回路のうちの少なくとも一つの回路の処理状況より遷移する情報を用いている。
具体的には、ＥＦＭ＋復調器１１５１がＥＦＭ＋復調後のデータを第１のメモリまたは第２のメモリに書き込んだときにステート０とステート１とに交互に遷移し、ステート０のときがステート情報ＳＴ０、ステート１のときがステート情報ＳＴ１となる。
エンコード処理時には、ステート情報ＳＴ０，ＳＴ１として、ＥＦＭ＋変調器１１５２および記録データ作成回路としてのエラー訂正器１１５３のうちの少なくとも一つの回路の処理状況より遷移する情報を用いている。
具体的には、ＥＦＭ＋変調器１１５２がＥＦＭ＋変調のために記録すべきデータを第１のメモリまたは第２のメモリから読み出したときステート０とステート１とに交互に遷移し、ステート０のときがステート情報ＳＴ０、ステート１のときがステート情報ＳＴ１となる。
【００５２】
ただし、ステート情報は回路の処理状況によるものに限定されるものではなく、たとえばタイマーにより所定時間毎にステート情報ＳＴ０，ＳＴ１を交互に出力するように構成することも可能であり、種々の態様が可能である。
また、ステート情報は、第１のメモリと第２のメモリの２つのメモリを対象としていたるめに２つ用いているが、メモリの数に応じて適宜変更される。
【００５３】
エラー訂正器１１５３は、ＥＣＣ回路およびＥＤＣ回路を含み、データ再生時には、ステート情報ＳＴ０，ＳＴ１に応じてメモリ部１１５５の複数のメモリのいずれかに書き込まれているＥＦＭ＋復調後のデータをバス部１１５６を介して読み出し、ＥＥＣ処理、ＥＤＣ処理等の誤り訂正処理を、メモリ部１１５５の複数のメモリをステート情報ＳＴ０，ＳＴ１に応じてアクセスしながら行い、誤り訂正が終わったデータをバス部１１５６を介してメモリ部１１５５のトラッキングメモリに格納する。
また、エラー訂正器１１５３は、データ記録時には、メモリ部１１５５のトラッキングメモリからバス部１１５６を介してユーザデータを読み出し、スクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などを行い、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報をメモリ部１１５５の複数のメモリにステート情報ＳＴ０，ＳＴ１に応じてブロック単位毎に交互に書き込む。
【００５４】
ホストインタフェース回路１１５４は、データ再生時には、ホスト装置１１７からの要求に従って、メモリ部１１５５のトラッキングメモリに格納したデコード処理後のデータをホスト装置１１７に転送する。
ホストインタフェース回路１１５４は、データ記録時には、ホスト装置１１７からブロック単位で転送されるエンコード処理すべきユーザデータをメモリ部１１５５のトラッキングバッファにバス部１１５６を介して書き込む。
【００５５】
メモリ部１１５５は、メモリとして各パイプラインステージで必要とする大きさのデータを格納することが可能な、たとえばＳＲＡＭからなる複数のメモリ（本実施形態では２個、第１のメモリおよび第２のメモリ）と、たとえばＤＲＡＭからなるバッファメモリとしてのメモリ（第３のメモリ）を含み、データ再生時およびデータ記録時には、次の処理が行われる。
メモリ部１１５５は、データ再生時には、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して供給される、ＥＦＭ＋復調器１１５１でＥＦＭ＋復調後のブロック単位のデータを第１のメモリおよび第２のメモリに交互に書き込み、書き込みが行われていない第１のメモリまたは第２のメモリから記録データがステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通してエラー訂正器１１５３に読み出され、誤り訂正をするデータ（ＥＤＣ）を第１のメモリまたは第２のメモリに書き込み、誤り訂正が終わったデータを第３のメモリ（トラッキングメモリ）に格納する。
メモリ部１１５５は、データ記録時には、ホスト装置１１７からブロック単位（また、より小さなセクタ単位、１ブロック＝１６セクタ）で転送されるユーザデータを、バス部１１５６を介してトラッキングバッファとしての第３のメモリ（トラッキングメモリ）に書き込み、エンコード処理開始後、エラー訂正器１１５３により第３のメモリに格納したユーザデータが読み出され、エラー訂正器１１５３でスクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報を、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して第１のメモリおよび第２のメモリにブロック単位毎に交互に書き込み、ＥＦＭ＋変調器１１５２により第１のメモリまたは第２のメモリに格納されているデータが読み出される。
【００５６】
バス部１１５６は、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー訂正器１１５３とメモリ部１１５５の第１のメモリと第２のメモリとのデータ転送経路をステート情報ＳＴ０，ＳＴ１に応じて切り替え、また、エラー訂正器１１５３とホストインタフェース回路１１５４とメモリ部１１５５のトラッキングバッファとのデータ転送経路を形成し、データ再生時のデコードパイプライン処理、およびデータ記録時のエンコードパイプライン処理を効率的に行わせる経路切り替え機能を有する。
【００５７】
以下に、デコーダ／エンコーダ回路１１５におけるエラー訂正器１１５３、メモリ部１１５５、およびバス部１１５６のさらに具体的な構成および機能について説明する。
【００５８】
図８は、データ再生時のデコード処理を行う場合のデコーダ／エンコーダ回路１１５におけるエラー訂正器１１５３、メモリ部１１５５、およびバス部１１５６の具体的な構成およびデータ経路を具体的に示す図である。
また、図９は、データ記録時のエンコード処理を行う場合のデコーダ／エンコーダ回路１１５におけるエラー訂正器１１５３、メモリ部１１５５、およびバス部１１５６の具体的な構成およびデータ経路を具体的に示す図である。
これらの図において、ＷＲはライト（Ｗｒｉｔｅ）動作を、ＲＤはリード（Ｒｅａｄ）動作を示している。
【００５９】
図８および図９のエラー訂正器１１５３は、ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２を含む。
図８および図９のメモリ部１１５５は、たとえばＳＲＡＭからなる第１のメモリ１１５５１（メモリαということもある）、たとえばＳＲＡＭからなる第２のメモリ１１５５２（メモリβということもある）、およびＤＲＡＭからなる第３のメモリ（トラッキングメモリ）１１５５３を含む。
図８および図９のバス部１１５６は、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー訂正器１１５３のＥＣＣ回路１１５３１、およびＥＤＣ回路１１５３２とメモリ部１１５５の第１のメモリ１１５５１と第２のメモリ１１５５２とのデータ転送経路をステート情報ＳＴ０，ＳＴ１に応じて切り替える機能を含む第１バス（Ｅ−ＢＵＳ）１１５６１と、ＥＤＣ回路１１５３２およびホストインタフェース回路１１５４とメモリ部１１５５の第３のメモリ（トラッキングメモリ）１１５５３とのデータ転送経路を形成する第２バス（Ｔ−ＢＵＳ）１１５６２を有する。
【００６０】
ここで、以下の説明を分かりやすくするためにＤＶＤのデータフォーマットの概要について、図１０および図１１に関連付けて説明する。
【００６１】
図１０は、ＤＶＤデータフォーマットを説明するための図であって、データフレーム構成を示す図である。
図１１は、ＤＶＤデータフォーマットを説明するための図であって、ＥＣＣブロック構成を示す図である。
【００６２】
図１０に示すように、データフレームは、２０４８バイトのメインデータと、メインデータの先頭側に配置される４バイトのＩＤ（Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｄａｔａ）、２バイトのＩＥＤ（ＩＤ Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎｃｏｄｅ）、６バイトのＣＰＲ ＭＡＩ（Ｃｏｐｙｒｉｇｈｔ Ｍａｎｅｇｅｍｅｎｔ Ｉｎｆｏｒｍａｔｉｏｎ）、並びにメインデータの後ろの４バイトのＥＤＣ（Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ Ｃｏｄｅ）の計２０６４バイトからなる。
このような構成を有するデータフレームでは、ＥＤＣ計算の後、２０４８のメインデータが付加される。これがスクランブルフレームとなる。
【００６３】
ＥＣＣブロックは、連続する１６個のスクランブルフレームに基づいて構成される。
すなわち、図１１に示すように、ＥＣＣブロックは、情報フィールドとして１６個のスクランブルフレームから形成される。
図１１に示す１７２バイト×１９２ロウは１７２バイト×１２ロウ×１６スクランブルフレームと等価であり、１７２の各カラムに対して、リードソロモン（Ｒｅｅｄ−Ｓｏｌｏｍｏｎ：ＲＳ）の１６バイトの外符号パリティ（ＰＯ：ｏｕｔｅｒ−ｃｏｄｅ ｐａｒｉｔｙ）がそれぞれ付加される。そして、ＰＯ符号を含む２０８ロウの各々に１０バイトの内符号パリティ（ＰＩ：ｉｎｎｅｒ−ｃｏｄｅ ｐａｒｉｔｙ）がそれぞれ付加される。
【００６４】
ＥＣＣ回路１１５３１は、デコード処理時には、メモリ部１１５５の第１のメモリ１１５５１および第２のメモリ１１５５２に格納されたＥＦＭ＋復調後のブロックデータのエラー訂正処理を行う。
デコード処理時のＥＣＣ回路１１５３１におけるエラー訂正処理のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のエラー訂正結果に応じてエラー訂正処理、ＰＯ符号の読み出し、ＰＯ符号のエラー訂正結果に応じてエラー訂正処理が伴う。必要に応じて、ＰＩ訂正、ＰＯ訂正が繰り返し行われる。
ＥＣＣ回路１１５３１は、エンコード処理時には、ＥＤＣ回路１１５３２によるいわゆるＥＤＣ処理後に第１のメモリ１１５５１または第２のメモリ１１５５２に格納されているデータに対してＥＣＣパリティ付加を行う。
エラー訂正処理は、メモリからエラーのあったデータを読み出し、検出されたエラーと、読み出されたデータから正しいデータを算出し、正しいデータをメモリに書き込む処理である。
エンコード処理のＥＣＣ回路１１５３１のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のパリティ部書き換え処理、ＰＯ符号の読み出し、ＰＯ符号のパリティ部書き換え処理が伴う。
なお、パリティ部書き換え処理には、２つの方法がある。第１の方法は、パリティ部をメモリから読み出し、正しいパリティを算出をし、パリティをメモリｎに書き込む方法である。第２の方法は、パリティ部を読み出さずに、いきなり正しいパリティを書き込む方法である。
【００６５】
図１２は、本実施形態に係るＥＣＣ回路の要部の第１の構成例を示すブロック図である。
【００６６】
このＥＣＣ回路１１５３１Ａは、ＥＣＣデコーダ（ＤＥＣ）とＥＣＣエンコーダ（ＥＮＣ）を共有しており、図１２に示すように、符号データメモリ読み出し制御回路（ＲＤＣＴＬ）１１５３１１、パリティ消失ポインタ発生器（ＰＮＴＧＥＮ）１１５３１２、セレクタ１１５３１３、ＲＳデコーダ（ＲＳＤＥＣ）１１５３１４、およびＲＳデコード結果メモリ書き込み制御回路（ＷＲＣＴＬ）１１５３１５を有している。
【００６７】
ＥＣＣ回路１１５３１ＡがＥＣＣデコーダとして機能する場合には、ＥＮＣ／ＤＥＣ切り替え信号ＳＷがたとえばデータ「０」に設定されてセレクタ１１５３１３に供給される。これにより、セレクタ１１５３１３は、符号データメモリ読み出し制御回路１１５３１１の出力を選択してＲＳデコーダ１１５３１４に供給する構成となる。
そして、エラー訂正時には、符号データメモリ読み出し制御回路１１５３１１が、メモリ部１１５５に対してアドレスＡＤＲを出力して、データＤＴを読み出す。これにより、符号データＤＤＴと消失ポインタＤＰＮＴが読み出され、セレクタ１１５３１３に出力される。
そして、読み出された符号データＤＤＴと消失ポインタＤＰＮＴがＲＳデコーダ１１５３１４に入力される。
ＲＳデコーダ１１５３１４は、入力された符号に含まれるエラーのエラー位置ＥＤＰとエラーデータＥＤＴをＲＳデコード結果メモリ書き込み制御回路１１５３１５に出力する。
ＲＳデコード結果メモリ書き込み制御回路１１５３１５は、メモリ部１１５５に対してエラー位置のデータのアドレスＡＤＲを出力して、データＤＴを読み出し、エラーデータＥＤＴによってエラー訂正を行った後、メモリ部１１５５に書き込む。
【００６８】
ＥＣＣ回路１１５３１ＡがＥＣＣエンコーダとして機能する場合には、ＥＮＣ／ＤＥＣ切り替え信号ＳＷがたとえばデータ「１」に設定されてセレクタ１１５３１３に供給される。これにより、セレクタ１１５３１３は、パリティ消失ポインタ発生器（ＰＮＴＧＥＮ）１１５３１２で生成されたパリティ消失ポインタＰＤＰＮＴの出力を選択してＲＳデコーダ１１５３１４に供給する構成となる。
なお、パリティ消失ポインタ発生器１１５３１２が出力する消失ポインタは、パリティ部でだけ‘１’となる。
そして、エンコード処理のパリティ付加時には、符号データメモリ読み出し制御回路１１５３１１が、メモリ部１１５５に対してアドレスＡＤＲを出力して、データＤＴを読み出す。これにより、符号データＤＤＴが読み出され、消失ポインタＤＰＮＴがセレクタ１１５３１３に出力される。
そして、読み出された符号データＤＤＴとパリティ消失ポインタＰＤＰＮＴがＲＳデコーダ１１５３１４に入力される。
ＲＳデコーダ１１５３１４は、入力された符号に含まれるエラー位置ＥＤＰとエラーデータＥＤＴに基づいてパリティＰＲＴＹをＲＳデコード結果メモリ書き込み制御回路１１５３１５に出力する。
ＲＳデコード結果メモリ書き込み制御回路１１５３１５は、メモリ部１１５５に対してパリティを付加すべきデータのアドレスＡＤＲと付加すべきパリティデータを出力して、メモリ部１１５５に書き込む。
【００６９】
図１３は、本実施形態に係るＥＣＣ回路の要部の第２の構成例を示すブロック図である。
【００７０】
このＥＣＣ回路１１５３１Ｂは、ＥＣＣデコーダ（ＤＥＣ）とＥＣＣエンコーダ（ＥＮＣ）を共有せず、別系統として構成されている。
図１２の回路と異なる点は、パリティ消失ポインタ発生器（ＰＮＴＧＥＮ）１１５３１２、セレクタ１１５３１３を設けず、デコーダ、エンコーダ用の２つの符号データメモリ読み出し制御回路（ＲＤＣＴＬＤ）１１５３１１Ｄ、符号データメモリ読み出し制御回路（ＲＤＣＴＬＥ）１１５３１１Ｅ、ＲＳデコーダ（ＲＳＤＥＣ）１１５３１４Ｄ、ＲＳエンコーダ（ＲＳＥＮＣ）１１４３１４Ｅ、ＲＳデコード結果メモリ書き込み制御回路（ＷＲＣＴＬ）１１５３１５、およびパリティ書き込み制御回路（ＰＷＲＣＴＬ）１１５３１６を有することにある。
【００７１】
ＥＣＣ回路１１５３１ＢがＥＣＣデコーダとして機能する場合には、符号データメモリ読み出し制御回路１１５３１１Ｄが、メモリ部１１５５に対してアドレスＡＤＲを出力して、データＤＴを読み出す。
そして、読み出された符号データＤＤＴと消失ポインタＤＰＮＴがＲＳデコーダ１１５３１４Ｄに入力される。
ＲＳデコーダ１１５３１４Ｄは、入力された符号に含まれるエラーのエラー位置ＥＤＰとエラーデータＥＤＴをＲＳデコード結果メモリ書き込み制御回路１１５３１５に出力する。
ＲＳデコード結果メモリ書き込み制御回路１１５３１５は、メモリ部１１５５に対してエラー位置のデータのアドレスＡＤＲを出力して、データＤＴを読み出し、エラーデータＥＤＴによってエラー訂正を行った後、メモリ部１１５５に書き込む。
【００７２】
ＥＣＣ回路１１５３１ＢがＥＣＣエンコーダとして機能する場合には、符号データメモリ読み出し制御回路１１５３１１Ｅが、メモリ部１１５５に対してアドレスＡＤＲを出力して、データＤＴを読み出す。
そして、読み出された符号データＤＤＴは、ＲＳエンコーダ１１５３１４Ｅに入力される。
ＲＳエンコーダ１１５３１４Ｅは、入力された符号に基づいてパリティＰＲＴＹを生成し、パリティ書き込み制御回路１１５３１６に出力する。
パリティ書き込み制御回路１１５３１６は、メモリ部１１５５に対してパリティを付加すべきデータのアドレスＡＤＲと付加すべきパリティデータを出力して、メモリ部１１５５に書き込む。
【００７３】
ＥＣＣ回路１１５３は、図１２および図１３の回路のいずれによっても構成することが可能である。
ただし、図１３の回路は、図１２の回路に比べて回路要素が多く回路が大きくなるおそれがあることから、図１２の回路の方が回路規模の削減、システムの低コスト化の観点から望ましい。
すなわち、図１２の回路は、エラー訂正復号器に対する小さな変更で、エラー訂正符号器を構成できる。その結果、エラー訂正符号器／復号器、そのものを共有するだけでなく、その周辺回路として符号データ読み出し制御回路やパリティ書き込み制御回路も、符号化時／復号化時で共有でき、回路規模を小さくでき、システムを低コストに実現できる。
【００７４】
ＥＤＣ回路１１５３２（図８参照）は、デコード処理時には、エラー訂正処理後のデータに対してＥＤＣチェック処理、デスクランブル処理を行い、デスクランブル処理後のデータをメモリ部１１５５のトラッキングバッファ（第３のメモリ）１１５５３に書き込む。
【００７５】
図１４は、本実施形態に係るＥＤＣ回路のデコード処理系の要部構成を示すブロック図である。
デコード処理系１１５３２Ｄは、図１４に示すように、ＥＤＣチェック処理を行うＥＤＣチェッカ（ＥＤＣ ｃｈｅｃｋｅｒ）１１５３２１およびデスクランブル処理を行うデスクランブラ（ｄｅｓｃｒａｍｂｌｅｒ）１１５３２２を有する。
【００７６】
ＥＤＣチェッカ１１５３２１によるＥＤＣチェック処理とデスクランブラ１１５３２２によるデスクランブル処理は、同時に実行される。これは、２つの処理でデータ読み出し順が似通っているために可能となるのである。
デスクランブル処理は、ある鍵情報（Ｋｅｙ）を用いてスクランブルされているデータを、スクランブルに用いた鍵情報（Ｋｅｙ）を用いてデスクランブルするものである。デスクランブルされたデータは、もとのメモリに書き戻すことなく、メモリ部１１５５のトラッキングバッファ（第３のメモリ）１１５５３に書き込まれる。
このため、デコード処理系１１５３２Ｄにおいては、メモリ部１１５５の第１のメモリ（メモリα）１１５５１または第２のメモリ（メモリβ）１１５５２からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）と、トラッキングバッファ１１５５３へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）は同時に実行される。トラッキングバッファ１１５５３に書き込まれたデータは、デコード処理が終了したデータである。
【００７７】
ＥＤＣ回路１１５３２は、エンコード処理時には、メモリ部１１５５のトラッキングバッファ１１５５３よりユーザデータが読み出し、スクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などを行い、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報をメモリ部１１５５の第１のメモリ（メモリα）１１５５１または第２のメモリ（メモリβ）１１５５２に書き込む。
【００７８】
図１５は、本実施形態に係るＥＤＣ回路のエンコード処理系の要部構成を示すブロック図である。
エンコード処理系１１５３２Ｅは、図１５に示すように、各種のフィールド情報を生成するフィールド情報生成回路（ＦＩＧＥＮ）１１５３２３、ＩＤ生成回路（ＩＤＧＥＮ）１１５３２４、ＩＥＤ生成回路（ＩＥＤＧＥＮ）１１５３２５、ＥＤＣパリティ生成回路（ＥＤＣＰＲＧＥＮ）１１５３２６、およびスクランブル処理を行うスクランブラ（ｓｃｒａｍｂｌｅｒ）１１５３２７を有する。
【００７９】
ＥＤＣパリティ生成回路１１５３２６によるＥＤＣパリティ生成とスクランブラ１１５３２７によるスクランブル処理は同時に実行される。これは、２つの処理でデータ読み出し順が似通っているため可能である。
スクランブル処理は、ある鍵情報（Ｋｅｙ）を用いてデータをスクランブルするものである。スクランブルされたデータは、もとのメモリに書き戻すことなく、メモリ部１１５５の第１のメモリ１１５５１または第２のメモリ１１５５２に書き込まれる。
このため、トラッキングバッファ１１５５３からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＥ）と、メモリ部１１５５の第１のメモリ（メモリα）１１５５１または第２のメモリ（メモリβ）１１５５２へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）は同時に実行される。
【００８０】
メモリ部１１５５は、上述したように、ＳＲＡＭからなる第１のメモリ１１５５１（メモリα）、ＳＲＡＭからなる第２のメモリ１１５５２（メモリβ）、およびＤＲＡＭからなる第３のメモリ（トラッキングメモリ）１１５５３を有するが、これらの容量は、たとえば次のように設定される。
第１のメモリ１１５５１と第２のメモリ１１５５２は、各パイプラインステージで必要とする大きさのデータを格納することが可能な容量、具体的には、少なくとも１ＥＣＣブロック分を格納可能な容量に設定される。
第３のメモリ（トラッキングメモリ）１１５５３は、ＥＣＣブロックのＮ倍の容量に設定される。
なお、トラッキングバッファ１１５５３は、リングバッファを構成し、ホスト装置１１７からの転送要求頻度ゆらぎに対する緩衝器の役割を果たす。あるいは、先読み処理にともない、ある種のキャッシュメモリとなる。
【００８１】
また、本実施形態では、第１のメモリ１１５５１および第２のメモリ１１５５２にデータを格納するときには、所定の鍵で暗号化して格納し、データを読み出すときは、暗号化時の鍵を用いて復号するように構成している。
そのために、たとえば図１６に示すように、第１のメモリ１１５５１Ａに鍵ＫＥＹ−αで格納データを暗号化してメモリαに格納する暗号器１１５５１１とメモリαに格納されたデータを読み出し鍵ＫＥＹ−αで復号する復号器１１５５１２を設ける。
【００８２】
図１７は、この暗号器および復号器を内蔵する第１のメモリ１１５５１Ａおよび第２のメモリ１１５５２Ａを採用したデコーダ／エンコーダ回路１１５の構成例を示すブロック図である。
【００８３】
図１７において、第１のメモリ１１５５１Ａおよび第２のメモリ１１５５２Ａの構成以外は図８の構成と同様である。
図１７に示すように、第１のメモリ１１５５１Ａに鍵ＫＥＹ−αで格納データを暗号化してメモリαに格納する暗号器（暗号化回路）１１５５１１αとメモリαに格納されたデータを読み出し鍵ＫＥＹ−αで復号する復号器（復号化回路）１１５５１２αを設けている。
同様に、第２のメモリ１１５５２Ａに鍵ＫＥＹ−βで格納データを暗号化してメモリβに格納する暗号器（暗号化回路）１１５５１１βとメモリβに格納されたデータを読み出し鍵ＫＥＹ−βで復号する復号器（復号化回路）１１５５１２βを設けている。
【００８４】
なお、図１７は、デコード処理時に、メモリ格納データを暗号化する様子を示しており、図１７ではメモリスイッチを含む第１バス１１５６１と、メモリの間に暗号器／ 復号器を配置しているが、メモリスイッチを含む第１バス１１５６１と各パイプラインを構成する回路、ＥＦＭ復調器１１５１、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２との間に配置することも可能である。
【００８５】
暗号器１１５５１１α（β）は、たとえば図１８に示すように、入力データに対して鍵ＫＥＹ−α（β）を排他的論理和ゲートＥＸＯＲで排他的論理和をとってデータを暗号化し、メモリα（β）に格納する。
【００８６】
復号器１１５５１２α（β）は、たとえば図１９に示すように、格納データに対して鍵ＫＥＹ−α（β）を排他的論理和ゲートＥＸＯＲで排他的論理和をとってデータ復号する。
【００８７】
メモリ格納データの暗号化についてさらに説明する。
【００８８】
図２０は、デコーダパイプライン処理と鍵情報の関係を示す図である。
この例では、鍵情報としてｋｅｙ１，Ｋｅｙ２，Ｋｅｙ３を用いている。
図２０のデコーダパイプライン処理は、ＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）→ＥＣＣ処理（ＰＩ−ＲＤ，ＰＯ−ＲＤ）→ＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）の順に進むが、これらは同一の鍵情報を用いて処理される。パイプライン処理実行中に、異なる鍵情報を用いて格納されたデータに対しては、正しくデータが読み出されない。
これにより、ＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）時にバッファリングが行われないデータがあると、前回以前のＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）で格納されたデータが読み出される。
しかしながら、それは異なる鍵情報を用いて格納されたデータであるので、読み出し値は不正となる。したがって、エラー訂正不能となる。
【００８９】
一般に、エラー訂正が、積符号で構成されている場合、内符号（ＰＩ）の訂正不能情報を消失フラグとして、外符号（ＰＯ）の訂正が行われる。
そのような方法を取った場合にメモリ格納データの暗号化を行わない場合、次のような不都合が考えられる。
ＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）時にＰＬＬの乱れや、シンク保護の乱れなどを原因として、バッファリングされないデータがあると、当該部分のデータは、前回以前に格納されたデータとなる。
そのデータが、エラー訂正良好（ＯＫ）データであると、内符号のエラー訂正時に、エラー訂正良好となり、エラー訂正不能とならない。このため、外符号訂正時に消失訂正フラグを立てることができないため、エラー訂正能力が減退してしまう。
【００９０】
また、一般にホスト装置１１７のデータ転送要求に対する、転送の可否を、エラー訂正状況を検査せずに、ＥＤＣチェック状況を検査することによって行う場合がある。
このような場合、前記のバッファリング抜けがあると、当該部分のデータが、前回以前に格納されたデータかつ所望されないデータかつＥＤＣチェック良好（ＯＫ）のデータとなり、誤って、ホスト装置１１７に転送される場合がある。
以上のようなケースは、メモリ格納データを一連のパイプライン処理固有の鍵情報にて暗号化することにより防止することができる。
【００９１】
メモリ格納データの暗号化／復号化は、鍵が正しければ、メモリの読み書きは正しく行われるが、鍵が誤っていると、もともと格納されているデータに対する鍵と、あらたな読み書き時のデータに対する鍵が異なってしまい、メモリアクセスしても誤った結果となる。
これにより、誤ったデータをホスト装置１１７へ送ることや、エラー訂正能力の減退を防止することができる。
【００９２】
バス部１１５６は上述したように、ＥＦＭ＋復調器１１５１、ＥＦＭ＋変調器１１５２、エラー訂正器１１５３とメモリ部１１５５の第１のメモリと第２のメモリとのデータ転送経路をステート情報ＳＴ０，ＳＴ１に応じて切り替える機能を有する。
【００９３】
デコード処理時には、図２１に示すように、初期状態でステート（Ｓｔａｔｅ）０となる。
ステート０における復調データ書き込み処理（ＥＦＭ−ＷＲ）が終了するとステート１になる。
そして、ステート１における復調データ書き込み処理（ＥＦＭ−ＷＲ）が終了するとステート０になる。
このように、ＥＦＭ復調データ書き込み処理（ＥＦＭ−ＷＲ）の終了毎に、ステート０とステート１が順次に切り替わる。
【００９４】
図２２は、デコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋復調器１１５１、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
また、図２３は、デコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋復調器１１５１、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
【００９５】
ステート０時には、図２２に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋復調器１１５１から第１のメモリ（メモリα）１１５５１への書き込むべきＥＦＭ＋復調データのデータ転送経路が形成され、一方ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第２のメモリ（メモリβ）１１５５２との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）の各データの転送経路が形成される。
また、ＰＩエラー訂正のための読み出し／書き込み処理、また、ＰＯエラー訂正のための読み出し／書き込み処理の転送経路も形成される。
また、ステート０時には、図２２に示すように、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２から第３のメモリ（トラッキングバッファ）１１５５３へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ：実際には、スクランブル済データの書き込み処理）のデータ転送経路、並びに、第３のメモリ（トラッキングバッファ）１１５５３からホストインタフェース回路１１５４へのデータ転送経路が形成される。
【００９６】
ステート１時には、図２３に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋復調器１１５１から第２のメモリ（メモリβ）１１５５２への書き込むべきＥＦＭ＋復調データのデータ転送経路が形成され、一方ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第１のメモリ（メモリα）１１５５１との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）の各データの転送経路が形成される。
また、ＰＩエラー訂正のための読み出し／書き込み処理、また、ＰＯエラー訂正のための読み出し／書き込み処理の転送経路も形成される。 また、ステート１時には、図２３に示すように、ステート０時と同様に、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２から第３のメモリ（トラッキングバッファ）１１５５３へのＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ：実際には、スクランブル済データの書き込み処理）のデータ転送経路、並びに、第３のメモリ（トラッキングバッファ）１１５５３からホストインタフェース回路１１５４へのデータ転送経路が形成される。
【００９７】
エンコード処理時にも、図２４に示すように、初期状態でステート（Ｓｔａｔｅ）０となる。
ステート１におけるＥＦＭ＋変調前データ読み出し処理（ＥＦＭ−ＲＤ）が終了するとステート１になる。
そして、ステート１におけるＥＦＭ＋変調前データ読み出し処理（ＥＦＭ−ＲＤ）が終了するとステート０になる。
このように、ＥＦＭ＋変調前データ読み出し処理（ＥＦＭ−ＲＤ）の終了毎に、ステート０とステート１が順次に切り替わる。
【００９８】
図２５は、エンコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋変調器１１５２、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
また、図２６は、エンコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ＋変調器１１５２、ＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２、およびホストインタフェース回路１１５４との接続状態を示す図である。
【００９９】
ステート０時には、図２５に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋変調器１１５２に第１のメモリ（メモリα）１１５５１から読み出すべきデータの転送経路が形成され、ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第２のメモリ（メモリβ）１１５５２との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）の各データの転送経路が形成される。
また、ステート０時には、図２５に示すように、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２に第３のメモリ（トラッキングバッファ）１１５５３からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）のデータ転送経路、並びに、ホストインタフェース回路１１５４から第３のメモリ（トラッキングバッファ）１１５５３へのデータ転送経路が形成される。
【０１００】
ステート１時には、図２６に示すように、バス部１１５６の第１バス１１５６１により、ＥＦＭ＋変調器１１５２に第２のメモリ（メモリβ）１１５５２から読み出すべきデータの転送経路が形成され、ＥＣＣ回路１１５３１とＥＤＣ回路１１５３２と第１のメモリ（メモリα）１１５５１との間に、ＰＩ符号の読み出し処理（ＰＩ−ＲＤ）、ＰＯ符号の読み出し処理（ＰＯ−ＲＤ）およびＥＤＣデータ書き込み処理（ＥＤＣ−ＷＲ）の各データの転送経路が形成される。
また、ステート１時には、図２６に示すように、バス部１１５６の第２バス１１５６２により、ＥＤＣ回路１１５３２に第３のメモリ（トラッキングバッファ）１１５５３からのＥＤＣデータ読み出し処理（ＥＤＣ−ＲＤ）のデータ転送経路、並びに、ホストインタフェース回路１１５４から第３のメモリ（トラッキングバッファ）１１５５３へのデータ転送経路が形成される。
【０１０１】
図２７は、本実施形態に係るバス部の第１バスの具体的な構成例を示す回路図である。
図２８は、本実施形態に係るバス部の第１バスの「ＭＥＭ−ＳＴＡＴＥ」時のステート０とステート１との状態遷移を示す図であり、図２９は、本実施形態に係るバス部の第１バスの「ＥＣＣＰＨＡＳＥ」時のステート０とステート１との状態遷移を示す図である。
また、図３０（Ａ）〜（Ｈ）は、図２７の回路のデコード処理時のタイミングチャートであり、図３１（Ａ）〜（Ｈ）は、図２７の回路のエンコード処理時のタイミングチャートである。
【０１０２】
バス部１１５６の第１バス１１５６１は、図２７に示すように、セレクタ２０１〜２１５を有している。
【０１０３】
セレクタ２０２は、信号ＥＮＣＭＯＤＥのレベルに応じてＥＦＭ復調器１１５１のアドレスデータＥＦＭＤ ＡＤＤかＥＦＭ変調器１１５２のアドレスデータＥＦＭＭ ＡＤＤのいずれかを選択してアドレスデータＥＦＭ ＡＤＤとしてセレクタ２０８および２１１に出力する。
【０１０４】
セレクタ２０４は、信号ＥＣＣＰＨＡＳＥのレベルに応じてＥＣＣ回路１１５３１の書き込みデータＥＣＣ ＷＤＡＴＡかＥＤＣ回路１１５３２の書き込みデータＥＣＣ ＷＤＡＴＡのいずれかを選択して書き込みデータＥＣＣＰ ＷＤＡＴＡとしてセレクタ２０７および２１０に出力する。
セレクタ２０５は、信号ＥＣＣＰＨＡＳＥのレベルに応じてＥＣＣ回路１１５３１のアドレスデータＥＣＣ ＡＤＤかＥＤＣ回路１１５３２のアドレスデータＥＤＣ ＡＤＤのいずれかを選択してアドレスデータＥＣＣＰ ＡＤＤとしてセレクタ２０８および２１１に出力する。
セレクタ２０６は、信号ＥＣＣＰＨＡＳＥのレベルに応じてＥＣＣ回路１１５３１のデータＥＣＣ ＸＷＡかＥＤＣ回路１１５３２のデータＥＤＣ ＸＷＲのいずれかを選択してデータＥＤＣ ＸＷＲとしてセレクタ２０９および２１２に出力する。
【０１０５】
セレクタ２０７は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてＥＦＭ復調器１１５１による書き込みデータＥＦＭＤ ＷＤＡＴＡかセレクタ２０４による書き込みデータＥＣＣＰ ＷＤＡＴＡかのいずれかを選択して、書き込みデータＡ ＷＤＡＴＡとして第１のメモリ（メモリα）１１５５１に出力する。
セレクタ２０８は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてセレクタ２０２によるアドレスデータＥＦＭ ＡＤＤかセレクタ２０５によるアドレスデータＥＣＣＰ ＡＤＤかのいずれかを選択して、アドレスデータＡ ＡＤＤとして第１のメモリ（メモリα）１１５５１に出力する。
セレクタ２０９は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてＥＦＭ復調器１１５１によるデータＥＦＭ ＸＷＲかセレクタ２０６によるアドレスデータＥＣＣＰ ＸＷＲかのいずれかを選択して、データＡ ＸＷＲとして第１のメモリ（メモリα）１１５５１に出力する。
【０１０６】
セレクタ２１０は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてＥＦＭ復調器１１５１による書き込みデータＥＦＭＤ ＷＤＡＴＡかセレクタ２０４による書き込みデータＥＣＣＰ ＷＤＡＴＡかのいずれかを選択して、書き込みデータＢ ＷＤＡＴＡとして第２のメモリ（メモリβ）１１５５２に出力する。
セレクタ２１１は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてセレクタ２０２によるアドレスデータＥＦＭ ＡＤＤかセレクタ２０５によるアドレスデータＥＣＣＰ ＡＤＤかのいずれかを選択して、アドレスデータＢ ＡＤＤとして第２のメモリ（メモリβ）１１５５２に出力する。
セレクタ２１２は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じてＥＦＭ復調器１１５１によるデータＥＦＭＤ ＸＷＲかセレクタ２０６によるアドレスデータＥＣＣＰ ＸＷＲかのいずれかを選択して、データＢ ＸＷＲとして第２のメモリ（メモリα）１１５５２に出力する。
【０１０７】
セレクタ２０７〜２０９は、たとえば信号ＭＥＭ ＳＴＡＴＥがデータ「０」（ローレベル）で供給されている場合には、入力「０」に供給されているデータ、すなわち、ＥＦＭ復調器１１５１，セレクタ２０２の出力データを選択して第１のメモリ（メモリα）１１５５１に出力する。
セレクタ２０７〜２０９は、たとえば信号ＭＥＭ ＳＴＡＴＥがデータ「１」（ハイレベル）で供給されている場合には、入力「１」に供給されているデータ、すなわち、セレクタ２０４〜２０６の出力データを選択して第１のメモリ（メモリα）１１５５１に出力する。
セレクタ２１０〜２１２は、たとえば信号ＭＥＭ ＳＴＡＴＥがデータ「０」（ローレベル）で供給されている場合には、入力「０」に供給されているデータ、すなわち、ＥＦＭ復調器１１５１，セレクタ２０２の出力データを選択して第２のメモリ（メモリβ）１１５５２に出力する。
セレクタ２０７〜２０９は、たとえば信号ＭＥＭ ＳＴＡＴＥがデータ「１」（ハイレベル）で供給されている場合には、入力「１」に供給されているデータ、すなわち、セレクタ２０４〜２０６の出力データを選択して第２のメモリ（メモリβ）１１５５１に出力する。
【０１０８】
セレクタ２０７〜２０９は入力「０」がＥＦＭ復調器１１５１，セレクタ２０２の出力に接続され、入力「１」がセレクタ２０４〜２０６の出力に接続されている。
これに対して、セレクタ２１０〜２１２は入力「１」がＥＦＭ復調器１１５１，セレクタ２０２の出力に接続され、入力「０」がセレクタ２０４〜２０６の出力に接続されている。
したがって、第１のメモリ１１５５１に対してＥＦＭデータが書き込まれているときは、第２のメモリ１１５５２に対してＥＣＣまたはＥＤＣに関するデータが書き込まれ、第１のメモリ１１５５１に対してＥＣＣまたはＥＤＣに関するデータが書き込まれているときは、第２のメモリ１１５５２に対してＥＦＭデータが書き込まれる。
【０１０９】
セレクタ２１３は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じて第１のメモリ１１５５１の読み出しデータＡ ＲＤＡＴＡか第２のメモリ１１５５２の読み出しデータＢ ＲＤＡＴＡかのいずれかを選択して、データＥＦＭＤ ＲＤＡＴＡとしてＥＦＭ復調器１１５２に出力する。
セレクタ２１４は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じて第１のメモリ１１５５１の読み出しデータＡ ＲＤＡＴＡか第２のメモリ１１５５２の読み出しデータＢ ＲＤＡＴＡかのいずれかを選択して、データＥＣＣ ＷＤＡＴＡとしてＥＣＣ回路１１５３１に出力する。
セレクタ２１５は、信号ＭＥＭ ＳＴＡＴＥのレベルに応じて第１のメモリ１１５５１の読み出しデータＡ ＲＤＡＴＡか第２のメモリ１１５５２の読み出しデータＢ ＲＤＡＴＡかのいずれかを選択して、データＥＤＣ ＲＤＡＴＡとしてＥＤＣ回路１１５３２に出力する。
【０１１０】
セレクタ２１３の入力「０」は第１のメモリ１１５５１の読み出しデータＡ ＤＡＴＡの供給ラインに接続され、入力「１」は第２のメモリ１１５５２の読み出しデータＢ ＤＡＴＡの供給ラインに接続されている。
これに対して、セレクタ２１４，２１５の入力「０」は第２のメモリ１１５５２の読み出しデータＢ ＤＡＴＡの供給ラインに接続され、入力「１」は第１のメモリ１１５５１の読み出しデータＡ ＤＡＴＡの供給ラインに接続されている。
したがって、第１のメモリ１１５５１の読み出しデータＡ ＤＡＴＡがＥＦＭ変調器１１５２に供給されているときは、第２のメモリ１１５５２の読み出しデータＢ ＤＡＴＡがＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２に供給され、第１のメモリ１１５５１の読み出しデータＡ ＤＡＴＡがＥＣＣ回路１１５３１、ＥＤＣ回路１１５３２に供給されているときは、第２のメモリ１１５５２の読み出しデータＢ ＤＡＴＡがＥＦＭ変調器１１５２に供給される。
【０１１１】
図３２は、本実施形態に係るバス部の第２バスの具体的な構成例を示す回路図である。
【０１１２】
この第２のバス１１５６２は、図３２に示すように、バスアービタ（ＢＳＡＢＴＲ）３０１、データセレクタ（ＤＴＳＥＬ）３０２、アドレスセレクタ（ＡＤＳＥＬ）３０３、およびメモリアクセスシーケンサ（ＭＡＣＳＱＲ）３０４を有している。
【０１１３】
バスアービタ３０１は、バスの調停を行う。ＥＤＣ回路１１５３２およびホストインタフェース回路１１５４からのリクエストＥＤＣ ＲＥＱ，ＨＯＳＴ ＲＥＱに応じて、いずれか１つの回路に対してバスアクセス権を与えるとともに、ＡＣＫを返す。
このとき、バスアービタ３０１は、データセレクタ３０２およびアドレスセレクタ３０３に信号ＢＵＳＳＬを出力して、ＥＤＣ回路１１５３２およびホストインタフェース回路１１５４のうちのいずれの回路からの書き込みデータＥＤＣ Ｔ ＷＤＡＴＡまたはＨＯＳＴ Ｔ ＷＤＡＴＡ、およびアドレスデータＥＤＣ Ｔ ＡＤＤまたはＨＯＳＴ Ｔ ＡＤＤを選択させる。これにより、データセレクタ３０２から選択データＤＡＴＡが、アドレスセレクタ３０３から選択アドレスＡＤＤがメモリアクセスシーケンサ３０４に供給される。
バス調停が終わると、バスアービタ３０１は、メモリアクセスシーケンサ３０４を信号Ｍ ＡＯＳ ＳＴＴにより起動する。
メモリアクセスシーケンサ３０４は、信号ＣＳ，ＲＡＳ，ＣＡＳ，ＷＥ，ＡＤＤおよびデータを出力して第３のメモリであるトラッキングバッファ１１５６３に対してメモリアクセスを行う。
また、トラッキングバッファ１１５６３からの読み出しデータは、メモリアクセスシーケンサ３０４、ＥＤＣ回路１１５３２、またはホストインタフェース回路１１５４に入力される。
【０１１４】
以下に、上記構成を有する光ディスク記録再生装置１００（図５参照）の動作を、デコーダ／エンコーダ回路１１５のデコーダパイプライン処理およびエンコーダパイプライン処理を中心に、図面に関連付けて説明する。
【０１１５】
まず、図３３に関連付けてデコーダパイプライン処理について説明する。
【０１１６】
光ピックアップ１０３によりディスク１０１から読み出され電気信号に変換されたデータは、ＲＦアンプ１０６に入力される。
ＲＦアンプ１０６においては、光ピックアップ１０３より伝えられる複数の信号に対して演算が行われ、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥが生成されてサーボＤＳＰ１０７に出力され、データ列信号（ＲＦ信号）Ｓ１０６に対して波形整形が行われて２値化回路１１０に出力される。
サーボＤＳＰ１０７では、ＲＦアンプ１０６にて生成された、トラッキングエラー信号ＴＥ、フォーカスエラー信号ＦＥを、フォーカスサーボ、トラッキングサーボ、スレッドサーボの制御が行われる。
【０１１７】
２値化回路１１０では、ＲＦアンプ１０６によるＲＦ信号Ｓ１０６が２値化され、さらにクロック再生回路１１１において、２値化回路１１０で２値化されたＲＦ信号に基づいてクロックが抽出され、ＲＦ信号がデジタル信号としてデコーダ／エンコーダ回路１１５に入力される。
この場合、パイプライン処理を行うデコーダ／エンコーダ回路１１５には、各パイプラインステージで必要とする大きさの一連のデータが１ブロック（ＢＬＫ）単位として、たとえば複数のブロック（たとえばＢＬＫ１〜ＢＬＫ３）が連続して供給される。
【０１１８】
このとき、初期状態であることから、デコーダ／エンコーダ回路１１５のバス部１１５６には、ステート情報ＳＴ０がアクティブで供給され、バス部１１５６はステート０状態にある。したがって、デコーダ／エンコーダ回路１１５の接続経路は、図２２に示すように形成されている。
【０１１９】
そして、図３３に示すように、フェーズ０（Ｐｈａｓｅ０）では、２値化回路１１０により２値化されたＲＦデータ（ＢＬＫ１）が、ＥＦＭ復調回路１１５１に入力されると、ＥＦＭ＋復調され、メモリα（第１のメモリ）に書き込まれる。
ＥＦＭ＋復調データの書き込みが終了すると、ステート１に状態遷移し、デコーダ／エンコーダ回路１１５の接続経路は、図２３に示すように形成される。
【０１２０】
フェーズ１（Ｐｈａｓｅ１）では、ＥＦＭ＋復調データがメモリβ（第１のメモリ）に書き込まれる。
一方、メモリαに格納されたデータに対して、エラー訂正処理が行われた後、ＥＤＣチェック処理、デスクランブル処理が行われる。
エラー訂正処理のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のエラー訂正結果に応じてエラー訂正処理、ＰＯ符号の読み出し、ＰＯ符号のエラー訂正結果に応じてエラー訂正処理が伴う。必要に応じて、ＰＩ訂正、ＰＯ訂正が繰り返し行われる。ＥＤＣ チェック処理とデスクランブル処理は、同時に実行される。これは、２つの処理でデータ読み出し順が似通っているため可能である。
デスクランブル処理されたデータは、もとのメモリに書き戻すことなく、トラッキングバッファ（第３のメモリ）１１５５３に書き込まれる。
このため、メモリαからのＥＤＣデータ読み出し処理と、トラッキングバッファへのＥＤＣデータ書き込み処理は同時に実行される。トラッキングバッファに書き込まれたデータは、デコード処理が終了したデータである。
そして、ホスト装置１１７からの転送要求に従って、ホストインタフェース回路１１５４を通して、ホスト装置１１７に転送される。
上述したように、トラッキングバッファ１１５５３は、リングバッファを構成し、Ｈｏｓｔからの転送要求頻度ゆらぎに対する緩衝器の役割を果たす。あるいは、先読み処理にともない、ある種のキャッシュメモリとなる。
【０１２１】
ＥＤＣチェックのためのデータ読み出しは、１ ＥＣＣブロック分のＥＦＭ＋データの書き込み終了以前に終了する。１ ＥＣＣブロック分のＥＦＭ＋データの書き込みが終了すると、バス部１１５６の状態が再度ステート０に遷移する。
したがって、デコーダ／エンコーダ回路１１５の接続経路は、図２２に示すように形成される。
【０１２２】
フェーズ２（Ｐｈａｓｅ２）では、メモリαに対してＥＦＭ＋復調データの書き込みが行われ、メモリβに対してＥＣＣ復号処理、ＥＤＣチェック処理、デスクランブル処理などが行われる。
【０１２３】
フェーズ３（Ｐｈａｓｅ３）では、必要とされるＥＦＭデータの書き込みがすでに終了しているため、ＥＦＭ＋復調データの書き込みは行われず、メモリαに対するＥＣＣ復号処理、ＥＤＣチェック処理、デスクランブル処理などが行われる。
【０１２４】
ここで、メモリアクセス状況を、本実施形態に係る回路と、従来の図１の回路とを比較する。
図３４は、本実施形態に係る回路のメモリアクセス状況を示す図であり、図３５は図１の回路のメモリアクセス状況を示す図である。
いずれも、ＰＩ， ＰＯそれぞれを２回繰り返して訂正を行ったときの様子を示している。
【０１２５】
図３５に示す従来回路では、ＥＦＭ−ＷＲ，ＥＣＣ ＰＩ−ＲＤ、ＥＣＣ ＰＯ−ＲＤ，ＥＣＣ ＰＩ２−ＲＤ、ＥＣＣ ＰＯ２−ＲＤ、ＥＣＣ ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ−ＲＤ＆ＷＲ、ＥＣＣ ＰＩ２−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ２−ＲＤ＆ＷＲ、ＥＤＣ−ＲＤ、ＥＤＣ−ＷＲ、ＨＯＳＴ−ＷＲ、ＨＯＳＴ−ＲＤ、ＥＦＭ−ＷＲ等のアクセスが、単一のメモリに対して発生している。
これに対し、図３４に示す本実施形態に係る回路においては、３つのメモリに分散して、メモリアクセスが行われるため、メモリアクセスのボトルネックが緩和される。
図３４においては、メモリαに対しＥＦＭ−ＷＲアクセスが発生し、メモリβに対してＥＣＣ ＰＩ−ＲＤ、ＥＣＣ ＰＯ−ＲＤ、ＥＣＣ ＰＩ２−ＲＤ、ＥＣＣ ＰＯ２−ＲＤ、ＥＣＣ ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ−ＲＤ＆ＷＲ、ＥＣＣ ＰＩ２−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ２−ＲＤ＆ＷＲ、ＥＤＣ−ＲＤのアクセスが発生し、トラッキングバッファに対してＥＤＣ−ＷＲ、ＨＯＳＴ−ＲＤのアクセスが発生している。
【０１２６】
一般にメモリに対して時間的に重複するアクセスがあると、メモリへのアクセス権の調停が必要となる。その場合、アクセス権調停に伴うオーバヘッドが発生してしまう。
図３５では全てのアクセスが単一のメモリに集中するので、このオーバーヘッドが大きくなる。
一方、図３４では、重複するメモリアクセスが少なく、オーバヘッドも小さい。図３４について、メモリアクセスを確認すると、メモリαに対するアクセスはＥＦＭ−ＷＲのみで調停を必要としない。トラッキングバッファに対しては、ＥＤＣ−ＷＲとＨＯＳＴ−ＲＤのアクセスのみであり、連続アクセス回数を大きくでき、オーバヘッドを小さくできる。メモリβに対しては、ＥＣＣ処理と、ＥＤＣ処理があるが、両処理は順次行われるので同時に行われるのでアクセス権の調停は必要ない。
ＥＣＣについては、符号読み出しと、エラー訂正処理とは時間的に重複するが、エラー訂正処理（Ｒｅａｄ＆Ｗｒｉｔｅ）アクセスは少ないので、やはりオーバーヘッドは小さい。また、各符号に対するアクセスがあるが、これらは時間的にほとんど、重複しないので、やはりオーバーヘッドは小さい。
トラッキングバッファへは、デコード処理終了データが書き込まれる。ホストインタフェース回路１１５４は、ホスト装置１１７からの転送要求に従い、デコード処理終了データをホスト装置１１７に転送する。
【０１２７】
次に、図５を参照しつつ図３６に関連付けてエンコーダパイプライン処理について説明する。
【０１２８】
フェーズ０（Ｐｈａｓｅ０）では、ホスト装置１１７よりホストインタフェース回路１１５４にユーザデータが入力されると、第２バス１１５６２を通してトラッキングバッファ１１５５３にユーザデータが書き込まれる。
ユーザデータ以外のアドレス情報やパリティ情報が入力されることもあるが、その場合はアドレス生成やパリティ生成動作が省略される。
ユーザデータの書き込みが終了すると、エンコード処理がスタートする。
【０１２９】
このとき、初期状態であることから、デコーダ／エンコーダ回路１１５のバス部１１５６には、ステート情報ＳＴ０がアクティブで供給され、バス部１１５６はステート０状態にある。したがって、デコーダ／エンコーダ回路１１５の接続経路は、図２５に示すように形成されている。
【０１３０】
フェーズ１（Ｐｈａｓｅ１）では、トラッキングバッファ１１５５３より、ユーザデータが読み出され、ＥＤＣ回路１１５３２においてスクランブル処理、ＥＤＣパリティ生成、ＩＤ生成、各種フィールド情報生成などが行われ、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報がメモリαに書き込まれる。ＥＤＣパリティ生成、スクランブル処理は同時に実行される。これは、２つの処理でデータ読み出し順が似通っているため可能である。スクランブル処理されたデータは、もとのメモリに書き戻すことなく、トラッキングバッファに書き込まれる。
このため、トラッキングバッファからのＥＤＣデータ読み出し処理と、メモリα（第１のメモリ）へのＥＤＣデータ書き込み処理は同時に実行される。メモリαに格納されたデータに対して、ＥＣＣパリティ付加が行われる。エンコード処理のメモリアクセスは、ＰＩ符号の読み出し、ＰＩ符号のパリティ部書き換え処理、ＰＯ符号の読み出し、ＰＯ符号のパリティ部書き換え処理が伴う。
【０１３１】
フェーズ２（Ｐｈａｓｅ２）では、メモリαに格納されているデータに対する読み出しと、読み出されたデータに対するＥＦＭ＋変調が行われる。ＥＦＭ＋変調が行われたデータは、２値信号として出力され、ディスクへの書き込み処理が行われる。
ＥＦＭ＋変調のための読み出しが終了されると、ステート１に状態遷移し、デコーダ／エンコーダ回路１１５の接続経路は、図２６に示すように形成される。
【０１３２】
一方、メモリβ（第２のメモリ）に対しては、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報の書き込み処理、およびＥＣＣパリティ付加処理などが行われる。
【０１３３】
フェーズ３（Ｐｈａｓｅ３）では、メモリαに対しては、スクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報の書き込み処理、およびＥＣＣパリティ付加処理などが行われる。
一方、メモリβに格納されたデータに対するＥＦＭ＋復調のためのデータ読み出しが行われる。
【０１３４】
フェーズ４（Ｐｈａｓｅ４）では、トラッキングバッファに残っているデータがないので、ＥＣＣパリティ付加処理等は行わない。
一方、メモリαに格納されたデータに対するＥＦＭ＋復調のためのデータ読み出しが行われる。
【０１３５】
ここで、メモリアクセス状況を、本実施形態に係る回路と、従来の図３の回路とを比較する。
図３７は、本実施形態に係る回路のメモリアクセス状況を示す図であり、図３８は図３の回路のメモリアクセス状況を示す図である。
いずれも、エンコード処理を行ったときの様子を示している。
【０１３６】
図３８の従来回路では、ＥＦＭ−ＲＤ、ＥＤＣ−ＷＲ、ＥＣＣ ＰＩ−ＲＤ、ＥＣＣ ＰＯ−ＲＤ、ＥＣＣ ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ−ＲＤ＆ＷＲ、ＨＯＳＴ−ＷＲ、ＥＤＣ−ＲＤ、ＥＦＭ−ＲＤ等のアクセスが、単一のメモリに対して発生している。
【０１３７】
これに対し、図３７の本実施形態に係る回路においては、３つのメモリに分散して、メモリアクセスが行われるため、メモリアクセスのボトルネックが緩和される。
図３７においては、メモリαに対しＥＦＭ−ＲＤアクセスが発生し、メモリβに対してＥＤＣ−ＷＲ、ＥＣＣ ＰＩ−ＲＤ、ＥＣＣ ＰＯ−ＲＤ、ＥＣＣ ＰＩ−ＲＤ＆ＷＲ、ＥＣＣ ＰＯ−ＲＤ＆ＷＲ、のアクセスが発生し、トラッキングバッファ１１５５３に対してＨＯＳＴ−ＷＲ、ＥＤＣ−ＲＤのアクセスが発生している。
【０１３８】
一般にメモリに対して時間的に重複するアクセスがあると、メモリへのアクセス権の調停が必要となる。その場合、アクセス権調停に伴うオーバヘッドが発生してしまう。
図３８では全てのアクセスが単一のメモリに集中するので、このオーバーヘッドが大きくなる。
【０１３９】
一方、図３７では、重複するメモリアクセスが少なく、オーバヘッドも小さい。図３７について、メモリアクセスを確認すると、メモリαに対するアクセスはＥＦＭ−ＲＤのみで調停を必要としない。トラッキングバッファ１１５５３に対しては、ＥＤＣ−ＲＤとＨＯＳＴ−ＷＲのアクセスのみであり、連続アクセス回数を大きくでき、オーバヘッドを小さくできる。メモリβに対しては、ＥＤＣ処理と、ＥＣＣ処理があるが、両処理は順次行われるのでアクセス権の調停は必要ない。ＥＣＣについては、符号読み出しと、パリティ書き換え処理とは時間的に重複するが、パリティ書き換え処理（Ｒｅａｄ＆Ｗｒｉｔｅ）アクセスは少ないので、やはりオーバーヘッドは小さい。また、各符号に対するアクセスがあるが、これらは時間的にほとんど、重複しないので、やはりオーバーヘッドは小さい。
【０１４０】
以上説明したように、本実施形態によれば、データ再生時には、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して供給される、ＥＦＭ復調器１１５１でＥＦＭ＋復調後のブロック単位のデータを第１のメモリおよび第２のメモリに交互に書き込み、書き込みが行われていない第１のメモリまたは第２のメモリから記録データがステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通してエラー訂正器１１５３に読み出され、誤り訂正中のデータ（ＥＤＣ）を第１のメモリまたは第２のメモリに書き込み、誤り訂正が終わったデータを第３のメモリ（トラッキングメモリ）に格納し、データ記録時には、ホスト装置１１７からブロック単位で転送されるユーザデータを、バス部１１５６を介してトラッキングバッファとしての第３のメモリ（トラッキングメモリ）に書き込み、エンコード処理開始後、エラー訂正器１１５３により第３のメモリに格納したユーザデータが読み出され、エラー訂正器１１５３でスクランブルされた、ユーザデータ、ＥＤＣパリティや、ＩＤ、各種フィールド情報を、ステート情報ＳＴ０，ＳＴ１に応じて形成されるバス部１１５６のデータ経路を通して第１のメモリおよび第２のメモリにブロック単位毎に交互に書き込み、ＥＦＭ変調器１１５２により第１のメモリまたは第２のメモリに格納されているデータが読み出されるように構成した。このように構成したことにより、以下の効果を得ることができる。
【０１４１】
すなわち、パイプライン処理を行う際に、各パイプラインステージでメモリを共有するため、データの受け渡しのためのメモリアクセスが無い。また、パイプライン処理を行う際に、ある時刻においては、各パイプラインステージでメモリを占有するため、１つのメモリに対するメモリアクセスが少ない。
したがって、高速動作が可能であり、また、低消費電力化が可能である。
また、システムの出力段に、緩衝器となるメモリを持つため、システムのデータ要求が無いときでも、パイプライン動作が中断することが無く、高速動作が可能である。
さらにまた、システムに必要な緩衝器となるメモリのサイズが用途による変化要求に対して、同緩衝メモリにアクセスする部分のみを置換することにより、容易に対処できる。
【０１４２】
また、本実施形態によれば、パリティ消失ポインタ発生器（ＰＮＴＧＥＮ）１１５３１２、セレクタ１１５３１３を設けてＥＣＣデコーダ（ＤＥＣ）とＥＣＣエンコーダ（ＥＮＣ）を共有させていることから、エラー訂正復号器に対する小さな変更で、エラー訂正符号器を構成できる。
その結果、エラー訂正符号器／復号器、そのものを共有するだけでなく、その周辺回路として符号データ読み出し制御回路やパリティ書き込み制御回路も、符号化時／復号化時で共有でき、回路規模を小さくでき、システムを低コストに実現できる利点がある。
【０１４３】
また、本実施形態では、第１のメモリ１１５５１および第２のメモリ１１５５２にデータを格納するときには、所定の鍵で暗号化して格納し、データを読み出すときは、暗号化時の鍵を用いて復号するように構成していることから、データの書き込みが正しく行われないパイプラインステージがあっても、書き込みが行われなかった部分のデータは、他のパイプラインステージにおいて、誤ったデータとなるので、誤動作をすることがない。
また、光ディスク装置において、ＥＦＭ−ＷＲ時にＰＬＬの乱れや、シンク保護の乱れなどを原因として、バッファリングされないデータがあっても、エラー訂正能力の減退がない。
また、光ディスク装置において、ＥＦＭ−ＷＲ時にＰＬＬの乱れや、シンク保護の乱れなどを原因として、バッファリングされないデータがあっても、不正にＥＤＣチェックが良好（ＯＫ）となり、誤ってホスト装置１１７にデータが出力されることがないという利点がある。
【０１４４】
【発明の効果】
以上説明したように、本発明によれば、パイプライン処理を行う際に、各パイプラインステージでメモリを共有するため、データの受け渡しのためのメモリアクセスが無い。また、パイプライン処理を行う際に、ある時刻においては、各パイプラインステージでメモリを占有するため、１つのメモリに対するメモリアクセスが少ない。
したがって、高速動作が可能であり、また、低消費電力化が可能である。
また、システムの出力段に、緩衝器となるメモリを持つため、システムのデータ要求が無いときでも、パイプライン動作が中断することが無く、高速動作が可能である。
さらにまた、システムに必要な緩衝器となるメモリのサイズが用途により変化要求に対して、同緩衝メモリにアクセスする部分のみを置換することにより、容易に対処できる。
【図面の簡単な説明】
【図１】一般的なデコーダ回路の構成例を示すブロック図である。
【図２】図１の回路におけるデコーダパイプライン処理のメモリバッファに対するアクセス状況を示す図である。
【図３】一般的なエンコーダ回路の構成例を示すブロック図である。
【図４】図３の回路におけるエンコーダパイプライン処理のメモリバッファに対するアクセス状況を示す図である。
【図５】本発明に係るパイプライン処理システムを採用したＤＶＤの光ディスク記録再生装置の一実施形態を示すブロック図である。
【図６】本発明に係るパイプライン処理システムを採用したＤＶＤの光ディスク再生装置の一実施形態を示すブロック図である。
【図７】本発明に係るパイプライン処理システムを採用したＤＶＤの光ディスク記録装置の一実施形態を示すブロック図である。
【図８】データ再生時のデコード処理を行う場合の本実施形態に係るデコーダ／エンコーダ回路におけるエラー訂正器、メモリ部、およびバス部の具体的な構成およびデータ経路を具体的に示す図である。
【図９】データ記録時のエンコード処理を行う場合の本実施形態に係るデコーダ／エンコーダ回路におけるエラー訂正器、メモリ部、およびバス部の具体的な構成およびデータ経路を具体的に示す図である。
【図１０】ＤＶＤデータフォーマットを説明するための図であって、データフレーム構成を示す図である。
【図１１】ＤＶＤデータフォーマットを説明するための図であって、ＥＣＣブロック構成を示す図である。
【図１２】本実施形態に係るＥＣＣ回路の要部の第１の構成例を示すブロック図である。
【図１３】本実施形態に係るＥＣＣ回路の要部の第２の構成例を示すブロック図である。
【図１４】本実施形態に係るＥＤＣ回路のデコード処理系の要部構成を示すブロック図である。
【図１５】本実施形態に係るＥＤＣ回路のエンコード処理系の要部構成を示すブロック図である。
【図１６】本実施形態に係る第１のメモリおよび第２のメモリにデータを格納するときに、所定の鍵で暗号化して格納し、データを読み出すときは、暗号化時の鍵を用いて復号するようにしたメモリ構成例を示す図である。
【図１７】本実施形態に係る暗号器および復号器を内蔵する第１のメモリおよび第２のメモリを採用したデコーダ／エンコーダ回路の構成例を示すブロック図である。
【図１８】本実施形態に係る暗号器の構成例を示す図である。
【図１９】本実施形態に係る復号器の構成例を示す図である。
【図２０】本実施形態に係る第１のメモリおよび第２のメモリにデータを格納するときに、所定の鍵で暗号化して格納する場合のデコーダパイプライン処理と鍵情報の関係を示す図である。
【図２１】デコード処理時におけるステート０とステート１とが交互に切り替わり遷移条状態を説明するための図である。
【図２２】デコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２３】デコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２４】エンコード処理時におけるステート０とステート１とが交互に切り替わり遷移条状態を説明するための図である。
【図２５】エンコード処理時に、ステート情報ＳＴ０がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２６】エンコード処理時に、ステート情報ＳＴ１がアクティブで供給された場合のバス部によるメモリ部の第１〜第３のメモリとパイプライン処理回路であるＥＦＭ復調器、ＥＣＣ回路、ＥＤＣ回路、およびホストインタフェース回路との接続状態を示す図である。
【図２７】本実施形態に係るバス部の第１バスの具体的な構成例を示す回路図であ。
【図２８】本実施形態に係るバス部の第１バスの「ＭＥＭ−ＳＴＡＴＥ」時のステート０とステート１との状態遷移を示す図である。
【図２９】本実施形態に係るバス部の第１バスの「ＥＣＣＰＨＡＳＥ」時のステート０とステート１との状態遷移を示す図である。
【図３０】図２７の回路のデコード処理時のタイミングチャートである。
【図３１】図２７の回路のエンコード処理時のタイミングチャートである。
【図３２】本実施形態に係るバス部の第２バスの具体的な構成例を示す回路図であ。
【図３３】デコーダパイプライン処理を説明するための図である。
【図３４】本実施形態に係る回路のデコード時のメモリアクセス状況を示す図である。
【図３５】図１の回路のメモリアクセス状況を示す図である。
【図３６】エンコーダパイプライン処理を説明するための図である。
【図３７】本実施形態に係る回路のエンコード時のメモリアクセス状況を示す図である。
【図３８】図３の回路のメモリアクセス状況を示す図である。
【符号の説明】
１００…光ディスク記録再生装置、１００Ａ…光ディスク再生装置、１００Ｂ…光ディスク記録装置、１０１…光ディスク、１０２…スピンドルモータ、１０３…光ピックアップ、１０４…アクチュエータ、１０５…スレッド機構、１０６…ＲＦアンプ、１０７…サーボＤＳＰ、１０８…ドライバ回路、１０９…レーザドライバ、１１０…２値化回路、１１１…クロック再生回路、１１２…物理アドレス読み出し回路、１１３…クロック生成回路、１１４…書き込みパルス生成回路、１１５…デコーダ／エンコーダ回路、１１５Ａ…デコーダ回路、１１５Ｂ…エンコーダ回路、１１５１…ＥＦＭ復調器、１１５２…ＥＦＭ変調器、１１５３…エラー訂正器、１１５５３…ＥＣＣ回路、１１５３２…ＥＤＣ回路、１１５４…ホストインタフェース回路、１１５５…メモリ部、１１５５１…第１のメモリ（メモリα）、１１５５２…第２のメモリ（メモリβ）、１１５５３…第３のメモリ（トラッキングメモリ）、１１５６…バス部１１５６、１１６…システムコントローラ、１１７…ホスト装置。
Claims (33)
- 複数のデータに対してパイプライン処理を施すパイプライン処理システムであって、
パイプラインステージを構成し、上記複数のデータの各々に対してそれぞれ所定の処理を施す複数の処理回路と、
少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記複数の処理回路のいずれかの処理回路によりアクセスされる少なくとも第１および第２のメモリと、パイプライン処理終了後のデータを格納する第３のメモリを含むメモリ部と、
上記複数の処理回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、
上記複数の処理回路のうちパイプラインの最終処理を行う処理回路は、上記第３のメモリにパイプライン処理終了後のデータを格納する際に、所定のデータ加工処理を行う
パイプライン処理システム。 - 上記データ加工処理を行う処理回路は、複数の処理を同時並列的に行う
請求項１記載のパイプライン処理システム。 - 上記処理回路は、データ加工処理によるデータを、上記第１のメモリまたは第２のメモリには書き込まない
請求項１記載のパイプライン処理システム。 - 上記第３のメモリは、各パイプラインステージで必要とする大きさの一連のデータの１ブロックまたは複数ブロックに相当する容量を有する
請求項１記載のパイプライン処理システム。 - 上記バス部は、上記データ経路を上記複数の処理回路のうち少なくとも一つの処理回路の処理状況より遷移するステート情報に応じて切り替える
請求項１記載のパイプライン処理システム。 - パイプライン処理終了後のデータを格納する上記第３のメモリから、格納されたデータをシステムの要求に従って出力する回路を有する
請求項１記載のパイプライン処理システム。 - 複数のデータに対してパイプライン処理を施すパイプライン処理システムであって、
パイプラインステージを構成し、上記複数のデータの各々に対してそれぞれ所定の処理を施す複数の処理回路と、
少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記複数の処理回路のいずれかの処理回路によりアクセスされる少なくとも第１および第２のメモリと、パイプライン処理終了前のデータを格納する第３のメモリを含むメモリ部と、
上記複数の処理回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、
上記複数の処理回路のうちパイプライン処理前のデータに所定の処理を施す処理回路は、上記第３のメモリのパイプライン処理前のデータを上記第１のメモリまたは上記第２のメモリに移す際に、所定のデータ加工処理を行う
パイプライン処理システム。 - 上記処理回路は、複数のデータ加工処理を同時並列的に行う
請求項７記載のパイプライン処理システム。 - 上記処理回路は、データ加工処理によるデータを、上記第３のメモリには書き込まない
請求項７記載のパイプライン処理システム。 - 上記第３のメモリは、各パイプラインステージで必要とする大きさの一連のデータの１ブロックまたは複数ブロックに相当する容量を有する
請求項７記載のパイプライン処理システム。 - 上記バス部は、上記データ経路を上記複数の処理回路のうち少なくとも一つの処理回路の処理状況より遷移するステート情報に応じて切り替える
請求項７記載のパイプライン処理システム。 - システムの要求に従って、パイプライン処理開始前のデータを上記第３のメモリに格納するインタフェース回路を有する
請求項７記載のパイプライン処理システム。 - 所定フォーマットのデータが記録された媒体から記録データを読み出す情報処理装置であって、
パイプラインステージを構成し、上記各読み出しデータを復調する復調回路と、
パイプラインステージを構成し、上記復調後のデータに対して所定のエラー処理を行うエラー処理回路と、
少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路およびエラー処理回路のいずれかの回路によりアクセスされる少なくとも第１および第２のメモリと、パイプライン処理終了後のデータを格納する第３のメモリを含むメモリ部と、
上記復調回路およびエラー処理回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、
パイプラインの最終処理を行う上記エラー処理回路は、上記第３のメモリにパイプライン処理終了後のデータを格納する際に、所定のデータ加工処理を行う
情報処理装置。 - 上記エラー処理回路は、複数のデータ加工処理を同時並列的に行う
請求項１３記載の情報処理装置。 - 上記エラー処理回路は、データ加工処理によるデータを、上記第１のメモリまたは第２のメモリには書き込まない
請求項１３記載の情報処理装置。 - 上記複数のデータ加工処理には、デスクランブル処理およびＥＤＣチェック処理を含む
請求項１４記載の情報処理装置。 - 上記第３のメモリは、各パイプラインステージで必要とする大きさの一連のデータの１ブロックまたは複数ブロックに相当する容量を有する
請求項１３記載の情報処理装置。 - 上記バス部は、上記データ経路を上記復調回路およびエラー処理回路のうち少なくとも一つの回路の処理状況より遷移するステート情報に応じて切り替える
請求項１３記載の情報処理装置。 - パイプライン処理終了後のデータを格納する上記第３のメモリから、格納されたデータをシステムの要求に従って出力するインタフェース回路を有する
請求項１３記載の情報処理装置 - 入力データを所定フォーマットのデータとして媒体に記録する情報処理装置であって、
パイプラインステージを構成し、上記各入力データに基づいて記録すべきデータを作成する記録データ作成回路と、
パイプラインステージを構成し、上記作成した記録データを変調し、上記媒体への記録データとして出力する変調回路と、
少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記変調回路および記録データ作成回路のいずれかの回路によりアクセスされる少なくとも第１および第２のメモリと、パイプライン処理前のデータを格納する第３のメモリを含むメモリ部と、
上記変調回路および記録データ作成回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、
上記エラー処理回路は、上記第３のメモリのパイプライン処理前のデータを上記第１のメモリまたは上記第２のメモリに移す際に、所定のデータ加工処理を行う
情報処理装置。 - 上記記録データ作成回路は、複数のデータ加工処理を同時並列的に行う
請求項２０記載の情報処理装置。 - 上記記録データ作成回路は、データ加工処理によるデータを、上記第３のメモリには書き込まない
請求項２０記載の情報処理装置。 - 上記複数のデータ加工処理には、スクランブル処理、ＥＤＣパリティ付加処理、アドレス付加処理、アドレスパリティ付加処理、各種フィールド情報処理のうちの少なくとも一つの処理を含む
請求項２１記載の情報処理装置。 - 上記複数のデータ加工処理には、スクランブル処理、ＥＤＣパリティ付加処理、アドレス付加処理、アドレスパリティ付加処理、各種フィールド情報処理のうちの少なくとも二つの処理を含む
請求項２１記載の情報処理装置。 - 上記第３のメモリは、各パイプラインステージで必要とする大きさの一連のデータの１ブロックまたは複数ブロックに相当する容量を有する
請求項２０記載の情報処理装置。 - 上記バス部は、上記データ経路を上記変調回路および記録データ作成回路のうち少なくとも一つの回路の処理状況より遷移するステート情報に応じて切り替える
請求項２０記載の情報処理装置。 - システムの要求に従って、パイプライン処理開始前のデータを上記第３のメモリに格納するインタフェース回路を有する
請求項２０記載の情報処理装置。 - 所定フォーマットのデータが記録された媒体から記録データを読み出し、入力データを所定フォーマットのデータとして上記媒体に記録する情報処理装置であって、
パイプラインステージを構成し、上記各読み出しデータを復調する復調回路と、
パイプラインステージを構成し、上記各入力データに基づいて記録すべきデータを作成する記録データ作成回路と、
パイプラインステージを構成し、上記作成した記録データを変調し、上記媒体への記録データとして出力する変調回路と、
少なくとも上記各パイプラインステージで必要とする大きさのデータを格納することが可能で、上記復調回路、エラー処理回路、記録データ作成回路および変調回路のいずれかの回路によりアクセスされる少なくとも第１および第２のメモリと、パイプライン処理後およびパイプライン処理前のデータを格納する第３のメモリを含むメモリ部と、
上記復調回路およびエラー処理回路、または上記記録データ作成回路および変調回路と上記メモリ部の少なくとも第１および第２のメモリとのデータ経路を、所定のステート情報に応じて切り替え、パイプラインステージ間のデータの受け渡しを行うバス部と、を有し、
上記エラー処理回路は、上記第３のメモリにパイプライン処理終了後のデータを格納する際に、所定のデータ加工処理を行い、上記記録データ作成回路は、上記第３のメモリのパイプライン処理前のデータを上記第１のメモリまたは上記第２のメモリに移す際に、所定のデータ加工処理を行う
情報処理装置。 - 上記バス部は、上記データ経路を上記復調回路およびエラー処理回路、または上記記録データ作成回路および変調回路のうち少なくとも一つの回路の処理状況より遷移するステート情報に応じて切り替える
請求項２８記載の情報処理装置。 - パイプライン処理終了後のデータを格納する第３のメモリから、格納されたデータをシステムの要求に従って出力し、システムの要求に従って、パイプライン処理開始前のデータを上記第３のメモリに格納するインタフェース回路を有する
請求項２８記載の情報処理装置。 - システムの要求に従って、パイプライン処理開始前のデータを上記第３のメモリに格納するインタフェース回路を有する
請求項２８記載の情報処理装置。 - システムの要求に従って、パイプライン処理開始前のデータを上記第３のメモリに格納するインタフェース回路を有する
請求項２９記載の情報処理装置。 - システムの要求に従って、パイプライン処理開始前のデータを上記第３のメモリに格納するインタフェース回路を有する
請求項３０記載の情報処理装置。
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