JP2005141341A - メモリ制御装置、および、メモリ制御方法 - Google Patents

Abstract

【課題】
メモリに格納されたデータのキャッシュ管理を容易に行うメモリ制御装置を得る。
【解決手段】
各処理手段の1ブロック終了毎にインクリメントするブロックカウンタに加えて、ブロックカウンタがメモリに格納できる数を超える毎にインクリメントする上位カウンタを組み合わせて制御することで、メモリ上の処理データのキャッシュ管理を容易に行うことができる。また、誤り訂正結果判定回路を設けて、誤り訂正不能の場合に各処理の動作を許可する制御信号生成をマスクする。
【選択図】図１

Description

本発明は、データ処理に用いるメモリへのアクセスを制御するメモリ制御装置、および、メモリ制御方法に関する。

光ディスク等のメディアから再生されたデータは複数の処理ブロックから構成されるメモリに一旦記憶され、各々の処理ブロックに記憶されたデータに対し誤り訂正などの処理を行っている。

このようなメモリ制御の方法として、各々の処理ブロックに施す複数種類の処理に対応した複数のブロックカウンタを設けておき、何れかの処理を実行するごとに対応するブロックカウンタの値をインクリメントし、各々のブロックカウンタ値の比較結果に基づいて制御信号を生成し、処理ブロックを循環処理することで、CPUの負担を低減する方法が知られている（特許文献１参照）。

例えば、DVD記録再生装置の再生処理時には、DVDから読み出された再生データは復調処理されて一旦メモリに書き込まれる。次にメモリ上のECCブロック単位のデータに対してPI系列及びPO系列の誤り訂正処理を行い、メモリ上の誤りデータを書き換えることで誤り訂正済みのデータを生成し、誤り訂正済みの誤りのないデータにデスクランブル処理を施して外部に出力する。

特開平2001-84111号公報

近年の再生高速化の要求に対処するため、外部ホストからのデータ出力要求に先立ってメディアからデータを再生しメモリへ記憶しておくという処理が行われている。この場合、記憶されているデータにおける出力の有無や出力順序を管理するキャッシュ管理が必要であった。

また、メモリ内の未出力データに誤り訂正不能のデータが含まれる場合もあるため、誤り訂正の是非の判定を行い、データの外部出力動作の要否を制御する必要があった。

上記問題を解決するために、通常のブロックカウンタ比較制御に加えて、出力動作制御用にブロックカウンタのカウンタ値の整数倍となる動作を行うカウンタを追加する。

また、誤り訂正結果判定回路を設けて、誤り訂正不能の場合に各処理の動作を許可する制御信号生成をマスクする。

本発明のメモリ制御装置では、メモリのキャッシュ管理を容易に行うことができ、マイコンの負担を低減することができる。

以下、図面を参照して本発明の実施例について説明する。

図8は、本発明の光ディスク装置を示すものであり、図1は、本発明の第1の実施例であるメモリ制御装置の構成を示すブロック図である。

図8において、801は光ディスクであり、802はディスク201のデータ記録/再生を行うピックアップ、803はディスク201を回転させるスピンドルモータである。204はディスク201より得られたアナログ再生信号の波形等価処理等のアナログ処理を行うAFE（Analog Front End）、805はデータの2値化及び同期クロック生成を行うRD-CH（Read Channel）である。806はドライブ機構におけるサーボ制御処理を行うサーボである。807はディスクより読まれたデジタルデータに復調処理、誤り訂正処理、デスクランブル処理を行うデコード回路、808は入力されたデータにスクランブル処理、誤り訂正符号付加、変調処理を施して記録データを生成するエンコード回路、809はLDD（Laser Diode Driver）である。810は、外部ホスト（例えばパソコン）、811はホスト810からの入出力データを扱うI/F（Interface）、812はシステムを統括するマイコンである。

また、図１において、101はデータ入力回路、102は誤り訂正回路、103はデータ出力回路であり、それぞれの回路に入力される制御信号（cont）が”Hi”のときにメモリへのアクセス動作可能で、”Low”の時は動作停止する機能を有している。104はデータ入力回路用のブロックカウンタ、105は誤り訂正回路用のブロックカウンタ、106はデータ出力回路用のブロックカウンタであり、それぞれの処理回路から出力される1ブロック単位の処理終了信号（end）によりインクリメントする。107は第1の比較回路、108は第2の比較回路、109は第3の比較回路であり、入力される各カウンタの値を比較し、一致する場合は制御信号を”Low”として各処理回路の動作停止を指示し、異なる場合は制御信号を”Hi”として処理回路の動作を許可する。110はメモリで、1から（n）で示されるブロック番号をもつ複数の処理ブロックを有する。111はアドレス生成回路で各ブロックカウンタの値からメモリに対するアドレスを生成し、112はメモリ制御回路でメモリに対するアクセスの制御を行う。また、113及び114はそれぞれ、データ出力動作制御用に用いる誤り訂正回路用、データ出力回路用の上位カウンタである。115は誤り訂正結果判定回路、116,117はANDゲートである。なお、図示していないが各ブロックカウンタはそれぞれマイコン等により任意な値に設定することが可能なものとする。

また、それぞれのカウンタのカウンタ値及びメモリ110との相関を図5に示す。ブロック単位でn個格納可能なメモリに対して、それぞれの処理回路用のブロックカウンタは1、2、3、‥、（n-1）、（n）とインクリメントするものとして、アドレス生成回路111を介して、該当する処理ブロックのアドレスを出力する。また、113及び114の上位カウンタは、それぞれのブロックカウンタがメモリ110に格納可能な値（n）に達した際に、インクリメントされ、上位カウンタと各ブロックカウンタの値を組み合わせることで、データ出力処理制御用の比較カウンタ値を構成する。

以下、第1の実施例であるメモリ制御装置における動作について図2のタイミング図を用いて説明する。図2のタイミング図は、図1及び図5で示すメモリ110に格納されるブロック数が4個の場合とする。また、処理動作の概要図中の矢印は処理終了のタイミング、ブロックカウンタの概要図中の矢印はカウンタ設定タイミングを示す。

初期状態として、全ての処理回路に入力される制御信号（cont）は、全て”Low”となっていて、それぞれのブロックカウンタに開始ブロックアドレスを設定することにより処理が開始される。

まずは、入力回路101に対する制御を説明する。データ入力回路用のブロックカウンタ104設定時には、強制的に入力回路に対する制御信号を“Hi”として、データ入力回路101に対してメモリ110書き込み動作の許可を開始する。データ入力回路101の書き込みが許可されると、外部（DVD再生装置の場合はDVDディスク）から1ブロック分のデータ（例えば、”D1”）の入力を開始し、復調処理を施して、ブロックカウンタ104の値”1”に対応するメモリ110上の処理ブロック1に書き込まれる。メモリ110に1ブロック分のデータを書き込むと、データ入力回路101からデータ入力回路用のブロックカウンタ104に処理終了信号（end）が出力され、カウンタ値が1つ進められて”2”となる。データ出力回路用のブロックカウンタ106が”1”の状態で、データ入力回路用のブロックカウンタ104が”2”で両カウンタ値が異なるため、制御信号を”Hi”として書き込み許可を継続する。

”D1”、”D2”、”D3”、”D4”と順次データが入力されてデータ入力回路用のブロックカウンタ104の値が1周して”1”となった場合に、データ出力回路用のブロックカウンタ106に追いついて両カウンタ値が一致するため、第1の比較回路107により制御信号を”Low”として、データ入力回路101の動作を禁止する。以下、データ出力回路用のブロックカウンタ106のカウンタ値と、データ入力回路用のブロックカウンタ104のカウンタ値との比較を行い、カウンタ値が一致する場合は制御信号を”Low”としてメモリ110への書き込みを禁止し、カウンタ値が異なる場合は制御信号を”Hi”としてメモリ110への書き込みを許可する。外部へのデータ出力処理が終了したメモリ上の処理ブロックに対して、順次データを入力することができる。

次に、誤り訂正回路102に対する制御を説明する。誤り訂正回路用のブロックカウンタ105のカウント値が”1”の状態で、データ入力回路用のブロックカウンタ104のカウンタ値が”2”になると、制御信号が”Hi”となり、メモリ110上の処理ブロック1からデータ読み出して誤り訂正演算を行い、誤り箇所に対してはメモリ110上で正しい値に上書きを行う。

1ブロック単位の誤り訂正処理が終了した際、誤り訂正結果判定回路115において誤りが残っているか否かを判定し、ブロック単位で誤りが残っていない場合にのみ、誤り訂正回路102から誤り訂正回路用のブロックカウンタ105に処理終了信号（end）が出力され、カウンタ値が1つ進められる。同様に、データ入力回路用のブロックカウンタ104のカウンタ値と、誤り訂正回路用のブロックカウンタ105のカウンタ値との比較を行い、カウンタ値が一致する場合は制御信号を”Low”としてメモリ110のデータの誤り訂正処理を禁止し、カウンタ値が異なる場合は制御信号を”Hi”としてメモリ110からデータを読み出しての誤り訂正処理を許可する。こうして、メモリ110へデータ入力処理が終了した処理ブロックに対して、順次データの誤り訂正処理を行うことができる。

次に、データ出力回路103に対する制御を説明する。誤り訂正処理が1ブロック終了した時点で、データ出力回路103への制御信号が”Hi”となり、外部出力要求に応じて、メモリ110上の誤り訂正済みデータを読み出して、デスクランブル処理を施して外部へ出力することができる。

データ出力回路103への制御信号生成において、従来のようにデータ出力回路用のブロックカウンタ106のカウンタ値と誤り訂正回路用のブロックカウンタ105のカウンタ値との比較により行う場合、データ出力回路用のブロックカウンタ106のカウント値が”1”の状態で、誤り訂正回路用のブロックカウンタ105のカウント値が1周して再び”1”となった際、両カウンタのカウンタ値が一致するために誤って制御信号を”Low”になってしまう。また、メモリ110上の処理ブロック1から処理ブロック4にそれぞれ”D1”から”D4”の誤り訂正処理済みのデータがメモリフルで格納されている状態で、”D1”のデータを出力する場合と、次に格納されるべき”D5”を出力する場合にデータ出力回路用のブロックカウンタ106のカウンタ値は同じカウンタ値”1”で示されるため、制御が困難であった。

そのため、メモリ110に格納される処理ブロック数の整数倍のカウンタ値を構成するために、誤り訂正回路用の上位カウンタ113とデータ出力回路用の上位カウンタ114を追加して制御を行う。誤り訂正回路105による誤り訂正処理がメモリ110の処理ブロック数に達した場合、図2のタイミング図で示されるデータ”D1”から”D4”までの誤り訂正処理が終了して誤り訂正回路用のブロックカウンタ105が”4”から”1”になる際に、誤り訂正回路用の上位カウンタ113を”1”から”2”へ進める。誤り訂正回路用のブロックカウンタ105の値が”1”で、上位カウンタ113の値が”2”となることで、データ出力回路制御用の比較カウンタ値としての”5”を構成する。データ出力回路用のブロックカウンタ106及び上位カウンタ114による比較カウンタ値が”1”の状態で、誤り訂正回路用のブロックカウンタが”4”から”1”になったとしても、比較するカウンタ値は上位カウンタの値”2”が考慮され、比較回路109ではカウンタ値が一致しないため、データ出力回路103への制御信号が”Hi”として保持される。外部装置のデータ出力要求に従い、1ブロック単位のデータ出力処理が終了した場合、データ出力回路106からデータ出力回路用のブロックカウンタ106に処理終了信号（end）が出力され、カウンタ値が1つ進められる。同様に、誤り訂正回路用のブロックカウンタ105及び上位カウンタ113による比較カウンタ値とデータ出力回路用のブロックカウンタ106及び上位カウンタ114による比較カウンタ値の比較を行い、カウンタ値が一致する場合は制御信号を”Low”としてメモリ110のデータ出力処理を禁止し、カウンタ値が異なる場合は制御信号を”Hi”としてメモリ110からデータ出力処理を許可する。こうして、メモリ110へ誤り訂正処理が終了した処理ブロックに対して、順次データの出力処理を行うことができる。

また、メモリ110に格納されたデータを全て出力しない場合のタイミング図を図3に示す。外部からのデータ出力回路103へ出力要求に対して、高速に処理するためにはデータを先読みしてデータ入力を行うために、メモリ110に格納されて誤り訂正を施したとしてもデータ出力されない場合が生じることになる。そこで、外部からのデータ出力回路103への出力要求のデータに対して、データ出力回路用のブロックカウンタ106とデータ出力回路用の上位カウンタ114に設定することにより制御を行う。

”D1”データをデータ出力した時点で、次の出力要求として”D3”であった場合、データ出力回路用のブロックカウンタ114を”3”に再設定を行う。その際、データ出力回路用のブロックカウンタ106及び上位カウンタ114により構成される比較カウンタ値は”3”で、誤り訂正処理は先読みにより先行して動作しているため誤り訂正回路用のブロックカウンタ105は”4”、上位カウンタ113は”1”であるので構成される比較カウンタ値は”4”となり、データ出力回路103への制御信号は”Hi”となり、カウンタ値再設定後に即時データ出力が可能となる。カウンタ値の再設定による、外部からの要求に応じるデータ出力が可能で、メモリ上のキャッシュ管理を各カウンタのカウンタ値により容易に行うことができる。

また、メモリ110上に誤り訂正処理済みのデータ”D1”から”D4”が格納されている状態では、データ入力回路用のブロックカウンタ104及び誤り訂正回路用のブロックカウンタ105は1周して再び”1”、誤り訂正回路用の上位カウンタは”1”から”2”になってところで停止しているために、データ入力回路101及び誤り訂正回路102への制御信号は共に”Low”である。また、データ出力回路用のブロックカウンタ106は”1”、上位カウンタ114は”1”、データ出力回路103への制御信号が”Hi”の状態であるので、データ出力回路の上位カウンタ114を”2”に再設定を行う。これにより、データ出力回路用のブロックカウンタ106及び上位カウンタ114により構成される比較カウンタ値は”5”となるために、誤り訂正回路用の比較カウンタ値と一致するのでデータ出力回路103への制御信号を”Low”としてデータ出力処理を禁止する。そこで、初期状態と同様にデータ入力回路用のブロックカウンタを再設定してそれぞれの処理を開始することで、即時のデータ出力ではなくて誤り訂正処理を待って”D5”のデータ出力を行うことができる。上位カウンタを追加して制御することで、メモリ110上の同じ位置（この例では、処理ブロック1）に格納される”D1”と”D5”の区別を複雑な制御なく、各カウンタのカウンタ値により容易に行うことができる。

また、誤り訂正処理時に訂正不能等のエラーが発生した場合のタイミング図を図4に示す。前述のカウンタ比較により生成される制御信号によって各処理回路のメモリ110へのデータ処理を制御している状態で、1ブロック単位の誤り訂正処理を終了した時点で誤りが残っている場合、誤り訂正結果判定回路115から誤りを示すフラグを”Hi”として出力し、誤り訂正回路用のブロックカウンタ105への処理終了信号の出力を停止する。

この状態では、データ入力回路用の制御信号、誤り訂正回路用の制御信号を誤り訂正結果によりマスクして誤り発生以降の先読みデータ処理を強制的に停止させる。ただし、データ出力回路用の制御信号は誤り訂正結果によりマスクせず、誤りが発生している処理ブロック以前のデータ出力を許可するように制御する。

誤り訂正処理は、”D1”→”D2”→”D3”と処理したにもかかわらず、誤り訂正回路用のブロックカウンタ105は、”1”→”2”→”3”として”3”の処理ブロックで誤りが発生したために処理終了信号が出力されずに”4”に進まず”3”のまま保持する。一方、データ出力処理は、”D1”→”D2”を処理した時点で、データ出力回路用のブロックカウンタ106は、”1”→”2”→”3”へ進むことになる。これにより、誤り訂正回路用のブロックカウンタ105及び上位カウンタ113により構成される比較カウンタ値”3”と、データ出力回路用のブロックカウンタ106及び上位カウンタ114により構成される比較カウンタ値”3”と一致するために、データ出力回路用の制御信号を”Low”としてメモリ110の処理ブロック3に格納されているデータ”D3”のデータ出力処理を禁止する。こうして、メモリ110へ誤り訂正処理が終了した処理ブロックに対して、順次誤りのないデータのみの出力処理を行うことができる。

以上により第1の実施例では、誤り訂正回路用、データ出力回路用のブロックカウンタがメモリ110上のブロック数を1周するごとにインクリメントされる上位カウンタを用いてデータ出力を制御することで、メモリ110のキャッシュ管理をカウンタ値設定で容易に行うことが出来る。また、誤り訂正結果により各処理回路の制御信号やカウンタ動作を制御することで、外部装置から入力されたデータに対して、誤りのないデータのみを出力することが容易に制御できる。図1で示される第1の実施例は図8で示す光ディスク装置に適用されて、デコード回路807はデータ入力回路101及び誤り訂正回路102として、I/F 811はデータ出力回路103とすることで、ディスクデータ再生時のメモリ制御回路112を介してのメモリ110へのアクセスを制御できる。

図6は、本発明の光ディスク装置に適用される第2の実施例の構成を示すブロック図である。図6において、601は誤り訂正回路用の通し番号カウンタ、602はデータ出力回路用の通し番号カウンタである。その他は、図1と同等とする。ブロック単位でn個格納可能なメモリ110に対して、それぞれの処理回路用のブロックカウンタは1、2、3、‥、（n-1）、（n）とインクリメントするものとして、アドレス生成回路111を介して、該当する処理ブロックのアドレスを出力する。また、通し番号カウンタは、メモリ110格納ブロック数nよりも大きい値（ｌ：自然数、ｌ＞n）でブロック単位の処理終了毎にインクリメントするものとする。なお、光ディスク装置の構成は図8に示したものと同様であるので説明は省略する。

以下、第2の実施例であるメモリ制御装置における動作について図7のタイミング図を用いて説明する。図7のタイミング図は、図6で示すメモリ110に格納されるブロック数が4個の場合とする。また、通し番号カウンタ値の最大値として8の場合とする。

データ出力回路103に対する制御として、誤り訂正回路用のブロックカウンタ105とデータ出力回路用のブロックカウンタ106を用いずに、誤り訂正回路用の通し番号カウンタ601とデータ出力回路用の通し番号カウンタ602を用いる。これにより、同じメモリ110の処理ブロック1に格納される”D1”と”D5”の処理データにおいて、各ブロックカウンタのカウンタ値は”1”で同一なのに対して、通し番号カウンタのカウンタ値としては”1”と”5”として区別できる。よって、通し番号カウンタ値の比較によりデータ出力回路への制御信号を生成し、カウンタ制御により誤り訂正済みのデータを順次外部へ出力することができる。通し番号カウンタとして、ディスクの物理アドレスやホストとの制御アドレスを示すカウンタとして流用すればシステムとして容易に構成できる。

以上により第2の実施例では、誤り訂正回路、データ出力回路による1ブロック単位の処理終了信号によりインクリメントされ、ブロックカウンタの最大値よりもより大きい値までインクリメントする通し番号カウンタを用いてデータ出力を制御することで、メモリ110のキャッシュ管理をカウンタ値設定で容易に行うことが出来る。

なお、以上の実施例では光ディスク装置を例に挙げ説明を行ったが、本発明の適用対象は光ディスク装置に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適用可能であることは言うまでもない。

第１の実施例のメモリ制御装置の構成を示すブロック図である。 第１の実施例の第１の処理タイミング図である。 第１の実施例の第２の処理タイミング図である。 第１の実施例の第３の処理タイミング図である。 第１の実施例のメモリとカウンタの相関図である。 第２の実施例のメモリ制御装置の構成を示すブロック図である。 第２の実施例の処理タイミング図である。 本発明の光ディスク装置を示すブロック図である。

符号の説明

101…データ入力回路、102…誤り訂正回路、103…データ出力回路、104…データ入力回路用のブロックカウンタ、105…誤り訂正回路用のブロックカウンタ、106…データ出力回路用のブロックカウンタ、107…第1の比較回路、108…第2の比較回路、109…第3の比較回路、110…メモリ、111…アドレス生成回路、112…メモリ制御回路、113…誤り訂正回路用の上位カウンタ、114…データ出力回路用の上位カウンタ、115…誤り訂正結果判定回路、601…誤り訂正回路用の通し番号カウンタ、602…データ出力回路用の通し番号カウンタ、801…光ディスク、802…ピックアップ、803…スピンドルモータ、804…AFE、805…RD-CH、806…サーボ、807…デコード回路、808エンコード回路、809…LDD、810…ホスト、811…I/F、812…マイコン

Claims (7)

1. ブロック単位の処理データをn（n：自然数）ブロック格納できる記憶手段と、
   外部より入力されたデータを前記記憶手段に書き込むデータ入力手段と、
   前記記憶手段に書き込まれたデータを読み出して処理するデータ処理手段と、
   前記記憶手段から処理済のデータを読み出して外部に出力するデータ出力手段と、
   データ入力手段によるデータ入力１ブロック終了毎にインクリメントする第１のブロックカウンタと、
   データ処理手段によるデータ処理１ブロック終了毎にインクリメントする第２のブロックカウンタと、
   データ出力手段によるデータ出力１ブロック終了毎にインクリメントする第３のブロックカウンタと、
   前記第２のブロックカウンタがｎブロック分インクリメントする毎にインクリメントする第１の上位カウンタと、
   前記第３のブロックカウンタがｎブロック分インクリメントする毎にインクリメントする第２の上位カウンタと、
   前記第１のブロックカウンタのカウンタ値と前記第３のブロックカウンタのカウンタ値を比較し、両カウンタ値の差に基づいてデータ入力手段の処理を許可する許可信号を生成する第１の比較手段と、
   前記第１のブロックカウンタのカウンタ値と前記第２のブロックカウンタのカウンタ値を比較し、両カウンタ値の差に基づいてデータ処理手段の処理を許可する許可信号を生成する第２の比較手段と、
   前記第２のブロックカウンタ及び前記第１の上位カウンタにより変換されるカウンタ値と、前記第３のブロックカウンタ及び前記第２の上位カウンタにより変換されるカウンタ値を比較し、両カウンタ値の差に基づいてデータ出力手段の処理を許可する許可信号を生成する第３の比較手段と、
   を有し、データ処理における記憶手段へのアクセスを制御することを特徴とするメモリ制御装置。
2. 請求項１に記載のメモリ制御装置において、
   前記第１のブロックカウンタ、第２のブロックカウンタ、第３のブロックカウンタはｎ個のカウンタ値を有し、
   前記第１の上位カウンタ、第２の上位カウンタはｍ（ｍ：自然数）個のカウンタ値を有し、
   前記ブロックカウンタおよび前記上位カウンタにより変換されるカウンタの値は、ｎ×ｍのカウンタ値を有することを特徴とするメモリ制御装置。
3. 請求項１記載のメモリ制御装置において、
   前記データ処理手段は、記憶手段に書き込まれたデータの誤り訂正処理する手段を有し、
   該誤り訂正処理手段は、誤り訂正の結果を判定して誤りの有無を誤り訂正結果信号として出力する手段を有し、
   前記誤り訂正結果信号に基づいて前記データ入力手段及びデータ処理手段へ出力される制御信号を処理禁止として切り換えることを特徴とするメモリ制御装置。
4. 請求項１に記載のメモリ制御装置に適用されるメモリ制御方法であって、
   前記第１の比較手段により生成される制御信号により前記データ入力手段のメモリアクセスを制限し、
   前記第２の比較手段により生成される制御信号により前記データ処理手段のメモリアクセスを制限し、
   前記第３の比較手段により生成される制御信号により前記データ出力手段のメモリアクセスを制限し、
   データ処理における記憶手段へのアクセスを制御することを特徴とするメモリ制御方法。
5. ブロック単位の処理データをn（n：自然数）ブロック格納できる記憶手段と、
   外部より入力されたデータを前記記憶手段に書き込むデータ入力手段と、
   前記記憶手段に書き込まれたデータを読み出して処理するデータ処理手段と、
   前記記憶手段から処理済のデータを読み出して外部に出力するデータ出力手段と、
   データ入力手段によるデータ入力１ブロック終了毎にインクリメントする第１のブロックカウンタと、
   データ処理手段によるデータ処理１ブロック終了毎にインクリメントする第２のブロックカウンタと、
   データ出力手段によるデータ出力１ブロック終了毎にインクリメントする第３のブロックカウンタと、
   前記第２のブロックカウンタとは独立してデータ処理１ブロック終了毎にインクリメントする第１の通し番号カウンタと、
   前記第３のブロックカウンタとは独立してデータ出力１ブロック終了毎にインクリメントする第２の通し番号カウンタと、
   前記第１のブロックカウンタと前記第３のブロックカウンタのカウンタ値を比較し、両カウンタ値の差に基づいてデータ入力手段の処理を許可する許可信号を生成する第１の比較手段と、
   前記第１のブロックカウンタと前記第２のブロックカウンタのカウンタ値を比較し、両カウンタ値の差に基づいてデータ処理手段の処理を許可する許可信号を生成する第２の比較手段と、
   前記第１の通し番号カウンタのカウンタ値と前記第２の通し番号カウンタのカウンタ値を比較し、両カウンタ値の差に基づいてデータ出力手段の処理を許可する許可信号を生成する第３の比較手段と、
   を有し、データ処理における記憶手段へのアクセスを制御することを特徴とするメモリ制御装置。
6. 請求項５に記載のメモリ制御装置において、
   前記第１のブロックカウンタ、第２のブロックカウンタ、第３のブロックカウンタはｎ個のカウンタ値を有し、
   前記第１の通し番号カウンタ、第２の通し番号カウンタはｍ（ｍ：nより大きい自然数）個のカウンタ値を有することを特徴とするメモリ制御装置。
7. 請求項５に記載のメモリ制御装置に適用されるメモリ制御方法であって、
   前記第１の比較手段により生成される制御信号により前記データ入力手段のメモリアクセスを制限し、
   前記第２の比較手段により生成される制御信号により前記データ処理手段のメモリアクセスを制限し、
   前記第３の比較手段により生成される制御信号により前記データ出力手段のメモリアクセスを制限し、
   データ処理における記憶手段へのアクセスを制御することを特徴とするメモリ制御方法。

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