CN113746486B

CN113746486B - 一种针对fpga配置码流并行流水线式解压缩装置

Info

Publication number: CN113746486B
Application number: CN202111080274.2A
Authority: CN
Inventors: 王佳薇; 舒毅
Original assignee: Beijing Zhongke Shengxin Technology Co ltd
Current assignee: Beijing Zhongke Shengxin Technology Co ltd
Priority date: 2021-09-15
Filing date: 2021-09-15
Publication date: 2022-09-02
Anticipated expiration: 2041-09-15
Also published as: CN113746486A

Abstract

本发明涉及一种针对FPGA配置码流并行流水线式解压缩装置，属于通信技术领域。该装置包括，状态生成器和若干并行结构体；所述状态生成器与各个并行结构体相连，所述并行结构体接收用于配置所述FPGA的压缩数据；所述并行结构体包括配置码流解析器、移位寄存器和解压缩单元，构成三级流水线方式的处理结构。本发明采用并行结构体方式，灵活提高装置并行度，提高解压缩效率；采用三级流水线方式，较串行方式使得解压缩时间缩短到三分之一，解压缩更加高效。

Description

一种针对FPGA配置码流并行流水线式解压缩装置

技术领域

本发明涉及一种针对FPGA配置码流并行流水线式解压缩装置，属于通信技术领域。

背景技术

随着FPGA芯片逻辑资源规模越来越大，配置数据量非常巨大，配置过程中的传输时间成为瓶颈，提高传输带宽，缩短配置时间，提高配置效率变得关键和敏感。

发明内容

本发明要解决的技术问题是：如何在配置数据量巨大的情况下，缩短配置时间提高配置效率, 在保证同LZ77算法同性能前提下，简化了LZ77算法的实现复杂度，简化了LZ77算法的数据结构方式。(LZ77算法是采用自适应的字典模型，也就i是将已经编码的信息作为字典，如果要编码的字符曾经出现过，就输出该字符串的出现位置以及长度，否则输出新的字符串。)

为了解决上述技术问题，本发明提出的技术方案是：一种针对FPGA配置码流并行流水线式解压缩装置，包括状态生成器和若干并行结构体；所述状态生成器与各个并行结构体相连，所述并行结构体接收用于配置所述FPGA的压缩数据；

所述状态生成器，用于对所述压缩数据通过片选使能控制方式对配置码流数据进行纷发控制；发出状态信息，包括空闲状态、接收包头状态、解压缩状态、完成状态；用于所述装置的控制器并发出系统信息，所述系统信息包括，接收包头状态下计数信息、解压缩状态下的计数信息、配置压缩码流的片选控制信息；

所述并行结构体包括配置码流解析器、移位寄存器和解压缩单元，构成三级流水线方式的结构；

所述配置码流解析器接收所述状态信息和所述系统信息，并根据提供所述压缩数据的压缩装置中对数据的定义的所述压缩数据进行分析处理，并将解析后的数据传输到所述移位寄存器；

所述移位寄存器接收所述解析数据，并根据所述解析数据的特征进行所述移位寄存器的移位、更新和初始化；

所述解压缩输出单元根据所述压缩数据的解析结果在移位寄存器中进行按位截取并输出。

上述技术方案的改进是：所述移位寄存器接收到包头状态下的解析数据，初始化所述移位寄存器；所述移位寄存器接收到解压缩状态下收到可压缩数据/不可压缩数据，进行移位寄存器的移位和更新。

上述技术方案的改进是：所述配置码流解析器解析出的数据包括，包头数据、偏移量、匹配个数、可压缩数据和不可压缩数据。

本发明的有益效果是：本发明采用并行结构体方式，灵活提高装置并行度，提高解压缩效率；采用三级流水线方式，较串行方式使得解压缩时间缩短到三分之一，解压缩更加高效。

此外，此装置将配置码流分为可压缩数据和不可压缩数据，在保证同LZ77算法同性能前提下，简化了LZ77算法的实现复杂度，简化了LZ77算法的数据结构方式。

附图说明

图1是本发明实施例一的一种针对FPGA配置码流并行流水线式解压缩装置的结构示意图。

图2是本发明实施例一的一种针对FPGA配置码流并行流水线式解压缩装置中可压缩数据结构和不可压缩数据结构移位更新对比框图。

图3是本发明实施例一的一种针对FPGA配置码流并行流水线式解压缩装置中三级流水进行数据处理的原理示意图。

图4是本发明实施例一的一种针对FPGA配置码流并行流水线式解压缩装置的解压缩流程示意图。

具体实施方式

实施例一

本实施例为一种针对FPGA配置码流并行流水线式解压缩装置，如图1,所示，包括状态生成器和若干并行结构体；所述状态生成器与各个并行结构体相连，所述并行结构体接收用于配置所述FPGA的压缩数据；

所述并行结构体包括配置码流解析器、移位寄存器和解压缩单元；

所述移位寄存器接收到包头状态下的解析数据，初始化所述移位寄存器；所述移位寄存器接收到解压缩状态下收到可压缩数据/不可压缩数据，进行移位寄存器的移位和更新。

所述配置码流解析器解析出的数据包括，包头数据、偏移量、匹配个数、可压缩数据和不可压缩数据。

图1示出了配置码流并行流水式解压缩装置的结构框图，表明本装置的工作机制：第一，状态生成，整个装置工作周期分为：空闲状态、接收包头状态、解压缩状态、完成状态；第二，并行性，采用并行结构体方式，灵活提高装置并行度，提高解压缩效率；第三，流水线，采用解析、移位、解压输出三级流水线方式，较串行方式使得解压缩时间缩短到三分之一，解压缩更加高效。

前述提到关于可压缩数据和不可压缩数据，二者经过寄存器移位更新后的对比，如图2所示。在解压缩状态下收到可压缩数据结构，进行移位寄存器的移位和更新，偏移量为A，匹配个数为B=N-A(N>A)，则移位寄存器进行右移，将低N-A个字节移出，将移位寄存器更新前的[N-1,A]字节更新到高N-A个字节补位；在解压缩状态下收到不可压缩数据结构，进行移位寄存器的移位和更新，偏移量为0XFF意味着未有匹配，则B=DATA为未匹配的数据，则移位寄存器进行右移一个字节，将字节0移出，将DATA数据更新到最高字节。

本实施例的装置解压缩是时，以如图4所示流程进行，

1、装置初始进入空闲状态等待数据有效信号；

2、当装置接收到数据有效信号，装置进入接收包头状态；

3、接收包头状态下完成初始化移位寄存器；等待包头计数完成信号；输出包头数据。

4、当装置接收到到状态发生器输出的包头计数完成信号，装置进入解压缩状态；

5、解压缩状态下按照三级流水的方式进行配置码流解析、移位更新寄存器、解压缩输出。

前文提到的三级流水的方式即本实施例中组成一个并行结构体的结构，具体原理如图3所示，共三级流水，每个流水级2个周期：一个周期接收偏移量，一个周期接收匹配个数。

（1）接收的偏移量为A==0XFF，解析为不可压缩数据结构，未有匹配则B=DATA为未匹配的数据，则按照图2中可压缩数据结构（A,B）的方式进行移位更新。

移位更新的算法表达为：

Shift_reg={DATA,shift_reg[header_length*8-1: 8]}

其中header_length:包头长度（注：长度按照字节计数）

（2）接收的偏移量为A！=0xFF，则匹配个数为B=N-A(N>A)，解析为可压缩数据结构，则按照图2中不可压缩数据结构（A,B）的方式进行移位更新。

移位更新的算法表达为：

shift_reg={shift_reg[(offset,match_cnt)*8-1:offset*8],shift_reg[header_length*8-1:match_cnt*8]}

其中offset:偏移量；match_cnt:匹配计数；header_length:包头长度（注：长度，计数按照字节计数）

6、结合压缩数据的解析结果和更新后的移位寄存器进行按位截取并输出解压缩数据。

（1）接收的偏移量为A==0XFF，解析为不可压缩数据结构，未有匹配则B=DATA为未匹配的数据，则解压缩输出的算法表达为：

decompress_O={x’b0,DATA}；

decompress_val={x’b0, 1{1’b1} };

（2）接收的偏移量为A！=0xFF，则匹配个数为B=N-A(N>A)，解析为可压缩数据结构,则解压缩输出的算法表达为：

decompress_O={x’b0,shift_reg[(offset,match_cnt)*8-1:offset*8]}；

decompress_val={x’b0, {match_cnt}{1’b1} };

其中match_cnt:匹配计数；header_length:包头长度（注：长度，计数按照字节计数）。

可以看出本发明将配置码流分为可压缩数据和不可压缩数据。其中可压缩数据结构为：（偏移量，匹配个数）；不可压缩数据结构为：（0xFF，无匹配数据）。保证同LZ77算法同性能前提下，简化了LZ77算法的实现复杂度，简化了LZ77算法的数据结构方式。

本发明不局限于上述实施例所述的具体技术方案，除上述实施例外，本发明还可以有其他实施方式。对于本领域的技术人员来说，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等形成的技术方案，均应包含在本发明的保护范围之内。

Claims

1.一种针对FPGA配置码流并行流水线式解压缩装置，其特征在于：该装置包括，状态生成器和若干并行结构体；所述状态生成器与各个并行结构体相连，所述并行结构体接收用于配置所述FPGA的压缩数据；

所述状态生成器，用于通过片选使能控制方式对需配置码流的压缩数据进行分发控制；发出状态信息，包括空闲状态、接收包头状态、解压缩状态、完成状态；用于所述装置的控制器并发出系统信息，所述系统信息包括，接收包头状态下计数信息、解压缩状态下的计数信息、配置压缩数据的片选控制信息；

所述并行结构体包括配置码流解析器、移位寄存器和解压缩单元，构成三级流水线式的结构；

所述配置码流解析器接收所述状态信息和所述系统信息，并根据提供所述压缩数据的压缩装置中对数据的定义对所述压缩数据进行分析处理，并将解析后的数据传输到所述移位寄存器；

所述移位寄存器接收所述配置码流解析器解析后的解析数据，并根据所述解析数据的特征进行所述移位寄存器的移位、更新和初始化；

所述解压缩单元根据所述压缩数据的解析结果在移位寄存器中进行按位截取并输出。

2.如权利要求1所述的针对FPGA配置码流并行流水线式解压缩装置，其特征在于：所述移位寄存器在接收包头状态下接收所述解析数据，初始化所述移位寄存器；所述移位寄存器在解压缩状态下收到可压缩数据/不可压缩数据，进行移位寄存器的移位和更新。

3.如权利要求1所述的针对FPGA配置码流并行流水线式解压缩装置，其特征在于：所述配置码流解析器解析出的数据包括，包头数据、偏移量、匹配个数、可压缩数据和不可压缩数据。