JPH11134800A - 二値化回路 - Google Patents
二値化回路Info
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- JPH11134800A JPH11134800A JP29514197A JP29514197A JPH11134800A JP H11134800 A JPH11134800 A JP H11134800A JP 29514197 A JP29514197 A JP 29514197A JP 29514197 A JP29514197 A JP 29514197A JP H11134800 A JPH11134800 A JP H11134800A
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- JP
- Japan
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- jitter
- circuit
- amount
- signal
- negative pulse
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Abstract
(57)【要約】
【課題】 ポジティブパルス幅とネガティブパルス幅の
ずれ量を補正することにより、ジッタに対する余裕を広
げることができる二値化回路を得る。 【解決手段】 アナログ信号を二値化する手段と、二値
化された信号を平均化するための手段５４と、平均化さ
れたＤＣレベルをフィードバックするための手段からな
るアシンメトリ補正の機能を有する二値化回路で、二値
化信号を平均化するためにジッタ量に基づいてスライス
レベルを補正する電圧加算手段を備え、該電圧加算手段
は、二値化回路出力の二値化データよりジッタ量を検出
する手段５８とそのジッタ量を制御する手段５９を設
け、その制御されたジッタ量に基づいた電圧を二値化信
号を平均化するための手段５４に加算する手段５７ａ、
５７ｂを設けてアシンメトリ補正の機能を実現してい
る。
ずれ量を補正することにより、ジッタに対する余裕を広
げることができる二値化回路を得る。 【解決手段】 アナログ信号を二値化する手段と、二値
化された信号を平均化するための手段５４と、平均化さ
れたＤＣレベルをフィードバックするための手段からな
るアシンメトリ補正の機能を有する二値化回路で、二値
化信号を平均化するためにジッタ量に基づいてスライス
レベルを補正する電圧加算手段を備え、該電圧加算手段
は、二値化回路出力の二値化データよりジッタ量を検出
する手段５８とそのジッタ量を制御する手段５９を設
け、その制御されたジッタ量に基づいた電圧を二値化信
号を平均化するための手段５４に加算する手段５７ａ、
５７ｂを設けてアシンメトリ補正の機能を実現してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、二値化回路、例え
ば光ディスク等の情報記録媒体において、その記録媒体
の情報の再生を行うために使用される二値化回路に関す
るものである。
ば光ディスク等の情報記録媒体において、その記録媒体
の情報の再生を行うために使用される二値化回路に関す
るものである。
【０００２】
【従来の技術】ＣＤやＤＶＤの再生装置においては、デ
ィスク上にピットと呼ばれる溝があり、このピットの部
分とピットの無い部分の反射率の違いを利用して信号を
取り出すことによって、ディスクに記録されているディ
ジタル情報を得ている。このディジタル情報の情報列
は、ＤＣ成分が抑制されるようにディスクに記録されて
いる。このため、原理的にはＲＦ信号をＡＣ結合により
ＤＣ成分を除去して、コンパレータなどで二値化処理を
行えばディスクの情報が取り出せる。
ィスク上にピットと呼ばれる溝があり、このピットの部
分とピットの無い部分の反射率の違いを利用して信号を
取り出すことによって、ディスクに記録されているディ
ジタル情報を得ている。このディジタル情報の情報列
は、ＤＣ成分が抑制されるようにディスクに記録されて
いる。このため、原理的にはＲＦ信号をＡＣ結合により
ＤＣ成分を除去して、コンパレータなどで二値化処理を
行えばディスクの情報が取り出せる。
【０００３】ここで図６及び図７は、アシンメトリ補正
機能を有した二値化処理系回路の従来例を示した図であ
る。以下にその動作を説明する。
機能を有した二値化処理系回路の従来例を示した図であ
る。以下にその動作を説明する。
【０００４】ピックアップ２から照射された光ビームは
ディスク１で反射され、その反射光はフォトディテクタ
によって電流信号に変換される。この電流信号を電流−
電圧（Ｉ／Ｖ）変換器３で電流信号を電圧信号に変換し
て増幅器４にて増幅を行う。この増幅されたＲＦ信号は
二値化回路５を通ってディジタル信号に変換される。
ディスク１で反射され、その反射光はフォトディテクタ
によって電流信号に変換される。この電流信号を電流−
電圧（Ｉ／Ｖ）変換器３で電流信号を電圧信号に変換し
て増幅器４にて増幅を行う。この増幅されたＲＦ信号は
二値化回路５を通ってディジタル信号に変換される。
【０００５】次に二値化回路部分の詳細な動作を説明す
る。
る。
【０００６】図６の場合は、従来例１としてＮＯＴゲー
トのスレッショルド電圧を利用してアシンメトリを自動
補正する二値化回路である。この場合は、ポジティブパ
ルスとネガティブパルスの平均をＲＦ信号に加算して二
値化する。
トのスレッショルド電圧を利用してアシンメトリを自動
補正する二値化回路である。この場合は、ポジティブパ
ルスとネガティブパルスの平均をＲＦ信号に加算して二
値化する。
【０００７】この二値化回路５は、コンデンサ５１、２
つのＣＭＯＳバッファ５２、５３、オペアンプ５５から
なる積分器５４、抵抗５６から構成される。
つのＣＭＯＳバッファ５２、５３、オペアンプ５５から
なる積分器５４、抵抗５６から構成される。
【０００８】図６の二値化回路５の動作を図３の信号波
形とともに説明する。ここで図３の信号波形（ア）〜
（エ）は図６の（ア）〜（エ）の位置での信号波形であ
る。
形とともに説明する。ここで図３の信号波形（ア）〜
（エ）は図６の（ア）〜（エ）の位置での信号波形であ
る。
【０００９】ＲＦ信号（図３（ア））は、ＡＣ成分を除
去するためのコンデンサ５１を通った後、積分器５４か
ら得られたＤＣバイアスを抵抗５６を経由して加算して
（図３（イ））、１段目のＣＭＯＳバッファ５２に入力
される。この１段目のＣＭＯＳバッファ５２のスレッシ
ョルド電圧を利用して、ＲＦのアナログ信号をディジタ
ル信号に変換する。この１段目のＣＭＯＳバッファ５２
からは、スレッショルド電圧より低いところがＨＩＧＨ
レベルになるネガティブパルス（図３（ウ））が得られ
る。このネガティブパルス（図３（ウ））を２段目のＣ
ＭＯＳバッファ５３に入力することにより、２段目のＣ
ＭＯＳバッファの出力からその反転したポジティブパル
ス（図３（エ））が得られる。二値化データは２段目の
ＣＭＯＳバッファ５３の出力から取り出すが、このポジ
ティブパルス（図３（エ））とネガティブパルス（図３
（ウ））を積分器５４に通すと、ポジティブパルス幅と
ネガティブパルス幅の平均値が出てくる。このとき、ポ
ジティブパルス出力とネガティブパルス出力、積分器５
４の反転入力、非反転入力との接続は、積分器５４の出
力がほぼ（Ｖｃｃ＋ＧＮＤ）／２に収束するように接続
する。そして、積分器５４の出力をＡＣ成分を取り除い
た後のＲＦ信号に加算する。
去するためのコンデンサ５１を通った後、積分器５４か
ら得られたＤＣバイアスを抵抗５６を経由して加算して
（図３（イ））、１段目のＣＭＯＳバッファ５２に入力
される。この１段目のＣＭＯＳバッファ５２のスレッシ
ョルド電圧を利用して、ＲＦのアナログ信号をディジタ
ル信号に変換する。この１段目のＣＭＯＳバッファ５２
からは、スレッショルド電圧より低いところがＨＩＧＨ
レベルになるネガティブパルス（図３（ウ））が得られ
る。このネガティブパルス（図３（ウ））を２段目のＣ
ＭＯＳバッファ５３に入力することにより、２段目のＣ
ＭＯＳバッファの出力からその反転したポジティブパル
ス（図３（エ））が得られる。二値化データは２段目の
ＣＭＯＳバッファ５３の出力から取り出すが、このポジ
ティブパルス（図３（エ））とネガティブパルス（図３
（ウ））を積分器５４に通すと、ポジティブパルス幅と
ネガティブパルス幅の平均値が出てくる。このとき、ポ
ジティブパルス出力とネガティブパルス出力、積分器５
４の反転入力、非反転入力との接続は、積分器５４の出
力がほぼ（Ｖｃｃ＋ＧＮＤ）／２に収束するように接続
する。そして、積分器５４の出力をＡＣ成分を取り除い
た後のＲＦ信号に加算する。
【００１０】また図７の場合は、従来例２としてＲＦ信
号をコンパレータを使ってアシンメトリ補正を行う二値
化回路である。
号をコンパレータを使ってアシンメトリ補正を行う二値
化回路である。
【００１１】この二値化回路５は、コンパレータ５７を
使用している以外は図６の構成と同様である。
使用している以外は図６の構成と同様である。
【００１２】以下に図７の二値化回路５の動作を説明す
る。ここで、図７の（ア）〜（エ）の位置での信号波形
は図４の信号波形（ア）〜（エ）である。ただし、図４
の信号波形は図４（イ）の中心電位のレベルを除いては
図３の信号波形と同様である。
る。ここで、図７の（ア）〜（エ）の位置での信号波形
は図４の信号波形（ア）〜（エ）である。ただし、図４
の信号波形は図４（イ）の中心電位のレベルを除いては
図３の信号波形と同様である。
【００１３】ＲＦ信号（図４（ア））は、ＡＣ成分を除
去するためにコンデンサ５１を通った後、Ｖｃｃ／２に
バイアスされた該信号（図４（イ））と積分器５４から
得られたＤＣバイアスはコンパレータ５７に入力され
る。コンパレータ５７を通った信号は、二値化されて
Ｈ、Ｌの二値化信号に変換される。その後ＣＭＯＳバッ
ファ５２、５３を通ることによりＨとＬのレベルをＶｃ
ｃとＧＮＤにする。この１段目のＣＭＯＳバッファ５２
からは、スレッショルド電圧より低いところがＨＩＧＨ
レベルになるネガティブパルス（図４（ウ））が得られ
る。このネガティブパルス（図４（ウ））を２段目のＣ
ＭＯＳバッファ５３に入力することにより、２段目のＣ
ＭＯＳバッファの出力からその反転したポジティブパル
ス（図４（エ））が得られる。二値化データは２段目の
ＣＭＯＳバッファ５３の出力から取り出すが、このポジ
ティブパルス（図４（エ））とネガティブパルス（図４
（ウ））を差動の積分器５４に通すと、ポジティブパル
スとネガティブパルスの平均の電位を得ることができ
る。これをコンパレータ５７の基準電圧にすることによ
りアシンメトリを補正することができる。
去するためにコンデンサ５１を通った後、Ｖｃｃ／２に
バイアスされた該信号（図４（イ））と積分器５４から
得られたＤＣバイアスはコンパレータ５７に入力され
る。コンパレータ５７を通った信号は、二値化されて
Ｈ、Ｌの二値化信号に変換される。その後ＣＭＯＳバッ
ファ５２、５３を通ることによりＨとＬのレベルをＶｃ
ｃとＧＮＤにする。この１段目のＣＭＯＳバッファ５２
からは、スレッショルド電圧より低いところがＨＩＧＨ
レベルになるネガティブパルス（図４（ウ））が得られ
る。このネガティブパルス（図４（ウ））を２段目のＣ
ＭＯＳバッファ５３に入力することにより、２段目のＣ
ＭＯＳバッファの出力からその反転したポジティブパル
ス（図４（エ））が得られる。二値化データは２段目の
ＣＭＯＳバッファ５３の出力から取り出すが、このポジ
ティブパルス（図４（エ））とネガティブパルス（図４
（ウ））を差動の積分器５４に通すと、ポジティブパル
スとネガティブパルスの平均の電位を得ることができ
る。これをコンパレータ５７の基準電圧にすることによ
りアシンメトリを補正することができる。
【００１４】
【発明が解決しようとしている課題】しかしながら、上
記従来例では、理想的にはアシンメトリが補正される
が、実際には積分器５４に使われるオペアンプ５５のゲ
インが有限であることや、ＣＭＯＳバッファ５２、５３
のスレッショルド電圧が（Ｖｃｃ＋ＧＮＤ）／２からず
れていること、あるいは、コンパレータ５７やＣＭＯＳ
バッファ５２、５３の出力の立ち上がり立ち下がり時間
が０でないこと、などの影響により、ポジティブパルス
幅とネガティブパルス幅は一致することができない（図
８ａの状態）。また回路によって生じるポジティブパル
ス幅とネガティブパルス幅の違いによって、同じジッタ
の場合でも、ポジティブパルスとネガティブパルスの幅
が一致している場合（図８ｂ）と比べて、一致していな
い場合（図８ａ）はジッタに対する余裕が狭くなるとい
う問題がある。つまり、ジッタの余裕幅を図８ａのポジ
ティブパルスとネガティブパルスの幅が一致していない
場合Ｔａ、図８ｂでのポジティブパルスとネガティブパ
ルスの幅が一致している場合Ｔｂとすると、Ｔａ＜Ｔｂ
であることから、一致していない場合はジッタに対する
余裕が狭くなる。
記従来例では、理想的にはアシンメトリが補正される
が、実際には積分器５４に使われるオペアンプ５５のゲ
インが有限であることや、ＣＭＯＳバッファ５２、５３
のスレッショルド電圧が（Ｖｃｃ＋ＧＮＤ）／２からず
れていること、あるいは、コンパレータ５７やＣＭＯＳ
バッファ５２、５３の出力の立ち上がり立ち下がり時間
が０でないこと、などの影響により、ポジティブパルス
幅とネガティブパルス幅は一致することができない（図
８ａの状態）。また回路によって生じるポジティブパル
ス幅とネガティブパルス幅の違いによって、同じジッタ
の場合でも、ポジティブパルスとネガティブパルスの幅
が一致している場合（図８ｂ）と比べて、一致していな
い場合（図８ａ）はジッタに対する余裕が狭くなるとい
う問題がある。つまり、ジッタの余裕幅を図８ａのポジ
ティブパルスとネガティブパルスの幅が一致していない
場合Ｔａ、図８ｂでのポジティブパルスとネガティブパ
ルスの幅が一致している場合Ｔｂとすると、Ｔａ＜Ｔｂ
であることから、一致していない場合はジッタに対する
余裕が狭くなる。
【００１５】本発明では、上記問題点を解決するために
従来のアシンメトリ補正回路では補正仕切れず、回路の
オフセットとして一定量残ってしまうポジティブパルス
幅とネガティブパルス幅のずれ量を補正することがで
き、ジッタに対する余裕を広げることで、安定した高精
度な二値化信号を出力する二値化回路を提供することを
目的とする。
従来のアシンメトリ補正回路では補正仕切れず、回路の
オフセットとして一定量残ってしまうポジティブパルス
幅とネガティブパルス幅のずれ量を補正することがで
き、ジッタに対する余裕を広げることで、安定した高精
度な二値化信号を出力する二値化回路を提供することを
目的とする。
【００１６】
【課題を解決するための手段】本発明の請求項１に係る
二値化回路は、アナログ信号を二値化する手段と、二値
化された信号を平均化するための手段と、平均化された
ＤＣレベルをフィードバックするための手段からなるア
シンメトリ補正の機能を有する二値化回路において、二
値化信号を平均化するためにジッタ量に基づいてスライ
スレベルを補正する電圧加算手段を備えることを特徴と
する。
二値化回路は、アナログ信号を二値化する手段と、二値
化された信号を平均化するための手段と、平均化された
ＤＣレベルをフィードバックするための手段からなるア
シンメトリ補正の機能を有する二値化回路において、二
値化信号を平均化するためにジッタ量に基づいてスライ
スレベルを補正する電圧加算手段を備えることを特徴と
する。
【００１７】本発明の請求項２に係る二値化回路は、請
求項１に係る二値化回路において、電圧加算手段は、二
値化回路出力の二値化データよりジッタ量を検出する手
段と、前記検出されたジッタ量を制御する手段と、前記
制御されたジッタ量に基づいた電圧を二値化信号を平均
化するためのスライスレベルに加算する手段であること
を特徴とする。
求項１に係る二値化回路において、電圧加算手段は、二
値化回路出力の二値化データよりジッタ量を検出する手
段と、前記検出されたジッタ量を制御する手段と、前記
制御されたジッタ量に基づいた電圧を二値化信号を平均
化するためのスライスレベルに加算する手段であること
を特徴とする。
【００１８】
【発明の実施の形態】以下に、本発明の二値化回路にお
ける実施形態を図をもとにして説明する。
ける実施形態を図をもとにして説明する。
【００１９】図１は、本発明における第１の実施例であ
る。
る。
【００２０】図１の（ア）〜（エ）の位置での信号波形
は図３の信号波形（ア）〜（エ）である。
は図３の信号波形（ア）〜（エ）である。
【００２１】ディスクから取り出されたＲＦ信号（図３
（ア））は、図１の二値化回路に入力される。
（ア））は、図１の二値化回路に入力される。
【００２２】この二値化回路は、コンデンサ５１、２つ
のＣＭＯＳバッファ５２、５３、オペアンプ５５からな
る積分器５４、抵抗５６と、ジッタ検出手段５８、制御
手段５９、ＤＡ変換器６０、加算部６１ａ、６１ｂとか
ら構成され、回路自体の持つポジティブパルス幅とネガ
ティブパルス幅の差のオフセットを取り除くために、積
分器５４のオペアンプ５５の入力部に加算部６１ａ、６
１ｂを設け、該加算部６１ａ、６１ｂにＤＣバイアスを
注入する仕組みとしている。
のＣＭＯＳバッファ５２、５３、オペアンプ５５からな
る積分器５４、抵抗５６と、ジッタ検出手段５８、制御
手段５９、ＤＡ変換器６０、加算部６１ａ、６１ｂとか
ら構成され、回路自体の持つポジティブパルス幅とネガ
ティブパルス幅の差のオフセットを取り除くために、積
分器５４のオペアンプ５５の入力部に加算部６１ａ、６
１ｂを設け、該加算部６１ａ、６１ｂにＤＣバイアスを
注入する仕組みとしている。
【００２３】ＲＦ信号（図３（ア））は、ＡＣ成分を除
去するためのコンデンサ５１を通った後、積分器５４か
ら得られたＤＣバイアスを抵抗５６を経由して加算して
（図３（イ））、１段目のＣＭＯＳバッファ５２に入力
される。この１段目のＣＭＯＳバッファ５２のスレッシ
ョルド電圧を利用して、ＲＦのアナログ信号をディジタ
ル信号に変換する。１段目のＣＭＯＳバッファ５２から
は、スレッショルド電圧より低いところがＨｉｇｈレベ
ルになるネガティブパルス（図３（ウ））が得られる。
このネガティブパルス（図３（ウ））を２段目のＣＭＯ
Ｓバッファ５３に入力することにより、その出力からポ
ジティブパルス（図３（エ））が得られる。二値化デー
タは２段目のＣＭＯＳバッファ５３の出力から取り出す
が、このポジティブパルスとネガティブパルスを積分器
５４に通すと、ポジティブパルス幅とネガティブパルス
幅の平均値が出てくる。この時、ポジティブパルス出力
とネガティブパルス出力、積分器の反転入力と非反転入
力との接続は、積分器の出力がほぼ（Ｖｃｃ＋ＧＮＤ）
／２に収束するように接続する。そして、積分器５４の
出力をＡＣ成分を取り除いた後のＲＦ信号に加算する。
ここまでは、従来からよく利用されているアシンメトリ
補正回路である。しかし、上記従来のアシンメトリ補正
回路では、回路自体の持つポジティブパルス幅とネガテ
ィブパルス幅の差のオフセットを取り除くことはできな
かった。そのため、本発明では回路自体の持つポジティ
ブパルス幅とネガティブパルス幅の差のオフセットを取
り除くために、図１の回路に示すように積分器５４のオ
ペアンプ５５の入力部に設けられた加算部６１ａ、６１
ｂにＤＣバイアスを注入している。これにより、回路の
オフセットとして一定量残ってしまうポジティブパルス
幅とネガティブパルス幅のずれ量を補正することができ
る。
去するためのコンデンサ５１を通った後、積分器５４か
ら得られたＤＣバイアスを抵抗５６を経由して加算して
（図３（イ））、１段目のＣＭＯＳバッファ５２に入力
される。この１段目のＣＭＯＳバッファ５２のスレッシ
ョルド電圧を利用して、ＲＦのアナログ信号をディジタ
ル信号に変換する。１段目のＣＭＯＳバッファ５２から
は、スレッショルド電圧より低いところがＨｉｇｈレベ
ルになるネガティブパルス（図３（ウ））が得られる。
このネガティブパルス（図３（ウ））を２段目のＣＭＯ
Ｓバッファ５３に入力することにより、その出力からポ
ジティブパルス（図３（エ））が得られる。二値化デー
タは２段目のＣＭＯＳバッファ５３の出力から取り出す
が、このポジティブパルスとネガティブパルスを積分器
５４に通すと、ポジティブパルス幅とネガティブパルス
幅の平均値が出てくる。この時、ポジティブパルス出力
とネガティブパルス出力、積分器の反転入力と非反転入
力との接続は、積分器の出力がほぼ（Ｖｃｃ＋ＧＮＤ）
／２に収束するように接続する。そして、積分器５４の
出力をＡＣ成分を取り除いた後のＲＦ信号に加算する。
ここまでは、従来からよく利用されているアシンメトリ
補正回路である。しかし、上記従来のアシンメトリ補正
回路では、回路自体の持つポジティブパルス幅とネガテ
ィブパルス幅の差のオフセットを取り除くことはできな
かった。そのため、本発明では回路自体の持つポジティ
ブパルス幅とネガティブパルス幅の差のオフセットを取
り除くために、図１の回路に示すように積分器５４のオ
ペアンプ５５の入力部に設けられた加算部６１ａ、６１
ｂにＤＣバイアスを注入している。これにより、回路の
オフセットとして一定量残ってしまうポジティブパルス
幅とネガティブパルス幅のずれ量を補正することができ
る。
【００２４】ここで、図５は積分器５４のオペアンプ５
５の入力部に設けられた加算部６１ａ、６１ｂにＤＣバ
イアスを注入する前後の信号に対するスライスレベルの
状況を示した図である。ジッタ検出手段と制御手段によ
って二値化データからジッタ量を検出し、その検出され
たジッタ量を制御して、ジッタ量が最小となるようにＤ
Ｃバイアスが出力されることから、ＤＣバイアス注入前
のスライスレベルＬ１はＤＣバイアス注入によってＬ２
に遷移する（図５ａ）。これにより、ポジティブパルス
幅とネガティブパルス幅は、ＤＣバイアス注入前にはポ
ジティブパルス幅ＷＰ１とネガティブパルス幅ＷＮ１の
関係がＷＰ１＞ＷＮ１で、ずれ幅ＷＰ１−ＷＮ１が存在
した状態（図５ｂ）であったが、ＤＣバイアス注入後に
はポジティブパルス幅ＷＰ２とネガティブパルス幅ＷＮ
２の関係がＷＰ２＝ＷＮ２となり、ずれ幅が存在しない
状態（図５ｃ）となった。この結果、回路のオフセット
として一定量残ってしまうポジティブパルス幅とネガテ
ィブパルス幅のずれ量を補正することができたことか
ら、図８ｂのようにジッタに対する余裕を広げることが
できる。
５の入力部に設けられた加算部６１ａ、６１ｂにＤＣバ
イアスを注入する前後の信号に対するスライスレベルの
状況を示した図である。ジッタ検出手段と制御手段によ
って二値化データからジッタ量を検出し、その検出され
たジッタ量を制御して、ジッタ量が最小となるようにＤ
Ｃバイアスが出力されることから、ＤＣバイアス注入前
のスライスレベルＬ１はＤＣバイアス注入によってＬ２
に遷移する（図５ａ）。これにより、ポジティブパルス
幅とネガティブパルス幅は、ＤＣバイアス注入前にはポ
ジティブパルス幅ＷＰ１とネガティブパルス幅ＷＮ１の
関係がＷＰ１＞ＷＮ１で、ずれ幅ＷＰ１−ＷＮ１が存在
した状態（図５ｂ）であったが、ＤＣバイアス注入後に
はポジティブパルス幅ＷＰ２とネガティブパルス幅ＷＮ
２の関係がＷＰ２＝ＷＮ２となり、ずれ幅が存在しない
状態（図５ｃ）となった。この結果、回路のオフセット
として一定量残ってしまうポジティブパルス幅とネガテ
ィブパルス幅のずれ量を補正することができたことか
ら、図８ｂのようにジッタに対する余裕を広げることが
できる。
【００２５】加算部６１ａ、６１ｂに注入するＤＣバイ
アスは、ＣＭＯＳバッファ５３から出力される二値化デ
ータからジッタ検出手段５８を用いてジッタを検出し、
そのジッタ量を制御手段５９を用いてジッタ量が最小に
なるようにＤＡ変換器６０から電圧を出力したものであ
る。ここで、ジッタ検出手段は二値化データからジッタ
を検出できる機能を有しているものであれば特に限定は
しない。また、制御手段５９も同様に、ＣＰＵなどを使
って構成され、ジッタ量が制御できるものであれば特に
限定はしない。
アスは、ＣＭＯＳバッファ５３から出力される二値化デ
ータからジッタ検出手段５８を用いてジッタを検出し、
そのジッタ量を制御手段５９を用いてジッタ量が最小に
なるようにＤＡ変換器６０から電圧を出力したものであ
る。ここで、ジッタ検出手段は二値化データからジッタ
を検出できる機能を有しているものであれば特に限定は
しない。また、制御手段５９も同様に、ＣＰＵなどを使
って構成され、ジッタ量が制御できるものであれば特に
限定はしない。
【００２６】制御手段５９は、加算部６１ａ、６１ｂに
注入する電圧を決めるため、この二値化回路にＲＦ信号
が入力されている間に、何種類かの電圧を加算部６１
ａ、６１ｂに注入し、電圧を注入するたびにジッタを検
出し、ジッタが最小になる注入電圧を記憶する。最終的
にはジッタ量が最小となる電圧を加算部６１ａ、６１ｂ
に注入する。この結果、本発明の回路構成においては、
このようにジッタ量が最小になるように注入電圧を調整
することができる。
注入する電圧を決めるため、この二値化回路にＲＦ信号
が入力されている間に、何種類かの電圧を加算部６１
ａ、６１ｂに注入し、電圧を注入するたびにジッタを検
出し、ジッタが最小になる注入電圧を記憶する。最終的
にはジッタ量が最小となる電圧を加算部６１ａ、６１ｂ
に注入する。この結果、本発明の回路構成においては、
このようにジッタ量が最小になるように注入電圧を調整
することができる。
【００２７】図２は、本発明における二値化回路の第２
の実施例である。ここで、本実施例は前記従来例２の図
７のようにコンパレータ５７を使用している以外は前記
第１の実施例の構成と同様である。また、図２の（ア）
〜（エ）の位置での信号波形は図４の信号波形（ア）〜
（エ）である。ただし、図４の信号波形は図４（イ）の
中心電位のレベルを除いては図３の信号波形と同様であ
る。
の実施例である。ここで、本実施例は前記従来例２の図
７のようにコンパレータ５７を使用している以外は前記
第１の実施例の構成と同様である。また、図２の（ア）
〜（エ）の位置での信号波形は図４の信号波形（ア）〜
（エ）である。ただし、図４の信号波形は図４（イ）の
中心電位のレベルを除いては図３の信号波形と同様であ
る。
【００２８】この二値化回路は、ディスクから取り出さ
れて入力されたＲＦ信号に対して前記従来例２の図７の
回路と同様の動作を行うことで、ポジティブパルスとネ
ガティブパルスの平均の電位を得て、これをコンパレー
タ５７の基準電圧にすることによりアシンメトリを補正
する。しかし、前記従来例２の図７の回路では回路自体
の持つポジティブパルス幅とネガティブパルス幅の差の
オフセットを取り除くことはできなかった。そのため、
本実施例では前記実施例１と同様に積分器５４のオペア
ンプ５５の入力部に加算部６１ａ、６１ｂを設け、該加
算部６１ａ、６１ｂにＤＣバイアスを注入する仕組みと
している。
れて入力されたＲＦ信号に対して前記従来例２の図７の
回路と同様の動作を行うことで、ポジティブパルスとネ
ガティブパルスの平均の電位を得て、これをコンパレー
タ５７の基準電圧にすることによりアシンメトリを補正
する。しかし、前記従来例２の図７の回路では回路自体
の持つポジティブパルス幅とネガティブパルス幅の差の
オフセットを取り除くことはできなかった。そのため、
本実施例では前記実施例１と同様に積分器５４のオペア
ンプ５５の入力部に加算部６１ａ、６１ｂを設け、該加
算部６１ａ、６１ｂにＤＣバイアスを注入する仕組みと
している。
【００２９】このように、加算部６１ａ、６１ｂにＤＣ
バイアスを注入することにより、本実施例においても前
記実施例１と同様に回路のオフセットとして一定量残っ
てしまうポジティブパルス幅とネガティブパルス幅のず
れ量を補正することができる（図５）。つまり、前記実
施例１と同様の状態（図５ｂの状態から図５ｃの状態）
に持って行くことができる。この結果、前記実施例１と
同様に回路のオフセットとして一定量残ってしまうポジ
ティブパルス幅とネガティブパルス幅のずれ量を補正す
ることができたことから、図８ｂのようにジッタに対す
る余裕を広げることができる。
バイアスを注入することにより、本実施例においても前
記実施例１と同様に回路のオフセットとして一定量残っ
てしまうポジティブパルス幅とネガティブパルス幅のず
れ量を補正することができる（図５）。つまり、前記実
施例１と同様の状態（図５ｂの状態から図５ｃの状態）
に持って行くことができる。この結果、前記実施例１と
同様に回路のオフセットとして一定量残ってしまうポジ
ティブパルス幅とネガティブパルス幅のずれ量を補正す
ることができたことから、図８ｂのようにジッタに対す
る余裕を広げることができる。
【００３０】加算部６１ａ、６１ｂに注入するＤＣバイ
アスは、ＣＭＯＳバッファ５３から出力される二値化デ
ータからジッタ検出手段５８を用いてジッタを検出し、
そのジッタ量を制御手段５９を用いてジッタ量が最小に
なるようにＤＡ変換器６０から電圧を出力したものであ
る。ここで、ジッタ検出手段は二値化データからジッタ
を検出できる機能を有しているものであれば特に限定は
しない。また、制御手段５９も同様に、ＣＰＵなどを使
って構成され、ジッタ量が制御できるものであれば特に
限定はしない。
アスは、ＣＭＯＳバッファ５３から出力される二値化デ
ータからジッタ検出手段５８を用いてジッタを検出し、
そのジッタ量を制御手段５９を用いてジッタ量が最小に
なるようにＤＡ変換器６０から電圧を出力したものであ
る。ここで、ジッタ検出手段は二値化データからジッタ
を検出できる機能を有しているものであれば特に限定は
しない。また、制御手段５９も同様に、ＣＰＵなどを使
って構成され、ジッタ量が制御できるものであれば特に
限定はしない。
【００３１】以上のことから、本発明では、従来の二値
化回路では対応できなかったアシンメトリの補正を、回
路のオフセットとして一定量残ってしまうポジティブパ
ルス幅とネガティブパルス幅のずれ量を補正することに
よって、ジッタに対する余裕を広げることができること
から実現できる。
化回路では対応できなかったアシンメトリの補正を、回
路のオフセットとして一定量残ってしまうポジティブパ
ルス幅とネガティブパルス幅のずれ量を補正することに
よって、ジッタに対する余裕を広げることができること
から実現できる。
【００３２】尚、ここで挙げた二値化回路の実施例に関
しては本発明の主旨を変えない限り、前記記載の実施例
に限定されるものではない。
しては本発明の主旨を変えない限り、前記記載の実施例
に限定されるものではない。
【００３３】
【発明の効果】以上のように本発明の二値化回路では、
以下の効果が得られる。
以下の効果が得られる。
【００３４】アシンメトリ補正を行う機能を有する二値
化回路において、二値化信号を平均化するためにジッタ
量に基づいてスライスレベルを補正する電圧加算手段を
備え、前記電圧加算手段は、二値化回路出力の二値化デ
ータよりジッタ量を検出する手段と、前記検出されたジ
ッタ量を制御する手段と、前記制御されたジッタ量に基
づいた電圧を二値化信号を平均化するためのスライスレ
ベルに加算する手段とする構成であることから、従来の
アシンメトリ補正回路では補正仕切れず、回路のオフセ
ットとして一定量残ってしまうポジティブパルス幅とネ
ガティブパルス幅のずれ量を補正することができ、ジッ
タに対する余裕を広げることができる。
化回路において、二値化信号を平均化するためにジッタ
量に基づいてスライスレベルを補正する電圧加算手段を
備え、前記電圧加算手段は、二値化回路出力の二値化デ
ータよりジッタ量を検出する手段と、前記検出されたジ
ッタ量を制御する手段と、前記制御されたジッタ量に基
づいた電圧を二値化信号を平均化するためのスライスレ
ベルに加算する手段とする構成であることから、従来の
アシンメトリ補正回路では補正仕切れず、回路のオフセ
ットとして一定量残ってしまうポジティブパルス幅とネ
ガティブパルス幅のずれ量を補正することができ、ジッ
タに対する余裕を広げることができる。
【図１】本発明における二値化回路の第１の実施例での
構成を示した説明図である。
構成を示した説明図である。
【図２】本発明における二値化回路の第２の実施例での
構成を示した説明図である。
構成を示した説明図である。
【図３】本発明の第１の実施例及び従来例１の二値化回
路での信号波形を説明した図である。
路での信号波形を説明した図である。
【図４】本発明の第２の実施例及び従来例２の二値化回
路での信号波形を説明した図である。
路での信号波形を説明した図である。
【図５】本発明の二値化回路でのスライスレベルに対す
るポジティブパルス及びネガティブパルスの関係を示し
た図である。
るポジティブパルス及びネガティブパルスの関係を示し
た図である。
【図６】光ディスク再生装置における従来の二値化回路
の構成を示した説明図である。
の構成を示した説明図である。
【図７】光ディスク再生装置における従来の別の二値化
回路の構成を示した説明図である。
回路の構成を示した説明図である。
【図８】二値化データとポジティブパルス及びネガティ
ブパルスのジッタ関係を示した図である。
ブパルスのジッタ関係を示した図である。
５１ コンデンサ ５２、５３ ＣＭＯＳバッファ ５４ 積分器 ５５ オペアンプ ５７ コンパレータ ５８ ジッタ検出手段 ５９ 制御手段 ６０ ＤＡ変換器 ６１ａ、６１ｂ 加算部
Claims (2)
- 【請求項１】 アナログ信号を二値化する手段と、二値
化された信号を平均化するための手段と、平均化された
ＤＣレベルをフィードバックするための手段からなるア
シンメトリ補正の機能を有する二値化回路において、 二値化信号を平均化するためにジッタ量に基づいてスラ
イスレベルを補正する電圧加算手段を備えることを特徴
とする二値化回路。 - 【請求項２】 電圧加算手段は、二値化回路出力の二値
化データよりジッタ量を検出する手段と、前記検出され
たジッタ量を制御する手段と、前記制御されたジッタ量
に基づいた電圧を二値化信号を平均化するためのスライ
スレベルに加算する手段であることを特徴とする請求項
１記載の二値化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29514197A JPH11134800A (ja) | 1997-10-28 | 1997-10-28 | 二値化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29514197A JPH11134800A (ja) | 1997-10-28 | 1997-10-28 | 二値化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134800A true JPH11134800A (ja) | 1999-05-21 |
Family
ID=17816815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29514197A Pending JPH11134800A (ja) | 1997-10-28 | 1997-10-28 | 二値化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134800A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1519378A1 (en) * | 2003-09-26 | 2005-03-30 | Sony Corporation | Information processing apparatus |
| US7012872B2 (en) | 2000-01-07 | 2006-03-14 | Funai Electric Co., Ltd. | Image reading device for an optical device |
| JP2008027487A (ja) * | 2006-07-19 | 2008-02-07 | Sanyo Electric Co Ltd | 光ディスク用信号処理装置、光ディスク装置を制御するためのプログラム |
-
1997
- 1997-10-28 JP JP29514197A patent/JPH11134800A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7012872B2 (en) | 2000-01-07 | 2006-03-14 | Funai Electric Co., Ltd. | Image reading device for an optical device |
| EP1519378A1 (en) * | 2003-09-26 | 2005-03-30 | Sony Corporation | Information processing apparatus |
| US7512051B2 (en) | 2003-09-26 | 2009-03-31 | Sony Corporation | Information processing apparatus |
| JP2008027487A (ja) * | 2006-07-19 | 2008-02-07 | Sanyo Electric Co Ltd | 光ディスク用信号処理装置、光ディスク装置を制御するためのプログラム |
| US7920445B2 (en) | 2006-07-19 | 2011-04-05 | Sanyo Electric Co., Ltd. | Optical disc signal processing apparatus, and medium having program recorded thereon for controlling optical disc apparatus |
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