TWI240374B - Semiconductor device - Google Patents

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TWI240374B
TWI240374B TW093108071A TW93108071A TWI240374B TW I240374 B TWI240374 B TW I240374B TW 093108071 A TW093108071 A TW 093108071A TW 93108071 A TW93108071 A TW 93108071A TW I240374 B TWI240374 B TW I240374B
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Katsuhiro Uesugi
Kenji Tabaru
Kiyoshi Maeda
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Renesas Tech Corp
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1240374 九、發明說明: 【發明所屬之技術領域】 言—本發明係有關於一種半導體裝置,尤有關於一種在半 v體基板上形成多層層間絕緣膜之半導體裝置。 【先釗技術】 在習知技術之曰本國特開平8—172062號公報中,揭露 有。種其目的為確保保護膜和功能導線之密著性的半導體 曰曰圓及其製造方法。在該專利文獻中所揭露的半導體晶圓 :丄在業已形成於基板之半導體裝置區域上的功能導線和· 奴藉由切塊鋸刀(dicing—saw)切斷的切割線(schbe 之間的位置上’沿著切割線於保護膜上形成周緣圖樣。藉 由形成如此之周緣圖樣,當以切塊鋸刀進行切斷時,可防.
止沿著切割線施加於保護膜周緣的力量由周緣圖 内側。 J 。另外在日本國特開平3-30357號公報中,揭露有一種 可防止當切開晶圓以得到半導體晶片時的裂痕侵入電子元 件區域内部的半導體晶片以及其製造方法。再於曰本國特· 開平1卜340167號公報中,揭露有一種可防止由於在晶片 内。P或周緣部之濺鑛膜覆蓋率(c〇verage)不良而導致之膜 剝離問題的半導體襞置及其製造方法。 、 如上所述在日本國特開平8_172()62號公報所揭露之 導體晶圓中’為了減輕由切塊鑛刀切斷時造成的損傷, 二於,護膜上形成周緣圖樣。但是’損傷會延伸到保護膜 、問題並非僅發生於以切塊鋸刀進行切斷的時候。例如,、 3 】5666 5 1240374 導體基板上形成多層層間絕緣 屛門心…、有勺吸濕性和熱膨脹率等的不同,使得在 發生裂痕。此外,在高:、: =層間絕緣膜的境界部會 時,由於μ_在* 環境下使用半導體裝置 、古、g日ι緣膜吸收水分也會造成裂痕的發生。 周緣,=衣痕耳先會發生於與大氣接觸之層間絕緣膜之 由/後’該裂痕會往層間絕緣獏的内部傳播, ㈣平8—172062號公報中所揭露之周緣圖 達半導體因此,裂痕會到· 的_ ΐ ,而產生會對半導體裝置有不良影響 外’藉由在日本國特開平3_3〇357號公報中所 中路之+ *體晶片以及在曰本國特開平㈣㈣?號公報. 所揭露之半導體裝置m解決此類問題。 【發明内容】 於是’本發明的主要目的係解決上述之課題,而提供 此確貫地阻止由層間絕緣膜周緣往内部傳播之裂 仃進而可高性的半導體裝置。 J · 依據本發明的半導體裝置係具有:具有主表面的半導 體基板、形成於主表面上的半導體元件、以及形成於 面上俾覆蓋半導體元件的層間絕緣膜。層間絕緣且^ =以及從頂面連接至主表面的周緣。於層間絕緣膜;, 在半導體7L件和周緣之間的位置,形成:以平行於主表面 的方向延伸且彼此隔以間隔而以預定方向延伸之帶狀的第 1及第2溝部;以及由第i及第2溝部分支出,且以不同 315666 6 1240374 於第1及第2溝部之延伸方向 部。該半導體裝置復且有2方向延伸的複數之第3溝 的金屬。置也、有充填於第卜第2以及第3溝部 依據本發明,可確實地阻止由芦 傳播之裂痕的行進,而可提層間絶㈣周緣在内部 丁連而了k供可靠性高的半導體裝置。 本舍明之上述以及直g *> 八 的、特徵、態樣以及優點將 可由芩照附圖而作之本發明右的4 _ ^ ^ ^有關之砰細說明而清楚地了 解0 【實施方式】 以下參照附圖說明本發明之實施形態。 ΆΛ實施刑能 於石,ίΓ第1圖半導體晶圓100係由矽基板、以及形成 ;土反上之半導體兀件所構成。在丨導體晶圓的表面 上,以格子狀形成切塊線(dicing line)110。藉由將半導 體晶圓100沿切塊線110切斷的步驟,可由半導體晶圓1〇〇 取出晶片狀的半導體裝置1 0 J。 芩照第2圖,該第2圖顯示由第Ϊ圖中之半導體晶圓 1〇〇所取出之半導體裝置1〇1的特定一斷面。半導體^置 Π)1係具有平面狀之矩形形狀,而形成其外形的周緣μ則 係由沿著第1圖之切塊線11〇之切斷面所構成。在由兩點 虛線52所包圍的記憶胞(memory cell)區域中,則形成作 為半導體元件的記憶胞。 芩照第2圖到第4圖,在矽基板1的主表面丨a上,依 順序形成層間絕緣膜2和3。層間絕緣膜2係形成於主表 315666 7 1240374 面a上,並將位於記憶胞區域上的記憶胞(無圖示)覆蓋 住。層間絕緣膜2和3則分別由不同種類、且吸濕性和熱 恥脹率有差異的材料所形成。形成層間絕緣膜2和3的材 料,例如,可列舉出:以特定濃度摻雜TE〇s(tetraethyi ortho silicate) > BPTEOS ^ FSG(F-doped silicate glass)、磷(p)或硼(β)的氧化矽膜以及氮化矽膜。 層間絕緣膜3具有以平行於主表面“之方向延展的頂 面53。層間絕緣膜2和3具有由該頂面53往主表面la延 伸的周緣54。於層間絕緣膜2和3中,在由兩點虛線52 · 所包圍之記憶胞區域的位置上,形成由頂面53通達主表面 1 a的通孔31。其中,通孔31係以複數之數目形成,並以· 陣列狀配置。再者,藉以鎢(w)或鋁(A1)等形成之金屬膜、 3 2充填通孔31的内部。 於層間絕緣膜2和3中,在以兩點鏈線5 2所包圍之記 憶胞區域之外側的位置,形成溝llm以及溝11ίΊ。溝lln 係沿著以矩形形狀延展之周緣54而延伸。溝11ιη則於溝鲁 lln的内側,以平行於溝un之方向而延伸。該溝lljn和 溝11 η係隔著一定間隔而形成並且以圍住記憶胞區域的方 式而形成溝11 m和溝11 η。 於層間絕緣膜2和3中,在溝11 m和溝11 η之間的位 置上,形成溝lip。該溝lip係隔著間隔而以複數之數目 形成並將溝llm和溝lln連接起來。該溝lip係以垂直於 其所連接之溝11 m和溝11 η之延伸方向的方向而延伸。再 者,以鎢(W)或鋁(Α1)等形成之金屬膜12m、12η以及12ρ 8 315666 1240374 分別充填溝1 lm、1 in以及1 lp的内部。以與充填通孔31 之金屬膜32相同之材料,充填溝、溝ι1η以及溝up % 的内部。由充填於溝llm、溝lln以及溝Up中的金屬膜· 12m、12η以及12p ’構成包圍記憶胞區域的密封環(sea]L ring)。該密封環原本係作為防濕機構而設置,可防止由周 緣5 4吸收的廣氣對半導體裝置1 〇 1有不良影響。 在層間絕緣膜3之頂面53上,形成複數之金屬導線 33,俾使其接觸金屬膜32。而在層間絕緣膜3之頂面53 上,則分別形成金屬導線13m和13n,俾使其接觸金屬膜等 12m和12η。沿著如第2圖所示之金屬膜12m和12n之延伸 方向,形成金屬導線13m和13n。上述之金屬導線33、 和1 3n係由鎢或鋁等形成。 在層間絕緣膜3上,形成由TE〇s等形成之層間絕緣膜 4 ’俾使其覆蓋住金屬線33、丨3m和丨3n。而在層間絕緣膜 4中,則形成通達金屬導線33的通孔34。此外,在層間絕 緣膜4中,復分別形成通達金屬導線13m >心的溝⑷ 和14η。該溝…及14n係以平面狀,以重叠於溝和 Un的位置’分別形成。以鶴或料形成之金屬膜35、15m 、及15n刀別充填對通孔%以及溝1知和14n的内部。 在層間絕緣膜4上,形成由金屬導線13!M口 13η以及金屬 膜5m矛15η構成而包圍記憶胞區域的密封環。 在層間絕緣膜4的頂面上,形成複數之金屬導線邡 俾使其接觸金屬膜35。而在層間絕緣膜4之頂面上,則分 別形成金屬導線16m和16η,俾使其接觸金屬膜.和 315666 9 1240374 15n其中,金屬導線】6m和】% 金屬膜12# 12n之延伸 者如弟2圖所示之 和16η則係由鶴或銘等形成。口 ^成。而金屬導線36、16m 再者’在層間絕緣膜4 絕緣膜5,俾使j:覆蓋住入 〆 TE0S等形成之層間 干H、復盍住金屬線36、lfi 絕緣膜5中,咖成料 6n°而在層間 絕緣膜5中,復分別开4、南查八屈 37。在層間 τ设刀別形成通達金屬導線j 和Πη。該溝…與17n俜 不_的溝17m 溝…和置。==/ 形成於重疊於 以及.八^ 等形成之金屬膜38、心 分別充填通孔37以及溝心和17的内。在層 間絕緣膜5上,復藉由今屋道綠^ β 曰 ;mm m和恤以及金屬膜— 和18η構成圍住記憶胞區域的密封環。 ^間絕緣膜5的頂面上,形成複數之金屬導線⑽ 彳^接觸金屬膜38。而在層間絕緣膜5之頂面上,則分 別形成金屬導線19ιΜσ 19η,俾使其接觸金屬膜心和 1如。該金屬導線19m和19n係以沿著如第2圖所示之金屬 膜12m和12η之延伸線而形成。再且,該金屬導線39、19^ 和19η係由鎢或鋁等形成。 在層間絕緣膜5的頂面上,形成例如由聚醯亞胺 (polyimide)等形成之保護膜6’俾使其覆蓋住金屬線⑽、 19m和19η。再者,雖然無圖示,但在保護膜6上,形成電 ^生連接於金屬導線39、19m和19η的複數之電極。 以下,參照第5圖至第8圖以及第3圖,說明第3圖 中之半導體裝置的製造方法。 315666 10 1240374 參照第5圖,在石夕基板i的主表面^上,依序沉積由 不同材料構成之層間絕緣膜2和3。炎π楚β 、 > π乐b圖,在®簡 絕緣膜2和3上,藉由絲刻(微影)(ph〇t〇iith〇 以及蝕刻(etching)步驟的進行,形成通達主表面 =1以及溝…、Un以及UP。接著沉積金屬膜俾使其 充真通孔31以及溝um、lln以及Up,而在通孔w以及 溝以及llp的内部分別形成金屬膜3 以及12p。 在同時對具有相對較大面積的部份和具有相對較小面 積的部份進行姓刻時,-般而言,具有相對較大面積㈣ 份較容易被蝕刻。因此’在同時對具有相對較大面積的溝 和具有相對較小面積的通孔進行飯刻時,將在兩者之 生=率=異。但在上述的步驟中’雖然同時對通孔“ 和溝1 lm及1 In進行蝕刻,但由於〜 成和lln ’因此,和形成具有溝u:二:之 早—溝的情況相比較,本實施型態具有較佳之钱刻 參照第7圖,在層間絕緣膜3之頂面心 :形狀之金屬導線33、13…3n。並且,再形成層間: 緣膜4俾使其覆蓋住金屬導線33、―和13n。 參照第8圖’藉由在層間絕緣膜4上進行骸之光触 f步驟以及姓刻步驟,而形成可通達金屬導線33、13m和 13η的通孔34以及溝i4m釦! d ^ 再4m和l4n。在通孔34以及溝14m 和“η的内部,則分別形成金屬膜35、15““511,然後, 315666 11 1240374 在層間絕緣膜4的頂面上形成具有特定形狀的金屬導線 36、16m和16η。然後,形成層間絕緣膜5俾使其覆蓋住金 屬導線36、16m和16η。 麥照第3圖’藉由在層間絕緣膜5上進行特定之光蝕 刻步驟以及姓刻步驟’而形成可通達金屬導線36、i6m和 16η的通孔37以及溝17„和17n。在通孔37以及溝i7m 和17η的内部,則分別形成金屬膜38、181]1和i8n,然後, 在層間絕緣膜5的頂面上形成具有特定形狀的金屬導線 39、19m和19n。接著形成保護膜6俾使其覆蓋住金屬導線· 39、19m和19η。由以上之步驟,完成第3圖中所示 體裝置。 此外,在本實施型態的半導體裝置1〇1中,形成於各 ^間,緣膜之頂面上的金屬導線係構成包圍記憶胞區域之 密封環的一部分。因此,例如在第8圖所示之步驟中,若 形成通達金屬導線! 3m和! 3η的溝i 4m和工,便能夠形 成上下層連續的密封環。此時與在層間絕緣膜3之頂面Μ ^形成通達金屬膜12m及12η之溝14m及14η的情況相比鲁 幸乂,則在該情況下,光蝕刻步驟時的光罩偏移比較不會造 成門題因此,較容易進行形成溝14m和14η時的光蝕刻 步驟。 在該第1實施型態之半導體裝置1〇1中,係具有:具 有主表面1a,並作為半導體基板的矽基板1 ;形成於該主 表面1 a上,並作為半導體元件的記憶胞,以及形成於主 a上俾使其覆蓋住記憶胞的層間絕緣膜2和3。層間絕 12 315666 1240374 緣膜2和3具有頂φ 53,以及由頂面53連接至主表面 的周緣54。在層間絕緣膜2和3上,於半導體元件和周緣 54之間的位置上’形成:溝llm和lln,其係為第!及第 2溝部’而係以平行於主表面的方向延伸,且互相隔以 一間隔並以預定方向延伸;以及複數之溝IIP,其係為第3 溝部,而係由溝llra和lln分支出,且向不同於溝um和 lln之延伸方向的方向延伸。半導體裝置1〇1復具有充填 於溝Um、lln和UP中的金屬膜12m、12η和12p。 溝Up係形成於溝llm和溝lln之間。此外,溝, 係將溝um和溝lln相連接。該溝Um、Un和up係從頂 $ 53通達至主表面la為止。另夕卜該溝和⑴係沿 =周緣54形成’俾使其包圍形成記憶胞的區域(以兩點虛 各^52圍住的區域)。層間絕緣膜則包含不同的種類的第1 及第2部分之層間絕緣膜2和3,依序形成於主表面h上。 再者,在本貫施型態中,雖然將溝丨lp設置於層間絕 4膜2和3兩層中,但也可以將溝Up延伸到層間絕緣 和5為止。此時,在現狀中係形成於層間絕緣膜2和3 :密封環構造,而構築於由層間絕緣膜4到5為止 中。 依據如是般構成的半導體裝置101,在記憶胞和周緣 之間,形成有由在溝11m、lln和llp中充填金屬膜, ^成山封%。因此,可防止裂痕到達記憶胞區域,其中 ~裂,係發生於周緣54,且由周緣54往由兩點鏈線圍住 e* U區域傳播。此外’藉此’復可防止層間絕緣膜由 315666 1240374 矽基板1的主表面1 a剝離。 先4:二圖以及第9圖’發生於周緣54的裂… 开;l„2n形成的密封環。此時,金屬臈… 7成阻擋,而減弱裂痕41的傳播力。此外 份係由從金屬膜12m和12η分支出的金屬膜衣 ° IS封絕緣臈Η和密封環之間的接觸面:::成而 1 Γ:對層間絕緣膜2和3之機械性咬合狀態而形 緣膜h t由ΐ此之錯固(anchor)效果將密封環以層間絕 浐、σ、確貫地支持’而能夠增加密封環對裂痕41的抵4 牙几合屈:上之理由’裂痕41之行進不是停在金屬膜12η :开:成二2m之間的層間絕緣膜中,就是停在由金屬膜12m 所形成的密封環中。 此外在本實施型態中,係藉㈣llp將溝llm和溝lln 因此係以連結金屬膜! lm和J ln的狀態設置金屬 膜12P。藉此’能夠得到更佳之上述的錨固效果。 此外’由於溝lip係位於溝llm和溝Un之間,故密 封%係形成於溝llm和溝lln之間的區域。因此,在保持籲 形成密封環的面積下’可藉由設置金屬膜12P而得到上述 之效果。藉此’也能夠同時謀求半導體裝置的小型化。 此外’在半導體褒置1〇1中,係從層間絕緣膜3之頂 面53到主表面la為止,以連續狀態形成由金屬膜心、 12η以及12ρ構成的密封環。再者,係以完全包圍住半導 體裳置101之記憶胞區域的方式形成該密封環。由於這些 理由,即使在裂痕發生於周緣之任意位置,也能確實地 315666 14 1240374 防止裂痕到達記憶胞區域内。 絕緣t咖型態般,以分別不同之材料形成層間 、、表Μ 2和3枯,由於其吸濕性和熱膨脹率等的差異, 層間絶緣膜2和層間絕緣膜3的邊界部容易產生穿疗。因 1匕太=有如此構成的半導體裝置101 ’能夠特別有效地利 么明。另一方面,在半導體基板上僅形成 絕緣膜的半導體I詈Φ,士# 士丄 日之增間 #的卜广衣置中也會有由吸收水分之周緣發生裂 發明h。因此’此類之半導體裝置’也能有效地利用本 貫施部能 , 能2第10圖中,係顯示相當於第2圖所示之第1實施型 心面的形狀。於第2實施型態的半導體裴置,美本上 = 施型態的半導體装置相同的構造,㈣成於 之構造的說明。不同乂下,省略有關重複 :照第H)圖’於層間絕緣膜2和3中,在由兩點虛線 52包圍之記憶胞區域之外側的位置,形成溝um和"η,· =2 11m和lln間以鋸齒狀延伸的溝Up。溝W係 於母隔特定間隔處連接溝lln和溝Um。並且,溝Up係 2傾斜於所連接之溝Un和溝Um之延伸方向的方向延 伸0 能所::據如是般構成的半導體裝置,可達到如第i實施型 斤5兄明之效果般同樣的效果。加上,在部份區域中,由 於攸周緣54往記憶胞區域係形成有3支密封環,因此在這 315666 15 1240374 阻止裂痕行進的效果。 些部份中,能夠得到更大之 農3實施刑熊 &在S 11目中,係顯示相當於第2圖所示之第1實施型 態之剖面的形狀。於第3實施型態的半導體裝置,基本上 /、有和第1貝施型態的半導體裝置相同的構造,僅有形成 於層間絕緣膜中之密封淨带灿 、 山釕5衣形狀的不同。以下,省略有關重 袓之構造的說明。 ^照第11圖’於制絕緣膜2和3中,在由兩點虛線 52包圍之記憶胞區域之外側的位置,形成溝…和山, 及位於/籌Um和溝lln之間,以垂直於溝11m和lln之 向的方向延伸的複數之溝W。溝Up係從溝lln / m兩方犬出’其中由一方之溝突出的溝…,係朝 Ό方之溝延伸。此外’溝11ρ係由溝1 In和溝1 lm兩 方,隔著特定間隔而交互地突出。 …依據如是般構成的半導體裝置’可達到如第i實施型 恕所s兄明之效果般同樣的效果。 再者’在第i到3實施型態中,雖然僅說明了在溝…· / η之間形成冑Up的情況,但本發明非僅限定於此。 P也可以具有朝溝1 lm和溝1 In外側延伸的形狀。 1 4實施里 第12圖顯示相當於第2圖所示之g】實施型態之剖面 、形狀。於第4實施型態的半導體裝置,基本上且有和第 的半導體裝置相同的構造’僅有形成於層間絕 、、、、之密封環形狀的不同。以下,省略有關重複構造的 315666 16 1240374 說明。 芩照第12圖,於層間絕緣膜2和3中,在由兩點虛線 >、匕圍之記憶胞區域之外側的位置,形成溝6im。溝心 ,以包圍住記憶胞區域的方式沿著周緣54延伸。而在層間 絕緣膜2和3中,在每個隔特定間隔處形成交又於溝6im =溝61η。此外’溝61n在依序以9〇度改變行進方向的同 ^ ’整體而言係向溝61m之延伸方向延伸。再者,溝 :系以垂直於溝㈣之延伸方向的方向和溝—交又。然後, 藉由以鶴或!呂等形成之金屬膜62m和Μη,分別充填溝61阳搴 和溝61η的内部。而充填溝—和溝—的金屬膜伽和 62η則構成圍住記憶胞區域的密封環。 本發明之第4實施型態之半導體裝置係具有:具有主. 表面18之作為半導體基板的石夕基板1,形成於主表面la =作為半導體元件的記憶胞,以及形成於主表面^上俾 覆盍記憶胞的層間絕緣膜2和3。層間絕緣膜2和3具有 、面53以及由頂面53連接至主表面ia的周緣54。於層 間絕緣膜2和3中,在記憶胞和周緣54之間的位置,形成 作為第1溝部和f 2溝部的帶狀溝—和溝㈣,該溝6im 和溝61η係對主表面1&平行延伸,且在每個隔特定間隔處 交又的方式延伸。半導體裝置復具有作為溝—和溝心 之充填金屬的金屬膜62m和62η。 ^溝61m和61〇係從頂面53通達至主表面la。此外, 係/口著周、、、彖54形成溝6im和6ln,俾使其包圍形成記憶胞 的區域。層間絕緣膜則包含作為第i及第2部分的層間絕 315666 17 1240374 且係依 緣膜2和3,該層間絕緣膜2和3為不同的種類 序形成於主表面1 a上。 ' 依據如是般構成的半導體裝置,在記憶胞和周緣54 之間’藉由在溝611„和61n中充填金屬膜,而形成密封環。 $外’藉由溝61m和61η的交X ’而以機械性地咬合層間 絕緣膜2和3的狀態,形成充填於該溝—和仏的金屬 膜62m和62η。因此,密封環能夠得到上述之錯固效果。 從而,於本實施型態、中的半導體裝置也能夠達到和第】實 施型態所記之效果般相同的效果。 貝 士此外,從層間絕緣膜3之頂面53到主表面la為止, 連,性地形成由金屬膜62m和62n構成的密封環。再者, =疋:包圍住半導體裝置i 〇1之記憶胞區域的方式形成該 被封壤。因此’由這些理由得到的相關效果,也能夠達到 和第1實施型態所說明之效果般相同的效果。
再者’由第1實施型態所說明之理由,在以各自不同 之材料形成層間絕緣膜2和3的半導體裝置中,也能夠特 本發明。另—方面,在半導體基板上僅形成 早層之層的半導料置上,也能有效關用本發 第5實施型熊 第13圖中,係顯示相當於第2圖所示之第1實施型 J,的形狀。於第5實施型態的半導體裝置,基本上 -有和第4貫施型態的半導體|置相同的構造,僅有形 於層間絕緣膜中之密封環形狀料同。以下,省略有關重 315666 18 1240374 複構造的說明。
蒼如弟13圖,於声門^7 A 、曰日1、、、巴、、、表膜2和3中,名由兩赴左击細 52包圍之記憶胞區域之外 在由广桃線 ί£ 4Φ fi 1 、 置上,形成沿著周緣54 延伸的溝61m,以及在隔每 、蓋filn。ip 彳口扣疋間隔處父又於溝61m的 /冓 ’、中’,冓61 η係以錯歯壯M仙 狀延伸,並以傾斜於溝6iro 之乙伸方向的方向和溝61m交叉。 依據如是般構成的半導妒奘 ^ ^ ^ 衣置,而能夠達到和第4實 也i悲所說明之效果相同的效果。 、 盖6實施形熊 · &在帛14圖中,係顯示相當於第2圖所示之第i實施型 態之剖面的形狀。於第6實施型態的半導體裝置,基本上 具有和第4實施型態的半導體裝置相同的構造,僅有形成 於層間絕緣膜中之密封環形狀的不同。以下,省略 複構造的說明。 參照第14圖,於層間絕緣膜2和3中,在由兩點虛線 52圍住之記憶胞區域之外侧的位置,分別形成以鋸齒狀延 伸的溝61m和溝61η。溝61m和溝61η具有同一形狀,但 係以互相錯開的方式而形成。因此,溝61m和溝6ln會在 每隔特定間隔處交叉。 曰 依據如是般構成的半導體裝置,而能夠達到和第4實 施型態所說明之效果相同的效果。 在第15圖中,係顯示相當於第2圖所示之第1實施型 態之剖面的形狀。於第7實施型態的半導體裝置,基本上 315666 19 1240374 具有和第4實施型態的半導體裝置相同的構造, 於層間絕緣膜中之密封環形狀的不同。以下 關 複構造的說明。 關夏 參照第15圖’於層間絕緣膜2和3中,在各特定間 上形成互相交又的溝61m和溝61n。而溝61m和〇溝61^ 由互相父叉狀,構成蜂巢狀(h〇neyc〇mb)構造。 依據如是般構成的半導體裝置,而能狗達到和第4每 1型態所說明之效果相同的效果。加上,藉 : 溝61n所構成的蜂巢狀構造,而能夠提升密封環的強产1 及剛性。 长π 5虫度以 以上詳細說明及顯示了本發明,但這些 用以例釋本發明,而非用以限定本發明。發明之精神= 嚀仍應由後述之申請專利範圍來規範。 巳 【圖式簡單說明】 第1圖係為顯示具有本發明之第1實施型態 边置於其中的半導體晶圓的斜視圖; 、 第2圖係為沿第1圖之箭號ΙΙ-Π線的剖視圖;{ J 3圖係為沿第2圖之箭號⑴-⑴線的剖視圖; 第4圖係為沿第2圖之箭號IHV線的剖視圖; 二5圖到第8圖係為顯示第3圖之半 步驟的剖視圖; 〜衣^ 第9圖係為顯示發生於第q 狀態的剖視圖;…第3圖之+導體裳置之裂痕的 第10圖係為顯示本發明之第2實施型態之半導體震置 315666 20 !24〇374 的剖視圖; 第1 1圖係為顯 的剖視圖; 第1 2圖係為顯 白勺剖視圖; 示本發明之第3實施型態之半導體裝置 示本發明之第4實施型態之半導體裝置 第13圖係為 白勺剖視圖; 示本發明之第5實施型態之半導體裝置 第14圖係為顯 的剖視圖; 厂、本么月之第6實施型態之半導體裝置 苐15圖係為顯示本發明一 的剖視圖; 弟7實施型態之半導體裝置 [元件符號說明] 主表面 層間絕緣膜 層間絕緣膜 11m, 1 In, lip 12m, 12η, 12p 13m, 13n 14m, 14n 1 5m,15n 1 6m,16n 17m, 17n 18m,18n 秒基板 1 a 層間絕緣膜 3 層間絕緣膜 5 保護膜 溝 金屬模 金屬導線 溝 金屬犋 金屬導線 溝 金屬嗅 315666 21 1240374
19m,19η 金屬導線 31 通孔 32 金屬膜 33 金屬導線 34 通孔 35 金屬膜 36 金屬導線 37 通孑L 38 金屬膜 39 金屬導線 41 裂痕 52 兩點鏈線 53 頂面 54 周緣 61m, 61η溝 62m,62n金屬膜 100 半導體晶圓 101 半導體裝 110 切塊線 22 315666

Claims (1)

1240374 十、申請專利範圍·· 1· 一種半導體裝置,包括: 半‘體基板’係具有主表面; 半導體元件,係形成於該主表面上; 層間絕緣膜,係形成於該主表面上,俾覆蓋住 二:體元件’該層間絕緣膜具有頂面,以及由該頂面 連接至該主表面的周緣; 帶狀之第!及第2溝部,係形成於 面平St:該半導體元件和該周緣之間,而對該主表 伸、伸,且彼此隔著-定間隔,並向特定方向延 且1:由數二第〗3溝部,其係形成於該層間絕緣膜中, '係由该苐1及第2溝部分支出,並向不同 及弟2溝部之延伸方向的方向延伸;以及 " ? 充真°亥第卜第2以及第3溝部的金屬 该第 該第 .如申請專利範圍第1項之半導體裝置,其中 =係形成於該第"冓部和該第2溝部之間 •請專利範圍第1項之半導體裝置,其中 ’ 4係將_第i溝部和該第2溝部連接。 士申%專利圍帛i項之 溝部、第2、、盖邱,ν η社 八中,該第i 表面。/σ苐3溝部係從該頂面通達至該主 .:申清專利範圍第i項之半導體裝置,其中 W 體周^形成邊第1及第2溝部’俾包圍住形成兮:: 體兀件的區域。 取4半導 3]5666 23 1240374 6.如申請專利範圍第丨項之半導體裝置,其中,該層間 絕緣膜係包含分別為不同之種類,且依序形成於該主 表面上的第1及第2部份。 7· —種半導體裝置,包括: 半導體基板,係具有主表面; 半導體元件,係形成於該主表面上; 、…層間絕緣膜,係形成於該主表面上,俾覆蓋住該 半導體兀件,該層間絕緣膜係具有頂面,以及由該頂 面連接至該主表面的周緣; ▼狀之第1及第2溝部,係形成於該層間絕緣膜· 、且位於,亥半導體凡件和該周緣之間,而與該主表 :平行延伸,且以在每個隔特定間隔處互相交叉的方· 式延伸;以及 充填該苐1及第2溝部的金屬。 8.;申請專利範圍第7項之半導體裝置,其中,該第! :冓:及第2溝部係從該頂面通達至該主表面。 :請專利範圍第7項之半導體裝置,其中,係沿著 ‘二ί 5成4第1及第2溝部’俾包圍形成該半導體 兀件的區域。 1〇.:::二利Λ圍第7項之半導雜裝置,其中,該層間 ♦面上二”別為不同之種類’且依序形成於該主 表面上的弟1及第2部份。 315666 24
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4280204B2 (ja) * 2004-06-15 2009-06-17 Okiセミコンダクタ株式会社 半導体装置
JP4776195B2 (ja) * 2004-09-10 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置
JP4689244B2 (ja) * 2004-11-16 2011-05-25 ルネサスエレクトロニクス株式会社 半導体装置
JP2006210439A (ja) * 2005-01-25 2006-08-10 Nec Electronics Corp 半導体装置
JP2006351878A (ja) * 2005-06-16 2006-12-28 Matsushita Electric Ind Co Ltd 半導体装置
JP2007067372A (ja) * 2005-08-03 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
US7622364B2 (en) * 2006-08-18 2009-11-24 International Business Machines Corporation Bond pad for wafer and package for CMOS imager
JP4553892B2 (ja) 2006-12-27 2010-09-29 Okiセミコンダクタ株式会社 半導体装置及びその製造方法
KR100995558B1 (ko) * 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5106933B2 (ja) * 2007-07-04 2012-12-26 ラピスセミコンダクタ株式会社 半導体装置
US8102027B2 (en) * 2007-08-21 2012-01-24 Broadcom Corporation IC package sacrificial structures for crack propagation confinement
US7948060B2 (en) * 2008-07-01 2011-05-24 Xmos Limited Integrated circuit structure
US8338917B2 (en) * 2010-08-13 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple seal ring structure
US8217499B2 (en) * 2010-11-23 2012-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to reduce etching residue
US20130207275A1 (en) * 2012-02-15 2013-08-15 Globalfoundries Inc. Methods of Forming Device Level Conductive Contacts to Improve Device Performance and Semiconductor Devices Comprising Such Contacts
JP6117246B2 (ja) * 2013-01-11 2017-04-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6026322B2 (ja) 2013-03-12 2016-11-16 ルネサスエレクトロニクス株式会社 半導体装置およびレイアウト設計システム
KR20150025802A (ko) * 2013-08-30 2015-03-11 에스케이하이닉스 주식회사 반도체 장치의 가드링 구조
KR102276546B1 (ko) * 2014-12-16 2021-07-13 삼성전자주식회사 수분 방지 구조물 및/또는 가드 링, 이를 포함하는 반도체 장치 및 그 제조 방법
TWI557844B (zh) * 2015-08-19 2016-11-11 矽品精密工業股份有限公司 封裝結構及其製法
US9627332B1 (en) 2016-02-05 2017-04-18 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit structure and seal ring structure
CN108630613A (zh) * 2017-03-20 2018-10-09 中芯国际集成电路制造(上海)有限公司 密封环结构及其制作方法、芯片结构
US10395936B2 (en) 2017-04-24 2019-08-27 International Business Machines Corporation Wafer element with an adjusted print resolution assist feature
US20180337228A1 (en) * 2017-05-18 2018-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Novel seal ring for iii-v compound semiconductor-based devices
US10446507B2 (en) * 2017-08-30 2019-10-15 Micron Technology, Inc. Semiconductor devices and semiconductor dice including electrically conductive interconnects between die rings
CN111668163B (zh) * 2019-03-07 2021-12-07 世界先进积体电路股份有限公司 半导体结构
KR20220028539A (ko) * 2020-08-28 2022-03-08 에스케이하이닉스 주식회사 반도체 장치
CN116631954A (zh) * 2022-02-11 2023-08-22 联华电子股份有限公司 裸片密封环结构
WO2024103381A1 (en) * 2022-11-18 2024-05-23 Boe Technology Group Co., Ltd. Electronic device and method of fabricating electronic device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270256A (en) * 1991-11-27 1993-12-14 Intel Corporation Method of forming a guard wall to reduce delamination effects
US5834829A (en) * 1996-09-05 1998-11-10 International Business Machines Corporation Energy relieving crack stop
US6137155A (en) * 1997-12-31 2000-10-24 Intel Corporation Planar guard ring
US6509622B1 (en) * 2000-08-23 2003-01-21 Intel Corporation Integrated circuit guard ring structures
JP2002217196A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6650010B2 (en) * 2002-02-15 2003-11-18 International Business Machines Corporation Unique feature design enabling structural integrity for advanced low K semiconductor chips
US6734090B2 (en) * 2002-02-20 2004-05-11 International Business Machines Corporation Method of making an edge seal for a semiconductor device
JP4274771B2 (ja) * 2002-10-04 2009-06-10 新電元工業株式会社 半導体装置
JP4303547B2 (ja) * 2003-01-30 2009-07-29 Necエレクトロニクス株式会社 半導体装置
JP4502173B2 (ja) * 2003-02-03 2010-07-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法

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