TWI231599B - Self-aligned MIM capacitor process for embedded dram and semiconductor device manufactured thereby - Google Patents

Description

1231599 五、發明說明（1) 【發明所屬之技術頜域】 w 本發明是有關於一種半導體裝置，且特別是有關於一種用 於嵌入式動態隨機存取記憶體之自行對準金屬/絕緣體/金· 屬（MIM)電容器之製造方法。 【先前技術】 當欲整合邏輯電路及DRAM陣列成一單晶片時，吾人應考重 在設計及製造上的相容性。第1圖顯示習知技術之一部份 單晶片之剖面圖，其中單晶片具有邏輯區域及喪入式動 態隨機存取記憶體（DRAM)陣列區域32，在第1圖之DRAM區 域中，金屬/絕緣體/金屬（MIM)電容器34用於每個DRAM晶 胞，第1圖之每個金屬/絕緣體/金屬（MIM)電容器34包含一 個上電極至下電極，搭配一絕緣之上電極接觸的設計。 元件尺寸持續的縮小，需要解決更多DRAM晶胞陣列隔離設 計之限制。在第1圖中，隨著元件的尺寸縮小，上平板電 1 極接觸區38與位元線接觸區40之間的重疊邊限36可能不 足’換言之，由於元件尺寸的縮小，將無法提供精碟的對 準製程來確保上電極接觸區域38不與位元線接觸區4〇重 疊。為了使DRAM元件32正常運作，位元線接觸區與上電 極42接觸區域38需要有最小邊限值。因此需要提出一種改 善重疊邊限之設計’以適用於未來晶片中逐漸縮小的元 尺寸。 【發明内容】

第7頁 1231599 五、發明說明（2) ---------__ 利用本發明之實施例可解決上述之 施態樣，本發明提供一種半導體穿^畸及需求， 數個電容元件及溝渠，複數個電=件”㈣ 絕緣層上’每個電容元件包含下電極牛 其中一部份的介電層位於下電極盥 j1 ^曰 成於杯形開口中，杯形開口位於絕緣：：之間J 電極形成於杯形開口之下電極上。淒二中，； ::渠連結於電容元件之間且橫越電d、巴: :::成一凹陷區域且溝渠橫越過下電：件導； 發明一較佳者# ^t接於動容元件的上1 利用上電極來形^風上電極材質時，专 沾道兩形成之。然而在另一較佳给炊糾d 的導電材質與電容的上電極又：二軛例^ 件為儲存電容，以作為曰，二不相同。此夕 體晶胞之一部^ 1 ”、、日日片上敗入式動態隨相 依據之另一告#μ这月匕3邏輯電路區起 方法，=士、貝施恶樣，本發明提供一種製造丰碧 .匕方法係依據下列步驟’步驟沾庙产 5先提供一中介結構驟：：的順序可》 層上形成複數個 ：二； 部，接著移广 第導電材質塗佈於杯形 1渠於絕緣層中，導電材質。 成-凹陷“於第u橫越每個杯形開口之處 域於弟一導電材質中。接著沉積介電 根據一實 •置包括複 '一部份的 -上電極， 下電極形 w電層及上 L層中，其 ^渠在下電 【材質位於 L極。在本 L電材質係 ^ 5溝渠中 ' ’電容元 b存取記憶 ^ 〇 •體裝置的 作更動。 構上，接 一導電材 開口的内 隨後形成 間並且横 ，溝渠形 材質於中 1231599 五、發明說明（3) 二、、、σ構上’使得介電材質塗佈於溝渠的内部，並且塗佈曝 露的第一導電材質之表面。然後沉積第二導電材質於中^ 、’、。構上，使知第一導電材質塗佈於溝渠的内部，並且 於曝露的介電材質之表面。最後移除中介結構上多 二導電材質。在-實施例中’半導體裝置包含具复、赵 儲存電容之動態隨機存取記憶體晶胞，且儲存電容2數個 形開口。另-實施例中，半導體裝置包含一邏輯，杯 及一嵌入式動態隨機存取記憶體區域，其中爭入峪區域 機存取記憶體區域具有位於杯形開口之^存^容式動態隨 根據一實施態樣，本發明提供一種半導體,i、 置包括複數個電容元件及溝渠，電容元件^於二，導體裝 緣層上，每個電容元件包含第—導電材質層、的絕 二導電材質層，其中一部份的介電層位於第=及第 與第二導電材質層之間，第一導電材質層2材質層 口的内表面，杯形開口係位於絕緣層中。曰、直；；〜杯形開 t，溝渠延伸且橫越電容元件，溝藥 /渠位於絕緣層 形成一凹陷區域且溝渠橫越過電容之第一二电，質層中 電層及第二導電材質層係形成於杯形開口導，j質層，介 上以及形成於溝渠的内表面，第二‘二口t第一導電材質 伸至電容元件i，並且使得第二導電f由溝渠延 的上電極。 电材質層形成電容元件 【實施方式】 首先請參考本發明所述之圖式，在各個 不同的視圖中， 相 1231599 五、發明說明（4) " ' ------- 同的標號係指相同的元件。圖式並非按照尺寸比例繪製， 而且為了清楚說明起見，某些圖式已有特寫或是簡化的 形熟悉此領域技藝者於領悟本發明之精神，在不脫離 發明之精神範圍内，當可對本發明之實施例作些許更 飾及等同之變化替換。 喝 第1圖係繪示依據習知技術之一部份單晶片之剖面圖，其 中單晶片具有邏輯區域3 0及嵌入式動態隨機存取記憶體、 (DRAM)陣列區域32。在第1圖之DRAM區域32中，金屬)絶緣 體/金屬（metal - insulator- metal，ΜIM)電容器34 係用於 每個DRAM晶胞，每個ΜΙΜ電容器34包括一個上電極至下電 極，搭配一絕緣之上電極接觸的設計。如上所述，在第1 圖中’隨著元件的尺寸縮小，上平板電極接觸區3 8與位元 線接觸區4 0之間的重疊邊限3 6可能不足，由於元件尺寸的 縮小，將無法提供精確的對準製程來確保上電極接觸區域 38不與位元線接觸區4〇重疊。為了使⑽―元件32正常運 作’位元線接觸區40與上電極42接觸區域38需要有最小邊 限值。 接著參考第2-24圖，顯示依據本發明之實施例的方法。在 第2-24圖中，某些製程步驟係繪示邏輯及])RAM區域的整合 製造流程。因為熟習該項技術者應知這些製程的詳細作 法’因此並沒有詳細說明每個製程步驟，本發明所示之元 件佈局僅為一實施例，故由於本發明之揭露，熟習該項技 術者當可利用本發明而實施其他可能之元件佈局。 首先參考第2圖之DRAM區域32，閘氧化層沉積於一基材44

第10頁 1231599 五、發明說明（5) 上，基材44具有淺溝渠隔離46，沉積閘極材質48(例如多 曰_曰矽）及罩幕5〇 (例如氮氧化矽）並進行圖案化，如第2圖所 示接著移除罩幕50、摻雜（LDD佈植）一部份52的基材 44、形成間隙壁54，並且對準間隙壁54，以對基材進一步 摻雜，以形成源極/汲極區域56(例如N + /p+佈植），如第3 圖所示。在源極/汲極區域56上形成自行對準金屬矽化物 58 ’如第4圖所示。而且在第4圖中，沉積第一絕緣層 6〇(例如氧化矽）並進行平坦化（例如CMp製程），接著在絕 緣層60形成開口62作為邏輯區域的接觸區域及⑽錢區域32 的健存節點之接觸區（見第4圖）。 參考第5圖，在接觸開口 62中形成阻障層64，接著利 觸材質填入開口 62，需要對接觸材質66(例如鎢）進疒 化（例如回蝕或是CMP製程），以移除多餘的材質，丁十/ 供平坦的中介結構之表面。接著如第5圖所示，沉積f提 刻終止層68(例如氮化矽），以用於後續的製程，此^ ， 優點為邏輯元件30及DRAM裝置32同時形成。如第5 、程的 示電晶體及區域3 0、3 2係使用相同的製程形成之斤 製权步驟最佳化，並且使製程步驟的數目最少。在以使 中，沉積第二絕緣層70並進行圖案化，以形成金第6圖 體/金屬（ΜIΜ)儲存電容元件之杯型開口。 纟巴緣 第7 —9圖顯示中介結構之不同視圖。此步驟中，下 質74(例如氮化鈦）係沉積於電容元件的開口 72，電極材 移除（例如回蝕或是CMP製程）多餘的下電極材質，^且必須 第7-9圖之結構，第7圖為DRAM的上視圖；第8 以形成 為沿著第7

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圖標線18之剖視圖；第9圖為沿著第7圖曲線卜9之剖視 圖。雖然杯型開口 72具有橢圓形剖面且為平底，然而杯型 開口 72亦可為任意不同的剖面或是底面包括矩形刮面形 狀、圓形剖面形狀、任意形狀剖面形狀、圓形底面、鋸齒 型底面或其組合之一。 接著形成曲線型溝渠73於卯縫區域32，並橫越電容元件之 位置72，如第丨〇_15圖所示。第1〇圖為DRM區域32的上視 圖；第11圖為第10圖DRAM區域32之虛線區域的放大透視 Ξ )’ .第第1 L圖為：著第1 〇圖標線1 2_1 2之剖視圖(如第卜6 第1〇圖曲線型13'13之剖視圖，在第U 二 弟圖的結構以虛線表示，作為對照；第1 4圖A机 著第10圖標線14-14之曲線型溝準/σ 緣示依照本發明沿著第10圖\線13的剖視圖；第15圖係 剖視圖，其中如 渠73係位於下電極74内且橫越過每個及？圖所不，溝 而溝渠73的深度及寬度可以改變：：兀件之位置72 ’ 數而變動。雖然溝渠73具有矩形叫=根據實施例的設計參 任意不同的剖面，包括圓底剖面：然而溝渠73亦可為 其組合之一。此外，溝渠73可為曲綠六角形剖面形狀或 件之位置72之間，然而溝渠73亦可為卜形並延伸至電容元 電容元件之位置7 2之間，包括曲線：不同的形狀且延伸至 角外形、一連串直線線段構成的角正弦波形狀、直線、 合之一。 & 任意形狀或是其組 參考第16及17圖’在第15-16圖的纟士娃 、、攝上沉積絕緣薄膜

1231599 五、發明說明（7) "~" 76 ’並且f佈於下電極74(以共形方式較佳）的曝露表面 上，絕緣薄膜76河為高介電常數材質42(例如五氧化鈕了七-〇5 '鈦酸鳃SrTi〇3、氧化鋁ai2〇3)。沉積絕緣薄膜76之後， 在絕緣薄膜76上沉積上電極材質42(例如氮化鈦），然後移 除（例如回蝕或是CMP製程）多餘的電極材質，以形成第 18-20圖之結構。第19圖為在DRAM區域32之第18圖部分的 放大透視圖，以顯示一些電容元件34及肫尥陣列結構。由 於上電極材質42沉積在電容元件之位置72，故用於作為電 谷元件34之上電極材質42也會形成於曲線型溝渠73中，以 作為上電極42沿著曲線型溝渠73(見第9圖）之接觸墊38或 疋電性連接。因此使用本發明（如第2 —2〇圖所示）製造DRAM 電容兀件34之方法，電容元件之上電極42的接觸墊38可以 自行對準，並且經由溝渠73以利用上電極材質形成之。 參考第21及22圖並持續進行邏輯及dram區域30、32的製程 步驟’先使用絕緣覆蓋層8 0 (例如氧化矽）覆蓋電容開口的 其餘部份，並覆蓋上電極材質42。在沉積絕緣覆蓋層8〇之 後，進行平坦化製程（例如CMP製程），以提供平坦的上表 面之整體結構。為清楚表示起見，穿過絕緣覆蓋層8〇，以 顯示底面結構，如第21圖所示。在邏輯及DRAM區域3〇、32 形成接觸墊開口 82，並與底層接觸墊66對準，蝕刻終止層， 用於控制接觸墊開口 82的蝕刻終止點，且dram區域32中的 接觸墊開口 82作為位元線接觸墊40。 接著參考第23圖，在接觸墊開口82之内形成阻障層84，接 觸塾材質86(例如鶴）沉積於接觸墊開口 82内，並且移除

第13頁 1231599 五、發明說明（8) (例如回蚀或是CMP製程）多餘的接觸墊材質86，以提 坦的上表面，如第23及24圖所示。在第24圖中虛線所圍 的區域88用於強調使用相同的製程步驟來形成位於 DRAM區域之堆疊（Stacked)接觸墊，係為本發明之另一優 點。此外，位於上電極42與位元線接觸墊4〇之間的 & 限相較於第1圖業已改善，而改善的重疊邊限，以及 儲存電容的上電極42時曲線型溝渠73的自行對準特徵〃，兩 者可使元件的密度更高及/或更小的元件尺寸。由於、’： 明之揭路，使熟習該項技術者更加清楚明瞭本發明施 所提供之優點及其他特徵。 熟習該項技術者當清楚明瞭本發明實施例之優點，該實施 ，提供具有邏輯電路及嵌人式謝以之結構及製程的改善方 ^本發明所述之方法及結構亦適用於其他裝置，例如 ΐί欣應用。雖然本發明已以較佳實施例揭露 M 2' 2非用从限定本發明，任何熟習此技藝者，在 錦，因此本發明；圍内’當可作各種之更動與潤 定者為準。例如可：J乾圍當視後附之申請專利範圍所界 本發明適用於其他2用不同的材質及不同的厚度’因此 為說明之示意圖；”材/，故說明書及圖式係 “ w 邪用以限定本發明。

第14頁 1231599

圖式簡單說明 【圖式簡單說明】 為讓本發明之上述和其他目的、牲 權^ ^ . m 々，、他曰幻特破、和優點能更明顯具 Μ，下文特舉一較佳實施例，並 f 易 明如下： ^所附圖式，作詳細說 ”依據習知技術之一部份單晶片之剖面圖，1 ΐ=二晶片具有邏輯區域及嵌入式動態隨機存取圮情 體（dram)陣列區域； ⑪廿取忑憶 第2 ~ 6圖係緣示依昭太私明φ 每 t、、枣^明中貝施例之中介結構的製造 方法之剖面圖； 表以 結 構的 上視 圖 第8圖係綠示依照？ 第9圖係繪示依照$ 第10 圖 係繪 示依 昭 第11 介 結構 的上 視 圖 係1會 示依 昭 第12 圖 係繪 示依 昭 圖 9 第13 圖 係繪 示依 昭 圖 J 第14 圖 係1會 示依 昭 第15 溝 渠的 剖視 圖 圖 係％ 示依 昭 溝 渠的 剖視 圖 第7圖繪示依照本發明第6圖之後在DRAM區域之另一中介 結構的上視圖： T ；，

第15頁 1231599 圖式簡單說明 第1 6及1 7圖係繪示依照本發明第丨〇 _丨5圖之後在一中介結 構的剖視圖； ^ 第18圖係繚示依照本發明第16及17圖之後在⑽龍區域之一 中介結構的上視圖； 第1 9圖係繪示依照本發明第丨8圖虛線區域的透視圖； 第20圖係繪示依照本發明沿著第18圖標線2 〇-2〇之剖視 圖， 第21圖係繪示依照本發明第18 — 2〇圖之後在卯龍區域之一 中介結構的上視圖； 第22圖係繪示依照本發明沿著第21圖標線22_22之剖視 圖； 第23圖係繪示依照本發明第21及22圖之後在⑽龍區域之 中介結構的上視圖；以及 第24圖係繪示依照本發明沿著第23圖標線24_24之剖視 圖0 【元件代表符號簡單說明】 3 0邏輯區域 3 2動態隨 34電容器 3 8電極接 42上電極 46淺溝渠 50罩幕 機存取記憶 觸區 隔離 體（dram) 0 36 重 40 位 44 基 48 閘 52 部 L域 疊邊限 元線接觸區 材 極材質 份的基材

第16頁 1231599 圖式簡單說明 54間隙壁 5 8金屬石夕化物 6 2接觸開口 66接觸材質 7 0 第二絕緣層 73溝渠 7 6 絕緣薄膜 82接觸墊開口 86接觸墊材質 56 源極/汲極區域 6 0第一絕緣層 6 4 阻障層 6 8蝕刻終止層 7 2杯型開口 74下電極材質 8 0 絕緣覆蓋層 84阻障層 8 8 虛線所圍成的區域

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Claims (1)

1231599 申請專利範圍 1 · 一種半導體裝置，至少包含： ^個：=件，位於至少—部份的絕緣層上，每… 一部伤的邊^電層位於該下電極與該上電極了二至少 極形成於-杯形開口中’該杯形開口位於該絕、二：下電 該介電層及該上電極形成於該杯形開口之嗦雷二中，且 :溝1曰=該絕緣層中 '其中該溝渠連結於該此二容-件之間且検越該些電容元件，該溝渠在下電極中 π 陷區域且該溝渠橫越過該下電極；以及 / 一凹 一導電材質，位於該溝渠中，該導電材質電性連接於兮 電容元件的該上電極。 2·如申請專利範圍第1項所述之半導體裝置，其中當形成 該上電極材質時，該導電材質係利用該上電極形成二Γ 3·如申請專利範圍第丨項所述之半導體裝置，其中該杯形 開口具有橢圓形剖面形狀。 4 ·如申睛專利範圍第1項所述之半導體裝置，其中該杯形 開口具有圓形剖面形狀。 5 ·如申請專利範圍第1項所述之半導體裝置，其中該杯形 開口具有矩形剖面形狀。

1231599 六、申請專利範圍 6. 如申請專利範圍第5項所述之半導體裝置，其f該溝渠 具有曲線形狀。 7. 如申請專利範圍第1項所述之半導體裝置，其中該溝渠 具有矩形剖面形狀。 8. 如申請專利範圍第1項所述之半導體裝置，其中該溝渠 具有圓底剖面形狀。 9. 如申請專利範圍第1項所述之半導體裝置，其中該些電 容元件為儲存電容，以作為晶片上之嵌入式動態隨機存取 記憶體晶胞之一部份元件，且該晶片至少包含一邏輯電路 區域。 10. 一種製造半導體裝置的方法，至少包含下列步驟： 提供一中介結構，設有一絕緣層於該中介結構上； 在該絕緣層上形成複數個杯形開口 L 沉積一第一導電材質於該中介結構上，使得該第一導電材 質塗佈於該些杯形開口的内部； 移除該中介結構上多餘的該第一導電材質； 形成一溝渠於該絕緣層中，其中該溝渠延伸至該些杯形開 口之間並且橫越每一該些杯形開口，在該溝渠橫越每一該 些杯形開口之處，該溝渠形成一凹陷區域於該第一導電材 質中；

第19頁 1231599 圍 六、申請專利範 沉積一介電材質於該中介結構上，使得該介電材質塗佈於 5亥溝渠的内部，並且塗佈曝露的該第一導電材質之表面； 沉積一第二導電材質於該中介結構上，使得該第二導電材 質塗佈於該溝渠的内部，並且塗佈於曝露的該介電材質之 表面；以及 移除該中介結構上多餘的該第二導電材質。 11·如申請專利範圍第1 〇項所述之製造半導體裝置的方 法，其中該半導體裝置至少包含具有複數個儲存電容之動 態隨機存取記憶體晶胞，且該些儲存電容位於該些杯形開 12·如申請專利範圍第1 〇項所述之製造半導體裝置的方 法，其中該半導體裝置至少包含一邏輯電路區域及一嵌入 式動態隨機存取記憶體區域，其中該嵌入式動態隨機存取 記憶體區域具有位於該些杯形開口之儲存電容。 13.如申請專利範圍第1 〇項所述之製造半導體裝置的方 法，其中該杯形開口具有橢圓形剖面形狀。 14·如申請專利範圍第10項所述之製造半導體裝置的方 法，其中該杯形開口具有圓形別面形狀。 15·如申請專利範圍第1〇項所述之製造半導體裝置的方

1231599 —-一 ' — 法 〜 '，其中該杯形開口具有矩形剖面形狀。 16 、、套如申請專利範圍第1 〇項所述之製造半導體裝置的方 其中該溝渠具有曲線形狀。 如申請專利範圍第1 0項所述之製造半導體裝置的方 其中該溝渠具有矩形剖面形狀。 18

''务如申請專利範圍第1 0項所述之製造半導體裝置的方 '’其中該溝渠具有圓底剖面形狀。 19 _ r* —種半導體裝置，至少包含： ^ j個電容元件，位於至少一部份的絕緣層上，每一該些 導各％件至少包含一第一導電材質層、一介電層及一第二 材$材質層，其中至少一部份的該介電層位於該第一導電 & $層與該第二導電材質層之間，該第一導電材質層塗佈 、—杯形開口的内表面，該杯形開口係位於該絕緣層中； 以及

件/冓渠’位於該絕緣層中，該溝渠延伸且橫越該些電容元 泪^該溝渠在該第一導電材質層中形成一凹陷區域且該溝 越過該些電容之該第一導電材質層，該介電層及該第 一導電材質層係形成於該杯形開口之該第一導電材質上以 及形成於該溝渠的内表面，使得該第二導電材質層經由該 溝渠延伸至該些電容元件上，並且使得該第二導電材質層

第21頁 1231599 六、申請專利範圍 形成該些電容元件的上電極。 20. 如申請專利範圍第1 9項所述之半導體裝置，其中該杯 形開口具有橢圓形剖面形狀。 21. 如申請專利範圍第1 9項所述之半導體裝置，其中該杯 形開口具有圓形剖面形狀。 22. 如申請專利範圍第19項所述之半導體裝置，其中該杯 形開口具有矩形剖面形狀。 23. 如申請專利範圍第22項所述之半導體裝置，其中該溝 渠具有曲線形狀。 24. 如申請專利範圍第1 9項所述之半導體裝置，其中該溝 渠具有矩形剖面形狀。 2 5.如申請專利範圍第1 9項所述之半導體裝置，其中該溝 渠具有圓底剖面形狀。 2 6.如申請專利範圍第1 9項所述之半導體裝置，其中該些 電容元件為儲存電容，以作為晶片上之嵌入式動態隨機存 取記憶體晶胞之一部份元件，且該晶片至少包含一邏輯電 路區域。

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