TW588413B - Manufacturing method and device of memory with different depths of isolation trench - Google Patents

Description

588413 A7 五、發明說明（/ ) 本發明係關於一種不同隔離溝槽深度之記憶體製法及 裝置’尤指一種於5己憶體的週邊區域（peripheral area)中形 成較記憶元區域（cell area)中更深的隔離溝槽（trench)，以令 記憶體於高電壓操作時保有較佳的電氣特性。 於記憶體的製程技術當中，淺溝隔離技術（Shall〇w trench isolation，ST1)目前已廣泛應用，就以快閃記憶體而 言，一完整記憶體大致上可概分為兩大區域，即記憶元區 域（cell area)及其四週的週邊區域(peripheral打⑸），前者係 供形成記憶陣列（cell area)用，而後者則供操作記憶體之控 制電路設計。 以Is夬閃。己丨思體的1賣寫方式來看，因其操作電壓必須維 持-定大小而無法以低電壓進行讀寫，故當操作電壓較高 時，應於記憶體之週邊區域中形成更深的隔離溝槽，使其 中的控制電路彼此之間能獲得較佳之隔離效果，以避免由 高壓所導致的漏電流。 惟目前記憶體當中的週邊區域與記憶元區域，立作法 均採取相同光罩進行同步姓刻，故兩區域所形成的 離溝槽深度均為一致。如此所形成的溝槽深度，對週邊 二中：控制電路而言’當高壓工作時仍是無法提供其所 項的隔離效果，其仍舊具有漏電流的問題。 係提Γί述目前記憶體製法的缺失，本發明之主要目的 對开心不同W溝槽深度之記憶體之製法及其裝置， 生==厂？控制電路可有效避免漏電流情況發 隐體在兩壓操作時仍可財較佳的電氣特性。 x 297公釐广

--------— I — · I I (請先閱讀背面之注意事項再填寫本頁) -=0 - I n n , 1 張尺準(CNS)A4 規袼； 588413 A7 五、發明說明（>) 為達成前述目的，本發明之記憶體製法係採取多次蝕 亥J製知於π己丨思體當中的§己憶元區域（cell area)及週邊區域 • I I----- (請先閱讀背面之注意事項再填寫本頁) (peripheral area)中，分別形成深度相異之隔離溝槽扣⑶^) ，使週邊區域中所形成之隔離溝槽較記憶元區域中更深入 内部。 其中，前述多次蝕刻製程係為二階段式蝕刻，第一階 段係於記憶元區域及週邊區域中均形成深度一致之隔離溝 槽，爾後複以光阻劑覆蓋於前述記憶元區域上方，而針對 週邊區域中所形成的隔離溝槽再次進行第二階段的蝕刻， 使其深度更深入内部。 本發明之又一目的係提供一種不同隔離溝槽深度之記 憶體之製法及其裝置，於不變動記憶元區域㈣扣叫設計 的前提之下，僅須局部改變週邊區域之製法，因毋須變更 記憶元區域當中複雜的佈線設計，使記憶體之生產過程 仍可維持其製造良率。 王 本發明之再一目的係提供一種不同隔離溝槽深度之吃 憶體之製法及其裝置，因快閃記憶體⑺ash mem〇ry)操作日士 必須以高工作電壓進行，故特別適用於快閃記憶體之製: 〇 為使貴審查委員能進一步瞭解本發明之架構及其他 目的’茲附以圖式詳細說明如后： (一）圖式部份： 第一圖〜第八圖：係本發明一實施例之製法流程圖。 第九圖〜第十A、十3、十〇圖：係本發明另一實施例之 本紙張尺㈣財目準（CNS)A4 gy 588413 A7 B7 五、發明說明（ 製法流程圖。 第十一圖〜第十四圖：係本發明又一實施例之製法流程圖

} oe) 二 lld Γν ΓΧ X 份部板號基 圖 η η tu 層 化氧隧 穿 \ly ο 2 (2 0 a )氮化矽層 （2 0 b )側壁氮化矽層 (3 0 )第一閘極層 （4 0 )第一氮化矽層 (5 0 )遮罩層 （6 0 ) ( 6 0 a )淺隔離溝槽 (7 0 ) ( 7 〇 a )光阻劑 （8 0 )深隔離溝槽 (9 0 )第二閘極層 （1 0 0 )第二氮化矽層 清參閱第一圖至第八圖所示，為本發明一實施例之製 法流程示意圖，於圖面左半邊係代表記憶元區域（cell area) ’而於圖面右半邊則代表前述記憶元區域（cell area)外圍的 週邊區域（P^pheral area)。 ^參閱第一圖所示，於一矽基板（1 0 )上係序形成 有一穿隧氧化層（2 〇 )(約80〜120 A)、一採用複晶矽 沉積形成的第-閘極層（3 0 )(約400〜1〇〇〇 A)、-第 -氮化石夕層U 0 )(約_〜2000 A)及一利用卿玻璃 (BSG)製成的硬式遮罩層（5 〇 )。 、於遮罩層（5 0 )形成之後，藉由光罩顯影技術於兩 區域上分別定義出適當的元件㈣（閘極圖案），亦即於 一 k:層（5 〇 )上方塗佈光阻後，曝光、顯影及向下蝕 刻至月〕述帛@極層（3 q )為止，姓刻完畢後去除光 (請先閱讀背面之注意事項再填寫本頁) ，裝—— ------訂---------· 5 A7 B7 五、發明說明（+ ) (如第二圖戶斤+ > 一 （ ’、，/、中，因記憶元區域所欲形成的記憶 cell)係為高密度排列，故此階段中之蝕刻光 罩係^深紫外線光罩(DUVMask)。 )作η考第二圖所示’爾後直接利用前述遮罩層（5 0 作：，的阻絕層，對非遮蔽區域的第-閉極層（3 〇 石々其i，氧化層（2 〇 )向下進行等向性钮刻’並深入於 ‘二内部約1500〜3〇〇〇A❿形成第-階段的淺 ^離溝槽（6 0 ) ( 6 〇 a )。 ，參閱第四圖所示，透過另一光罩作業，在記憶元區 二^面覆蓋一層光阻劑（7〇)，而週邊區域則呈開 /悲：對未覆有光阻劑（7〇)之週邊區域，再進行一 二，刻％序’令在圖面右邊之原淺隔離溝槽（6 “）向 二10)再度向下延伸’而形成第二階段的深隔離溝 :(8 0)，其深度約為35〇〇〜侧此敍刻步驟因僅針 丄排列密度較低的週邊區域進行，而記憶元區域則由 光阻劑（7 0 )覆蓋，故可採用成本較低的讀歸（ 中紫外線光罩）即可。於完成深隔離溝槽（8 G )後，復 將光阻劑（70)去除（如第五圖）。 請參閱第六圖所示，經去除兩區域上方之遮罩層（5 再於各隔離溝槽（6〇) (8〇)内部沉積高密度 ^水，化⑦（HDP-Sl〇2)，復以化學機械研磨法（c⑽ 進仃表面平坦化’據以形成兩種不同深度之隔離溝槽。 之後，將前述第六圖之第一氮化石夕層（4 0)與各隔 離溝槽（60) (80)之表層復加以去除，並以複晶石夕 才度適用兩家標準(CNS)A4規格㊈ --------^---------Μ0Ι. (請先閱讀背面之注意事項再填寫本頁) x 297公釐） 588413 A7 五、發明說明 材質全面沉：：：二閘極層（9〇)，於記憶元區域部分 之第二閘極層（9 〇 )上方，則再々 / π n ^ ^ ⑴丹夂利用蝕刻手段配合光 阻劑（7 〇 a )疋義出第二氮化矽層（丄〇 〇 )，此第二 氮化矽層（1 〇 0)的圖案將作為閘極的圖案。 一 請參閱第八圖所示，未被光阻劑（7〇:)所覆苗的 第二問極層（9Q)係加以_去除而顯露出淺隔離溝槽 (6 ◦)之表層’再制該光阻劑（7 〇 a )作為一阻絕 層，僅將祕子以離子佈值技術注人至淺隔離溝槽（6 〇 )下方’耩此增加各個記憶❿⑽” eell)彼此之間的隔 離效果’最後將光阻劑（7 〇)去除以供進行後續製程。 由刖述《兒月中可知此貫施例分別於記憶體之記憶元區 域及週邊區域分別形成不同深度之隔離溝槽（6 〇 )( 8 0)，而為符合週邊區域上控制電路的高壓操作需求，使 其隔離溝槽（8 G )更深人於基材㈣以提供較佳的隔離 效果，而有效減緩漏電流的情況發生。再者，此製程與傳 統製程相較，僅增加一道較低成本之DUV Mask即可形成 不同深度之隔離溝槽（ 6 0 ) ( 8 0 )，確具產業利用性 #請配合參閱第、十（A )、十（B )、十（C )圖 所不，為本發明之另一可行實施例，其前段製段與前揭實 施例不同處在於，當第二閘極層（9 0 )尚未進行蝕刻之 4 ’即先施行前述離子佈植，透過控制佈植強度同樣將硼 離子植入於淺隔離溝槽（6 0 )下方（如第九圖）。於離 子佈植結束後將光阻劑（7 0 a )清除，並形成一層薄氮 (請先閱讀背面之注意事項再填寫本頁) -------訂---------線】 2二爱) --~~一 588413 A7 五、發明說明（“） ^夕層（2 〇 3 )(如第十A圖），再回餘刻（Etching a:k去除而轉變為側壁（,㈣氮化石夕層（2 〇匕）（ 士第十B十C圖），因兩相鄰側壁之間的寬度縮短，如 此得利用此窄寬對下層第二閘極層（9〇)進行㈣，亦 即該侧壁氮化石夕層（20b)可對下方的第二閉極層（9 〇)提供部分遮覆效果使其免於蝴，使第二閘極層（9 〇)之有效面積增加，藉此提高電晶體元件其耗合率 (coupling rati〇)而提昇記憶體效率。 t奢參閱第十一、十二圖所示，為本發明之再—實施例 ，其同樣利用顯影_步驟（如前述第—實施例第一至第 四圖所不）’僅先行於週邊區域定義出深隔離溝槽（8 〇 )，而記憶體的記憶元區域部分則先以光阻劑遮覆，故未 形成有隔離溝槽。於深隔離溝槽（8 〇)形成後，將覆蓋 於記憶元區域及週邊區域上的遮罩層（5 〇 )全面去除。 請配合參看第十三、十四圖所示，於週邊區域部于分以 氧化製程形成-薄膜氧化層（圖中未示），爾後將此薄膜 氧化層蝕除，即可令深隔離溝槽（8 〇 )之頂、底部圓角 化，此一步驟將有助於後續深隔離溝槽（8 〇 )内部1行 HDP-Si〇2沉積時增加其充填效果。在深隔離溝槽（^ )製成後，於記憶元區域部分同樣以光罩蝕刻方式形成咬 隔離溝槽（60)，至此記憶體中之記憶元區域及週邊=

域即可分別獲得不同深度之隔離溝槽，為其提供不同好 之隔離效果。 1 X 於記憶元區域之淺隔離溝槽（6 〇 )形成後，同樣採 L__8__ 本纸張尺錢肖中國國家標準（CNS)A4規格(210_x 297公爱) ----〜____ -------^---------- (請先閱讀背面之注意事項再填寫本頁) A7 B7

、發明說明（^ 用HDP-Si〇2沉積充填於各隔離溝槽 部，並採取化學機械研磨法（c (8 0)内 (如第六圖所示）。 進仃表面平坦化處理 此實施例之優點在於採用^ ^ ^ 序W不R冰度之隔離溝槽（ 6 0 ) ( 8 0 )， 二=邊區域及記憶元區域的溝槽形成是非同步式的，故 :週邊，域中的深隔離溝槽（80)可將其頂、底部圓角 =。其沉積良率。再者’於記憶元區域㈣淺隔離溝 槽（6 0)之際，僅採用氮化石夕層（4〇)作為其姓刻遮 罩’而非採用财玻璃之硬式遮罩層（5〇)，故可免除 ㈣刻去除硬式遮罩層（5 Q )導致穿隨氧化層（2 〇 ) 發生過蝕（over etch)而影響其品質。 本發明無論採取前述何種製程實施，於記憶體内部均 可獲得不同深度之隔離溝槽，尤其針對須高壓操作的週邊 區域’藉由深隔離溝槽設計可有效降低高壓感應所導致的 漏電流’㈣適驗冑黯崎料料計領域巾，相較 於目則§己憶體製程確為一極具功效之優良發明，因此本發 明設計實符合發明專利要件，爰依法具文提出申請。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁} --------訂·--------線.

Claims (1)

1. 竹乎>月μ)日 申請專利範圍 體丄:Γ广離溝槽深度之記憶體製法，係於記憶 m 域（ceiiarea)及週邊區域㈣u rrr=剛程，分別形成深度相異之隔離溝 中更深入於基_部。 成之卩-溝槽較記憶元區域 2·如申請專利範圍第1項所述不同隔離溝槽深度之 記憶體製法，其中該非同步钱刻製程包括有： 準備-記憶體基板，該基板上依序形成—穿随氧化層 第ffl極層、-第一氮化石夕層及一硬式遮罩層； 、元件定義手段，係於記憶體基板之記憶元區域及週邊 區域定義閘極圖案； 一第-㈣手段’係、根據定義出之閘極圖案，於該記 憶體基板之記憶it區域及週邊區域對基板向下㈣，於相 鄰閘極間形成淺隔離溝槽； 、一第一光罩定義蝕刻手段，僅對該記憶體基板週邊區 域之淺隔離溝槽再次進行蝕刻而構成深隔離溝槽。 3 ·如申請專利範圍第2項所述不同隔離溝槽深度之 記憶體製法，其中該元件定義手段係以深紫外線光罩（Duv Mask)貝施，該弟二光罩定義|虫刻手段係以中紫外線光罩 (MUV Mask)定義而成。 4 ·如.申請專利範圍第2項所述不同隔離溝槽深度之 §己憶體製法，更包括有： 於前述淺隔離溝槽及深隔離溝槽形成後，去除該記憶 體基板上之硬式遮罩層； 本紙張尺度適用中國國家標準（CNS)A4規格(21〇 x 297公釐）

   !!#. i (請先閲讀背面之注意事項再塡寫本頁) 、νδ % 申Μ專利範圍 將k於則述淺隔離溝槽及深隔離溝槽中沉積充填高密度電 水氣化矽（HDP Si〇2); 、表面平坦化，去除前述第一氮化石夕層及各隔離溝槽之 义層/儿積物，而於第一閘極層處獲得一平整表面； /儿積一弟一閘極層於第一閘極層上方。 ▲ 5 ·如巾請專利範圍第4項所述不同隔離溝槽深度之 記憶體製法，更包括有： /儿積一.第一鼠化石夕層於第二閘極層上方； 光罩定義及蝕刻第二氮化矽層及第二閘極層； 離子佈植，於記憶元區域中將硼離子佈植於各淺隔離 溝槽之底部下方。 6 ·如申請專利範圍第4項所述不同隔離溝槽深度之 記憶體製法，更包括有： 沉積一第二氮化矽層於第二閘極層上方； 光罩定義及蝕刻記憶元區域中第二氮化矽層； 離子佈植，於記憶元區域中將硼離子穿透過第二閘極 層而佈植於各淺隔離溝槽之底部下方； 全面性形成一薄氧化層； 回蝕刻該薄氧化層，而令前述第二氮化矽層側壁面形 成側壁氮化石夕層（spacer)。 7·如申請專利範圍第1項所述不同隔離溝槽深度之 記憶體製法，其中該非同步餘刻製程包括有·· 準備一記憶體基板，該基板上依序形成一穿隧氧化層 、一弟一閘極層、一第一氮化石夕層及一硬式遮罩層，· 588413 A8 B8 C8 D8 ‘、申叫專利範圍 元件定義手段，係於記憶體基板之週邊區域定義閘極 圖案； 一第一钱刻手段，僅對該記憶體基板之週邊區域向下 触刻，形成深隔離溝槽； 去除遠硬式遮罩層； 一第二光罩定義蝕刻手段，僅對前述記憶元區域形成 淺隔離溝槽。 8 ·如申請專利範圍第7項所述不同隔離溝槽深度之 記憶體製法，丨中於第二光罩定義㈣手段之前，係包括有： 圓角化手段，對週邊區域形成一氧化層，復將此氧 化層回敍刻而令深隔離溝槽頂、底部圓角化。 9 · 一種不同隔離溝槽深度之記憶體，係於一記憶體 基板之記憶元區域（cell area)及週邊區域（peripheral紅⑽)上 形成有閘極圖案，各閘極圖案上方形成有一穿隧氧化層及 一第一閘極層，其中記憶元區域相鄰閘極間，係形成有淺 隔離溝槽及填入供隔離之氧化層，而於週邊區域之相鄰閘 極間係形成有深隔離溝槽及填入供隔離之氧化層。 1 〇 ·如申請專利範圍第9項所述不同隔離溝槽深度 其中於記憶元區域之淺隔離溝槽下方係佈值有 (請先閲讀背面之注意事項再塡寫本頁) 、1Τ: 線 之記憶體 棚離子。 11 之記憶體 (HDP Si02)。 如申請專利範圍第9項所述不同隔離溝槽深度 其中於各隔離溝槽内係填以高密度電漿氧化矽 12 本紙張尺度適用中國國家標準(CNS)A4規格(21〇 χ 297公釐） 588413 ΧΛ/ /0 £ ϋιΞ 國