TW548799B - Method of manufacturing semiconductor device with offset sidewall structure - Google Patents

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TW548799B
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sidewall
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Kazunobu Ota
Hirokazu Sayama
Hidekazu Oda
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Mitsubishi Electric Corp
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Description

548799
且有裝置的製造方法，特別有關於 具韦1侍置側土構造之半導體裝置的製造方法。 在習知的半導體裝置中，係以閘極電極作為 進打雜質植入而形成自對準延伸層。在此，延伸層是^
續形成之源極•沒極主要層更淺接合而形成之雜^，I 源極•汲極主要層為相同導電型，由於可做為源極:沒極 層的機能因此稱為源極•汲極延伸層 簡稱為延伸層。 』力便敌述亦 然而，該方法由於植入時的雜質離子的散佈和之後製 程中雜質離子的擴散延伸層會延伸到閘極電極的下豆 狀態示於第34圖。 八 在第34圖所示之M0S電晶體M1，閘極絕緣膜GX被選擇 性配設於半導體基板SB上，在閘極絕緣膜以上則配設閘極 電極GT。於是，在閘極電極GT之兩側壁的半導體基板別的 表面内配設1對的延伸層EX，但延伸層Εχ是延展到閘極電 極G Τ的下部。如此狀態稱為閘極重疊（〇 v e r 1 a ρ )。第3 4圖 的場合，各延伸層EX的閘極重疊長度是L1。所以該延伸層 EX必須延伸到閘極電極GT的下部，有效通道長度（L2 )縮 短使得短通道效果更為明顯。 近來最小閘極長度比0 · 1 V m小之半導體裝置，短通道 效果變得明顯，閘極長度與設計值不同會使電晶體不進行 動作等，短通道效應因而成為大幅降低生產量率的要因。 因此，閘極重疊由於導致短通道效應因此不是較佳的。 第3 5圖係顯示Μ 0 S電晶體Μ1之待機狀態。如第3 5圖所
2108-5042-PF(N).ptd 第5頁 548799 五、發明說明（2) 示’待機日卞’源極側之延仲居F Y誠 延伸層_加電壓= = 電壓0v ’汲極側之 # ^ ^ ^ # ,¾ ^ ί 在閘極'汲極之間流通以閘極 *極之重丘面積為比例之漏電流。近年來，在明顯傾 絕緣膜’閉極_汲極"造成問極—沒極之間 的漏電^明顯增加，成為LSI之待機電力增大的-要因。 亏’圖係顯示M0S電晶體M1之動作狀態。如第Μ 圖所不，在動作時，源極側之延伸層Εχ被施加電壓〇v，汲 =則^延伸層被施加電愿〇〜lv，閘極電撕則被施加電 壓0〜IV。在實際的電路動作，閘極與汲極的電壓改變， 但上述場合時閘極重疊面積大寄生電容亦增大，該部分必 須植入更多電荷，而成為電路動作延遲的主要因素。 為了解決該等問題，近年來係利用偏置侧壁（of fset sidewall)。第37圖係顯示偏置側壁構造。再者，在第37 ^ ’與如第34圖所示之M0S電晶體M1相同構成係標示相同 符號，因此省略重複說明。 在第37圖，係以接觸閘極電極GT以及閉極絕緣膜gx的 側面而配設偏置側壁0F。形成偏置側壁〇F後，使用閘極電 極GT以及偏置側壁0F為植入罩幕，而形成自對準延伸層 EX。藉此，能縮短延伸層Εχ延展到開極電極GT下部的長 度。 然而，該方法在具有N通道M0S電晶體（NM〇s電晶體） 以及P通道M0S電晶體（pm〇s電晶體）兩者之半導體裝置會 發生以下說明的不合用的情況。 第6頁 2108-5042-PF(N).ptd 548799
半導體基板SB上配設之.OS電晶 第3 8圖係顯示在同一 體Mil以及PMOS電晶體M12 在第38圖，NMOS電晶體Μ 1 1具有選擇性配設於半導體 基板SB上之閘極絕緣膜GX1、配設於閘極絕緣膜Gn 極電極GT丨、已接觸問極電極GT1以及問極絕緣膜以丨之側1 面而配設之偏置側壁0F1、以及配設於閘極電極之兩側 之半導體基板SB之表面内的1對延伸層Εχι。該場合，延伸 層EX1之閘極重疊長度為L3，有效通道長為L4。
PMOS電晶體M12具有選擇性配設於半導體基板別上之 閘極絕緣膜GX2、配設於閘極絕緣膜GX2上之閘極電極 GT2、以接觸閘極電極GT2以及閘極絕緣膜GX2之側面而配 設之偏置側壁0F2、以及配設於閘極電極GT2之兩侧之半導 體基板SB之表面内的1對延伸層“？。該場合，延伸層Εχ2 之閘極重疊長度為L5，有效通道長為L6。 比較NMOS電晶體Mil與PMOS電晶體Μ，可判斷出關⑽電 晶體Ml 1之閘極重疊長度L3比PMOS電晶體Μ12之閘極重疊長 度L5更短’有效通道長L4比L6長。
這疋因為常作為NM〇S電晶體之源沒極及雜質之as (石比 素）與常用為PMOS電晶體之源極•沒極雜質的b (调）之 中B在矽中的擴散速度較大。 也就是說，即使離子植入AS以及b，分別形成相同形 狀的植入層，但之後製程的熱處理，B擴散較多，因此 PMOS電晶體Ml 2之延伸層EX2比NMOS電晶體Ml 1之延伸層EX1 的閘極重疊長度更長。
2108-5042-PF(N).ptd 第7頁 548799 五、發明說明（4) 其結果，PMOS電晶體Ml 2之短通道效果變得明顯，又 閘極-汲極間的寄生電容增加，閘極—汲極間的漏電流亦增 大。 又，如第39圖係顯示配設於同一半導體基板SB上之 NMOS 電晶體（NM0SFET)M21 以及PMOS電晶體（PMOSFET) M22 ’但與第38圖所示之NMOS電晶體Ml 1以及PMOS電晶體 M12不同的地方在於偏置側壁〇1?1丨以及〇F12的寬度增加， 比偏置侧壁OF 1以及0F2要寬。 偏置側壁的寬度增加，PMOS電晶體M22，重疊長度縮 短，有效通道長度能增加，但在NM〇s電晶體M2i，重疊長 度OF 11的寬度不大’因此即使製程中的熱處理植入的雜質 亦不會到達閘極電極GT1的下部，完全不會重疊，會發生 NM0S電晶體M2 1的通道與源極•汲極間被絕緣而減少動作 電流的問題。 在此，具有NM0S電晶體以及PMOS電晶體之兩者之半導 體裝置的習知製造方法的一範例，係以顯示製造步驟之剖 面圖的第40〜46圖說明具有CMOS電晶體90A以及9 0B的半導 體裝置的製造方法。再者，C0MS電晶體90A是低電壓對 應’ C0MS電晶體90B是高電壓對應，其分別構造顯示於說 明最終步驟的第46圖。 首先，如第40圖所示，在矽基板1的表面内選擇性形 成元件分離絕緣膜2，定義形成低電壓關〇5電晶體以及低 電壓PMOS電晶體的低電壓NM0S區域LNR以及低電麼PM〇s區 域LPR，同時定義形成高電壓NM0S電晶體以及高電壓pM〇s
548799 五、發明說明（5) 2曰日體的兩電麼NM0S區域HNR以及高電壓pm〇S區域HPR。再 低電壓NMOS區域LNR以及低電壓pm〇s區域LPR亦可總稱
Hp/t壓電路部，高電壓關⑽區域HNR以及高電壓PM0S區域 HPK亦可總稱為高壓電路部。 於疋，對應低電壓NM〇s區域LNR以及高電壓關⑽區域 斜&而在矽基板1的表面内形成含P型雜質的P #區域PW， 其:低電壓PMOS區域LPR以及高電壓PM〇s區域HpR，而於矽 土扳1的表面内形成含有N型雜質的N井區域NW。再者，以 ==，明，亦可不區別p井區域pw以及N井區域， 矽基板。 繼續，覆蓋矽基板i的全面形成第1厚度的氧化矽膜等 絕緣膜。接著，以露出低壓電路部的上面而形成光 p罩幕，例如以氟酸處理除去在低壓電路部的 膜0 厚声除去光阻罩幕’以覆蓋矽基板1的全面形成第2 2的氧化石夕膜等的第2絕㈣。藉此，在低壓電路部形 =2厚度的絕緣膜’在高壓電路部形成比第丨絕 度更厚的第3絕緣膜。 + 曰石々ί著’在矽基板1的全面形成多晶石夕層後，圖案化多 ::層以及其下部的第2絕緣膜以及第3絕緣膜， =成=絕緣媒於低壓電路部以及高壓電路部。㈣圖係 2圖案化後的狀態’在低電壓NM〇s區域UR以及低電壓 PMOS區域LPR ’選擇性形成之閘極絕緣膜3上分別配設 極電極51以及52，在高電壓μ u r*
^域ΗΝβ以及高電壓PMOS 548799
接著，在第44圖所示之步驟，在低電壓關㈧區域LNR 之矽基板1的表面内，藉由離子植入將N型雜質例如砒素 (As )以較低濃度導入，形成i對延伸層“。第^圖係顯 不以微影製程之圖案化在低電壓關〇s區域LNR上部以外以 光阻罩幕RM43覆蓋，以閘極電極51為植入罩幕，在低電壓 NMOS區域LNR離子植入n型雜質的狀態。 - 1對延伸層6 1是相隔閘極電極5丨的下部的矽基板}而相 對配設的。該場合，閘極電極51下部的矽基板i成為通道 區域。 接著’在第45圖所示之步驟，在低電壓pM〇s區域lpr 之矽基板1的表面内，藉由離子植入將p型雜質例如硼（B /)以較低濃度導入，形成i對延伸層62。第45圖係顯示以 微影製程之圖案化在低電壓PM〇s區域LpR上部以外以光阻 罩幕RM44覆蓋，以閘極電極52為植入罩幕，在低電壓pM〇s 區域LPR離子植入p型雜質的狀態。 1對延伸層62是相隔閘極電極52的下部的矽基板1而相 對配設的。該場合，閘極電極52下部的矽基板1成為通道 區域。 接著，在第46圖所示之步驟，覆蓋矽基板1的全面形 成氮化矽膜等的絕緣膜。之後，以非等向性蝕刻全面性蝕 刻在偏置側壁9的側面形成側壁絕緣膜11。 之後’在低電壓NMOS區域LNR，以閘極電極51、偏置 側壁9以及側壁絕緣膜丨丨為植入罩幕，以離子植入較高濃 度N型雜質而形成1對源極•汲極層8 1。又，在低電壓
548799 五、發明說明（8) 區域LPR，以閘極電極52、偏置伽辟0 植入罩幕，以離子植人較ί9/及懸絕緣膜11為 没極層82。 質㈣幻㈣極· 又，在高電壓NMOS區域HNr，閘極 以及側壁絕緣膜11為植入罩幕， 杨直1貝』羞g 她肪二〜，也丨^ 以離子植入較高濃度N型 =質而形成1對源極•汲極層83。在高電壓_(區域_， 閘極電極54、偏置側壁9以及側壁絕緣mi為植入罩幕， 以離子植入較高濃度N型雜質而形成丨對源極·汲極層84。 經過以上步驟’可得到具有⑽s<t晶體謝 半導體裝置。 Θ 如以上說明，習知技術，低壓電路部與高壓電路部係 以不同形成步驟形成延伸層，但pM〇S電晶體與腿⑽電晶 體，用以形成延伸層的雜質離子植入係以相同條件進行。 因此，由於N型雜質（As)與p型雜質（B )在矽基板中 的擴散速度不同，延伸層的閘極重疊程度會因麗⑽電晶體 與P Μ 0 S電晶體而有不同。 本發明為了解決上述問題，其目的為提供在具有腿⑽ 電晶體以及PMOS電晶體的半導體裝置，能抑制短通道效 應’同時降低閘極-汲極之間的漏電流，並能減低起因於 重疊的寄生電容，而避免降低電路動作速度之半導體裝 置。 ’ 本發明之申請專利範圍第1項所述之半導體裝置的製 造方法，包括將半導體基板的主面表面區分為至少用以形 成第1 NMOS電晶體以及第ipM0S電晶體的第1NM0S區域以及
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548799 五、發明說明（10) —一' 本發明之申請專利範圍第3項所述之半導體裝置之製 造方法’其中前述步驟（3)還包括將前述半導體基板的前 述主面表面區分為用以形成比前述第丨NM0S電晶體更高動 作電壓的第2NMOS電晶體的第2NM0S區域，以及用以形成比 前述第1PMOS電晶體更高動作電壓的第2PMOS電晶體的第 2PMOS區域；前述步驟（1))還包括在前述第2NM〇s區域以及 前述第2PM0S區域上，選擇性形成比前述第1閘極絕緣膜更 厚的第2閘極絕緣膜，在前述第2NMOS區域以及前述第 2PMOS區域的前述第2閘極絕緣膜上，分別形成第3以及第4 閘極電極；在前述步驟（c)之前，還包括於前述第3以及第 4閘極電極的側面形成偏置側壁；在前述第2NM〇s區域，以 前述第3閘極電極以及前述偏置側壁為植入罩幕而離子植 入N型雜質，在前述第3閘極電極的侧面外方的前述半導體 基板的表面内的第3延伸層；以及在前述第2 PMOS區域，以 前述第4閘極電極以及前述偏置側壁為植入罩幕而離子植 入P型雜質，在前述第4閘極電極的側面外方的前述半導體 基板的表面内的第4延伸層。 本發明之申請專利範圍第4項所述之半導體裝置之製 造方法，其中前述步驟（c —1-1 )包括形成第1絕緣膜於前述 半導體基板的全面以覆蓋偏置侧壁，並增加前述偏置側壁 的厚度而形成前述第1偏置側壁之步驟。 本發明之申請專利範圍第5項所述之半導體裝置之製 造方法，其中前述步驟（c)之後還包括：（d)至少在前述第 1NMOS區域以及PMOS區域，在前述第2偏置側壁的侧面形成
2108-5042-PF(N).ptd 第14頁 548799 五、發明說明（π) --—— 第1側壁絕緣膜；（e)至少在前述第1NM〇s區域，以前 問極電極、^第丨、第2偏置側壁、以及前述第丨側壁絕 緣膜為t翠幕’離子植Μ型雜質，在前述第1閘極電極 的側面外方的前述半導體基板的表面内形成第1源極•汲 極層；在刖述步驟（e)之後，（f)在前述第丨側壁絕緣膜的 側面形成第2側壁絕緣膜；（g)至少在前述第ipM〇s區域’ 以前述第2間極電極、前述第1、第2偏置側壁、以及前述 第1、第2側壁絕緣膜為植入罩幕，離子植入p型雜質，在 前述第2閉極電極的側面外方的前述半導體基板的表面内 形成第2源極•汲極層。 本發明之申請專利範圍第6項所述之半導體裝置之製 造方法，其中前述步驟（c — U)包括在前述半導體基板的 全面形成第1絕緣膜’藉由非等向性蝕刻除去前述半導體 基板表面的别述第1絕緣膜，保留前述第1絕緣膜於前述第 1以及第2閘極電極的側面而形成第J偏置側壁；前述步驟 (c_l_3)包括在前述半導體基板的全面形成第2絕緣膜的步 驟’在前述第1偏置側壁的側面的前述第2絕緣膜則做為前 述第2偏置側壁；前述步驟（c-u)包括在前述半導體基板 表面殘留前述第2絕緣膜的狀態離子植入前述p型雜質。 實施例 實施例1 〈A-1、製造方法〉 本發明之實施例1的半導體裝置的製造方法，係以依 序顯示製造步驟之第1〜13圖說明具有CMOS電晶體1 00A以及
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進行。 第3圖係顯示以微影製程圖案化以光 電細0S區域HPR上部以外，以閘極電極罩復幕盘兩 在高電壓PMOS區域HPR進行延伸植入以及淺摻雜植入之狀 態。 再者，1對的P型雜質層641以及i對的N型雜會層741， 以熱處理成為1對之延伸層64以及i對淺摻雜層74、，^對的 延伸層64是相隔閘極電極54之下部的矽基板！而相對配 設。、該場合，閘極電極54下部的矽基板！的區域成為通道 區域。第4圖之後，係顯示i對的延伸層6 4以及j對的 雜層7 4之狀態。 冬 接著，在第4圖所示之步驟，覆蓋矽基板i的全面，而 形成氧化矽膜oxi。該氧化矽膜0X1的厚度為5〜3〇nm。之 後，在第5圖所示之步驟，以非等向性蝕刻全面蝕刻氧化 矽膜0 X 1，而僅保留閘極電極5丨〜5 4之側面的氡化矽膜 0X1，在閘極電極51〜54之側面形成偏置側壁9。 —再者，偏置側壁9之形成，是以蝕刻氧化矽膜〇χι而進 仃，此時石夕基板1亦被蝕刻若干（數nm )。因此，亦可在 2置側壁9之形成後進行選擇性磊晶成長，復原被蝕 去之矽基板1。 選擇性磊晶成長，是在例如CVD裝置，以 原料氣體，成長溫度為500〜800 t，可僅在源極·'/極為層 2的矽層上結晶成長矽。該場合，因為不會在氧化膜上成 石夕’較佳保持結晶成長速度在1 〇 A / s e c以下。再者，在
21〇8-5〇42-PF(N).ptd 第20頁 548799 五、發明說明（17) 石夕基虫刻問題的場合，當然亦可省略該步驟。 石夕芙柄在第6圖所示之步驟，在低電壓nm〇s區域lnr之 夕f板1的表面内，以離子植入導入 形成1對N型雜質層611。 京季又低/辰度而 離子植入條件，砒素的場合，植入能量為 〇.卜1〇1^，劑量為2乂1〇12〜5)(1〇15〇1^2。 …一 對p型繼雜續質上T基ί1 始内離子植义鱗等的p型雜f，形成1 晉A/、lnf3 ; 该植入條件，植入能量為3〜15keV，劑 入^二既。植入淺換雜區時，將石夕基板1的注 —抽无疋角度傾斜，如之前所述較佳係以間斷迴轉而進 灯〇 ^ ^ 上部以外，以閘極電極51以及偏置側壁g ^植入罩幕，在低電壓NM0S區域UR進行延伸植入以及淺 摻雜植入之狀態。 、再者’ 1對的N型雜質層611以及丨對的p型雜質層711 以熱處理成為1對之延伸層6丨以及i對淺摻雜層7丨，丨對的 延伸層61是相隔閘極電極51之下部的矽基㈣而相對配 言^。該場合，閘極電極51下部的石夕基板丨的區域成為通道 區域。第7圖之後，係顯示丨對的延伸層61以及丨對的 雜層7 1之狀態。 接著’在第7圖所示之步驟，覆蓋矽基板1的全面，而 形成氧化梦膜0X2 ^該氧化硬膜〇χ2的厚度為5〜3〇咖，且 作為閘極電極51〜54側面之偏置側壁，在後續步驟中不要
548799 五、發明說明（18) 的部分被除去而形成偏置側壁 刻’而僅保留閘極電極51〜54之側s亥階段亦可餘 石夕基2m 圖^之步驟’在低電壓_區域咖之 導入比.H内，措由離子植入P型雜質，例如硼（B ) 匕車乂低浪度，而形成！對？型雜質層“夏。 量為入條件1的場合’植入能量為0.l:5keV，劑 膜0X2未^本XJ〇l5Cm2。再者，在石夕基板1表面上之氧化石夕 於X2未除去時植入延伸的場合’植入 内。在氧化⑪膜GX2内㈣在之後的步驟受 熱處理而擴散至矽基板1中，而被加入於延伸層。 又 對n型繼雜續質Am内：子植入跳素等的n型B雜質形成1 tNi雜質層721。砒素的場合之植入條件入 l°rr^^J*flxl〇1"5xl〇13cm'2 ° 第8圖係顯示以微影製程圖案化 ==rr外，極電極52== 以及閘極電極52之氧化矽膜0X2為植入罩幕，在低電壓 PM0S區域LPR進行延伸植入以及淺摻 再者，（對的p型雜質層621以及】對的^ =層721， 以熱處理f為1對之延伸層62以及i對淺摻雜層72，丨對的 延伸層62是相隔閘極電極52之τ部的♦基板1而相對配 設。該場合，閘極電極52下部的矽基板t的區域成為通 區域σ第9®之後’係顯示i對的延伸層62以及】對 548799
接著，在第9圖所示之步驟，覆蓋矽基板i的全面，而 形成氮化膜SN1。該氮化膜SN1的厚度為30〜100nm。 "之後，在第1 0圖所示之步驟，以非等向性蝕刻全面蝕 刻氮化膜SN1，在閘極電極5 1〜54之側面，詳而言之保留 在閘極電極51〜54之側面部各偏置側壁1〇的側喆上的氮化 膜S N 1 ，形成側壁絕緣膜1 1。 再者’繼續飯刻氮化膜SN 1，除去形成於閘極電極5 j 〜54上以及矽基板i上的氧化矽膜〇χ2，而得偏置側壁。
接著，在第11圖所示之步驟，在低電壓NM〇s區域UR 以及高電壓NMOS區域HNR之矽基板1的表面内，以離子植入 N型雜質例如石比素，導入比較高濃度，形成各j對的源極· >及極層81以及8 3 (源極•汲極植入）。 離子植入條件，砒素的場合，植入能量為 10 〜lOOkeV，劑量為ixi〇i5 〜5xl〇i6cm_2。 源極•汲極植入後，以熱處理使植入的雜質活性化 熱處理條件，溫度為8〇〇〜n〇〇t，熱處理時間（ if最高溫度時間）為0〜30秒。再者，即使熱處理時間 :在到達最高溫度時，從最高溫度下降到常溫 之間進行熱處理。
—第11圖係顯示藉由微影製程之圖案化以光阻罩幕 覆蓋低電壓NM0S區域LNR以及高電壓NM〇s區域HNR上部以 二極電極51、偏置側壁9、偏置側壁10、侧壁絕緣 、 為植入罩幕，又以閘極電極53 '偏置側壁9、偏置側
2108-5042-PF(N).ptd 第23頁 548799 五、發明說明（22) — -- -- f :但高電壓對應的CMOS電晶體100A係以習知方法形成。 這疋，為向電壓部的M0S電晶體，比抑制短通道效應更重 要的是保持熱載子耐性。也就是說，抑制短通道效應與熱 載子耐性係為互相抵銷（trade 〇ff )的關係，在高電壓部、 因為保有熱載子耐性而犧牲抑制短通道效應。 實施例2 ^ -<B-1、製造方法〉 本發明之實施例2之半導體裝置的製造方法，以第14 〜28圖所示之製造步驟剖面圖說明具有CM〇s電晶體2〇〇a以 及CMOS電晶體2〇 0B之半導體裝置的製造方法。再者，c〇ms 電晶體200A是低電壓對應，C0S電晶體2〇〇B是高電壓對 應，其各自的構造示於說明最終步驟的第28圖。再者，盥 =第1〜13圖而說明之實施例"目同構成的部分賦予㈣ 符號’因此省略避免重複說明。 首，，經過使用…圖而說明之步驟，得到如第 二在低電壓NM0S區域LNR以及低電壓pM〇s區域LpR，於 =擇1 ^成之閘極絕緣膜3上，分別配設閑極電極51以及 i卜ΙίΓ電壓剛s區域HNR以及高電壓pm〇s區域酬，於選 =籌^成之開極絕緣膜4上，分別配設問極電極53以及54 接著，在第15圖所示之步 而形成氧化矽膜0X11。該氧化 後’在第1 6圖所示之步驟，以 而全面蝕刻，僅保留在閘極電 驟，以覆蓋矽基板}的全面 石夕膜的厚度為5〜3〇nm。之 非等向性蝕刻氧化石夕膜0X1 1 極51〜54之側面的氧化矽膜
548799 五、發明說明（23) 0X1 1，在閘極電極51〜54的側面形成偏置側壁9。再者， 亦可如實施例1說明之在偏置側壁9的形成後以選擇性蠢晶 成長復原矽基板1。 接著，在第17圖所示之步驊，在高電壓NM0S區域HNR 之矽基板1的表面内，以離子植入導入較低濃度的N型雜質 例如砒素，形成1對N型雜質層6 3 1 (延伸植入）―。 、 植入條件，在砒素的場合，植入能量為1〇〜5〇keV，劑 量為5xl012〜lxl〇14cnr2。又，若為磷的場合，植入能量為 10〜30keV，劑量為5xl012〜lxl 〇i4cm-2。再者，亦可兩者混 合植入。
繼續，在矽基板1内離子植入硼等的p型雜質而形成工 對P型雜質層7 3 1 (淺摻雜區植入）。該植入條件，植入能 量為3〜15keV，劑量為lxl〇12〜lxl〇13cr2。淺摻雜區植入 2由較佳係以實施例丨說明之將石夕基板丨的注入軸傾斜既定 角度’而間斷迴轉而進行。又’亦可不進行淺推雜區植 -一 3係〃、員 微衫製程之圖案化以光阻罩幕RM1 1覆 盍尚電壓NM0S區域HNR上部以外，並以„托史 置側辟9 A诘入宏望 並以閘極電極53以及偏
植入二及、乡找μ幕，而在高電壓NM〇S區域HNR進行延伸區 植入以及淺摻雜區植入之狀態。 心 以熱ίΐ成1為1= 〜雜層質63層:3丄以及1對p型雜質層731 ’係 層63是相隔㈤極電極5/之下部的m摻雜層73 ’ 1對延伸 場合，閉極電極53下部的矽板土板而相對配設。該 土板1的區域成為通道區域。
五、發明說明（24) 第1 8圖之後，役与一 的狀態。 ’、·颂不成為1對延伸層Μ以及1對淺摻雜層73 之硬Ϊ:/的在表第面匕圖所示之步驟’在高電難S區域㈣ 如一二面:雜質：， 能量為15錢eV，劑量為5χ1〇ί〜；^=_2的場合，植人 f ^7^Γ〇 合，植入r旦二! cm_2。又，若為磷的場 者，亦可雨匕二二〜70keV，劑量為ΐχΐ〇12〜ixi(pcnr2。再 者亦了兩者混合植入0潘松Μ P 士 Jr 例1現明之將矽I此1 A淺摻雜£植入時’較佳係以實施 月之將石夕基如的注入軸傾斜既定角度，間斷迴轉而 篆以微影製程之圖案化以光阻罩幕_覆 置側壁9為植人罩幕^ 閘極電極54以及偏 植入以及淺摻雜區植入之在^電壓PM〇S區域HPR進行延伸區 f者’ 1對的P型雜質層641以及1對N型雜質層％，係 層6 4疋相隔閘極電極5 4之下部沾汾# χ， 場合，開極電極54下石夕基板1而相對配設。該 第19圖之後，係顯示成為二:的區域成為通道區域。 成為1對延伸層64以及1對淺摻雜層74 548799 五、發明說明（25) 的狀態。 砂其在第19圖所示之㈣，形成氧化石夕膜0x12覆* 土板1的全面。該氧化矽膜〇χΐ2的厚度為5〜3〇⑽。- :二=置側壁9與氧化石夕膜0Χ12為一體，偏置側壁9 的厚度比其他部分要厚。 刀 =:在第20®所示之步驟’以非等向性蝕刻全面蝕刻氧 石膜0X12，僅保留閘極電極5 j〜54之側面的氧化石夕獏 2，=在閘極電極51〜54之側面形成偏置側壁9〇。 接著，在第21圖所示之步驟，在低電壓nm〇s區域Ur ^矽基板1的表面内，以離子植入導入較低濃度n型雜質例 如础素，而形成1對N型雜質層611。 離子植入條件，砒素的場合，植入能量為 〇· 1 〜1 OkeV，劑量為2x1 〇"〜5x J 〇15cm_2。 繼續，在矽基板1内離子植入硼等的P型雜質而形成J 型雜質層7 1 1 。該植入條件，植入能量為3〜i 5 ke v，劑 ，為lxl 〜5x1 O'r2。淺摻雜區植入時，較佳係以先前 说明之將矽基板1的注入軸傾斜既定角度，間斷迴轉而進 行。 —第21圖係顯示以微影製程之圖案化以光阻罩幕RM1 3覆 蓋低電壓NM0S區域LNR上部以外，並以閘極電極51以及偏 ，側壁90為植入罩幕，在低電壓NM〇s區域LNR上進行延伸 區植入以及淺摻雜區植入的狀態。 再者，1對N型雜質層611以及1對p型雜質層7丨丨，以熱 處理成為1對延伸層6丨以及i對淺摻雜區1，1對延伸層6丨係
IH 第29頁 2108-5042-PF(N).ptd 548799 五、發明說明（26) 閘极隔閑極電極5 1下部之石夕基板1而相對配設。該場合， 之％電極Η下部的矽基板1的區域成為通道區域。第22圖 i ，，不1對延伸層6 1以及1對淺摻雜層7 1的狀態。 石夕其t者在第22圖所示之步驟，形成氧化矽膜οχ13覆蓋 極iS 。該氧化石夕膜0X13的厚度為5〜3 的=去後續步驟不需要 而係僅碰包备儿再者，亦可在該階段蝕刻 面^殘留氧化梦則X! 3於閘極電極以及開極絕緣膜的側 之石夕ϊ :ι ’的在表第』3內圖所示之步驟，在低電壓_區域LPR 如： = : = 離子植入條件，硼的場合， 旦 量為lxl〇i5xl〇15cr2。再者 ，1 為〇.卜5keV，劑 膜0X13未除去時植入延伸：場合夕f板1表面上之氧化矽 於氧化矽膜οχ 1 3内。，缺而，梟I 入的硼，其一部份止 步驟受熱處…散；：基；V膜0X13内的删在之後的 繼續，在矽基板i内離子H 加入延伸層62。 對N型雜質層721 。該植入條 比素^的N型雜質形成1 劑量為lxlO13〜5xl013cnr2。植入义你入旎1為30〜1 20keV， 注入軸以既定角度傾斜，如雜區時，將矽基板1的 進行。 別所述較佳係以間斷迴轉而 第2 3圖係顯示以微影製程， 低電壓PM0S區域LPR上部以外，L、/、pq以光阻罩幕RM14覆蓋 閑極電極52以及偏置側 2108-5042-PF(N).ptd 第30頁 548799 五、發明說明（27) 壁90以及閉極電極52之氧化矽膜0Χ13為植入 壓_3區域LPR進行延伸植入以及淺摻雜植入之狀態低電 再者，1對的Ρ型雜質層621以及1對的Ν型雜質層721 , 以熱處理成為1對之延伸層62以及！對淺摻雜層72，丨對 延伸層62是相隔閘極電極52之下部的矽基板1而相對配 設。該場合，閘極電極52下部的石夕基板1的區域-成為通道 區域。第24圖之後，係顯利對的延伸層62 雜層72之狀態。 ^ ^ 接著，在第24圖所示之步驟，覆蓋矽基板1的全面， 而形成氮化膜SN1。該氮化膜SN1的厚度為3〇〜1〇〇nm。 之後，在第25圖所示之步驟，以非等向性蝕刻全面蝕 刻氮化膜SN1，在閘極電極51〜54之側面，詳而言之保留 在閘極電極51〜54之側面部各偏置侧壁丨〇的 膜SN1，形成側壁絕緣膜丨丨。 97 再者繼續餘刻氮化膜S N1，除去形成於閘極電極5 j 〜54上以及矽基板1上的氧化矽膜0X13，而得偏置側壁 接著，在第26圖所示之步驟，在低電壓NM〇s區域LNR 以及高電壓NMOS區域HNR之矽基板丨的表面内，以離子植入 N型雜質例如砒素，導入比較高濃度，形成各1對的源極· 汲極層8丨以及83 (源極•沒極植入）。 離子植入條件，砒素的場合，植入能量為 10 〜lOOkeV ’ 劑量為1χ1〇15 〜5xl〇16cm_2。 源極•汲極植入後，以熱處理使植入的雜質活性化。
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熱處理條件，溫度為800〜11〇〇它，熱處理時間（定義為 保持最高溫度時間）為0〜3 〇秒。 “第2 6圖係顯示藉由微影製程之圖案化以光阻罩幕m 5 覆蓋低電壓NMOS區域LNR以及高電壓NM0S區域HNR上部以 外，以閘極電極51、偏置側壁90、偏置側壁1〇、側壁絕緣 膜11為植入罩幕，又以閘極電極53、偏置側壁以、偏置側-i 1 0側壁絕緣膜11為植入罩幕，分別在低電壓NMOS區域· LNR以及高電壓NM0S區域HNR進行源極•汲極植入之狀態。 接著，在第27圖所示之步驟，在低電壓pM〇s區域LpR 以及高電壓PM0S區域HPR之矽基板1的表面内，藉由離子植 入P型雜質例如硼導入較高濃度，而形成各u的源極•汲_ 極層82以及84 (源極•汲極植入）。 離子植入條件，硼的場合，植入能量為卜i〇keV，劑 量=lxl(P~5Xl〇i6cm-2。又，若為二氟化硼的場合，植入 能量為5〜50keV，劑量為ΐχΐ〇ΐ5〜5xl〇16cnr2。 源極•汲極植入後，進行熱處理使植入之雜質活性 化。熱處理的條件，溫度為80 0 〜11〇(rc，熱處理時間 (定義為保持最高溫度的時間）為0〜3 〇秒。 —第27圖係顯示藉由微影製程之圖案化以光阻罩幕^6 覆蓋低電壓PM0S區域LPR以及高電壓pm〇s區域HPR上部以 馨 外，以閘極電極52、偏置側壁90、偏置側壁1〇、側壁絕緣 膜11為植入罩幕，又以閘極電極54、偏置側壁9〇、偏置側· 壁10 、侧壁絕緣膜U為植入罩幕，分別在低電壓㈣⑽區域 LPR以及高電壓pMOS區域HPR進行源極•汲極植入之狀態。’
548799
1 1為植入罩幕，x以閘極電極5 3、偏置側壁9、偏置側壁 1 〇 一側壁絕緣膜π為植入罩幕，在低電壓NM〇s區域LNR以 及尚電壓NMOS區域HNR，形成1對的源極.汲極層81以及 “接者，在第3〇圖所示之步驟，形成氮化矽膜SN2以覆 盍矽基板1的全面。該氮化矽膜SN2的厚度為1〇二5〇1^。再 者，亦可以氧化矽膜取代該氮化矽膜，亦可以形成氧化矽 膜與氮化矽膜之多層鞦。 接著，在第31圖所示之步驟，以非等向性蝕刻全面性 蝕刻氮化石夕膜SN2，在全部的側壁絕緣膜丨丨的側面形 壁絕緣臈12。 接著，在第32圖所示之步驟，在低電壓pM〇s區域LpR 以及高電壓PMOS區域HPR之矽基板1的表面内，以離子植入 P型雜質例如蝴，導人比較高濃度，形成^對的源極•沒 極層8 2以及8 4 (源極•汲極植入）。 田離子植入條件，砒素的場合，植入能量為卜10keV， 劑^ =lxl〇i5〜5xl〇16cm-2。又，若為二氣化蝴的場合，植 入能量為5〜50keV，劑量為ΐχΐ〇ΐ5〜5xl〇16cnr2。 源極•没極植入後，以熱處理使植入的雜質活性化。 熱處理條件，溫度為8〇〇〜1100 °C，熱處理時間（定義為 保持最高溫度時間）為〇〜3〇秒。 ★第32圖係顯示藉由微影製程之圖案化以光阻罩幕 覆蓋低電壓PMOS區域LPR以及高電壓PM0S區域HpR上部以 外，以閘極電極52、偏置側壁9、偏置側壁！ 〇、側壁絕緣
548799 五、發明說明（35) 半導體基板上殘留第2絕緣膜的狀態離子植入P型雜質，因 此可省略除去第2絕緣膜的步驟。 ΙΙΒΪ 2108-5042-PF(N).ptd 第39頁 548799 圖式簡單說明 驟 驟 第1圖係δ育—丄 不本發明之實施例1的半導體裝置的製造步 第2圖係_示本發 明之實施例1的半導體裝置的製造步 驟 第3圖係_示本發 明之實施例1的半導體裝置的製造步 驟 驟 驟 步 步驟 第4圖係_ -丄々 不本發明之實施例1的半導體裝置的製造步 第5圖係|苞-丄^ ’不本發明之實施例1的半導體裝置的製造步 第6圖係焦§ _丄_ 不本發明之實施例1的半導體裝置的製造步 γ 圖 >^夺择 '、、'員示本發明之實施例1的半導體裝置的製造步 第8圖係县g ~丄^ ’不本發明之實施例1的半導體裝置的製造步 Q g j夺 盈 ㈢“項示本發明之實施例1的半導體裝置的製造步 第10 Η係顯示本發明之實施例1的半導 〇 第11圖係'暴員示本發明之實施例1的半導 體裝置的製造 體裝置的製造 步驟 1 2圖{夺 口 “ _示本發明之實施例1的半導體裝置的製造 1 Ϊ 2108-5042-PF(N).ptd 第40頁 548799 圖式簡單說明 第1 3圖係顯示本發明之實施例1的半導體裝置的製造 步驟。 第1 4圖係顯示本發明之實施例1的半導體裝置的製造 步驟。 第1 5圖係顯示本發明之實施例2的半導體裝置的製造 步驟。 第1 6圖係顯示本發明之實施例2的半導體裝置的製造 步驟。 第1 7圖係顯示本發明之實施例2的半導體裝置的製造 步驟。 第1 8圖係顯示本發明之實施例2的半導體裝置的製造 步驟。 第1 9圖係顯示本發明之實施例2的半導體裝置的製造 步驟。 第2 0圖係顯示本發明之實施例2的半導體裝置的製造 步驟。 第21圖係顯示本發明之實施例2的半導體裝置的製造 步驟。 第22圖係顯示本發明之實施例2的半導體裝置的製造 步驟。 第23圖係顯示本發明之實施例2的半導體裝置的製造 步驟。 第24圖係顯示本發明之實施例2的半導體裝置的製造 步驟。 111· 2108-5042-PF(N).ptd 第41頁 548799
圖式簡單說明 第2 5圖係— 。 嶂示本發明之實施例2的半導體裝置的製造 第26圖係兹苜—丄 。 •、喊不本發明之實施例2的半導體裝置的製造 第2 7圖係蔡員 步驟。 第28 圖 係 步 驟 〇 第29 圖 係 步 驟 〇 第30 圖 係 步 驟 〇 第31 圖 係 步 驟 〇 第32 圖 係 步 驟 〇 第33 圖 係 步 驟 〇 第34 圖 係 藏員 之 狀 態。 第35 圖 係 之 狀 態。 第36 圖 係 之 狀 態。 示本發明之實施例2的半導體裝置的製造 示本發明之實施例2的半導體裝置的製造 示本發明之實施例3的半導體裝置的製造 示本發明之實施例3的半導體裝置的製造 示本發明之實施例3的半導體裝置的製造 示本發明之實施例3的半導體裝置的製造 示本發明之實施例3的半導體裝置的製造 示延伸層超過需要延伸到閘極電極之下部 示延伸層超過需要延伸到閘極電極之下部 示延伸層超過需要延伸到閘極電極之下部 548799 圖式簡單說明 第3 7圖係顯示延伸層却 之狀態。 3 V而要延伸到閘極電極之下部 第3 8圖係顯示延伸層知 電極之下部 極之下部 之狀態 你 T禮~過需要延伸到閘極 第3 9圖係顯示延伸芦扭 之狀態。 之1甲層超過需要延伸到閘極電 第4 0圖係顯示習知半 第41圖係顯示習知半 第4 2圖係顚示習知半 第4 3圖係顯示習知半 第4 4圖係顚示習知半 第4 5圖係顯示習知半 第4 6圖係顯未習知半 符號說明 1〜矽基板； 導體裝置的製造步驟圖。 導體裝置的製造步驟圖。 導體裝置的製造步驟圖。 導體裝置的製造步驟圖。 導體裝置的製造步驟圖。 導體裝置的製造步驟圖。 導體裝置的製造步驟圖。
3、4〜閘極絕緣膜； 9、1G、9 0〜偏置側壁； 1 1、12〜側壁絕緣膜； 5 1〜54〜閘極電極； 61〜64〜延伸層；
8 1〜84〜源極•汲極層； 611、631〜Ν型雜質層； 62卜641〜Ρ型雜質層； 0X1、0X2、0X11、〇χΐ2、0X13 〜氧化石夕膜
2108-5042-PF(N).ptd 第43頁

Claims (1)

  1. 1· 一種半導體裝置之製造方法，其包括： (a)將半導體基板的主面表面區分為至少用以形成第 1NM0S電晶體以及第iPM〇s電晶體的第1M〇s區域以及第 1PM0S區域； (b)在各個前述第1NM〇s區域以及前述第lpM〇s區域選 擇性形成第1閘極絕緣膜，並於前述第丨NM〇s區域以及前述 第1PM0S區域的前述第丨閘極絕緣膜上分別形成 閘極電極；以及 力 (c )以前述第i閘極電極為植入罩幕的一部份而離子植 入N型濰貝，在月ij述第丨閘極電極之側面外方的前述半導體 ，，的表面内形成第丨延伸層，以前述第2問極電極為植入 罩幕的一部份而離子植入p型雜質，在前述第2閘極電極之 側面=方的丽述半導體基板的表面内形成第2延伸層； / 、刖f步驟（c)包括（c —1)藉由前述p型雜質的離子植入 形成之第2離子植入層的配設間隔，比前述1^型雜質的離子 植入形成之第1離子植入層的配設間隔寬， 以及第2離子植入層。 心成^遂弟1 裝置之製造方 面形成第1偏置 2 ·如申請專利範圍第1項所述之半導體 法，其中前述步驟（c - 1 )包括： (c - 1 -1)在前述第1及第2閘極電極的側 側壁； 巧-卜2)在前述第！ NM〇s區域，前述第 ”置側壁為植入罩幕，離子植入前述 於别达弟1閘極電極的側面外方的前述半導體基板的表面
    2108-5042-PFl(N).ptc
    548799 •__ 案號 91116293_年月曰 修正__ 六、申請專利範圍 内形成前述第1離子植入層； (c - 1 -3 ) 在前述第1偏置側壁的側面形成第2偏置側 壁；以及 (c-1-4)在前述第1PM0S區域，以前述第2閘極電極以 及前述第1以及第2偏置侧壁為植入罩幕而離子植入前述P 型雜質，在前述第2閘極電極的侧面外方的前述半導體基 板的表面内形成第2離子植入層。 3 ·如申請專利範圍第2項所述之半導體裝置之製造方 法’其中别述步驟（a)逛包括將前述半導體基板的前述主 面表面區分為用以形成比前述第1NM0S電晶體更高動作電 壓的第2NM0S電晶體的第2NM0S區域，以及用以形成比前述 第1PM0S電晶體更高動作電壓的第2PM0S電晶體的第2PM0S 區域； 前述步驟（b)還包括在前述第2NM0S區域以及前述第 2 P Μ 0 S區域上，選擇性形成比前述第1閘極絕緣膜更厚的第 2閘極絕緣膜，在前述第2NM0S區域以及前述第2pm〇s區域 的前述第2閘極絕緣膜上，分別形成第3以及第4閘極電〆 在前述步驟（c)之前，還包括於前述第3以及 電極的侧面形成偏置側壁； 甲° 在前述第2NM0S區域，以前述第3閘極電極 置側壁為植入罩幕而離子植入Ν型雜所 +叹則述偏 極的側面外方的前述半導體基板的表面弟3閘極電 以及 弟d延伸層，·
    548799 ----案號 91116293_年 1 』__ 六、申請專利範圍 在前述第2PM0S區域，以前述第4閘極電極以及前述偏 置側壁為植入罩幕而離子植入p塑雜質，在前述第4閘極電 極的側面外方的前述半導體基板的表面内的第4延伸層。 4 ·如申請專利範圍第3項所述之半導體裝置之製造方 法，其中前述步驟（c- 1 - 1 )包括形成第1絕緣膜於前述半導 體基板的全面以覆蓋偏置側壁，旅增加前述偏置侧壁的厚 度而形成前述第1偏置側壁之步驟。 5 ·如申請專利範圍第2項所述之半導體裝置之製造方 法’其中前述步驟（c)之後還包括： (d) 至少在前述第inm〇S區域以&PM0S區域’在前述第 2偏置侧壁的側面形成第1侧壁絕緣膜； (e) 至少在前述第iNM〇s區域，以前述第1閘極電極、 前述第1、第2偏置側壁、以及前述第1側壁絕緣膜為植入 罩幕，離子植入N型雜質，在前述第1閘極電極的側面外方 的前述半導體基板的表面内形成第1源極•汲極層； 在前述步驟（e)之後， (f )在前述第1側壁絕緣膜的側面形成第2側壁絕緣 膜； (g )至少在萷述第1 PM〇s區域，以前述第2閘極電極、 月述第1第2偏置側壁、以及前述第}、第2側壁絕緣膜為 植入罩幕，離子植入P型雜質，在前述第2閘極電極的側面 外方的前述半導體基板的表面内形成第2源極•汲極層。 6 ·如申請專利範圍第}項所述之半導體 法’其中前述步驟（c — U)自括在前沭主、 衣〇 丄）包括在則4 +導體基板的全面
    2108-5042-PFl(N).ptc
    548799 案號 91116293 曰 修正 六、申請專利範圍 形成第1絕緣膜，藉由非等向性蝕刻除去前述半導體基板 表面的前述第1絕緣膜，保留前述第1絕緣膜於前述第1以 及第2閘極電極的側面而形成第1偏置侧壁； 前述步驟（c - 1 -3 )包括在前述半導體基板的全面形成 第2絕緣膜的步驟，在前述第1偏置側壁的側面的前述第2 絕緣膜則做為前述第2偏置側壁； 前述步驟（c - 1 - 4 )包括在前述半導體基板表面殘留前 述第2絕緣膜的狀態離子植入前述Ρ型雜質。
    2108-5042-PFl(N).ptc 第47頁
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