TW501143B - Semiconductor memory device - Google Patents

Description

丄丄 ―丨丨丨 丨__ 五、發明說明（1) 【發明背景】 【發明領域】 一本發明是關於半導體記憶裝置，尤其是涉及測試記憶單 7，的結構的半導體記憶裝置。 【背景技術之說明】 白知’作為半導體記憶裝置的測試手段之一，有檢查記 、的洩漏狀態的干擾測試。 7為干擾測試，有各種各樣的方法。其中干擾測試之一 是對輔助陣列含有的一條字線（輔助陣列中包括的任何 ^，字線都可以）進行on/off測試。以下專門稱對辅助陣 歹】έ有的一條字線進行的on/of f測試為終端干擾測試（終 止頁讀取更新）。 終端干擾測試，是借助於使字線on/of f而產生的位元線 的電位振幅，對連接於該位元線的記憶單元（使該記憶單 元連接的字線為非活化狀態）提供干擾。由位元線的電位 振巾田的作用’使位元線產生微妙的上浮，以測試通道的洩 漏不良。 "由於存在這樣的效果，與記憶單元的資料（例如” H位準 ")連接的位元線的電位（例如"L位準"）變成反相，因此在 測試過程容易使不良的記憶單元電晶體引起沒漏。 叮這樣，在、终端干擾測試中，幸甫助陣列的字線只有一條即 可，，此與通常的干擾測試相比，測試時間可以縮短。 但疋，在具有冗餘結構的半導體 μ μ h |S、 時其on/off的字線是屬於有缺陷的‘；二==古測试 予綠時，代替該有缺陷 1 90103528.ptd 第5頁 五、發明說明（2) 的字線，備用字線則成為〇n/〇f f狀態。 作為冗餘結構，可分為兩種類型：一種是以"與有缺陷 字線相同的輔助陣列内的備用字線”置換的結構，另一 J以"與有缺陷字線不相同的輔助陣列内的備用字線n 的結構（靈活的冗餘：Flexible Redundancy)。 、 但是，*有靈活的冗餘結構時，代替有缺陷的字線，愈 :子在該缺陷字線的輔助陣列不同的辅助陣列記憶 備 用字線實現on/of f是有可能的。 w ，是，#有靈活的冗餘結構時’於存在有缺陷字 助陣列内，卻有可能測試不出通道浅漏不良的問題。 【發明摘要】 =明可以提供與冗餘結構無關的能準確進行記 的半導體記憶裝置。 j Λ 根據本發明的方案的半導體記憶裝置，其包含有： :元”區’該記憶單元陣列區包括，呈行列狀排行的： ，憶早元’按照許多列設置的數條標準的字線，按昭二 :::設置的數條位元線’用於置換上述數條標準的字線二 =陷的標準字線的備用字線.；測試電路，該測試電路： ίίϊΠ ’ ί照上述虛設字線使數條位元線電壓位準發 ^輸入位址狀是否由上述備用字線置換所選擇的 ^ ^以，擇驅動電路，該選擇驅動電： 動上述虛設字、線，在上述測試模式以外的模式，根據=

五、發明說明（3) ί:判定電路的判定選擇性地驅動對應的標準字線或對應 的備用字線用者。 個m驅動電路包括分別對應上述數條位元線配置的數 體:上述數個電晶體分別根據上述虛設字線的電位 驅動相對應的位元線至規定的電位。 個ϋι:定電位根據寫入記憶單元的資料來決定，數 位。日日刀驅動對應的位元線至接地電位或者電源電 形：Ξ ί ΐ J:ί記憶單元陣列區的形成區域的最週邊區 ㈡電r成於該虛設形成區内。 形成的虛設形成區：二區：形成區域的最週邊區 條備用字缘，在、、則1 i t刀 個陣列塊，並設置數 陣列塊中有缺陷“莫式，數個陣列塊的各個 換。尤其是驅動電路？備用字線的其中之-所置 最好是設有數π用於數個陣列塊t。 _ 字線以及上述設置的數俨：j個f己憶皁凡和數個標準 數個陣列塊的各個陣列子線分割成數個陣列塊，將 存在於同一陣列塊中的備用^=述缺陷的標準字線置換成 最好是具有能設定測試=: 驅動電路只在測試模式、测試模式設定電路，選擇 作。 、工夺才能使上述數個電晶體分別工

90103528.ptd 第7頁 用上述半 包括代替 據虛設字 電路，由 電晶體可 月匕檢測通 等）。 列塊形成 線和電晶 活的冗餘 於選擇了 五、發明說明（4) 因此，採 ’通過裝設 線、以及根 電路的測試 洩漏不良。 尤其是由 兀線驅動成 、電源電位 在位於陣 上述虛設字 是屬於靈 換與否，由 體0 導體記憶裝 標準字線和 線使位元線 終端干擾測 以構成驅動 道Ά漏不良 區域的最週 體。由此， 結構的半導 虛設字線’ 置，在終端干擾測試裝置 備用子線而選擇的虛設字 電壓位準發生振幅的驅動 试可以準確地測試出通道 電路。由電晶體可以將位 的電位（例如，接地電位 邊區的虛設形成區，形成 可以縮小晶片的面積。 體記憶裝置，無論發生置 因此可以準確地測試記憶 尤其疋當具有靈活的冗餘結構時，在包括備用字線的塊 中’不形成虛設字線。由此’可以縮小晶片的面積。 即使在具有靈活的冗餘結構以外的冗餘結構，同樣可以 準確地測試記憶體。 於終端干擾測試以外的模式，不會使電晶體工作。由此 ’在終端干擾測試以外的模式，與傳統的結構一樣，用標 準的字線或備用字線可以進行資料的讀出/寫入。 w 【較佳實施例】 以下，參考附圖，詳細說明本實施形態的結構。在圖 中，對同一部分或相當部分以同一元件編號表示，對此 說明予以省略。

501143 五、發明說明（5) (實施形態1 ) 對於實施形態丨的半導體記憶裝置，參考圖1〜圖3進行 說明。根據實施形態1的半導體記憶裝置，且有包括標準 ==陣列塊A⑴〜A(M-!)、以及為了置換缺陷字線的 備用字線的陣列塊A (Ν)。 陣列塊A(l)〜A(N -1)的各個陣列塊，如圖丨所示，包括 =狀配設的數個記憶單元M、沿列的方向配設的標準 了線Ri〜WLn、以及沿行方向配設的位元線bl〇，/bl〇、 BL1，/BL1 、…，BLm，/BLm 。 袖ί準記憶單元M包括電晶體τ和電容元件C。電晶體T的- 個^通端子與對應的位元線連接，另—個導通端子與電容 =的-個端+(記憶體節點）連接，閑極與對應的字 接。對電容元件C的另外一個端子（電容器陽極板)提 供1%極板電壓VCP。 對位兀線對 BL0，/BL0、BL1，/BL1、···，BLm，/BLm 的各個 ^對，配設對放大電位差的讀出放大器SA及位元線進行均 ^並預充電到規定電位的預充電·等化電路EQ。在讀出/ 寫入動作時，由預充電·等化電路EQ對位元線進行均壓， 預充電到規定的電位以後進行讀出或寫入。 一陣列塊A(l)〜A(N —1)的各個陣列塊，還分別包括對位 =線BLi(i = 〇,…m)配置的電晶體la，對位元線BU(i = 〇, ··· 2配置的電晶體lb，以及在列的方向上配設的虚設字 DWL0、DWL1。 電晶體1 a、1 b的各個電晶體，其中一個導通端子連接於

90103528.ptd 第9頁 501143 五、發明說明（6) 接地電壓GND，另外一個導通端子連接於對應的位元線、 閘極連接於對應的虛設字線。 “陣=塊A(N)如圖2所示，包括以行列狀配置的數個備用 5己憶單元SM、在列的方向配設的備用字線swu〜SWL〗、以 及在行方向配置的位元線對BL〇, 、…， BLm，/BLm 。 ’ 備用記憶單元SM與標準記憶單元^1 一樣’由電晶體了 谷元件C構成。 电 陣列塊A(N)還包括對位元線BLi(i = 〇，…m)配置的電晶體 二丄對位兀線BLi(i=0,…m)配置的電晶體lb，以及在列的 万向上配設的虛設字線DWL〇、])WL1。 A⑴〜A(N —1) 樣

個導通端子連接於接地電壓GND $列塊A(N)的電晶體13、lb的各個電晶體，與陣列塊 另一個導通端子連接於對應的位亓嬙 „ ^ ^ 虛設字線。 *職的位兀線’閘極連接於對應的 元"以'Vr·統H準記憶單元M及備用記憶單元CM為"記憶單 ，、洗％ “準子線fL及備用字線為”字線,，。 ::圖1〜圖3，說明根據實施形態！ ::作的概要。參考圖3，在通常動作模：導== 根據位址緩衝器11輸出的内部位址進扞"j解馬益10 果選擇了歹IJ ’則根據選擇的列配置二選擇動作。如 變位，線的電位。讀出放大器放=;己：：元的資料”文 :碼盗12根據位址緩衝器11的輸出，輸出A的電位差。灯 擇行信號CSL。1()閘極13根據選擇行//為了選擇行的選 丁 琥’將資料登錄輸

501143 五、發明說明（7) ^ " ' 一^--

出線If和選擇的行進行電性連接。由此，從記憶讀 出的貧料通過資料登錄輪出線j 〇輸出，或者 寫入資料。 + T 備用判定電路14，將輸入位址與事先編人的缺陷字線的 η ΐ比較。通過比較結果，當輸入位址指定缺陷字線 Sf，輸出判定信號。列解碼器〗〇根據備用判定信號，代替 缺陷字線’選擇將其置換的備用字線而進行工作。 如果進行終端干擾測試，則從測試模式設定電路丨5輸出 測，信號TEST。根據該測試信ETEST，列解碼器〗〇選擇虛 設字線。連接於被選擇的虛設字線的電晶體丨&或1匕一旦變 成"on"(接通）狀態，則連接於該電晶體“或。的位^線 的電位被驅動成接地電位GND。 通過電晶體la或lb進行0n/0ff動作，對連接於與該電晶 體la或lb相同位元線的寫入H位準資料的記憶單元提供廡 力。 /s 其次，說明根據實施形態丨的終端干擾測試的過程及豆 内容。參考圖4，在步驟S0，輸入測試模式。纟步驟si; 將資料寫入所有的陣列塊（情況υ。更具體地講，在列的 =向交替寫入Η位準的資料和L位準的資料（在列的方向交 替寫入：Cell Row Striper Writer)。 :為在列的方向交替寫入的一例，示於圖5。在該圖中 jWj表示虚設字線（DWL〇4DWL1) ;5表示標準的記憶單 :3有的電容兀件C中的記憶節點的接點；6表示位元線 接L 7表示源極.没極區；8表示為電晶體…或⑻提供

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接地電壓的節點。 西例如’在第1種情況，對其閘極連接於字線WL0和WL1的 標準的記憶單元1!寫入Η位準的資料。然後，對其閘極連接 於相鄰的字線WL2和WL3的標準的記憶單元Μ寫入L位準的資 料同理’以字線單位將Η位準或L位準的資料寫入標準的 記憶單元Μ。 參考圖4，在步驟S2，對陣列塊Α (丨）反複進行虛設字線 的〇n/off操作。例如，反複進行虛設字線的DWL0的〇n/off 操作。由此，對連接於位元線BL〇、Bli、…的標準記憶單 元Μ提供應力。

接著’在步驟S3，對陣列塊Α( 2)反複進行一個虛設字線 的on/off操作。以後，對於陣列塊α(3)〜α(ν—1)依次地 反複進行一個虛設字線的0n/0f f操作。然後，在步驟Μ， 對陣列塊A ( N)反複進行一個虛設字線的〇n/〇f f操作。由此 ，對備用記憶單元SM提供應力。 在步驟S5 ’讀出所有的陣列塊的資料。然後，用檢測器 檢查希望值（寫入資料：情況1 )與讀出資料是否一致。當 存在通道洩漏不良時，會讀出與希望值不同的資料。由此 ，結束半數記憶單元的測試。

移向步驟S6，進行在列的方向交替寫入（情況2 )。寫 入將情況1寫入的資料反轉的資料。因此，在圖5所示的例 中’將L位準的資料寫入其閘極連接於字線和WL1的標 準的記憶單元Μ。然後，對其閘極連接於與其相鄰的字線 W L 2和W L 3的標準的3己憶早元Μ寫入Η位準的資料。以字線單

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位將情況1的反轉資料寫入記憶單元。 參考圖4，在步驟S7，對陣列塊A(1)反複進行一個虛設 字線的⑽/〇ff操作。例如，反複進行虛設字線的DWL1的 on/o%f操作。由此，對連接於位元線bl〇、Bu、…的標準 吕己憶早元Μ提供應力。 其次，在步驟S8，對陣列塊“2)反複進行一個虛設字線 的on/off操作。以後，對於陣列塊Α(3)〜kn—d依次地 反複進行一個虛設字線的〇n/〇ff操作。然後，在步驟sg， 對陣列塊A(N)反複進行一個虛設字線的〇n/〇ff操作。由 此’對備用記憶單元SM提供應力。 抑在步驟S1 0，碩出所有的陣列塊的資料。然後，用檢測 器核查希望值（寫入資料：情況2 )與讀出資料是否一致。 當存在通道洩漏不良時，會讀出與希望值不同的資料。由 此，結束其餘半數記憶單元的測試。 終端 照圖3 6 入測試 。接著 on/off 檢查希 著，在 操作。 查希望 A(N -1； 干擾測試的過程，不只侷限於圖4所示的過程，按 所不的順序進行也可以。參考圖36，在步驟3〇，秦 模式。在步驟si，進行列的方向交替寫入（情況υ :在步驟S2，對陣列塊Α(1)反複進行虛設字線的 操作。然後，在步驟S2#讀出陣列塊Α〇)的資料， 望值（寫入資料··情況1)與讀出資料是否一致。接 ^驟/3，對陣列塊4(2)反複進行虛設字線的on/of j 心後+ ’在步驟S3#，讀出陣列塊a ( 2 )的資料，枱 值與\出貢料是否一致。以後，對陣列塊a 3 )〜 依人反複進行一個虛設字線的〇 n / 〇丨丨操作，然

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501143 五、發明說明（ίο) 後進行判定。在步驟S4，對陣列塊4(们反複進行一個虛設 字線的on/of f操作。然後，在步驟34#，讀出陣列塊A(N) 的資料，檢查希望值與讀出資料是否一致。由此，結束半 數記憶單元的測試。 移向步驟S6，進行列的方向的交替寫入（情況2)。在步 驟S7 ’對陣列塊A(1 )反複進行虛設字線的〇n/〇f f的操作。 然後，於步驟S7# ,讀出陣列塊A(1)的資料，檢查希、望值 (寫入貧料：情況2 )與讀出資料是否一致。接著，在步驟 =8 ’對陣列塊蚁2)反複進行虛設字線的〇n/〇ff操作。然

，，f步驟S8#，讀出陣列塊A(2)的資料，檢查希望值與 讀出資料是否一致。以後，對陣列塊A(3)〜A(N — ^ -人反複進行一個虛設字線的〇n/〇f f操作，然後進行判定。 在步驟S9，對陣列塊A(N)反複進行一個虛設字線的⑽“η 操作。然後，在步驟S9#，讀出陣列塊A (N)的資料 ，希望值與讀出資料是否 — m，結束其餘 欢 早兀的測試。 6匕 這樣一來，根據實 有靈活的冗餘結構， 通道洩漏不良。 (實施形態2 ) 施形態1的半導體記憶裝置，即使具 通過終端干擾測試也能準確地測試出

現在說明根據實施形態2的半導體記憶 =區域(稱為陣列塊形成區)的最週邊區，存在在开;; ϋ的虛9設單元和虛設配線等形成的虛設形成區 ，考圖6，20是表示記憶單元和字線形成的陣列塊开 501143 五、發明說明（11) 區、2 1是表示連接於陣列塊形成區2 0的最週邊區的虛設形 成區。 在實施形態2中，是在實施形態1的半導體記憶裝置，於 虛設形成區21内的區域22形成電晶體la、lb以及虛設字線 DWL0、DWL1。由此，可以縮小實施形態1的半導體記憶裝 置的佈置的面積。 (實施形態3) 關於實施形態3的半導體記憶裝置，參考圖7和圖8進行 說明。根據實施形態3的半導體記憶裝置，如圖7所示，具 有陣列塊B(1)B〜（N)。 ^ 陣列塊B (1 ) β〜（N )的各個陣列塊，如圖8所示，包括標 準子線和備用字線。圖中Μ表示標準的記憶單元；w L 0〜 WLn 表示標準的字線；BL〇, /BL〇、Bu，/BL1、…，BLm， /BLm表示位元線；SM表示備用記憶單元；SWL〇 〜SWL〕·表示 備用字線。 標準字線中的有 用字線置換 陣列塊B( 1 )〜B(N)的各個陣列塊，還分別包括 BU(i=0,…m)配置的電晶體la、對位元線Bu(i =電晶體lb、以及在列的方向上配設的虛設字線^ 電晶體la、lb的各個電晶體，—個導 電壓GND ’另一個導通端子連接於對應的：子連接於接 接於對應的虛設字線。 兀線’閘極ί 五、發明說明（12) 參考圖7、圖8，說明實施、 作的概要。在通常動作模’ w ‘半導體5己憶裝置的動 器Π輸出的内部位址進行^摆，列解碼器3 0根據位址缓衝 電路1 4進行備用判定時，列動，。此時，根據備用判定 一位址塊内的備用字線進行動=器30代替缺陷字線選擇同 如果進入終端干擾測試，合二 出的測試信號TEST。根據_二=出測试杈式設定電路1 5輸 摆♦ %…▲ 豫。亥測4信號TEST，列解碼哭qn 擇虛故子線。連接於所選擇凡— 馬3 0 k 〇n狀態時，連接於該電晶子線的電晶體la或lb為 位GND驅動。 體13或^的位元線電位被接地電 按照實施形態1的終端干擾 測試。將各個陣列塊的虛設字、線進？11 ’進行終端干擾 振幅，對記憶單元施加應力。、、’仃on 〇 ，利用位元線 對具有靈活的冗餘結構以外的冗餘結構的半導體 通道沒漏不良。 ％相同的測試結構，可以檢測 (實施形態4) =對實施形態4的半導體記憶行 陣列塊的區域（稱為陣列塊开, 社办成 ^ ^ . . . ^ j兄^成£)的最週邊區，存在與電 …、m 5又單元和虛設配線等形成的虛設形成區。 Ί，9 , 一40是表示記憶單元和字線形成的陣列塊形成 二、1疋表不連接於陣列塊形成區4〇的最週邊區的虛設形 成區。 在實施形態4中，是在實施形態3的半導體記憶裝置，於

501143 五、發明說明（13) 虛設形成區41内的區域4 2形成電晶體1 a、1 b以及虛設字線 DWL0、DWL1。由此，可以縮小實施形態3的半導體記憶裝 置的佈置的面積。 (實施形態5 ) 在實施形態5中，表示出根據實施形態1的半導體記憶裝 置的改良例。實施形態5的陣列塊A (1)〜A (N — 1)的結構與 貫施形態1的半導體記憶裝置的結構相同。但是，在實施 形態5中，對於包括備用字線的陣列塊a ( N )，不配置虛設 字線DWL0、DWL1以及電晶體la、lb。

陣列塊A(N)，如圖10所示，由備用字線SWL〇〜SWLj、備 用記憶單元SM、位元線BLO, /BL0、BL1，/BL1、…，BLm， /BLm等構成。由此，可以縮小陣列塊a ( N )的面積。 對於陣列塊A (N )，備用字線不被其他字線置換。這裏， 在終端干擾測試，反複進行任何一個備用字線的〇n/〇ff即 可。 (實施形態6) 對於貫施形態6的半導體記憶裝置，參考圖11〜圖1 3進 打說明。根據實施形態6的半導體記憶裝置，具有包括標 準子線的陣列塊C ( 1) C (N — 1 )、以及為了置換缺陷字線的 備用字線的陣列塊C(N)。 陣列塊C (1 ) C ( N — 1 )的各個陣列塊，如圖丨丨所示，分別 包括以行列狀配置的數個標準的記憶單元M、於列方向配 置的標準字線WL1〜WLn、以及按照行方向配置的位元線 BL〇，/BLG、BL1，/BL1、···，BLm，/BLm。

^01143 五、發明說明（14) 陣列塊C(1 )〜C(N)的各個陣列塊，還分別包括對位元線 BLi (1 —〇，"m)配置的電晶體仏、對位元線儿丨（卜〇，·ι)配 ^的電晶體2b、以及在列的方向上配設的虚設字線歸“、 電晶體2a、2b的各個電晶體，一個導通端子連接於節點 3，另一個導通端子連接於對應的位元線，閘極連接於對 μ的虛設字線。可以對節點3提供電壓。圖中表示出 點3提供電源電壓VDd的情況。 個Ϊ ^塊以Ν) 1如圖1 2所示，分別包括以行列狀配置的數 π準的記憶單元SM、於列方向配置的備用字線s^Ll〜 j、以及按照行方向配置的位元線儿〇, /BL〇、bli， /BL1 、…，BLm，/BLm 。 ， 陣列塊C⑻’還包括對位元線BLi(i=〇, ...m)配置的電晶 玷=、對位το線BLi(i=〇,……配置的電晶體2b、以及在 勺方向上配置的虛設字線DWL〇、。 ，陣列塊C⑻的電晶體2a、2b的各個電晶體，與陣列 個道、s〜C(N — U 一樣，一個導通端子與節點3連接、另一 連接3Γ端子與對應的位元線連接、閑極與對應的虛設字線 關:實施形態6的半導體記憶裝置的動作 〜 圖U進行說明。在通常動作模式時， ^口 用判l i 内部位址進行列選擇動作。此時，根據備 塊❹^備用判疋日夺代a準子線，選擇陣列 90103528.ptd 第18頁 501143 五、發明說明（15) 終端干擾測試的順序，與實施形態1所說明的内容相同 。如果進入終端干擾測試，會從測試模式設定電路丨5輸出 測試信號TEST。根據該測試信號TEST，列解碼器丨〇選擇虛 設字線。將連接於所選擇的虛設字線的電晶體2 a或2 b設定 成on狀態，連接於該電晶體2a或2b的位元線的電位被設定 成電源電位VDD。 對記憶單元，寫入比電源電壓VDD位準略高一點的η位準 的資料、寫入比電源電壓VDD位準略低一點的L位準的資 料0 、 對連接於該電晶體2a 料的記憶單元提供應

反複使電晶體2a或2b進行〇n/off 或2 b相同位元線的寫入” l ”位準的資 力。 ' 提供給節點3的電壓，無論是固定電壓或者可變電壓 可以外田改k電壓時’例如’從圖3所示的電壓供給電路 16向節點3提供根據記憶單元記憶資料的電位測試通道汽 漏不良時的適宜電位。 ，樣’ m據實施形態6的半導體記憶裝置，即使對於且 有筮活的冗餘結構的愔汉 "" 試出通㈣漏不良 ^干擾測試可以準確地測 (實施形態7) ==實，7的半導體記憶裂置。如實施形 況月的那樣，在形成陣列 週邊，存在與電路動作I為陣列塊形成£)的最 的虛設形成區。 ，，，、關的虛設單元和虛設配線等形成

501143 五、發明說明（16) 實施形態7是在實施形態6的半導體記憶裝置中，於圖6 所示的虛設形成區21内的區域22形成電晶體2a、2b以及虛 設字線DWL0、DWL1。由此，可以縮小根據實施形態6的半 導體記憶裝置的佈置面積。 (實施形態8 ) 對於實施形態8的半導體記憶裝置，參考圖1 4和圖1 5進 行說明。根據實施形態8的半導體記憶裝置如圖1 4所示， 具有陣列塊D(l)〜D(N)。 陣列塊D(l)〜D(N)的各個陣列塊，如圖15所示，包括標 準字線和備用字線。在該圖中，Μ表示標準記憶單元、WL0 〜WLn 表示標準字線、BL0，/BL0、BL1，/BL1、…，BLm， /BLm表示位元線、SM表示備用記憶單元、SWL0〜SWL j表示 備用字線。 標準字線中的有缺陷字線，由存在於同一陣列塊中的備 用字線置換。 陣列塊D(1 )〜D(N)中的各個陣列塊，還分別包括對位元 線BLi(i=〇,…m)配置的電晶體2a、對位元線BU(i=〇, ·ι) 配置的電晶體2b、以及在列的方向上配設的虛設字線歸匕〇 、DWL1 〇 電晶體2a、2b的各個電晶體，一個導通端子連接於 3 ’另一個導通端子連接於對應的位元線，閘極連接於對 應的虛設字線。可以對節點3提供電壓。圖中表示對: 點3提供電源電壓v D D的情況。 '即 關於實施形態8的半導體記憶裝置的動作概要，參考圖

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Η和圖15進行說明。在通常動作 ”緩衝器11輪出的内部位址進行解碼器30根據 據備用判定電路14進行備用判定時丁 = 作。此時，根 同一陣列塊内的備用字線。. 戈4軚準字線，選擇 4=1::擾則從測試設定電路15輸出測試 ί J I： "J ^EST S ^30 ^

時，連接於# ίΐϋ虛設字線的電晶體2a_為。n狀態 ;以電_體2a或21)的位元線電位被電源電位VDD 驅動。 ，端干擾測試的順序，按照如上所述的順序進行。對記 憶單元事先寫入略高於電源電壓VDD的η位準資料、以及略 低於電源電壓的L位準的資料。 反複使電晶體2a或2b進行on/off，對連接於該電晶體2a 或2b相同位元線的寫入，，l”位準的資料的記憶單元提供應 力。 提供給節點3的電壓，無論是固定或者改變都可以。當 改變電壓時，例如，從圖1 4所示的電歷供給電路1 6向節點 3提供根據記憶單元記憶的資料電位測試通道洩漏不良時 適宜的電位。 這樣，根據實施形態8的半導體記憶裝置’即使對於具 有靈活的冗餘結構以外的冗餘結構的情況’通過使用與實 施形態6同樣的測試結構，可以測試出通道泡漏不良。 (實施形態9) 說明根據實施形態9的半導體記憶裝置。如實施形態4所

90103528.ptd 第21頁 501143 五、發明說明（18) 说明的那樣’在幵彡 、 週邊，存在與雷^成陣列塊區域（稱為陣列塊形成區）的最 的虛設形成區。自作無關的虛設單元和虛設配線等形成 貫施形態9是在每> A · 所示的虛設形成區n形悲'8的半導體記憶裝置中，於圖9 設字線MLO、DtLl 2的區域42形成電晶體2a、2b以及虛 導體記憶裝置的佈置：：：可以縮小根據實施形態8的半 (實施形態1 0 ) ' f ί K = 1Q ΐ ’表示出根據實施形態6的半導體記憶 ί f Ϊ = R。貫施形態1 °的陣列塊C⑴〜C ( Ν - 1 )的結 能二％ΐ :勺的半導體記憶裝置6相同。但是，在實施形 “DWL。備用字線的陣列塊C(N)，沒有配置虛設 子線DWL0、DWL1以及電晶體2a和“。 用：二”圖16所示，由備用字線SWL〇〜SWLj、備 用 3己 te 早 tlSM、位元線BL〇, /BL〇、Bu，/bu、…，BLm /BLm等構成。由此，可以縮小陣列塊c (N )的面積。， 關於陣列塊G(N)，並不將備用字線置換成其他的字線。 這晨，在、終端干擾測言式中，⑸壬何一個備用$線 on/of f即可。 〜 (實施形態1 1 ) 在實施形HU中，表示出具有靈活的冗餘結 記憶裝置的測試結構。 干♦體 包括標準字線的陣列塊表示為A(1) 〜A(N)、包括備 線的陣列塊表示為A(N)。陣列塊A(1)〜A(N 一 υ的缺陷字

\\312\2d-code\90-05\90103528.ptd 第22頁 501143 五、發明說明（19^'喔 —- ---- 線由包括在陣列塊Α(Ν)中的備用字線置換。 ，歹J塊Ajl)〜Α(Ν)的各個陣列塊，包括虛設字線ML〇、 t 如貝轭形態1或貫施形態β所說明的那樣，驅動位元 ^電位的電晶體Ua或lb、以及2a㈣）連接於虛設字 路對Ϊ施：態U的半導體記憶裝置11 00的列系選擇驅動電 括選摆Γ Γ明。如圖17所示，|導體記憶裝置11 〇〇具有包 二電路F(1)〜F(N)的選擇驅動單元m

_n 〜F(N)的各個電路分別按照陣列塊A(l)〜A(N 、s遮设置i選擇驅動電路F(N)按照陣列塊A(N)而設置。 關U ::t^F(〇(1 = 1〜N — 〇，接受終端干擾測試相 心⑴ '指定列選擇動作 及為了使子線重疋的重定信號ZXRST。 ‘：： = :F(i)(1 = 1〜N-…輸出為了驅動陣列塊 么二:：信號ZMWL、為了驅動陣列塊A⑴的虛設 線DWL1的信號W\UA1A。0、以及為了驅動陣列塊A(i)的虛設字 選擇驅動電路F(N)，接受於 t ^ 0)的情況活化的測試信ETESTS干指陣1塊 字線重定的重定擇動作的信刪和為了使 選擇驅動電路F(N)，輸出為了驅動陣列塊AU)的借 線的信號謂L、為了驅動陣列塊剩的

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以及為了驅動陣列塊Α(Ν)的虛設字線dwli的信 信號WLAO 號 WLA1 〇 • 在終端干擾測試時，按照使用的虛設字線，測試俨號 TESTO、TESTB々其中之一成為H位準。尤其是當測試^^ 塊Α(Ν)時，測試信號TESTS成為l位準。在終端干擾測試以 外的模式中，測試信號TESTO、TEST1、TESTS處於L位準。 選擇驅動電路F(!)(i = l〜N—1)，如圖18所示，包括贶 活化信號發生電路150、156以及WL信號發生電路。 WL活化彳g號發生電路1 50 ’接受前置解碼信號、信號 RXT、以及測試信號TEST0、TEST1，輸出與活化字線相關 的偵^IRXTD、以及與虛設字線的活化相關的信號RXTD〇、 RXTD1 〇 WL活化信號發生電路1 56，根據前置解碼信號PD及重定 信號ZSRP ’輸出為了選擇標準字線的信號NRE以及為了選 擇備用字線的信號SRS。 WL信號發生電路144，根據對應的塊選擇信號“、信號 NRE、信號RXTD、RXTD0、RXTD1、前置解碼信號PD、以及^ 重定信號ZXRST，輸出信號Z〇L、WAL0、WAL1。塊選擇信 號BS表示上述的塊選擇信號“（丨），…。 W L活化#號發生電路1 5 〇，如圖1 9所示，包括n 〇 R電路 NR0、NAND電路ΝΑ0〜NA2、以及反相器IV0〜I V2。NOR電路 NR0接受測試信號TEST0及TEST1。NAND電路ΝΑ0接受前置解 碼k號P D、化號R X τ、以及ν 〇 R電路N R 0的輸出。反相器I ν 〇 將NAND電路ΝΑ0的輸出反轉，輸出標準字線用的信號

501143 五、發明說明（21) RXTD。 N A N D電路N A1接受前置解碼信號p D、信號r X τ、以及測試 信號TEST0。反相器IVI將NAND電路NA1反轉，輸出虛設字 線用的信號RXTD0。 NAND電路NA2接受前置解碼信號pd、信號Rxt、以及測試 信號TEST1。反相器IV2將NAND電路NA2的輸出反轉，輸出 虛設字線用的.信號RXTD1。 如圖20所示，WL活化信號發生電路丨56包括熔斷器盒丨5 j 、電晶體P0、P1、以及反相器IV5、J V6、IV7。電晶體p〇 、P1是PM0S電晶體。 熔斷器盒1 5 1包括許多個保險絲。根據顯示缺陷字線的 位址’這些保險絲被熔斷。將輸入的前置解碼信號pD與事 先設定的缺陷位址相比較，這些熔斷器盒丨5 1根據比較結 果驅動節點Z 0的電位。 電晶體P0、P1分別連接於電源電壓節點與節點z〇之間。 電晶體P0從閘極接受重定信號ZSRP。反相器IV5使節點z〇 的輸出反轉’電晶體P1的閘極接受反相器！ V5的輸出。 如果重定信號ZSRP成為L位準，則節點z〇成為電源電壓 位準（重定）。 反相器I V6使節點Z0的輸出反轉，輸出信號NRE。IV7使 信號NRE反轉，輸出信號srs。 如圖21所示’ WL信號發生電路144包括對虛設字線DWL0 設置的信號發生電路145以及對虛設字線DfLl設置的信號 發生電路1 4 6。

90103528.ptd 第25頁 501143 五、發明說明（22) WL信號發生電路1 44，還包括分別對標準字線的各個字 線設置的數個信號發生電路。在圖中，按照標準字線WL0 、WLm設置的信號發生電路丨48#〇、l48#m是表示有代表性 的信號發生電路。 如圖2 2和圖2 3所示，信號發生電路1 4 5和1 4 6包括反相器 IV10〜IV12、NAND電路NA3、以及電晶體P10〜P14、N10〜 N13。電晶體Pl〇〜P14是PM0S電晶體，電晶體N10〜N13是 NM0S電晶體。

反相器IV10接受對應的塊選擇信號“，將其反轉。反相 器I V11將反相器I V1 0的輸出反轉。 信號發生電路145的NAND電路NA3，接受信號RXTD0以及 對應的塊選擇信號BS。信號發生電路146的NAND電路NA3， 接受信號RXTD1以及對應的塊選擇信號。 反相器IV12將NAND電路NA3的輸出反轉。電晶體piQ、 N1 〇及N1 1串聯連接於電源電壓節點與接地電壓節點G之 間。電晶體P10及N10的閘極接受反相器IVU的輸出，電晶 體N11的閘極接受反相器I v j 2的輸出。 _ 電晶體PI 1連接於電晶體P1 0和N1 〇的連接節點與電源電 壓節點之間’其閘極接受反相器丨v丨2的輸出。、 _ 電晶體N12連接於節點21和22之間，其閘極接受前置解 碼信號PD。 之間，其閘極 電晶體P1 2連接於節點z 2和電源電壓節點 接受重定信號ZXRST。 電晶體P1 4和N13，串聯連接於電源電壓節點和接地電壓

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郎點G N D之間’各個閘極連接於節點z 2。 從連接電晶體P14和N13的節點Z3，輸出為了驅動虛設字 線的佗號。電晶體P1 3連接於節點z 2和電源電壓節點之間 ，閘極連接於接Z3。 如果重疋“號ZXRST成為L位準，Z2成為電源電塵位準 (重定）。 從#號發生電路1 4 5的節點Z 3，輸出為了驅動虛設字線 DWL0的佗號乳40。從信號發生電路1 46的節點Z3，輸出為 了驅動虚設字線D W L1的信號W L A1。 ' 其次’對於標準字線用的信號發生電路1 4 μ 〇〜1 4 μ m， 舉出一例說明信號發生電路148。 如圖24所示，信號發生電路i48# m包括反相器ινίΟ〜 IV12、NAND電路NA3、以及電晶體pi〇〜P15和N1()〜N14。 電晶體P10〜P15是PM0S電晶體，電晶體N10〜N14是NM0S電 晶體。 反相器IV10〜IV12以及電晶體P10〜P14、N10〜N13的連 接模式，與虛設字線對應的信號發生電路丨45、146相同。 NAND電路NA3接受信號RXTD、信號NRE以及對應的塊選擇信 號BS。 ° 電晶體P1 5、N1 4串聯連接於電源電壓節點和接地電壓節 點GND之間，各個閘極連接於節點z3，從連接電晶體p 1 5和 N14的節點Z4輸出信號ZMWL(m)。 標準字線WLm接受信號ZMWL(m)的反轉信號。因此，信 號ZMWL(m)成為L位準時，標準字線WLm成為Η位準。

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對陣列塊A ( N )配置的選擇驅動電路F (N)，如圖2 5所示， ^，對虛設字線DWL〇設置的信號發生電路136、以及對虛 設字線DWL1設置的信號發生電路137。 選擇驅動電路F (N )還包括分別對備用字線設置的數個信 號發生電路。在該圖中，代表性地表示出按照於備用字線 SWL0、SWLk設置的信號發生電路138#〇、138#k。 如圖2 6和圖2 7所示，信號發生電路丨3 6和1 3 7包括反相器 IV10〜IV12、NAND電路NA3以及電晶體pi〇〜pi4和N10〜 N1 3。信號發生電路丨3 6、丨3 7的結構與信號發生電路〗4 $和 1 4 6相同。

、信號發生電路136的NAND電路NA3接受信號RXTD0以及測 試信號TESTS，信號發生電路137的NAND電路NA3接受信號 RXTD1以及測試信號TESTS。 為了從信號發生電路1 3 6的節點Z3驅動虛設字線DWL0的 信號WLA0，從信號發生電路丨37的節點輸出為了驅動虛設 字線DWL1的信號WLA1。 其次，對於備用字線用的信號發生電路，舉出實例說明 備用字線S W L k用的信號發生電路1 3 8 # k。 如圖28所示’信號發生電路i38#k包括反相器IV13、 NAND電路NA4、以及電晶體P12〜P15、n12〜n14。 NAND電路NA4接受有對應關係的陣列塊信號SRS以及信號 RXTD。反相器IV13將NAND電路NA4的輸出反轉。電晶體N12 連接於接地電壓節點GND和節點Z2之間，其閘極接受反相 器IV13的輸出。

90103528.ptd 第28頁 501143 五、發明說明（25) 電晶體P12〜P15、N13〜N14的連接，與信號發生電路 148#m相同。從連接電晶體P15和N14的節點以輸出信號 ZSMWL(k)。備用字線SWLk接受信號2別乳（k)的反轉俨號 。所以，如果信號ZSMWL(k)成為L位準，則備用字線8^ 成為Η位準。 圖29表示半導體記憶裝置11〇〇的整個結構。在圖29中， 列系選擇驅動電路1 0 0包括上述驅動選擇單元丨丨〇。 口控制電路1 20從外部接受控制信號（例如，列位址選通信 唬/RAS、行位址選通信號/CAS、允許寫入信號/WE等）， 出指定内部動作的内部控制信號。 則 測試模式設定電路15輸出測試信號TEST〇、TEST1、

Tf STS。在終端干擾測試中，當測試信號testq成為η位 ^ 1測忒成為L位準；當測試信號TEST〇成為L·位 》％、’測試信號TEST1成為Η位準。對陣列塊A(N)實列 =，測試信號TESTS為Η位準。在終端干擾測試以外的^ 中試信號TESTG、TEST1、TESTS均為L位準的狀離。、式 ，=夫定測試信號TEST0、TEST1、TESTS的電位的條件 °卢乂AS I，ί通信號/RAS活化前，使用"以行位址選通信 1°及Μΐ?ς\ 5斗寫入信號/WE為活化狀態的所謂WCBR條件、 以及MRS (模式寄存器設定）等，，。 活化。L號TEST0、TEST1、TESTS ’使字線或虛設字線 在列選擇動作時，信號RXT成為H位準。在通常動作模式

麵

90103528.ptd 第29頁 501143 五、發明說明（26) 2 ’信號RXTD成為Η位準（活化狀態），信號RXTD〇、mD1 為L位準（非活化狀態）。 列系選擇驅動電路1 〇 〇，將輸入位址與熔斷器盒1 5 1設定 2址相比較。如果信號NRE d位準，在選擇的陣列塊， 二解碼信號PD指定的標準字線wu用的信號zmwl⑴被活 位準由此，知^照的標準字線WLi被平驅動成H水。 ^號娜是11位準，置換所選擇的標準字線的備用字 Ϊϋ = （j )被活化就位準。由此，對應的 備用子線S W L j被驅動成η位準。 如j進入終端干擾測試，測試信號TEs 為ϋ準。信號RXTD為[位準（非活化狀態）、ί號 號RXTDO、RXTD1，所iP埋情況〕。按照於信 位準。 所&擇的陣列塊信號WLA0或WLA1成為Η 4:模3實ί:態Μ半導體記憶裝置，如果採用通 中，用戶1 m::的几餘結構替㉟，在終端干擾測試 用虛汉子線準確地進行記憶體的 (貫施形態1 2 ) 在實施形態1 2中，表示出具有*” 餘結構的半導體記憶裝置的測試^的几餘結構以外的冗 陣列塊以B(l)〜B(N)表示。各個鱼 線和-條備用字線。缺陷字線由數個標準字 用字線置換。各個陣列塊内包括 ‘：列f内的備 陣列塊B⑴〜B⑻的各個陣列ϋ 表示為飢。 干夕』塊分別包括虛設字線ML〇

501143 五、發明說明（27) 、DWL1。如實施形態3或實施形態8所說明的 元線電位的電晶體（1“lb、以及2U2b)與虛設= 接。 對實施形態12的半導體記憶裝置12〇〇的列系選擇驅動電 路進行說明。如圖30所示，半導體記憶裝置12〇〇裝設有包 括選擇驅動電路G(l)〜G(N)的選擇驅動單元21〇。選擇驅 動電路G(1)〜G(N)的各個電路對應於陣列塊B(1 )〜 設置。 選擇驅動電路G⑴(i = 1〜N) ’接受與終端干擾測試相關 聯的信號TESTO、TEST1、指定活化字線的前置解碼信號 PD、塊選擇信號BS( i)、指定列選擇動作的信號rxt、以及 為了使字線重定的重定信號;。 選擇驅動電路G(i)(i = l〜N)輸出"為了驅動陣列塊B(i) 的標準字線的信號ZMWL、為了驅動陣列塊B〇)的備用字線 的信號ZSMWL、為了驅動陣列塊6(丨）的虛設字線dwl〇的信 號WLA0、以及為了驅動陣列塊B(i)的虛設 ° WLA1。，， 旧丨口现 如圖31所示，選擇驅動電路G(i)(i = 1〜N)包括几活化信 號發生電路150、156、WL信號發生電路24〇、swu#號發生 電路250以及DWL信號發生電路26〇。 WL活化信號發生電路15〇、156的結構，與實施形 說明的結構相同。 WL信號發生電路240，根據對應的塊選擇信號⑽、信號 NRE、信號RXTD、前置解碼信號pD、以及重定信號zxm， 90103528.ptd 第31頁 501143 玉、發明說明（28) 輸出信號ZMWL。塊選擇信號BS表示上述的塊選擇信號“ (1)…等。 SWL化號發生電路250，根據對應的塊選擇信號“、信號 SRS 4號RXTD、以及重定信號ZXRST，輸出信號ZSMWL·。 DWL信號發生電路260，根據對應的塊選擇信號⑽、信號 R X T D 0 “號R X T D1、别置解碼信號p ])以及重定信號z X r s τ

，輸出信號WAL0、WAL1。 ° 'U 如圖32所示，WL信號發生電路24 0包括對各個標準字線 設置的數個信號發生電路。在圖中，代表性地表示出按照 標準字線WL0配設的信號發生電路242#〇、以及按照標準字 線WLm配設的信號發生電路242#m。 關於標準字線用的信號發生電路，行舉出一例，說明標 準字線WLm用的信號發生電路242#m。 信號發生電路242#m包括反相器ινιο〜iV12、NAND電路 NA3、以及電晶體pi〇〜pi5、ni〇〜N14。 反相器IV10〜IV12以及電晶體pi〇〜pi5、N1〇〜N14的連 接模式’與實施形態11的標準字線用的信號發生電路說明 的連接模式相同。NAND電路NA3、接受信號RXTD、信號NRE 以及對應的塊選擇信號BS。從連接電晶體p 1 5和N1 4的節點 Z4輸出信號ZMWL (m )。 標準字線WLm接受信號ZMWL(m)的反轉信號。因此，如果 信號ZMWL(m)成為L位準，標準字線WLm成為Η位準。 如圖33所示，SWL信號發生電路2 50包括反相器IV1 3 NAND電路ΝΑ4、以及電晶體Ρ12〜Pl 5、Ν12〜Ν14。它們的

501143 、發明說明（29) 連接模式與實施形態1 1的備用字線用的信號發生電路說明 的連接模式相同。 如圖34所不，信號發生電路26 0包括對虛設字線簡1〇設 置的信號發生電路262、以及對虛設字線卯以設置的信號 發生電路264。 信號發生電路262和264的各個電路包括反相器IV1 〇〜 IV12、NAND電路NA3、以及電晶體P10〜pi4和N1〇〜N13。 它們的連接模式與信號發生電路丨45、146說明 相同。 ^ ^ 信號發生電路262的NAND電路NA3，接受信號“了別和塊 ^擇乜號BS，信號發生電路264的“肋電路NA3，接受俨 RXTD1和塊選擇信號BS。 ϋ ;ϋ 分別從信號發生電路262的節點Ζ3輸出信號wu〇、 號發生電路264的節點Z3輸出信號WLA1。 。 實施形態12的半導體記憶裝置12〇〇的整個結構， 35。在圖35中，列系選擇驅動電路2〇〇包括上 選、面 動單元210。 < ^ k擇驅 列系選擇驅動電路200，按照從測試模式設定 受的測試信號TESTD、TEST1，使字線或虛設字線 5接 終端干擾測試中，當測試信號TEST〇為Η位準時。在 TEST1成為L位準；當測試信號TEST〇為[位準時，二二' 化唬 TEST 1成為H位準。在終端干擾測試以外的模式、忒仏號 號TEST0和TEST1均成為L位準狀態。 、亏，测試信 在列選擇動作時，信號RXT成為Η位準。在通營心 吊動作模式 90103528.ptd 第33頁 五、發明說明（30) L j虎RXTD為Η 4立準（活化狀態）、信號TEs 口test 準（非活化狀態）。 列系，擇驅動電路2GG，將輸人位址與熔斷器幻51設定 的=址相比較。如果信號NRE是Η位準，在選擇的陣列塊中 ’如置解碼h號P D指定的標準字綠饥τ · ?曰疋的早予線WU用的信號ZMWL(i)被 ^匕成L位準。由此，按照的標準字線wLi被驅動則位 準 〇 如果信號SRS是Η位準，置換所選擇的標準字線的備用字 Γ〜^的Ϊ號I8·】被活化成L位準。由此，對應的備 用子線SWL j被驅動成η位準。 角 1 ίΐϊ進入終端干擾測試，測試信號TEST0和TEST1其中之 一成為H位準，信號RXTD成為l位準 、 之 RXTD0和RXTD1其中之一成為!^々非化狀心）^旒 ργτηη 4 dyttm 為位準（活化狀態）。按照信號 R X T D 0和R X T D1，所選擇的陳别祕 現

位準。 、悍的陣列塊的信號WLA0或WLA1成為H 這樣’根據實施形態12的半導體記憶裝置，在 作模式，由靈活的冗餘結構心 吊的動 終端干擾測試中，用:的冗餘結構進行置換，在 試。 子線可以準確地進行記憶體的測 本次提出的實施形態，是怂 認為不止限於上述舉例的範=各:角度提出的實例’可以 實施形態的說明，而二=專；！明的範圍不ί於上述 與申請專利範圍均等的意義二，圍表述’並试圖包括 【元件編號之說明】 以及该範圍内的所有變更。 501143 五、發明說明（31) 1 電 壓 供 給 電 路 la 電 晶 體 lb 電 晶 體 2a、2b 電 晶 體 3 Λ/Γ 即 點 5 記 憶 々A* 即 點 的 接 點 6 位 元 線 接 點 7 源 極 參 汲 極 區 8 接 地 電 壓 的 ΛΑ* 即 點 10 列 解 碼 器 11 位 址 緩 衝 器 12 行 解 碼 器 13 10 閘 極 14 備 用 判 定 電 路 15 測試模 式 設 定 電 路 20 陣 列 塊 形 成 區 21 虛 設 形 成 區 22 區 域 30 列 解 碼 器 40 陣 列 塊 形 成 區 41 虛 設 形 成 區 42 區 域 100 列 系 選 擇 驅 動 電 路 110 選 擇 驅 動 單 元

90103528.ptd 第35頁 501143 五、發明說明（32) 120 136 137 144 145 146 148#0 151 150 > 156 210 262 1100 1200 控制電 信號發 信號發 WL信號 信號發 信號發 148#m 熔斷器 選擇驅 信號發 半導體 半導體 A(l)〜A(N -1) A (N ) 備用字 BLi(i=0， BLO,/BLO /BL1、… /BLm BS(i) C C(N) CSL DWLO 、DWL1 •m ) BL1， BLm, 塊選擇 電容元 陣列塊 選擇行 路 生電路 生電路 發生電路 生電路 生電路 信號發生電路 盒 WL活化信號發生電路 動單元 生電路 記憶裝置 記憶裝置 標準字線的陣列塊 線的陣列塊 位元線 位元線對 信號 件 信號 虛設字線

90103528.ptd 第36頁 501143 五、發明說明（33) EQ 預充 電 •等化電路 F(N) 選擇 驅 動電路 G(l) 〜G(N) 選擇驅 動電路 GND 接地 電 壓 IV0 〜IV2 反相 器 IV5 〜IV7 反相 器 IV10 〜IV12 反相器 M 記憶 單 元 NAO 〜NA4 NAND 電 路 NRE 信號 NRO NOR電路 NAO 〜NA2 NAND 電 路 PO、 PI 電晶 體 P10 〜P15 、N10 N14 電 晶體 PD 前置 解 碼信號 RXT 指定 列 選擇動作的信號 RXTD 、RXTDO 、 RXTD1 信 號 SA 讀出 放 大器 SM 備用 記 憶單元 SRS 信號 SWL1 〜SWL j 備 用字線 T 電晶 體 TEST 測試 信 號 VCP 陽極 板 電壓

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90103528.ptd 第38頁 501143 圖式簡單說明 圖1為說明包括實施形態1的標準字線的陣列塊用的結構 示意圖。 圖2為說明包括實施形態1的備用字線的陣列塊用的結構 示意圖。 圖3為顯示實施形態1的半導體記憶裝置的結構的示意性 方框圖。 圖4為顯示實施形態1的半導體記憶裝置的終端干擾測試 的順序的流程圖。 圖5為說明終端干擾測試時寫入陣列塊的資料用的示意 圖。 圖6為說明實施形態2的虛設字線的形成區域用的示意 圖。 圖7為顯示實施形態3的半導體記憶裝置的結構的示意性 方框圖。 圖8為說明實施形態3的陣列塊用的結構示意圖。 圖9為說明實施形態4的虛設字線的形成區域用的示意 圖。 圖1 0為說明包括實施形態5的備用字線的陣列塊用的結 構不意圖。 圖11為說明包括實施形態6的標準字線的陣列塊用的結 構示意圖。 圖1 2為說明包括實施形態6的備用字線的陣列塊用的結 構示意圖。 圖1 3為顯示實施形態6的半導體記憶裝置的結構的示意

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圖式簡單說明 性方框圖。 圖1 4為顯 性方框圖。 圖1 5為說 圖。 圖1 6為說 構示意圖。 圖1 7為顯 框圖。 圖1 8為顯 1)的結構的 圖1 9為顯 圖2 0為顯 圖21為顯 圖2 2為顯 圖2 3為顯 圖2 4為顯 圖2 5為顯 方框圖。 圖2 6為顯 圖2 7為顯 圖2 8為顯 圖2 9為顯 的方框圖。 示實施形態7的半導體記憶裝置的結構的示意 明實施形態8的陣列塊的結構用的示意性方框 明包括實施形態10的備用字線的陣列塊用的結 示實施形態11的選擇驅動單元11 〇的結構的方 示實施形態11的選擇驅動電路F(i)(i = 1〜N 一 方框圖。 示WL活化信號發生電路150的結構的示意圖。 示WL活化信號發生電路156的結構的示意圖。 示WL信號發生電路144的結構的示意圖。 示信號發生電路145的電路結構的示意圖。 示信號發生電路146的電路結構的示意圖。 示信號發生電路148#m的電路結構的示意圖。 示實施形態11的選擇驅動電路F ( N )的結構的 示信號發生電路136的電路結構的示意圖。 示信號發生電路137的電路結構的示意圖。 示2號發生電路138#k的電路結構的示意圖。 不實施形態Π的半導體記憶裝置U 〇 〇全部結構 501143 圖式簡單說明 圖30為顯示實施形態丨2的選擇驅動單元21 〇的結構 框圖。 」万 圖3 1為顯示實施形態1 2的選擇驅動電路G (丨）（丨=丨〜 31 )的結構的方框圖。 圖32為顯示WL信號發生電路24()的結構的示意圖。 圖33為顯示SWL信號發生電路25〇的結構的示意圖。 圖34為顯示DWL信號發生電路26〇的結構的示意圖。 圖35為顯示實施形態12的半導體記憶裝置12〇〇全部姓 的方框圖。 、°

圖36為顯示實施形態1的半導體記憶裝置12〇〇的終端干 擾測試的順序的另一實例的流程圖。

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Claims (1)

1. 501143 六、申請專利範圍 1 · 一種单導體記憶裝置，其包含有： 記憶單元陣列區，該記憶單元陣列區包括，呈行列狀排 打的數個記憶單元M，按照許多列設置的數條標準的字線 (WL0〜WLn) ’按照許多行設置的數條位元線（BL〇 〜BLm， /BLO /BLm) ’用於置換上述數條標準的字線中有缺陷的 標準字線的備用字線（SWL〇〜SW1〗），· 測試電路’該測試電路包括虛設字線（DWL〇、DWL1 )，按 …、上述虛e又子線（])乳q、DWL 1 )使數條位元線電壓位準發生 振幅用的驅動電路；

   備用判定電路14，該備用判定電路14根據輸入位址判定 是否由上述備用字線（SWL〇 〜SWLj)置換所選擇的標準 線；以及 /選擇驅動電路（11〇、21〇)，該選擇驅動電路（11〇、21〇) 係在測試模式時代替上述數條標準字線（WL〇〜乳η)以及上 用字線（SWL0〜SWLj)，有選擇性地驅動上述虛設字線 田L DWL 1 )，在上述測試模式以外的模式，根據上述備 1定電路1 4的判定選擇性地驅動對應的標準字線或對應 的備用字線用者。 〜 /·如申請專利範圍第i項之半導體記憶裝置，其中上述 =動電路包括分別對應上述數條位元線配置的數個電晶體 Cla 、lb和2a 、2b)， 上述數個電晶體分別根據上述虛設字線的電位，驅動相 對應的位元線至規定的電位。 3·如申請專利範圍第2項之半導體記憶裝置，其中上述

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   六、申請專利範圍 規定電位=據寫入記憶單元的資料來決定。 > 4· ^申請專利範圍第2項之半導體記憶裝置，其中上述 隱單兀M存儲略高於接地電位和電源電位的中間位準的 貝料’或者存儲略低於接地電位和電源電位的中間位準的 資料； 、、过數個電晶體（1 a、1 b )分別驅動上述對應的位元線至 上述接地電位。 —5 ·=申請專利範圍第2項之半導體記憶裝置，其中上述 Ϊ ^單二M存儲略高於接地電位和電源電位的中間位準的 =料’或者存儲略低於接地電位和電源電位的中間位準的 賢料； 过^數個電體（2 a、2 b)分別驅動上述對應的位元線至 上述電源電位。 6·如申請專利範圍第1項之半導體記憶裝置，其中還具 在上述€憶單元陣列區的形成區的最週邊區形成的虛設 形成區， 上述測試電路形成於上述虛設形成區。 7·如申請專利範圍第2項之半導體記憶裝置，其中還具 在上述兄憶單元陣列區的形成區的最週邊區形成的虛設 形成區（21、24)， 广上述數個電晶體（la、lb和2a、2b)形成於上述虛設形成 區0 8·如申請專利範圍第i項之半導體記憶裝置，其中上述 數條標準字線被分割成數個陣列塊，

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   在上述測試模式以外的模 陣列塊中有缺陷的標準字線 同的區域形成的備用塊A(N) (SWL0 〜SWLj) 〇 式，將上述數個陣列塊的各個 ’置換成與上述數個陣列塊不 、C(N)中配置的上述備用字線 9 ·如申请專利範圍第8項之半導體記憶裝置，其中上述 驅動電路只配設於上述數個陣列塊中。 10.如申請專利範圍第1項之半導體記憶裝置，其中設置 數個上述備用字線（SWL0〜SWLj)，

   將上述數個圮憶單元II、上述數個標準字線以及設置之 數個上述備用字線（SWL0 〜SWL]·)分割成數個陣列塊（b(〇) 〜B(N) 、 D(0)〜D(N))， 上述數個陣列塊的各個陣列塊中存在上述缺陷的標準字 線，由存在於同一陣列塊内的備用字線 換0 11 ·如申明專利範圍第2項之半導體記憶裝置，其中還具 備設定上述測試模式設定電路丨5， ’ 上述選擇驅動電路（110、210)，只是在上述測試模式才 能使上述數個電晶體（la、lb*2a、2b)分別動作。