JPS5856297A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS5856297A JPS5856297A JP56154345A JP15434581A JPS5856297A JP S5856297 A JPS5856297 A JP S5856297A JP 56154345 A JP56154345 A JP 56154345A JP 15434581 A JP15434581 A JP 15434581A JP S5856297 A JPS5856297 A JP S5856297A
- Authority
- JP
- Japan
- Prior art keywords
- spare
- word line
- decoder
- dummy
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は冗長構成を備えた１メモリ装置に関するもので
ある。
ある。
現在半導体メモリの集積度の向上は主として微細加工技
術を用いて進められているが、微細加工技術の使用に伴
ない、今までさほど問題とならなかったごろ等による欠
陥の発生する割合が大きくなり、歩留りか低下する傾向
にある。その結果歩留り向上を行なうため、部分的に欠
陥が存在する場合この欠陥部分をあらかじめ配置しであ
るスペア部分で置き換え、見かけ上欠陥が存在しないよ
うに使用する冗長構成が抹用されるようになってキタ。
術を用いて進められているが、微細加工技術の使用に伴
ない、今までさほど問題とならなかったごろ等による欠
陥の発生する割合が大きくなり、歩留りか低下する傾向
にある。その結果歩留り向上を行なうため、部分的に欠
陥が存在する場合この欠陥部分をあらかじめ配置しであ
るスペア部分で置き換え、見かけ上欠陥が存在しないよ
うに使用する冗長構成が抹用されるようになってキタ。
行（ＲＯＷ）側にスペアデコーダ、スペアセルを備えた
１トランジスタ型ダイナミックＲａＭのデコーダ、セル
、センスアンプのブロック構成を第１図に示す。簡単化
のため、デコーダ、セル。
１トランジスタ型ダイナミックＲａＭのデコーダ、セル
、センスアンプのブロック構成を第１図に示す。簡単化
のため、デコーダ、セル。
センスアンプをそれぞれ１回路で代表させている。
センスアンプ２０の上、下面側にそれぞれメモリセル１
，１１．グミー七ル２，１２．及びスペアセル３，１３
が配置されている。上記メモリセル１，１１は行（几ｏ
Ｗ ）デコーダ４．１４で選ばれるワードｉＪ７．１
７でそれぞれ正、補ビット線２１．２２に接続され、父
上記ダミーセル２゜１２はダミーデコーダ５．１５で選
ばれるダミーワード線ｓ、ｘｓでそれぞれ上記正補ピッ
）Ｍ２１，２２に接続され、ざらに上記スペアセル３゜
１３はスペアデコーダ６．１６で選ばれるスペアワード
ｉ９．１９でそれぞれ上記正、補ピッ）！２１．２２に
接続されている。上記正補ピッ１ｉ２１．２２は上記セ
ンスアンプ２０に接続されている。
，１１．グミー七ル２，１２．及びスペアセル３，１３
が配置されている。上記メモリセル１，１１は行（几ｏ
Ｗ ）デコーダ４．１４で選ばれるワードｉＪ７．１
７でそれぞれ正、補ビット線２１．２２に接続され、父
上記ダミーセル２゜１２はダミーデコーダ５．１５で選
ばれるダミーワード線ｓ、ｘｓでそれぞれ上記正補ピッ
）Ｍ２１，２２に接続され、ざらに上記スペアセル３゜
１３はスペアデコーダ６．１６で選ばれるスペアワード
ｉ９．１９でそれぞれ上記正、補ピッ）！２１．２２に
接続されている。上記正補ピッ１ｉ２１．２２は上記セ
ンスアンプ２０に接続されている。
メモリセル１の信号を再生する場合の動作を簡単に説明
する。行（几ＯＷ）デコーダ４で上側のワード線！７が
選択され、メモリセル１の信号が正ビツト線２１に、他
方ダミーデコーダ１５で下側のダミーワード線１８が選
択されダミーセル１２の信号が補ピッ＋−，ａ２２に伝
えられ、センスアンプ２０で両者の信号を比較しメモリ
セル信号の再生を行なう。ところでメモリセル１に欠陥
が存在する場合には、正常な動作を行なわせることがで
きないのでメモリセル１をスペアセル３で置き換え、こ
の欠陥を避ける。ずなわらＲＯＷデコーダ４の動作を止
め、ワード線７を選択する代りに、スペアデコーダ６で
スペアワード線９を選択し、スペアセル３の信号とダミ
ーセル１２の信号を比較し、スペアセル信号の再生を行
なう。
する。行（几ＯＷ）デコーダ４で上側のワード線！７が
選択され、メモリセル１の信号が正ビツト線２１に、他
方ダミーデコーダ１５で下側のダミーワード線１８が選
択されダミーセル１２の信号が補ピッ＋−，ａ２２に伝
えられ、センスアンプ２０で両者の信号を比較しメモリ
セル信号の再生を行なう。ところでメモリセル１に欠陥
が存在する場合には、正常な動作を行なわせることがで
きないのでメモリセル１をスペアセル３で置き換え、こ
の欠陥を避ける。ずなわらＲＯＷデコーダ４の動作を止
め、ワード線７を選択する代りに、スペアデコーダ６で
スペアワード線９を選択し、スペアセル３の信号とダミ
ーセル１２の信号を比較し、スペアセル信号の再生を行
なう。
このように従来例ではメモリセル選択時とスペアセル選
゛択時とでダミーセルの選択方法を変えないので上側の
メモリセル１は上側のスペアセル３と又下側のメモリセ
ル１１は下側のスペアセル１３とだけしが置き換えるこ
とができない。そのため欠陥救済率を高くするにはスペ
アデコーダ、スペアセルを多数配置する必要かあり、チ
ップ面積が増大する欠点があった。
゛択時とでダミーセルの選択方法を変えないので上側の
メモリセル１は上側のスペアセル３と又下側のメモリセ
ル１１は下側のスペアセル１３とだけしが置き換えるこ
とができない。そのため欠陥救済率を高くするにはスペ
アデコーダ、スペアセルを多数配置する必要かあり、チ
ップ面積が増大する欠点があった。
本発明の目的はメモリセルを上、下どちらのスペアセル
とでも置き換えることを可能とし、少ないスペアデコー
ダ、スペアセルで欠陥救済率を高くしたメモリ装置を提
供することにある。
とでも置き換えることを可能とし、少ないスペアデコー
ダ、スペアセルで欠陥救済率を高くしたメモリ装置を提
供することにある。
本発明によれば欠陥の存在するワード線のアドレス信号
を登録するＦ ＲＯＭ素子、欠陥の存在する部分を訂き
換えるためのスペアデコータ、スペアセル及びスペアワ
ード活性化信号発生回路を余分に備えた１トランジスタ
型ダイナミックＲＡＭにおいて、欠陥の存在するワード
線を上記スペアワード線に置き換える場合、ダミーデコ
ーダの選択をアドレス信号制御からスペアワード活性化
信号制御に切り換えることにより、上記欠陥の存在する
ワード線を同一のブロック又は他方のブロックどちらの
側に配置されている上記スペアワード線とでも置き換え
可能とした１トランジスタ型ダイナミックＲＡＭが得ら
れる。
を登録するＦ ＲＯＭ素子、欠陥の存在する部分を訂き
換えるためのスペアデコータ、スペアセル及びスペアワ
ード活性化信号発生回路を余分に備えた１トランジスタ
型ダイナミックＲＡＭにおいて、欠陥の存在するワード
線を上記スペアワード線に置き換える場合、ダミーデコ
ーダの選択をアドレス信号制御からスペアワード活性化
信号制御に切り換えることにより、上記欠陥の存在する
ワード線を同一のブロック又は他方のブロックどちらの
側に配置されている上記スペアワード線とでも置き換え
可能とした１トランジスタ型ダイナミックＲＡＭが得ら
れる。
以下欠陥の存在するワード線の置き換え方法について詳
細に説明する。第２図は各デコーダの従来例であり、
（ａ）、 （ｂ）はＲｏＷデコーダ、（ｃ）、 （ｄ）
はダミーデコーダ、（ｅ）、 （ｆ）はスペアデコーダ
のロジック回路奈示ず。この例では上、下の、Ｒｏｗデ
コーダ（ａ）、 （ｂ）、 ダミーデコーダ（ｃ）、
（ｄ）の選択はアドレス信号Ａｙｌ 、 Ａｎで行な
っている。又欠陥が存在し置き換えが必要なワード線の
アドレス信号をＦＲＯＭ累子に素子込み、この書き込ま
れたアドレス信号がスペアデコーダの入力Ａｏ ｐ ＋
Ａｎ ｐｒ 〜＋ Ａｎ ｐｒ Ａｎｐに供給される
ようになっている。一方外部アドレス信号とＦＲＯＭ素
子に書き込まれたプログラムアドレス信号とが一致する
場合すなわち欠陥の存在５− するワード線を選択する場合にはスペアワード活性化信
号ＳＷＥを発生し、一致しない場合すなわち欠陥のない
ワード線を選択する場合には信号ＳＷＥを発生しないス
ペアワード活性化信号発生回路が別途設けられている。
細に説明する。第２図は各デコーダの従来例であり、
（ａ）、 （ｂ）はＲｏＷデコーダ、（ｃ）、 （ｄ）
はダミーデコーダ、（ｅ）、 （ｆ）はスペアデコーダ
のロジック回路奈示ず。この例では上、下の、Ｒｏｗデ
コーダ（ａ）、 （ｂ）、 ダミーデコーダ（ｃ）、
（ｄ）の選択はアドレス信号Ａｙｌ 、 Ａｎで行な
っている。又欠陥が存在し置き換えが必要なワード線の
アドレス信号をＦＲＯＭ累子に素子込み、この書き込ま
れたアドレス信号がスペアデコーダの入力Ａｏ ｐ ＋
Ａｎ ｐｒ 〜＋ Ａｎ ｐｒ Ａｎｐに供給される
ようになっている。一方外部アドレス信号とＦＲＯＭ素
子に書き込まれたプログラムアドレス信号とが一致する
場合すなわち欠陥の存在５− するワード線を選択する場合にはスペアワード活性化信
号ＳＷＥを発生し、一致しない場合すなわち欠陥のない
ワード線を選択する場合には信号ＳＷＥを発生しないス
ペアワード活性化信号発生回路が別途設けられている。
欠陥の存在しないワード線を選択する場合には信号ＳＷ
Ｅは発生せず、アドレス信号Ａｏ、Ａ、〜Ａｎ、Ａｎで
決定されるｌ’ｌｏｗデコーダ、ダミーデコーダが動作
し、たとえは１％ｏｗデコーダ４でワード線７を、又ダ
ミーデコーダ１５でダミーワード線１８を選択する。
Ｅは発生せず、アドレス信号Ａｏ、Ａ、〜Ａｎ、Ａｎで
決定されるｌ’ｌｏｗデコーダ、ダミーデコーダが動作
し、たとえは１％ｏｗデコーダ４でワード線７を、又ダ
ミーデコーダ１５でダミーワード線１８を選択する。
一方欠陥の存在するワード線を選択する場合には、信号
ＳＷＥを発生しＲｏｗデコーダの動作を停止させ、代り
にプログラムアドレス信号ＡＯＩ）ＩＡＯｐ〜Ａｎｐ
、 Ａｎｐで決定されるスペアデコーダとアドレス信号
ＡＨ、Ａｎで決定されるダミーデコーダが動作し、たと
えばスペアデコーダ６でスペアワード線９を又ダミーデ
コーダ１５でダミーワード線１８を選択する。このよう
に従来例ではスペアへの置き換え時にダミーデコーダの
選択をアドレス信号Ａｎ 、 Ａｎによる制御のままで
変えていないので、上側のワード線７は上側のスペアワ
ード線９と又下側のワード線１７は下側のスペアワード
線１９と置き換えなければならない。
ＳＷＥを発生しＲｏｗデコーダの動作を停止させ、代り
にプログラムアドレス信号ＡＯＩ）ＩＡＯｐ〜Ａｎｐ
、 Ａｎｐで決定されるスペアデコーダとアドレス信号
ＡＨ、Ａｎで決定されるダミーデコーダが動作し、たと
えばスペアデコーダ６でスペアワード線９を又ダミーデ
コーダ１５でダミーワード線１８を選択する。このよう
に従来例ではスペアへの置き換え時にダミーデコーダの
選択をアドレス信号Ａｎ 、 Ａｎによる制御のままで
変えていないので、上側のワード線７は上側のスペアワ
ード線９と又下側のワード線１７は下側のスペアワード
線１９と置き換えなければならない。
第３図により本発明の詳細な説明する。
第３図において、（ａ） 、 （ｂ）はＩ（０ｗデコー
ダ、（Ｃ）。
ダ、（Ｃ）。
（ｄ）はダミーデコーダ、（ｅ）、 （ｆ）はスペアデ
コーダのロジック回路を示す。この例でも上、下のＲＯ
Ｗデコーダ（ａ）、（ｂ）の選択はアドレス信号ＡＨ＋
Ａ ｎで行なっている。一方上、下のダミーデコーダ
（ｅ）、 （ｄ）の選択はアドレス信号Ａｎ、 Ａｒｌ
又はスペアワード活性化信号５ＷＥＩ、５ＷＥ２で行な
っている。
コーダのロジック回路を示す。この例でも上、下のＲＯ
Ｗデコーダ（ａ）、（ｂ）の選択はアドレス信号ＡＨ＋
Ａ ｎで行なっている。一方上、下のダミーデコーダ
（ｅ）、 （ｄ）の選択はアドレス信号Ａｎ、 Ａｒｌ
又はスペアワード活性化信号５ＷＥＩ、５ＷＥ２で行な
っている。
第２図の場合と同様欠陥が存在し、ｆ＆き換えが必要な
ワード線のアドレス信号をＦ ＲＯＭ素子に書き込み、
この書き込まれたアドレス信号がスペアデコーダの人力
ＡＯｐ 、 Ａ□ｐ −Ａｎｐ 、 Ａｎｐに供給され
るようになっている。一方外部アドレス信号とＦＲＯＭ
素子に楊ぎ込まれたプログラムアドレス信号とが一致す
る場合、すなわち欠陥の存在するワード線を選択する場
合にはスペアワード活性化信号５ＷＥ１又は５ＷＥ２を
発生し、一致しない場合にはすなわち欠陥の存在しない
ワード線を選択する場合には溶量５ＷＥ１及び５ＷＥ２
を発生しないスペアワード活性化信号発生回路が別途設
けられている。
ワード線のアドレス信号をＦ ＲＯＭ素子に書き込み、
この書き込まれたアドレス信号がスペアデコーダの人力
ＡＯｐ 、 Ａ□ｐ −Ａｎｐ 、 Ａｎｐに供給され
るようになっている。一方外部アドレス信号とＦＲＯＭ
素子に楊ぎ込まれたプログラムアドレス信号とが一致す
る場合、すなわち欠陥の存在するワード線を選択する場
合にはスペアワード活性化信号５ＷＥ１又は５ＷＥ２を
発生し、一致しない場合にはすなわち欠陥の存在しない
ワード線を選択する場合には溶量５ＷＥ１及び５ＷＥ２
を発生しないスペアワード活性化信号発生回路が別途設
けられている。
欠陥の存在しないワード線を選択する場合には信号５Ｗ
ＥＩ、５ＷＥ２は共に発生せず、アドレス倍旧４． 、
ＡＯ−Ａｎ 、 Ａｎで決定されるＲｏｗデコーダ、
ダミーデコーダが動作し、たとえばＲＯＷデコーダ４で
ワード線７を、又ダミーデコーダ１５でダミーワード線
１８を選択する。
ＥＩ、５ＷＥ２は共に発生せず、アドレス倍旧４． 、
ＡＯ−Ａｎ 、 Ａｎで決定されるＲｏｗデコーダ、
ダミーデコーダが動作し、たとえばＲＯＷデコーダ４で
ワード線７を、又ダミーデコーダ１５でダミーワード線
１８を選択する。
一方欠陥の存在するワード線を選択する場合には信号５
ＷＥ１又は５ＷＥ２を発生し、ＲｏＷデコーダの動作を
停止させ、代りにプログラムアドレス信号Ａｏｐ、 Ａ
□ｐ −Ａｎｐ 、 Ａｎｐで決定されるスペアデコー
ダが動作し、スペアワード線を選択する。
ＷＥ１又は５ＷＥ２を発生し、ＲｏＷデコーダの動作を
停止させ、代りにプログラムアドレス信号Ａｏｐ、 Ａ
□ｐ −Ａｎｐ 、 Ａｎｐで決定されるスペアデコー
ダが動作し、スペアワード線を選択する。
一方ダミーデコーダは信号５ＷＥ１又は５ＷＥ２により
アドレス信号Ａｆｉ、Ａｎによる選択から信号５ＷＥ１
又は５ＷＥ２による選択に切り換えられ選択されたスペ
アワード線と異なるブＯｙりに存在するダミーワード線
を選択する。たとえばスペアデコーダ１６でスペアワー
ド線１７を、又ダミーデコーダ５でダミーワーじｍ８を
選択する。
アドレス信号Ａｆｉ、Ａｎによる選択から信号５ＷＥ１
又は５ＷＥ２による選択に切り換えられ選択されたスペ
アワード線と異なるブＯｙりに存在するダミーワード線
を選択する。たとえばスペアデコーダ１６でスペアワー
ド線１７を、又ダミーデコーダ５でダミーワーじｍ８を
選択する。
このように本発明では欠陥の存在するワード線をスペア
ワー ド線で置き換える場合、ダミーデコーダの選択を
アドレス信号Ａｎ 、 Ａｎによる制御から、信号５Ｗ
Ｅ１．５ＷＥ２による制御に切り換えることにより、欠
陥の存在するワード線を上下どちら側のスペアワードｉ
腺とでも置き換えることができ、少ないスペアデコーダ
、スペアセルで救済率を高くすることが可能である。
ワー ド線で置き換える場合、ダミーデコーダの選択を
アドレス信号Ａｎ 、 Ａｎによる制御から、信号５Ｗ
Ｅ１．５ＷＥ２による制御に切り換えることにより、欠
陥の存在するワード線を上下どちら側のスペアワードｉ
腺とでも置き換えることができ、少ないスペアデコーダ
、スペアセルで救済率を高くすることが可能である。
第１図はデコーダ、セル、センスアンプの構成を示す図
、第２図はＲＯｗデコーダ、ダミーデコーダ、スペアデ
コーダの従来例を示す図、第３図はＲＯＷデコーダ、ダ
ミーデコーダ、スペアデコーダの本発明の実施例を示す
図である。 １．１１ メモリセル、２，１２ ダミーセル、３．１
３ スペアセル、４，１４ＲｏＷデコーダ、９− ５．１５ ダミーデコーダ、６，１６ スペアデコーダ
、７．１７ ワード線、８，１８ ダミーワード線、９
，１９ スペアワード線、２０ センスアンプ、２１，
２２ 正補ビット線。 す訃ｌ １０− ＜ａ） ＷＥ （ｂ） （Ｃ） ｃｄ） ｔｆ） 第２図 （８） 第３関
、第２図はＲＯｗデコーダ、ダミーデコーダ、スペアデ
コーダの従来例を示す図、第３図はＲＯＷデコーダ、ダ
ミーデコーダ、スペアデコーダの本発明の実施例を示す
図である。 １．１１ メモリセル、２，１２ ダミーセル、３．１
３ スペアセル、４，１４ＲｏＷデコーダ、９− ５．１５ ダミーデコーダ、６，１６ スペアデコーダ
、７．１７ ワード線、８，１８ ダミーワード線、９
，１９ スペアワード線、２０ センスアンプ、２１，
２２ 正補ビット線。 す訃ｌ １０− ＜ａ） ＷＥ （ｂ） （Ｃ） ｃｄ） ｔｆ） 第２図 （８） 第３関
Claims (1)
- 欠陥の存在する部分を置き換えるためのスペアデコータ
、スペアセル及びスペアワード活性化信号発生回路を余
分に備え、欠陥の存在するワード線を上記スペアワード
線に置き換える場合、ダミーデコーダの選択をアドレス
信号制御からスペアワード活性化信号制御に切り換える
ことにより、上記欠陥の存在するワード線を同一のブロ
ック又は他方のブロックどちらの側に配置されている上
記スペアワード線とでも置き換え可能としたことを特徴
とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154345A JPS5856297A (ja) | 1981-09-29 | 1981-09-29 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56154345A JPS5856297A (ja) | 1981-09-29 | 1981-09-29 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856297A true JPS5856297A (ja) | 1983-04-02 |
| JPS6227478B2 JPS6227478B2 (ja) | 1987-06-15 |
Family
ID=15582121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56154345A Granted JPS5856297A (ja) | 1981-09-29 | 1981-09-29 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856297A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398841B1 (ko) * | 2000-06-09 | 2003-09-19 | 미쓰비시덴키 가부시키가이샤 | 메모리를 테스트하는 회로를 구비한 반도체 기억 장치 |
-
1981
- 1981-09-29 JP JP56154345A patent/JPS5856297A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398841B1 (ko) * | 2000-06-09 | 2003-09-19 | 미쓰비시덴키 가부시키가이샤 | 메모리를 테스트하는 회로를 구비한 반도체 기억 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6227478B2 (ja) | 1987-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6150293A (ja) | 半導体記憶装置 | |
| JPH0666120B2 (ja) | 半導体記憶装置の冗長部 | |
| JPH0660690A (ja) | 半導体メモリ装置 | |
| JPH02310890A (ja) | 冗長ブロツクを持つ半導体メモリ装置 | |
| JPH1040694A (ja) | 半導体記憶装置 | |
| JPH03272099A (ja) | 半導体記憶装置の冗長回路 | |
| JPH07192491A (ja) | 半導体メモリ装置のロー冗長方法及びそのための回路 | |
| JP2947751B2 (ja) | 半導体メモリの不良救済回路 | |
| JPH0427639B2 (ja) | ||
| KR940010113A (ko) | 반도체 메모리장치의 결함구제 회로 | |
| JP4521636B2 (ja) | 半導体記憶装置 | |
| JPH04222998A (ja) | 半導体メモリ装置 | |
| JPH11317091A (ja) | 半導体記憶装置 | |
| JPH03276487A (ja) | 半導体記憶装置 | |
| JPS5856297A (ja) | メモリ装置 | |
| JP2000348496A (ja) | 半導体記憶装置 | |
| JPH04192198A (ja) | 冗長回路 | |
| JP2862834B2 (ja) | 冗長機能を有する半導体メモリ装置 | |
| JP2540201B2 (ja) | 半導体記憶装置 | |
| JPS6138560B2 (ja) | ||
| JPH09106695A (ja) | フラッシュメモリセルのリペア回路及びリペア方法 | |
| JPH0660693A (ja) | 半導体記憶装置 | |
| JPH0461099A (ja) | 半導体記憶装置 | |
| JPH03716B2 (ja) | ||
| JP2003157695A (ja) | 半導体記憶装置およびその検査方法 |